JPH11284151A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11284151A JPH11284151A JP10081068A JP8106898A JPH11284151A JP H11284151 A JPH11284151 A JP H11284151A JP 10081068 A JP10081068 A JP 10081068A JP 8106898 A JP8106898 A JP 8106898A JP H11284151 A JPH11284151 A JP H11284151A
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Abstract
(57)【要約】
【課題】 配線構造を改良してメモリセルアレイ領域の
信頼性向上を図った半導体装置とその製造方法を提供す
る。 【解決手段】 シリコン基板１０に、不揮発性メモリセ
ルアレイと周辺回路素子を集積形成する。メモリセルア
レイ領域及び周辺回路領域に同時に、層間絶縁膜１６を
介して第１層配線１８を形成し、更に層間絶縁膜２０を
介して第２層配線２１を形成する。更に層間絶縁膜３０
を堆積して平坦化した後、周辺回路領域にのみ第３層配
線３１を形成し、その後パシベーション膜５０を堆積す
る。パシベーション膜５０は、メモリセルアレイ領域で
は平坦になる。
信頼性向上を図った半導体装置とその製造方法を提供す
る。 【解決手段】 シリコン基板１０に、不揮発性メモリセ
ルアレイと周辺回路素子を集積形成する。メモリセルア
レイ領域及び周辺回路領域に同時に、層間絶縁膜１６を
介して第１層配線１８を形成し、更に層間絶縁膜２０を
介して第２層配線２１を形成する。更に層間絶縁膜３０
を堆積して平坦化した後、周辺回路領域にのみ第３層配
線３１を形成し、その後パシベーション膜５０を堆積す
る。パシベーション膜５０は、メモリセルアレイ領域で
は平坦になる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
セルアレイと共に、ロジック回路等のメモリセル以外の
回路素子を集積形成した半導体装置とその製造方法に関
する。
セルアレイと共に、ロジック回路等のメモリセル以外の
回路素子を集積形成した半導体装置とその製造方法に関
する。
【０００２】
【従来の技術】不揮発性メモリセルアレイを搭載した半
導体装置においては通常、メモリセルアレイ領域と、ロ
ジック回路やメモリセル駆動回路等のメモリセル以外の
回路（以下、周辺回路という）の領域に同じ配線構造が
用いられる。これまで実用化されている不揮発性メモリ
では、メモリセルアレイ領域上には、１層又は２層の金
属配線が形成されている。メモリセルアレイ領域の最上
層配線は微細なデザインルールでパターン加工されるた
め、最上層配線の上に形成されるパシベーション膜のカ
バレージが悪くなる。
導体装置においては通常、メモリセルアレイ領域と、ロ
ジック回路やメモリセル駆動回路等のメモリセル以外の
回路（以下、周辺回路という）の領域に同じ配線構造が
用いられる。これまで実用化されている不揮発性メモリ
では、メモリセルアレイ領域上には、１層又は２層の金
属配線が形成されている。メモリセルアレイ領域の最上
層配線は微細なデザインルールでパターン加工されるた
め、最上層配線の上に形成されるパシベーション膜のカ
バレージが悪くなる。
【０００３】図９は、メモリセルアレイ領域及び周辺回
路領域に二層配線構造を用いた場合の従来の断面構造を
示す。シリコン基板１には、浮遊ゲートと制御ゲートを
持つ不揮発性メモリセルＭＣを有するメモリセルアレイ
と通常のＭＯＳトランジスタＱを有する周辺回路が形成
される。この上に層間絶縁膜２を介して第１層金属配線
３が形成され、更に層間絶縁膜４を介して第２層金属配
線５が形成される。第２層金属配線５の上にはパシベー
ション膜６が形成される。
路領域に二層配線構造を用いた場合の従来の断面構造を
示す。シリコン基板１には、浮遊ゲートと制御ゲートを
持つ不揮発性メモリセルＭＣを有するメモリセルアレイ
と通常のＭＯＳトランジスタＱを有する周辺回路が形成
される。この上に層間絶縁膜２を介して第１層金属配線
３が形成され、更に層間絶縁膜４を介して第２層金属配
線５が形成される。第２層金属配線５の上にはパシベー
ション膜６が形成される。
【０００４】パシベーション膜６には通常、水分や不純
物を透過し難いプラズマＣＶＤによるシリコン窒化膜
（以下、プラズマ窒化膜という）が用いられる。このプ
ラズマ窒化膜は、層間絶縁膜４に用いられるＴＥＯＳ
（tetraethyloxysilane ）膜やＳＯＧ（spin-on-glass
）膜に比べてステップカバレージが格段に悪い。この
ため、第２層配線５が微細ピッチで配設された場合、図
９に示すように、膜厚の薄い部分７やボイド８等の欠陥
が生じる。膜厚の薄い部分７は、パシベーション膜６の
機能を損ない、外部からの可動イオンや水分の侵入をも
たらして、メモリセルアレイの信頼性低下の原因とな
る。ボイド８は、工程中に不純物を取り込み易く、これ
もメモリセルアレイに悪影響を与える。これらの可動イ
オンや水分の侵入は、通常のＭＯＳトランジスタ回路で
は問題にならない量であっても、不揮発性メモリではデ
ータ破壊の原因になる。
物を透過し難いプラズマＣＶＤによるシリコン窒化膜
（以下、プラズマ窒化膜という）が用いられる。このプ
ラズマ窒化膜は、層間絶縁膜４に用いられるＴＥＯＳ
（tetraethyloxysilane ）膜やＳＯＧ（spin-on-glass
）膜に比べてステップカバレージが格段に悪い。この
ため、第２層配線５が微細ピッチで配設された場合、図
９に示すように、膜厚の薄い部分７やボイド８等の欠陥
が生じる。膜厚の薄い部分７は、パシベーション膜６の
機能を損ない、外部からの可動イオンや水分の侵入をも
たらして、メモリセルアレイの信頼性低下の原因とな
る。ボイド８は、工程中に不純物を取り込み易く、これ
もメモリセルアレイに悪影響を与える。これらの可動イ
オンや水分の侵入は、通常のＭＯＳトランジスタ回路で
は問題にならない量であっても、不揮発性メモリではデ
ータ破壊の原因になる。
【０００５】例えば、ＮＯＲ型フラッシュメモリの場
合、メモリセルアレイ領域では、第１層金属配線がビッ
ト線、第２層金属配線がワード線の裏打ち配線として用
いられる。ワード線の裏打ち配線は、各ワード線毎に配
設する場合と、複数本のワード線に対して１本配設する
場合とがあるが、特に前者の場合、裏打ち配線のピッチ
は微細になり、パシベーション膜の欠陥の影響が大き
い。また配線ピッチがたとえ広くても、各配線の段差部
分でカバレージが悪くなるから、可動イオンや水分の侵
入が問題になる。
合、メモリセルアレイ領域では、第１層金属配線がビッ
ト線、第２層金属配線がワード線の裏打ち配線として用
いられる。ワード線の裏打ち配線は、各ワード線毎に配
設する場合と、複数本のワード線に対して１本配設する
場合とがあるが、特に前者の場合、裏打ち配線のピッチ
は微細になり、パシベーション膜の欠陥の影響が大き
い。また配線ピッチがたとえ広くても、各配線の段差部
分でカバレージが悪くなるから、可動イオンや水分の侵
入が問題になる。
【０００６】
【発明が解決しようとする課題】以上のように従来の不
揮発性メモリでは、メモリセルアレイ領域と周辺回路領
域とに同様の配線構造を用いるために、最上層のパシベ
ーション膜の欠陥によりメモリセルアレイの信頼性が損
なわれるという問題があった。これに対し、最上層配線
を形成した後、更にその配線層上を絶縁膜で平坦化した
上でパシベーション膜を平坦面に形成する方法も考えら
れるが、これは工程数の増大によりコスト増大を招く。
揮発性メモリでは、メモリセルアレイ領域と周辺回路領
域とに同様の配線構造を用いるために、最上層のパシベ
ーション膜の欠陥によりメモリセルアレイの信頼性が損
なわれるという問題があった。これに対し、最上層配線
を形成した後、更にその配線層上を絶縁膜で平坦化した
上でパシベーション膜を平坦面に形成する方法も考えら
れるが、これは工程数の増大によりコスト増大を招く。
【０００７】また、メモリセルアレイ領域の上に金属配
線があると、紫外線照射によりメモリセルアレイを中性
化する場合、紫外線は金属配線層を透過しないため、配
線ピッチが密で層数が多い程、中性化に要する時間がか
かるという問題もある。
線があると、紫外線照射によりメモリセルアレイを中性
化する場合、紫外線は金属配線層を透過しないため、配
線ピッチが密で層数が多い程、中性化に要する時間がか
かるという問題もある。
【０００８】更に、不揮発性メモリセルは通常、製造工
程中にチャージングダメージを受けて劣化するという問
題がある。これは主に配線工程中に生じるダメージであ
り、従ってメモリセルアレイ領域上の配線層が多くなる
と、それだけダメージが大きくなる。
程中にチャージングダメージを受けて劣化するという問
題がある。これは主に配線工程中に生じるダメージであ
り、従ってメモリセルアレイ領域上の配線層が多くなる
と、それだけダメージが大きくなる。
【０００９】この発明は、この様な事情を考慮してなさ
れたもので、配線構造を改良してメモリセルアレイ領域
の信頼性向上を図った半導体装置とその製造方法を提供
することを目的としている。
れたもので、配線構造を改良してメモリセルアレイ領域
の信頼性向上を図った半導体装置とその製造方法を提供
することを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この半導体基板に集積形成された
不揮発性メモリセルを配列したメモリセルアレイ及びメ
モリセル以外の回路素子と、このメモリセルアレイ及び
メモリセル以外の回路素子の上に層間絶縁膜を介して形
成され、前記メモリセルアレイの領域上における信号線
の層数がｍ、メモリセル以外の回路素子の領域上におけ
る信号線の層数がｎ（但し、ｎ＞ｍ）である多層配線と
を有することを特徴とする。
置は、半導体基板と、この半導体基板に集積形成された
不揮発性メモリセルを配列したメモリセルアレイ及びメ
モリセル以外の回路素子と、このメモリセルアレイ及び
メモリセル以外の回路素子の上に層間絶縁膜を介して形
成され、前記メモリセルアレイの領域上における信号線
の層数がｍ、メモリセル以外の回路素子の領域上におけ
る信号線の層数がｎ（但し、ｎ＞ｍ）である多層配線と
を有することを特徴とする。
【００１１】この発明に係る半導体装置はまた、半導体
基板と、この半導体基板に集積形成された不揮発性メモ
リセルを配列したメモリセルアレイ及びメモリセル以外
の回路素子と、このメモリセルアレイ及びメモリセル以
外の回路素子の上に層間絶縁膜を介して形成され、前記
メモリセルアレイの領域上における信号線の層数がｍ、
メモリセル以外の回路素子の領域上における信号線の層
数がｎ（但し、ｎ＞ｍ）である多層配線と、この多層配
線を覆って形成され、前記メモリセルアレイの領域上で
は第ｍ層の信号線による段差を解消するように表面が実
質的に平坦化されてなる層間絶縁膜上に平坦に形成され
たパシベーション膜とを有することを特徴とする。
基板と、この半導体基板に集積形成された不揮発性メモ
リセルを配列したメモリセルアレイ及びメモリセル以外
の回路素子と、このメモリセルアレイ及びメモリセル以
外の回路素子の上に層間絶縁膜を介して形成され、前記
メモリセルアレイの領域上における信号線の層数がｍ、
メモリセル以外の回路素子の領域上における信号線の層
数がｎ（但し、ｎ＞ｍ）である多層配線と、この多層配
線を覆って形成され、前記メモリセルアレイの領域上で
は第ｍ層の信号線による段差を解消するように表面が実
質的に平坦化されてなる層間絶縁膜上に平坦に形成され
たパシベーション膜とを有することを特徴とする。
【００１２】この発明において信号線は、例えば金属配
線である。またパシベーション膜には、例えば少なくと
もその最上層がプラズマＣＶＤにより形成されたシリコ
ン窒化膜が用いられる。
線である。またパシベーション膜には、例えば少なくと
もその最上層がプラズマＣＶＤにより形成されたシリコ
ン窒化膜が用いられる。
【００１３】またこの発明において好ましくは、パシベ
ーション膜の下に、メモリセル以外の回路素子の領域に
おける第ｍ層より上の少なくとも１層の信号線と同じ配
線材料膜が前記メモリセルアレイの領域上一面を覆うプ
レート電極として残されるものとする。更にこの場合好
ましくは、プレート電極は、半導体基板におけるメモリ
セルアレイの領域に設けられた端子に接続される。
ーション膜の下に、メモリセル以外の回路素子の領域に
おける第ｍ層より上の少なくとも１層の信号線と同じ配
線材料膜が前記メモリセルアレイの領域上一面を覆うプ
レート電極として残されるものとする。更にこの場合好
ましくは、プレート電極は、半導体基板におけるメモリ
セルアレイの領域に設けられた端子に接続される。
【００１４】この発明において、メモリセルアレイが、
データ記憶を行うメモリセルアレイ本体と、このメモリ
セルアレイ本体のメモリセルの基準しきい値を得るため
の基準メモリセルアレイとを有する場合に、プレート電
極はメモリセルアレイの領域の内メモリセルアレイ本体
の領域上にのみ配設されるものとする。
データ記憶を行うメモリセルアレイ本体と、このメモリ
セルアレイ本体のメモリセルの基準しきい値を得るため
の基準メモリセルアレイとを有する場合に、プレート電
極はメモリセルアレイの領域の内メモリセルアレイ本体
の領域上にのみ配設されるものとする。
【００１５】この発明による半導体装置の製造方法は、
半導体基板に不揮発性メモリセルを配列したメモリセル
アレイ及びメモリセル以外の回路素子を集積形成する工
程と、前記メモリセルアレイ及びメモリセル以外の回路
素子の上に層間絶縁膜を介して、メモリセルアレイの領
域上における信号線の層数がｍ、メモリセル以外の回路
素子の領域上における信号線の層数がｎ（但し、ｎ＞
ｍ）である多層配線を形成する工程と、前記メモリセル
アレイの領域上では最上層配線層の段差を解消するよう
に表面が実質的に平坦化されてなる層間絶縁膜上に、前
記多層配線を覆うパシベーション膜を形成する工程とを
有することを特徴とする。
半導体基板に不揮発性メモリセルを配列したメモリセル
アレイ及びメモリセル以外の回路素子を集積形成する工
程と、前記メモリセルアレイ及びメモリセル以外の回路
素子の上に層間絶縁膜を介して、メモリセルアレイの領
域上における信号線の層数がｍ、メモリセル以外の回路
素子の領域上における信号線の層数がｎ（但し、ｎ＞
ｍ）である多層配線を形成する工程と、前記メモリセル
アレイの領域上では最上層配線層の段差を解消するよう
に表面が実質的に平坦化されてなる層間絶縁膜上に、前
記多層配線を覆うパシベーション膜を形成する工程とを
有することを特徴とする。
【００１６】多層配線を形成する工程は、好ましくは、
メモリセルアレイの領域及びメモリセル以外の回路素子
の領域に第ｍ層までの信号線を形成した後、その上に層
間絶縁膜を実質的に平坦な表面をもって堆積し、メモリ
セル以外の回路素子の領域における第ｍ層より上の少な
くとも１層の信号線をパターン形成する工程で、その配
線材料膜を前記メモリセルアレイの領域上一面を覆うプ
レート電極として残すようにする。
メモリセルアレイの領域及びメモリセル以外の回路素子
の領域に第ｍ層までの信号線を形成した後、その上に層
間絶縁膜を実質的に平坦な表面をもって堆積し、メモリ
セル以外の回路素子の領域における第ｍ層より上の少な
くとも１層の信号線をパターン形成する工程で、その配
線材料膜を前記メモリセルアレイの領域上一面を覆うプ
レート電極として残すようにする。
【００１７】更に、プレート電極として残される配線材
料膜の堆積前に、メモリセルアレイの領域に紫外線を照
射してメモリセルアレイを中性化する工程を入れること
が好ましい。
料膜の堆積前に、メモリセルアレイの領域に紫外線を照
射してメモリセルアレイを中性化する工程を入れること
が好ましい。
【００１８】この発明においては、メモリセルアレイ領
域の信号線の層数を周辺回路領域のそれより少なくして
いる。従って、周辺回路領域において最上層の信号線を
形成するためにその下の層間絶縁膜を平坦化することに
より、メモリセルアレイ領域では最上層の信号線の上が
平坦化されるから、パシベーション膜は少なくともメモ
リセルアレイの領域では平坦面に堆積することができ、
従ってボイド等の欠陥のない状態で厚く形成することが
できる。これにより、パシベーション膜にプラズマ窒化
膜等のステップカバレージの悪い膜を用いたとしても、
メモリセルアレイ領域上では欠陥のないパシベーション
膜となり、メモリセルアレイの信頼性劣化を防止するこ
とが可能になる。また、メモリセルアレイ領域には最上
層の信号線がなくなることから、紫外線照射によるメモ
リセルの初期化に要する時間も短縮される。
域の信号線の層数を周辺回路領域のそれより少なくして
いる。従って、周辺回路領域において最上層の信号線を
形成するためにその下の層間絶縁膜を平坦化することに
より、メモリセルアレイ領域では最上層の信号線の上が
平坦化されるから、パシベーション膜は少なくともメモ
リセルアレイの領域では平坦面に堆積することができ、
従ってボイド等の欠陥のない状態で厚く形成することが
できる。これにより、パシベーション膜にプラズマ窒化
膜等のステップカバレージの悪い膜を用いたとしても、
メモリセルアレイ領域上では欠陥のないパシベーション
膜となり、メモリセルアレイの信頼性劣化を防止するこ
とが可能になる。また、メモリセルアレイ領域には最上
層の信号線がなくなることから、紫外線照射によるメモ
リセルの初期化に要する時間も短縮される。
【００１９】また、周辺回路領域の最上層の信号線を形
成する工程で、その配線材料膜をメモリセルアレイ領域
には配線状にパターニングされない状態のプレート電極
として残すことにより、平坦なパシベーション膜の下で
平坦なプレート電極がメモリセルアレイを覆うことにな
り、これにより外部からの汚染や水分等のメモリセルア
レイへの侵入を一層効果的に遮断することができる。な
お、プレート電極としてメモリセルアレイ領域に残す配
線材料膜は、必ずしも周辺回路領域の最上層配線材料で
ある必要はなく、メモリセルアレイ領域での最上層の信
号線より上の配線材料であればよい。
成する工程で、その配線材料膜をメモリセルアレイ領域
には配線状にパターニングされない状態のプレート電極
として残すことにより、平坦なパシベーション膜の下で
平坦なプレート電極がメモリセルアレイを覆うことにな
り、これにより外部からの汚染や水分等のメモリセルア
レイへの侵入を一層効果的に遮断することができる。な
お、プレート電極としてメモリセルアレイ領域に残す配
線材料膜は、必ずしも周辺回路領域の最上層配線材料で
ある必要はなく、メモリセルアレイ領域での最上層の信
号線より上の配線材料であればよい。
【００２０】メモリセルアレイ領域に上述のようにプレ
ート電極を配設した場合には、紫外線照射によるメモリ
セルアレイの中性化（初期化）が、配線工程が終了した
後では困難になる。しかし、メモリセルアレイが電気的
書き換え可能なメモリセルである場合には、データ記憶
を行うメモリセルアレイ本体と別に設けられる書き換え
の基準しきい値を発生する基準メモリセルアレイに紫外
線照射ができればよい。従ってこの場合には、プレート
電極はメモリセルアレイ本体のみを覆い、基準メモリセ
ルアレイの領域にはプレート電極を設けないようにすれ
ばよい。
ート電極を配設した場合には、紫外線照射によるメモリ
セルアレイの中性化（初期化）が、配線工程が終了した
後では困難になる。しかし、メモリセルアレイが電気的
書き換え可能なメモリセルである場合には、データ記憶
を行うメモリセルアレイ本体と別に設けられる書き換え
の基準しきい値を発生する基準メモリセルアレイに紫外
線照射ができればよい。従ってこの場合には、プレート
電極はメモリセルアレイ本体のみを覆い、基準メモリセ
ルアレイの領域にはプレート電極を設けないようにすれ
ばよい。
【００２１】更に、プレート電極を形成した後は紫外線
照射が困難であるから、メモリセルアレイの初期化のた
めには、配線工程中のプレート電極として残す配線材料
膜形成の直前に紫外線照射の工程を入れることが有効で
ある。
照射が困難であるから、メモリセルアレイの初期化のた
めには、配線工程中のプレート電極として残す配線材料
膜形成の直前に紫外線照射の工程を入れることが有効で
ある。
【００２２】また、メモリセルアレイ領域に残すプレー
ト電極は、メモリセルが形成される基板或いはウェルに
おける拡散層等からなる端子に電気的に接続することに
より、その後の配線工程でのメモリセルに加わるチャー
ジングダメージを回避することができる。
ト電極は、メモリセルが形成される基板或いはウェルに
おける拡散層等からなる端子に電気的に接続することに
より、その後の配線工程でのメモリセルに加わるチャー
ジングダメージを回避することができる。
【００２３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る半導体装置の要部断面図であり、スタックゲート構造
の不揮発性メモリセルＭＣを配列したメモリセルアレイ
の領域と、ＭＯＳトランジスタＱを含む周辺回路の領域
の断面を示している。メモリセルアレイ領域の金属配線
は２層配線構造とし、周辺回路領域の金属配線は３層配
線構造としている。
の実施例を説明する。図１は、この発明の一実施例によ
る半導体装置の要部断面図であり、スタックゲート構造
の不揮発性メモリセルＭＣを配列したメモリセルアレイ
の領域と、ＭＯＳトランジスタＱを含む周辺回路の領域
の断面を示している。メモリセルアレイ領域の金属配線
は２層配線構造とし、周辺回路領域の金属配線は３層配
線構造としている。
【００２４】製造工程に従って説明すると、シリコン基
板１０のメモリセルアレイ領域には、ゲート絶縁膜を介
して積層された浮遊ゲート１１と制御ゲート１２、及び
ソース、ドレインとなるｎ＋型拡散層１３を有するメモ
リセルＭＣを集積形成し、周辺回路領域にはゲート絶縁
膜を介して形成されたゲート電極１４及びソース，ドレ
インとなるｎ＋型拡散層１５を有するＮＭＯＳトランジ
スタＱ等を形成する。周辺回路がＣＭＯＳ回路であれ
ば、図では省略しているが、ＰＭＯＳトランジスタも形
成される。
板１０のメモリセルアレイ領域には、ゲート絶縁膜を介
して積層された浮遊ゲート１１と制御ゲート１２、及び
ソース、ドレインとなるｎ＋型拡散層１３を有するメモ
リセルＭＣを集積形成し、周辺回路領域にはゲート絶縁
膜を介して形成されたゲート電極１４及びソース，ドレ
インとなるｎ＋型拡散層１５を有するＮＭＯＳトランジ
スタＱ等を形成する。周辺回路がＣＭＯＳ回路であれ
ば、図では省略しているが、ＰＭＯＳトランジスタも形
成される。
【００２５】素子形成された基板１０は、第１の層間絶
縁膜１６を堆積形成し、平坦化する。この層間絶縁膜１
６には拡散層やゲート電極に対する配線接続用のＷ等の
コンタクト層２１を埋め込み形成する。第１の層間絶縁
膜１６は例えばＢＰＳＧ膜である。この第１の層間絶縁
膜１６上に、Ａｌ膜等の金属膜による第１層配線１８を
メモリセルアレイ領域及び周辺回路領域に同時にパター
ン形成する。
縁膜１６を堆積形成し、平坦化する。この層間絶縁膜１
６には拡散層やゲート電極に対する配線接続用のＷ等の
コンタクト層２１を埋め込み形成する。第１の層間絶縁
膜１６は例えばＢＰＳＧ膜である。この第１の層間絶縁
膜１６上に、Ａｌ膜等の金属膜による第１層配線１８を
メモリセルアレイ領域及び周辺回路領域に同時にパター
ン形成する。
【００２６】次いで、第１層配線１８が形成された面に
第２の層間絶縁膜２０を堆積形成する。第２の層間絶縁
膜２０は例えば、ＳｉＨ4 を原料ガスとしたプラズマＣ
ＶＤによる薄いシリコン酸化膜と、ＴＥＯＳ（tetraeth
yloxysilane ）等の有機シランガスを原料ガスとしたプ
ラズマＣＶＤによる厚いシリコン酸化膜（ＴＥＯＳ酸化
膜）の積層膜であり、堆積後にＣＭＰ（Chemical Mecha
nical Polishing ）処理により平坦化する。図示しない
が、この第２の層間絶縁膜２０にも必要に応じてコンタ
クト層を埋め込む。
第２の層間絶縁膜２０を堆積形成する。第２の層間絶縁
膜２０は例えば、ＳｉＨ4 を原料ガスとしたプラズマＣ
ＶＤによる薄いシリコン酸化膜と、ＴＥＯＳ（tetraeth
yloxysilane ）等の有機シランガスを原料ガスとしたプ
ラズマＣＶＤによる厚いシリコン酸化膜（ＴＥＯＳ酸化
膜）の積層膜であり、堆積後にＣＭＰ（Chemical Mecha
nical Polishing ）処理により平坦化する。図示しない
が、この第２の層間絶縁膜２０にも必要に応じてコンタ
クト層を埋め込む。
【００２７】第２の層間絶縁膜２０上に、第１層配線１
８と同様に、Ａｌ膜等の金属膜による第２層配線２１を
メモリセルアレイ領域及び周辺回路領域に同時にパター
ン形成する。更にこの上に第２の層間絶縁膜２０と同様
の材料，工程で、第３の層間絶縁膜３０を堆積形成し平
坦化する。
８と同様に、Ａｌ膜等の金属膜による第２層配線２１を
メモリセルアレイ領域及び周辺回路領域に同時にパター
ン形成する。更にこの上に第２の層間絶縁膜２０と同様
の材料，工程で、第３の層間絶縁膜３０を堆積形成し平
坦化する。
【００２８】第３の層間絶縁膜３０上には、Ａｌ膜等の
金属膜により、周辺回路領域にのみ第３層配線３１をパ
ターン形成する。最後に、基板全面にパシベーション膜
４０を形成する。パシベーション膜４０は好ましくは、
最上層にプラズマ窒化膜を有し、下地にＴＥＯＳ酸化膜
を有する積層構造とする。
金属膜により、周辺回路領域にのみ第３層配線３１をパ
ターン形成する。最後に、基板全面にパシベーション膜
４０を形成する。パシベーション膜４０は好ましくは、
最上層にプラズマ窒化膜を有し、下地にＴＥＯＳ酸化膜
を有する積層構造とする。
【００２９】この実施例の配線構造によると、メモリセ
ルアレイ領域では、第３層配線３１が形成されないか
ら、平坦化された第３の層間絶縁膜３０の上にパシベー
ション膜５０が平坦に形成される。従って、パシベーシ
ョン膜５０のステップカバレージの悪さに起因する欠陥
は、少なくともメモリセルアレイ領域には生じることが
なく、メモリセルアレイの信頼性劣化が防止される。
ルアレイ領域では、第３層配線３１が形成されないか
ら、平坦化された第３の層間絶縁膜３０の上にパシベー
ション膜５０が平坦に形成される。従って、パシベーシ
ョン膜５０のステップカバレージの悪さに起因する欠陥
は、少なくともメモリセルアレイ領域には生じることが
なく、メモリセルアレイの信頼性劣化が防止される。
【００３０】特に、図１に示した破線の位置が素子分離
領域１９上にあるとして、平坦なパシベーション膜５０
は実際にメモリセルが形成されている領域の外側まで平
坦部が延在するように形成することにより、メモリセル
アレイ領域の保護はより効果的になる。更にメモリセル
駆動回路等がメモリセルアレイの領域に近接して配置さ
れる場合に、平坦なパシベーション膜がこの駆動回路の
領域まで延在するようにしてもよい。
領域１９上にあるとして、平坦なパシベーション膜５０
は実際にメモリセルが形成されている領域の外側まで平
坦部が延在するように形成することにより、メモリセル
アレイ領域の保護はより効果的になる。更にメモリセル
駆動回路等がメモリセルアレイの領域に近接して配置さ
れる場合に、平坦なパシベーション膜がこの駆動回路の
領域まで延在するようにしてもよい。
【００３１】またこの実施例では、メモリセルアレイ領
域の配線層数を少なくしているから、素子完成後の紫外
線照射により不揮発性メモリセルを初期化する場合の時
間を短縮することができる。
域の配線層数を少なくしているから、素子完成後の紫外
線照射により不揮発性メモリセルを初期化する場合の時
間を短縮することができる。
【００３２】更にこの実施例では、メモリセルアレイ領
域の配線層数を少なくすることによって、周辺回路領域
の最上層配線のために平坦化した第３の層間絶縁膜３０
がメモリセルアレイ領域の最上層配線上を平坦化したこ
とになる。メモリセルアレイ領域及び周辺回路を同じ配
線層数とした場合は、パシベーション膜を平坦にするた
めには、最上層配線の上に更に絶縁膜を堆積して平坦化
する工程を追加することが必要になるが、この実施例で
はこの様な工程の追加を必要とせず、メモリセルアレイ
領域のパシベーション膜５０を平坦にすることができ
る。
域の配線層数を少なくすることによって、周辺回路領域
の最上層配線のために平坦化した第３の層間絶縁膜３０
がメモリセルアレイ領域の最上層配線上を平坦化したこ
とになる。メモリセルアレイ領域及び周辺回路を同じ配
線層数とした場合は、パシベーション膜を平坦にするた
めには、最上層配線の上に更に絶縁膜を堆積して平坦化
する工程を追加することが必要になるが、この実施例で
はこの様な工程の追加を必要とせず、メモリセルアレイ
領域のパシベーション膜５０を平坦にすることができ
る。
【００３３】図２は、メモリセルアレイ領域の配線を３
層配線構造とし、周辺回路領域の配線を４層配線構造と
した実施例である。なお、以下の実施例において、先行
する実施例の図面と対応する部分には先行する実施例の
図面と同じ符号を付して詳細な説明は省略する。
層配線構造とし、周辺回路領域の配線を４層配線構造と
した実施例である。なお、以下の実施例において、先行
する実施例の図面と対応する部分には先行する実施例の
図面と同じ符号を付して詳細な説明は省略する。
【００３４】この実施例では、第３層配線３１までがメ
モリセルアレイ領域及び周辺回路領域に同時にパターン
形成され、この上に第４の層間絶縁膜４０を介して、周
辺回路領域のみに第４層配線４１がパターン形成されて
いる。第４の層間絶縁膜４０は、第２，第３の層間絶縁
膜２０，３０と同様の材料と工程により形成されて、Ｃ
ＭＰ処理により平坦化されている。
モリセルアレイ領域及び周辺回路領域に同時にパターン
形成され、この上に第４の層間絶縁膜４０を介して、周
辺回路領域のみに第４層配線４１がパターン形成されて
いる。第４の層間絶縁膜４０は、第２，第３の層間絶縁
膜２０，３０と同様の材料と工程により形成されて、Ｃ
ＭＰ処理により平坦化されている。
【００３５】この実施例の場合も、パシベーション膜５
０は、メモリセルアレイ領域を凹凸のない状態で覆って
おり、先の実施例と同様の効果が得られる。図３は、図
１の配線構造を基本として、メモリセルアレイ領域に
は、周辺回路領域の第３層配線３１と同じ金属配線材料
膜をプレート電極３１ａとしてパターニングされない状
態でパシベーション膜５０の下に残した実施例である。
０は、メモリセルアレイ領域を凹凸のない状態で覆って
おり、先の実施例と同様の効果が得られる。図３は、図
１の配線構造を基本として、メモリセルアレイ領域に
は、周辺回路領域の第３層配線３１と同じ金属配線材料
膜をプレート電極３１ａとしてパターニングされない状
態でパシベーション膜５０の下に残した実施例である。
【００３６】図４は同様に、図２の配線構造を基本とし
て、メモリセルアレイ領域には、周辺回路領域の第４層
配線４１と同じ金属配線材料膜をプレート電極４１ａと
してパターニングされない状態でパシベーション膜５０
の下に残した実施例である。
て、メモリセルアレイ領域には、周辺回路領域の第４層
配線４１と同じ金属配線材料膜をプレート電極４１ａと
してパターニングされない状態でパシベーション膜５０
の下に残した実施例である。
【００３７】これらの図３及び図４の構造とすれば、メ
モリセルアレイ領域は、パシベーション膜５０が平坦に
なることに加えて、プレート電極３１ａ，４１ａで覆わ
れるため、汚染や水分によるメモリセルアレイの信頼性
劣化がより効果的に抑えられる。金属配線材料膜は、層
間絶縁膜に比べて汚染イオンや水分，水素等の透過がよ
り少ないからである。
モリセルアレイ領域は、パシベーション膜５０が平坦に
なることに加えて、プレート電極３１ａ，４１ａで覆わ
れるため、汚染や水分によるメモリセルアレイの信頼性
劣化がより効果的に抑えられる。金属配線材料膜は、層
間絶縁膜に比べて汚染イオンや水分，水素等の透過がよ
り少ないからである。
【００３８】図５は、メモリセルアレイ領域を２層配線
構造、周辺回路領域を４層配線構造として、周辺回路領
域の第３層配線３１と同じ配線材料膜をメモリセルアレ
イ領域にプレート電極３１ａとして残した実施例であ
る。
構造、周辺回路領域を４層配線構造として、周辺回路領
域の第３層配線３１と同じ配線材料膜をメモリセルアレ
イ領域にプレート電極３１ａとして残した実施例であ
る。
【００３９】図６は更に、メモリセルアレイ領域を２層
配線構造、周辺回路領域を４層配線構造として、周辺回
路領域の第３層配線３１及び第４層配線４１とそれぞれ
同じ配線材料膜をメモリセルアレイ領域に２層のプレー
ト電極３１ａ及び４１ａとして残した実施例である。
配線構造、周辺回路領域を４層配線構造として、周辺回
路領域の第３層配線３１及び第４層配線４１とそれぞれ
同じ配線材料膜をメモリセルアレイ領域に２層のプレー
ト電極３１ａ及び４１ａとして残した実施例である。
【００４０】これらの図５及び図６の配線構造とするこ
とにより、同様にメモリセルアレイの信頼性向上が図ら
れる。図３〜図６の実施例の構造を一般的にまとめる
と、メモリセルアレイ領域をｍ層配線構造、周辺回路領
域をｎ層配線構造（但し、ｎ＞ｍ）として、第ｍ層配線
より上の少なくとも一つの配線層の材料膜を用いて、メ
モリセルアレイ領域にプレート電極を残せばよい。また
プレート電極３１ａ，４１ａは、図３〜図６に示したよ
うに、メモリセルアレイ領域の外側にまで延在させるよ
うに残すことにより、メモリセルアレイの汚染防止効果
はより大きくなる。
とにより、同様にメモリセルアレイの信頼性向上が図ら
れる。図３〜図６の実施例の構造を一般的にまとめる
と、メモリセルアレイ領域をｍ層配線構造、周辺回路領
域をｎ層配線構造（但し、ｎ＞ｍ）として、第ｍ層配線
より上の少なくとも一つの配線層の材料膜を用いて、メ
モリセルアレイ領域にプレート電極を残せばよい。また
プレート電極３１ａ，４１ａは、図３〜図６に示したよ
うに、メモリセルアレイ領域の外側にまで延在させるよ
うに残すことにより、メモリセルアレイの汚染防止効果
はより大きくなる。
【００４１】図３〜図６の実施例では、メモリセルアレ
イ領域を覆ってプレート電極３１ａ，４１ａ等を残して
いるため、素子完成後の紫外線照射によるメモリセルの
初期化が困難となる。従ってこれらの配線構造とする場
合には、プレート電極３１ａ，４１ａ等となる配線材料
膜を形成する工程の前に、紫外線照射によりメモリセル
を初期化する工程を入れる。プレート電極３１ａ，４１
ａの形成工程は、配線工程の終盤であるから、その直前
に初期化工程を入れれば、その後の工程でのメモリセル
のチャージングによるしきい値変動は小さく抑えられ
る。
イ領域を覆ってプレート電極３１ａ，４１ａ等を残して
いるため、素子完成後の紫外線照射によるメモリセルの
初期化が困難となる。従ってこれらの配線構造とする場
合には、プレート電極３１ａ，４１ａ等となる配線材料
膜を形成する工程の前に、紫外線照射によりメモリセル
を初期化する工程を入れる。プレート電極３１ａ，４１
ａの形成工程は、配線工程の終盤であるから、その直前
に初期化工程を入れれば、その後の工程でのメモリセル
のチャージングによるしきい値変動は小さく抑えられ
る。
【００４２】不揮発性メモリセルが電気的書き換え可能
なＥＥＰＲＯＭセルである場合には、電気的書き換えの
基準となる基準メモリセルアレイの領域のみ紫外線で初
期化できればよい。しかも、基準メモリセルアレイは中
性状態での読出動作のみが行われ、データの書き込みや
消去は行われないから、水分や不純物の侵入に対して鈍
感であることが許される。従ってこの場合には、データ
記憶を行うメモリセルアレイ本体の領域のみにプレート
電極を残せばよい。
なＥＥＰＲＯＭセルである場合には、電気的書き換えの
基準となる基準メモリセルアレイの領域のみ紫外線で初
期化できればよい。しかも、基準メモリセルアレイは中
性状態での読出動作のみが行われ、データの書き込みや
消去は行われないから、水分や不純物の侵入に対して鈍
感であることが許される。従ってこの場合には、データ
記憶を行うメモリセルアレイ本体の領域のみにプレート
電極を残せばよい。
【００４３】その様な実施例の構造を図７に示す。これ
は、図３の構造を基本として、メモリセルアレイ本体の
領域にはプレート電極３１ａを残し、メモリセルＭＣと
同様の構造を持つ基準メモリセルＲＦを形成した基準メ
モリセルアレイの領域には、プレート電極がない状態で
平坦化された第３の層間絶縁膜３０上に平坦にパシベー
ション膜５０を形成したものである。
は、図３の構造を基本として、メモリセルアレイ本体の
領域にはプレート電極３１ａを残し、メモリセルＭＣと
同様の構造を持つ基準メモリセルＲＦを形成した基準メ
モリセルアレイの領域には、プレート電極がない状態で
平坦化された第３の層間絶縁膜３０上に平坦にパシベー
ション膜５０を形成したものである。
【００４４】この実施例の構造により、素子完成後に、
紫外線照射によって基準メモリセルアレイの初期化を行
うことができる。図４〜図６の配線構造に対しても、同
様の構造を適用することができる。
紫外線照射によって基準メモリセルアレイの初期化を行
うことができる。図４〜図６の配線構造に対しても、同
様の構造を適用することができる。
【００４５】図８は、図７の構造を基本として、メモリ
セルアレイ領域のプレート電極３１ａを基板１０（又は
基板１０に形成されたメモリセルアレイ領域のｐ型ウェ
ル）のｐ＋型拡散層６０に接続した実施例である。プレ
ート電極３１ａは例えば、図示のように各層間絶縁膜１
６，２０，３０に埋め込まれたコンタクト層１７，６
１，６２及び、各配線層と同時に形成された中継電極１
８ｂ，２１ｂを介して、基板１０における端子としての
ｐ＋型拡散層６０に接続する。
セルアレイ領域のプレート電極３１ａを基板１０（又は
基板１０に形成されたメモリセルアレイ領域のｐ型ウェ
ル）のｐ＋型拡散層６０に接続した実施例である。プレ
ート電極３１ａは例えば、図示のように各層間絶縁膜１
６，２０，３０に埋め込まれたコンタクト層１７，６
１，６２及び、各配線層と同時に形成された中継電極１
８ｂ，２１ｂを介して、基板１０における端子としての
ｐ＋型拡散層６０に接続する。
【００４６】不揮発性メモリセルは、浮遊ゲートを取り
囲む絶縁膜に高い絶縁性が要求されるが、しばしば製造
工程中にチャージングダメージを受け、絶縁膜が破壊さ
れたり、セル特性が劣化したりする。このチャージング
ダメージは例えば、フォトレジストを剥離する際のアッ
シング工程での層間絶縁膜の帯電、或いは層間絶縁膜を
堆積する工程で高密度のプラズマに曝されることによる
帯電等により生じることが知られている。
囲む絶縁膜に高い絶縁性が要求されるが、しばしば製造
工程中にチャージングダメージを受け、絶縁膜が破壊さ
れたり、セル特性が劣化したりする。このチャージング
ダメージは例えば、フォトレジストを剥離する際のアッ
シング工程での層間絶縁膜の帯電、或いは層間絶縁膜を
堆積する工程で高密度のプラズマに曝されることによる
帯電等により生じることが知られている。
【００４７】図８の実施例のように、プレート電極３１
ａを基板１０の端子に接続して基板１０と共に基準電位
に設定すれば、このプレート電極３１ａによりメモリセ
ルアレイの領域がシールドされて、その後の工程でのチ
ャージングダメージを回避することができる。同様の構
造は、図３〜図６の配線構造にも適用することができ
る。
ａを基板１０の端子に接続して基板１０と共に基準電位
に設定すれば、このプレート電極３１ａによりメモリセ
ルアレイの領域がシールドされて、その後の工程でのチ
ャージングダメージを回避することができる。同様の構
造は、図３〜図６の配線構造にも適用することができ
る。
【００４８】
【発明の効果】以上述べたようにこの発明によれば、メ
モリセルアレイ領域の信号線の層数を周辺回路領域のそ
れより少なくして、メモリセルアレイ領域では最上層の
信号線の上を平坦化し、これによりパシベーション膜を
メモリセルアレイの領域では平坦面に堆積することによ
って、パシベーション膜にプラズマ窒化膜等のステップ
カバレージの悪い膜を用いた場合にも欠陥のない状態と
して、メモリセルアレイの信頼性劣化を防止することが
できる。またメモリセルアレイの領域では最上層の信号
線がなくなることから、紫外線照射によるメモリセルの
初期化に要する時間も短縮される。
モリセルアレイ領域の信号線の層数を周辺回路領域のそ
れより少なくして、メモリセルアレイ領域では最上層の
信号線の上を平坦化し、これによりパシベーション膜を
メモリセルアレイの領域では平坦面に堆積することによ
って、パシベーション膜にプラズマ窒化膜等のステップ
カバレージの悪い膜を用いた場合にも欠陥のない状態と
して、メモリセルアレイの信頼性劣化を防止することが
できる。またメモリセルアレイの領域では最上層の信号
線がなくなることから、紫外線照射によるメモリセルの
初期化に要する時間も短縮される。
【００４９】またこの発明によると、メモリセルアレイ
領域での最上層の信号線より上の配線材料膜で周辺回路
領域の信号線を形成する工程において、その配線材料膜
をメモリセルアレイ領域にプレート電極として残すこと
により、平坦なパシベーション膜の下で平坦なプレート
電極でメモリセルアレイを覆うことができ、これにより
外部からの汚染や水分等のメモリセルアレイへの侵入を
一層効果的に遮断することができる。
領域での最上層の信号線より上の配線材料膜で周辺回路
領域の信号線を形成する工程において、その配線材料膜
をメモリセルアレイ領域にプレート電極として残すこと
により、平坦なパシベーション膜の下で平坦なプレート
電極でメモリセルアレイを覆うことができ、これにより
外部からの汚染や水分等のメモリセルアレイへの侵入を
一層効果的に遮断することができる。
【図１】この発明の一実施例による不揮発性メモリセル
を有する半導体装置の断面構造を示す。
を有する半導体装置の断面構造を示す。
【図２】他の実施例による不揮発性メモリセルアレイを
有する半導体装置の断面構造を示す。
有する半導体装置の断面構造を示す。
【図３】更に他の実施例による不揮発性メモリセルアレ
イを有する半導体装置の断面構造を示す。
イを有する半導体装置の断面構造を示す。
【図４】更に他の実施例による不揮発性メモリセルアレ
イを有する半導体装置の断面構造を示す。
イを有する半導体装置の断面構造を示す。
【図５】更に他の実施例による不揮発性メモリセルアレ
イを有する半導体装置の断面構造を示す。
イを有する半導体装置の断面構造を示す。
【図６】更に他の実施例による不揮発性メモリセルアレ
イを有する半導体装置の断面構造を示す。
イを有する半導体装置の断面構造を示す。
【図７】更に他の実施例による不揮発性メモリセルアレ
イを有する半導体装置の断面構造を示す。
イを有する半導体装置の断面構造を示す。
【図８】更に他の実施例による不揮発性メモリセルアレ
イを有する半導体装置の断面構造を示す。
イを有する半導体装置の断面構造を示す。
【図９】従来の不揮発性メモリセルアレイを有する半導
体装置の断面構造を示す。
体装置の断面構造を示す。
１０…シリコン基板、ＭＣ…メモリセル、Ｑ…トランジ
スタ、１６…第１の層間絶縁膜、１８…第１層配線、２
０…第２の層間絶縁膜、２１…第２層配線、３０…第３
の層間絶縁膜、３１…第３層配線、５０…パシベーショ
ン膜、４０…第４の層間絶縁膜、４１…第４層配線、３
１ａ，４１ａ…プレート電極。
スタ、１６…第１の層間絶縁膜、１８…第１層配線、２
０…第２の層間絶縁膜、２１…第２層配線、３０…第３
の層間絶縁膜、３１…第３層配線、５０…パシベーショ
ン膜、４０…第４の層間絶縁膜、４１…第４層配線、３
１ａ，４１ａ…プレート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (10)
- 【請求項１】 半導体基板と、 この半導体基板に集積形成された不揮発性メモリセルを
配列したメモリセルアレイ及びメモリセル以外の回路素
子と、 このメモリセルアレイ及びメモリセル以外の回路素子の
上に層間絶縁膜を介して形成され、前記メモリセルアレ
イの領域上における信号線の層数がｍ、メモリセル以外
の回路素子の領域上における信号線の層数がｎ（但し、
ｎ＞ｍ）である多層配線とを有することを特徴とする半
導体装置。 - 【請求項２】 半導体基板と、 この半導体基板に集積形成された不揮発性メモリセルを
配列したメモリセルアレイ及びメモリセル以外の回路素
子と、 このメモリセルアレイ及びメモリセル以外の回路素子の
上に層間絶縁膜を介して形成され、前記メモリセルアレ
イの領域上における信号線の層数がｍ、メモリセル以外
の回路素子の領域上における信号線の層数がｎ（但し、
ｎ＞ｍ）である多層配線と、 この多層配線を覆って形成され、前記メモリセルアレイ
の領域上では第ｍ層の信号線による段差を解消するよう
に表面が実質的に平坦化されてなる層間絶縁膜上に平坦
に形成されたパシベーション膜とを有することを特徴と
する半導体装置。 - 【請求項３】 前記信号線は金属配線からなるものであ
ることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記パシベーション膜は、少なくともそ
の最上層がプラズマＣＶＤにより形成されたシリコン窒
化膜であることを特徴とする請求項２記載の半導体装
置。 - 【請求項５】 前記パシベーション膜の下に、前記メモ
リセル以外の回路素子の領域における第ｍ層より上の少
なくとも１層の信号線と同じ配線材料膜が前記メモリセ
ルアレイの領域上一面を覆うプレート電極として残され
ていることを特徴とする請求項２記載の半導体装置。 - 【請求項６】 前記プレート電極は、前記半導体基板に
おける前記メモリセルアレイの領域に設けられた端子に
接続されていることを特徴とする請求項５記載の半導体
装置。 - 【請求項７】 前記メモリセルアレイは、データ記憶を
行うメモリセルアレイ本体と、このメモリセルアレイ本
体のメモリセルの基準しきい値を得るための基準メモリ
セルアレイとを有し、且つ前記プレート電極は前記メモ
リセルアレイの領域の内前記メモリセルアレイ本体の領
域上にのみ配設されていることを特徴とする請求項５記
載の半導体装置。 - 【請求項８】 半導体基板に不揮発性メモリセルを配列
したメモリセルアレイ及びメモリセル以外の回路素子を
集積形成する工程と、 前記メモリセルアレイ及びメモリセル以外の回路素子の
上に層間絶縁膜を介して、メモリセルアレイの領域上に
おける信号線の層数がｍ、メモリセル以外の回路素子の
領域上における信号線の層数がｎ（但し、ｎ＞ｍ）であ
る多層配線を形成する工程と、 前記メモリセルアレイの領域上では最上層配線層の段差
を解消するように表面が実質的に平坦化されてなる層間
絶縁膜上に、前記多層配線を覆うパシベーション膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項９】 前記多層配線を形成する工程は、 前記メモリセルアレイの領域及びメモリセル以外の回路
素子の領域に第ｍ層までの信号線を形成した後、その上
に層間絶縁膜を実質的に平坦な表面をもって堆積し、メ
モリセル以外の回路素子の領域における第ｍ層より上の
少なくとも１層の信号線をパターン形成する工程で、そ
の配線材料膜を前記メモリセルアレイの領域上一面を覆
うプレート電極として残すようにしたことを特徴とする
請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記前記プレート電極として残される
配線材料膜の堆積前に前記メモリセルアレイの領域に紫
外線を照射してメモリセルアレイを中性化する工程を有
することを特徴とする請求項９記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08106898A JP4427108B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置及びその製造方法 |
| US09/271,209 US6501127B2 (en) | 1998-03-27 | 1999-03-17 | Semiconductor device including a nonvolatile memory-cell array, and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08106898A JP4427108B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11284151A true JPH11284151A (ja) | 1999-10-15 |
| JPH11284151A5 JPH11284151A5 (ja) | 2005-02-24 |
| JP4427108B2 JP4427108B2 (ja) | 2010-03-03 |
Family
ID=13736085
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|---|---|---|---|
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|---|---|
| US (1) | US6501127B2 (ja) |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267437A (ja) * | 2000-03-22 | 2001-09-28 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR20030051182A (ko) * | 2001-12-14 | 2003-06-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2005142571A (ja) * | 2003-11-05 | 2005-06-02 | Magnachip Semiconductor Ltd | 不揮発性メモリ素子及びその製造方法 |
| JP2008113017A (ja) * | 2007-12-03 | 2008-05-15 | Toshiba Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60145641A (ja) | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体集積回路装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4427108B2 (ja) | 2010-03-03 |
| US6501127B2 (en) | 2002-12-31 |
| US20020050612A1 (en) | 2002-05-02 |
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| A977 | Report on retrieval |
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