JP2004165182A - 半導体装置 - Google Patents
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Abstract
【課題】不揮発性メモリ素子が占める面積サイズを縮小し、かつ低電圧でのメモリ書換えができるようにする。
【解決手段】不揮発性メモリは、半導体基板１上に形成された第１の絶縁膜３と、互いに間隔をもって形成された拡散領域７，９と、拡散領域７，９間の領域を含む半導体基板１上に形成されたメモリ用ゲート酸化膜１９と、拡散領域からなる第１のコントロールゲート１１と、第１のコントロールゲート１１上に形成された第２の絶縁膜２１と、メモリ用ゲート酸化膜１９上、第１の絶縁膜３上及び第２の絶縁膜２１上にわたって形成されたフローティングゲート２３と、フローティングゲート２３上に第３の絶縁膜２５を介して配置され、かつ第１のコントロールゲート１１と電気的に接続された第２のコントロールゲート２５を備えている。
【選択図】 図１
【解決手段】不揮発性メモリは、半導体基板１上に形成された第１の絶縁膜３と、互いに間隔をもって形成された拡散領域７，９と、拡散領域７，９間の領域を含む半導体基板１上に形成されたメモリ用ゲート酸化膜１９と、拡散領域からなる第１のコントロールゲート１１と、第１のコントロールゲート１１上に形成された第２の絶縁膜２１と、メモリ用ゲート酸化膜１９上、第１の絶縁膜３上及び第２の絶縁膜２１上にわたって形成されたフローティングゲート２３と、フローティングゲート２３上に第３の絶縁膜２５を介して配置され、かつ第１のコントロールゲート１１と電気的に接続された第２のコントロールゲート２５を備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に不揮発性メモリを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と称される不揮発性メモリの種類としては、使用ゲート数で大きく分けて、１層ゲート型と２層ゲート型の２種類がある。１層ゲート型としては、例えば特許文献１や特許文献２に記載の技術があり、２層ゲート型としては例えば特許文献３に記載の技術がある。
【０００３】
図１８に従来例としての１層ゲート型の不揮発性メモリの平面図を示す。
Ｐ型の半導体基板（以下、Ｐ基板と称す）１０１に、Ｎ型拡散領域１０３，１０５，１０７と、Ｎ型拡散領域からなるコントロールゲート１０９が形成されている。Ｎ型拡散領域１０３と１０５は間隔をもって形成され、Ｎ型拡散領域１０５と１０７は間隔をもって形成されている。
Ｎ型拡散領域１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散領域１０３及び１０５と一部重複して、ゲート酸化膜を介して、ポリシリコン膜からなるセレクトゲート１１１が形成されている。
【０００４】
Ｎ型拡散領域１０５と１０７の間の領域を含むＰ基板１０１上及びコントロールゲート１０９上に連続して、シリコン酸化膜（図示は省略）を介してポリシリコン膜からなるフローティングゲート１１３が形成されている。Ｎ型拡散領域１０５及び１０７近傍の領域ではフローティングゲート１１３はメモリ用ゲート酸化膜を介してＮ型拡散領域１０５及び１０７と一部重複して配置されている。
【０００５】
この１層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１１３への電子の注入を行なう場合、Ｎ型拡散領域１０３を０Ｖ（ボルト）、Ｎ型拡散領域１０７を所定の電位Ｖｐｐに設定し、コントロールゲート１０９とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散領域１０３，１０５及びセレクトゲート１１１により構成されるセレクトトランジスタがオンし、電子がＮ型拡散領域１０５からメモリ用ゲート酸化膜を介してフローティングゲート１１３に注入される。
【０００６】
この１層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１１３から電子の放出を行なう場合、コントロールゲート１０９を０Ｖ、Ｎ型拡散領域１０７をオープンに設定し、Ｎ型拡散領域１０３とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散領域１０３，１０５及びセレクトゲート１１１により構成されるセレクトトランジスタがオンし、トンネル効果によってフローティングゲート１１３に注入されている電子がメモリ用ゲート酸化膜を介してＮ型拡散領域１０５に引き抜かれる。
【０００７】
１層ゲート型の不揮発性メモリでは、拡散領域により形成されるコントロールゲート１０９とポリシリコン膜からなるフローティングゲート１１３を基板平面上で大きく重なり合わせることができ、いわゆるカップリング比を大きくとれる構造になっている。
【０００８】
図１９に従来例としての２層ゲート型の不揮発性メモリの断面図を示す。
Ｐ基板１０１にＮ型拡散領域１１７と１１９が間隔をもって形成されている。Ｎ型拡散領域１１７と１１９の間のＰ基板１０１上に、Ｎ型拡散領域１１７及び１１９と一部重複して、メモリ用ゲート酸化膜１２１を介して、ポリシリコン膜からなるフローティングゲート１２３が形成されている。フローティングゲート１２３上に、シリコン酸化膜１２５を介して、ポリシリコン膜からなるコントロールゲート１２７が形成されている。
【０００９】
この２層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１２３への電子の注入を行なう場合、Ｎ型拡散領域１１９を０Ｖ、Ｎ型拡散領域１１７を所定の電位Ｖｐｐに設定し、コントロールゲート１２７に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、電子がＮ型拡散領域１１９からメモリ用ゲート酸化膜１２１を介してフローティングゲート１２３に注入される。
【００１０】
この２層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１２３から電子の放出を行なう場合、コントロールゲート１２７を０Ｖ、Ｎ型拡散領域１１７をオープンに設定し、Ｎ型拡散領域１１９に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、トンネル効果によってフローティングゲート１２３に注入されている電子がメモリ用ゲート酸化膜１２１を介してＮ型拡散領域１１９に引き抜かれる。
【００１１】
１層ゲート型の不揮発性メモリでは、カップリング比を大きくとることができるので、比較的低電圧でのメモリ書換えができる。しかし、不揮発性メモリが占める面積サイズが大きいという問題があった。
一方、２層ゲート型の不揮発性メモリでは面積サイズを小さくできる。しかし、カップリング比が比較的小さいため、１層ゲート型の不揮発性メモリと比較して大電圧の印加が必要になるという問題があった。
【００１２】
また、不揮発性メモリを搭載する半導体装置には、メモリ書換えのために高電圧用のセレクトトランジスタを搭載することが多い。従来技術では、セレクトトランジスタに関し、通常、ゲート酸化膜の膜厚を厚くしたり、高耐圧を実現するために二重拡散ドレイン構造にしたりしている。
【００１３】
しかし、メモリ書換え電圧が高くなれば、高電圧用トランジスタにおいて電界緩和のためにドレインの深さ方向の拡散長を長くしなければならず、また、耐圧を上げるためにドレインを素子分離領域から離す必要があるなど、制約が多くなり、面積サイズの増大につながるという問題があった。
【００１４】
【特許文献１】
特開平６−０８５２７５号公報
【特許文献２】
特表平８−５０６６９３号公報
【特許文献３】
特公平４−０８０５４４号公報
【００１５】
【発明が解決しようとする課題】
そこで本発明は、不揮発性メモリ素子が占める面積サイズを縮小することができ、かつ低電圧でのメモリ書換えができる不揮発性メモリを備えた半導体装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
本発明にかかる半導体装置は、半導体基板上に形成された第１の絶縁膜と、上記半導体基板の表面側に互いに間隔をもって形成された２つの拡散領域と、上記２つの拡散領域間の領域を含む上記半導体基板上に上記２つの拡散領域上に一部重複して形成されたメモリ用ゲート酸化膜と、上記２つの拡散領域とは電気的に分離されて上記半導体基板の表面側に形成された拡散領域からなる第１のコントロールゲートと、上記第１のコントロールゲート上に形成された第２の絶縁膜と、上記メモリ用ゲート酸化膜上、上記第１の絶縁膜上及び上記第２の絶縁膜上にわたって形成されたポリシリコン膜からなるフローティングゲートと、上記フローティングゲート上に第３の絶縁膜を介して配置され、かつ上記第１のコントロールゲートと電気的に接続された第２のコントロールゲートにより構成される不揮発性メモリを備えているものである。
【００１７】
本発明の半導体装置では、不揮発性メモリは、２つのコントロールゲート（第１のコントロールゲートと第２のコントロールゲート）でフローティングゲートを挟み込んだ構造を備えているので、従来技術より少ない面積サイズでカップリング比を大きくとることができる。これにより、従来の２層ゲート型や１層ゲート型と比較して低電圧での書換えが可能であり、さらに不揮発性メモリ素子が占める面積サイズを縮小することができる。
【００１８】
さらに、低電圧での書換えの実現は、複数の不揮発性メモリ素子から特定の不揮発性メモリ素子を選択するために不揮発性メモリ素子ごとに配置されるセレクトトランジスタの構造を簡単にすることができる。これにより、製品全体のチップ面積を縮小することが可能となり、顕著な効果が期待できる。
【００１９】
【発明の実施の形態】
本発明の半導体装置において、上記フローティングゲートの側面の一部分に第４の絶縁膜を介して上記第２のコントロールゲートの一部分が配置されていることが好ましい。その結果、ほぼ同じ面積サイズでカップリング比をさらに大きくとることができる。また、プロセスの選択性を向上させることができる。
【００２０】
さらに、上記第３の絶縁膜は複数層の膜からなる積層膜により構成され、少なくとも一層にシリコン窒化膜を備えていることが好ましい。その結果、電子が通過しにくいシリコン窒化膜を含む積層膜を第２のコントロールゲートとフローティングゲートの間に備えているので、メモリの信頼性を向上させることができる。
【００２１】
また、上記第３の絶縁膜は下層側から順にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜であり、上記フローティングゲートの側面にシリコン酸化膜を備えている構造を挙げることができる。この構造によれば、例えばフローティングゲートの上面に第３の絶縁膜用の下層側のシリコン酸化膜及びシリコン窒化膜を形成した後、フローティングゲートの側面のシリコン酸化膜と、第３の絶縁膜用の上層側のシリコン酸化膜を同時に形成する際、シリコン窒化膜によりフローティングゲートの上面が酸化されるのを防止し、第３の絶縁膜が大幅に圧膜化するのを防止することができるので、第３の絶縁膜の膜厚制御性を向上させることができる。フローティングゲートの側面のシリコン酸化膜は上記第４の絶縁膜として用いることができる。
【００２２】
さらに、上記２つの拡散領域の一方の拡散領域上に上記メモリ用ゲート酸化膜よりも薄い膜厚で形成されたトンネル酸化膜を備え、上記フローティングゲートの一部分が上記トンネル酸化膜上にも形成されているようにしてもよい。これにより、フローティングゲートのエッジ部分と拡散回り込み部分をトンネル領域とした場合よりもポリシリコン膜エッチング時のエッチングダメージが少なくなるので、メモリ電荷保持特性などの信頼性面で有利になる。
【００２３】
【実施例】
図１は一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１を参照してこの実施例を説明する。
【００２４】
Ｐ基板（第１導電型の半導体基板）１の表面に素子分離のためのフィールド酸化膜（第１の絶縁膜）３が例えば４５００〜７０００Å（オングストローム）、ここでは５０００Åの膜厚で形成されている。フィールド酸化膜３に囲まれたＰ基板１の領域にＮ型拡散領域５，７，９が形成されている。Ｎ型拡散領域５と７は間隔をもって形成され、Ｎ型拡散領域７と９は間隔をもって形成されている。さらにＰ基板１には、Ｎ型拡散領域５，７，９とは電気的に分離されたＮ型拡散領域からなる第１のコントロールゲート１１と、第１のコントロールゲート１１と電気的に接続されたＮ型拡散領域１３が形成されている。
【００２５】
Ｎ型拡散領域５と７の間の領域を含むＰ基板１上表面に、Ｎ型拡散領域５及び７と一部重複して、例えば膜厚が２００〜６００Å、ここでは４００Åのセレクトトランジスタ用ゲート酸化膜１５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上に例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート１７が形成されている。
【００２６】
Ｎ型拡散領域７と９の間の領域を含むＰ基板１表面に、Ｎ型拡散領域７及び９と一部重複して、例えば膜厚が８０〜１１０Å、ここでは１００Åのメモリ用ゲート酸化膜１９が形成されている。メモリ用ゲート酸化膜１９はトンネル酸化膜も兼ねる。
【００２７】
第１のコントロールゲート１１上に、例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜２１（第２の絶縁膜）が形成されている。Ｎ型拡散領域１３上に例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜２２が形成されている。
【００２８】
第１のコントロールゲート１１上にシリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたって、例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート２３が形成されている。フローティングゲート２３の上面及び側面に、例えば膜厚が１５０〜５００Å、ここでは２５０Åのシリコン酸化膜２５（（Ａ）での図示は省略）が形成されている。シリコン酸化膜２５は本発明の半導体装置を構成する第３の絶縁膜及び第４の絶縁膜を構成する。
【００２９】
フローティングゲート２３上のシリコン酸化膜２５上からシリコン酸化膜２２上にわたって、例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなる第２のコントロールゲート２７が形成されている。フローティングゲート２３の側面の一部分では、第２のコントロールゲート２７の一部分がシリコン酸化膜２５を介して配置されている。
【００３０】
フィールド酸化膜３上、Ｎ型拡散領域５，７，９，１３上、第１のコントロールゲート１１上、セレクトゲート１７上、フローティングゲート２３上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、例えば膜厚が５０００〜１００００Å、ここでは８０００Åのシリコン酸化膜からなるポリシリコン−メタル層間膜２９が形成されている。
【００３１】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に例えばアルミニウムなどの導電材料３３が形成されている。導電材料３３により、第１のコントロールゲート１１と第２のコントロールゲート２７は電気的に接続されている。
【００３２】
この実施例では、２つのコントロールゲート１１，２７でフローティングゲート２３を挟み込んだ構造としているので、従来技術よりも小さい面積サイズでカップリング比を大きくとることができ、従来の２層ゲート型や１層ゲート型と比較して低電圧での書換えが可能である。
さらに、低電圧での書換えは、セレクトトランジスタの構造を簡単にすることができるので、製品全体のチップ面積を縮小することが可能となり顕著な効果が期待できる。
【００３３】
図２は、図１に示した実施例の不揮発性メモリ素子をマトリクス配置した場合の一例を示す回路図である。
不揮発性メモリ素子（セル）がマトリクス配置されている。
横方向（ワードラインＷＬ方向）に並ぶセルｉ０，ｉ１，…のセレクトゲート１７は共通のワードラインＷＬｉに電気的に接続され、コントロールゲート１１，２７は共通のコントロールゲートラインＣＧｉに電気的に接続されている。
縦方向（ビットラインＢｉｔ方向）に並ぶセル０ｉ，１ｉ，…のＮ型拡散領域５は共通のビットラインＢｉｔｉに電気的に接続され、Ｎ型拡散領域９は共通のＶＧ（バーチャルグランド）ラインＶＧｉに電気的に接続されている。
ここで、ｉは０又は自然数である。
【００３４】
消去時、例えばワードライン方向に並ぶセル００，０１，…を消去する場合、表１のように各端子をバイアスする。
【００３５】
【表１】
【００３６】
消去するブロックのワードラインＷＬ０及びコントロールゲートラインＣＧ０を所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及びコントロールゲートラインＣＧｉは０Ｖにバイアスし、全てのビットラインＢｉｔｉを０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープン（Ｏｐｅｎ）に設定する。これにより、ワードラインＷＬ０及びコントロールゲートラインＣＧ０に接続されたセル００，０１，…のフローティングゲート２３にメモリ用ゲート酸化膜を介して電子が注入されて、一括消去される。このとき、０ＶにバイアスされたワードラインＷＬｉ及びコントロールゲートラインＣＧｉに接続されたブロックのセルは消去されない。
【００３７】
書込み時、例えばセル００のみを書き込む場合、表２のように各端子をバイアスする。
【００３８】
【表２】
【００３９】
全てのコントロールゲートラインＣＧｉは０Ｖにバイアスし、書き込むセル００に接続されたワードラインＷＬ０及びビットラインＢｉｔ０のみを所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及び他のビットラインＢｉｔｉは０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープンに設定する。これにより、セル００のフローティングゲート２３に注入されている電子がトンネル効果によってＮ型拡散領域７へメモリ用ゲート酸化膜を介して引き抜かれ、セル００のみに選択的に書き込むことができる。
【００４０】
図１に示した実施例において、セレクトゲート１７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート２３と同時に形成されたものであってもよいし、フローティングゲート２３及び第２のコントロールゲート２７とは別途形成されたものであってもよい。以下に、セレクトゲート１７を第２のコントロールゲート２７と同時に形成する製造方法の一例について説明する。
【００４１】
図３から図６は、図１に示した実施例の製造方法の一例を説明するための工程断面図である。図３及び図４は図１（Ａ）のＡ−Ａ’位置での断面に対応し、図５及び図６は図１（Ａ）のＢ−Ｂ’位置での断面に対応している。図１及び図３から図６を参照してこの製造方法を説明する。
【００４２】
（１）Ｐ基板１上に通常のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３で覆われていない領域のＰ基板１の表面に例えば２５０〜４００Åの膜厚で犠牲酸化膜３５を形成する。写真製版技術により、第１のコントロールゲートの形成予定領域に対応して開口部をもつレジストパターン３７を形成する（図３（Ａ）及び図５（Ａ）参照）。
【００４３】
（２）イオン注入法により、レジストパターン３７をマスクにして、Ｐ基板１の第１のコントロールゲートの形成予定領域に例えば注入エネルギーは５０ＫｅＶ、ドーズ量は１×１０１３／ｃｍ２の条件でリンの注入を行なう（図３（Ｂ）及び図５（Ｂ）参照）。
【００４４】
（３）レジストパターン３７及び犠牲酸化膜３５を除去した後、熱酸化処理を施して、フィールド酸化膜３で覆われていない領域のＰ基板１の表面に、例えば膜厚が１００Åのメモリ用ゲート酸化膜１９とシリコン酸化膜２１を形成する。このとき、上記工程（２）で第１のコントロールゲートの形成予定領域に注入したリンが拡散し、Ｎ型の埋め込み拡散領域からなる第１のコントロールゲート１１が形成される（図３（Ｃ）及び図５（Ｃ）参照）。
【００４５】
（４）ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、第１のコントロールゲート１１上のシリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたる領域にフローティングゲート２３を形成する（図３（Ｄ）及び図５（Ｄ）参照）。
【００４６】
（５）酸化膜除去処理を行なって、フィールド酸化膜３及びフローティングゲート２３で覆われていない領域のＰ基板１表面に形成されているシリコン酸化膜を除去する。熱酸化処理を行なって、フローティングゲート２３の上面及び側面にシリコン酸化膜２５を形成し、セレクトトランジスタ用ゲート酸化膜の形成予定領域を含むＰ基板１の表面にシリコン酸化膜からなるセレクトトランジスタ用ゲート酸化膜１５を形成し、第１のコントロールゲート１１に隣接する領域のＰ基板１の表面にシリコン酸化膜２２を形成する（図４（Ｅ）及び図６（Ｅ）参照）。
【００４７】
（６）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、フローティングゲート２３上からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成し、セレクトトランジスタ用ゲート酸化膜１５上を含む領域にセレクトゲート１７を形成する（図４（Ｆ）及び図６（Ｆ）参照）。
【００４８】
（７）Ｎ型拡散領域５，７，９，１３の形成予定領域を含む領域に開口部をもつレジストパターンを形成する。イオン注入法により、レジストパターン、セレクトゲート１７及びフローティングゲート２３をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０１５／ｃｍ２の条件でリン又はヒ素の注入を行なってＮ型拡散領域５，７，９，１３を形成する（図４（Ｇ）及び図６（Ｇ）参照）。
【００４９】
（８）例えばＣＶＤ法により、Ｐ基板１上全面にシリコン酸化膜からなるポリシリコン−メタル層間膜２９を８０００Åの膜厚に形成する。写真製版技術及びエッチング技術により、Ｎ型拡散領域１３上のポリシリコン−メタル層間膜２９及びシリコン酸化膜２１、並びにシリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１をそれぞれ形成する。例えばスパッタリング法及びエッチング技術により、コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域にアルミニウムからなる導電材料３３を形成する（図１参照）。
【００５０】
図７は他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１に示した部分と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５１】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１にＮ型拡散領域５，７，９，１３及び第１のコントロールゲート１１が形成されている。Ｎ型拡散領域５と７の間の領域を含むＰ基板１上表面にセレクトトランジスタ用ゲート酸化膜１５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上にセレクトゲート１７が形成されている。第１のコントロールゲート１１上にシリコン酸化膜２１が形成され、Ｎ型拡散領域１３上にシリコン酸化膜２２が形成されている。
【００５２】
Ｎ型拡散領域７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜１９が形成されている。シリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってポリシリコン膜からなるフローティングゲート２３が形成されている。
【００５３】
フローティングゲート２３の上面に、下層側から順にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜３９（（Ａ）では図示は省略）が形成されている。例えば積層膜３９を構成する下層側のシリコン酸化膜の膜厚は１００〜３５０Å、ここでは１５０Åであり、シリコン窒化膜の膜厚は１００〜２００Å、ここでは１５０Åであり、上層側のシリコン酸化膜の膜厚は５〜５０Å、ここでは１５Åである。積層膜３９は本発明の半導体装置を構成する第３の絶縁膜を構成する。
【００５４】
フローティングゲート２３の側面に、例えば膜厚が１００〜３５０Å、ここでは２５０Åのシリコン酸化膜からなるポリシリコンサイド酸化膜（シリコン酸化膜）４１が形成されている。ポリシリコンサイド酸化膜４１は本発明の半導体装置を構成する第４の絶縁膜を構成する。
【００５５】
フローティングゲート２３上の積層膜３９上からシリコン酸化膜２２上にわたって、ポリシリコン膜からなる第２のコントロールゲート２７が形成されている。フローティングゲート２３の側面の一部分では、第２のコントロールゲート２７の一部分がポリシリコンサイド酸化膜４１を介して配置されている。
【００５６】
フィールド酸化膜３上、Ｎ型拡散領域５，７，９，１３上、第１のコントロールゲート１１上、セレクトゲート１７上、フローティングゲート２３上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、ポリシリコン−メタル層間膜２９が形成されている。
【００５７】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に導電材料３３が形成されている。
【００５８】
この実施例では、第１のコントロールゲート１１とフローティングゲート２３の間に、電子が通過しにくいシリコン窒化膜を含む積層膜３９を備えているので、メモリの信頼性を向上させることができる。
【００５９】
さらに、フローティングゲート２３の上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜３９を備え、フローティングゲート２３の側面にシリコンサイド酸化膜４１を備えている。この構造によれば、フローティングゲート２３の上面に積層膜３９用の下層側のシリコン酸化膜及びシリコン窒化膜を形成した後、フローティングゲート２３の側面のシリコンサイド酸化膜４１と、積層膜３９用の上層側のシリコン酸化膜を同時に形成する際に、シリコン窒化膜によりフローティングゲート２３の上面が酸化されるのを防止し、積層膜３９が大幅に圧膜化するのを防止して、積層膜３９の膜厚制御性を向上させることができる。
【００６０】
図７に示した実施例において、セレクトゲート１７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート２３と同時に形成されたものであってもよいし、フローティングゲート２３及び第２のコントロールゲート２７とは別途形成されたものであってもよい。以下に、セレクトゲート１７を第２のコントロールゲート２７と同時に形成する製造方法の一例について説明する。
【００６１】
図８及び図９は図７に示した実施例を製造するための製造方法の一例を説明するための工程断面図である。図８は図７（Ａ）のＡ−Ａ’位置での断面に対応し、図９は図７（Ａ）のＢ−Ｂ’位置での断面に対応している。図７から図９を参照してこの製造方法を説明する。
【００６２】
（１）図３（Ａ）から（Ｄ）及び図５（Ａ）から（Ｄ）を参照して説明した上記工程（１）から（４）と同様にして、Ｐ基板１上にフィールド酸化膜３、Ｎ型拡散領域５，７，９，１３、第１のコントロールゲート１１及びメモリ用ゲート酸化膜１９の形成を行なう（図８（Ａ）及び図９（Ａ）参照）。
【００６３】
（２）Ｐ基板１上全面にポリシリコン膜を堆積し、さらにその上に例えば膜厚が１５０Åのシリコン酸化膜及び膜厚が１５０Åのシリコン窒化膜からなる積層膜３８を形成する。写真製版技術及びエッチング技術により、積層膜３８及びポリシリコン膜をパターニングして、フローティングゲート２３及びその上面に積層膜３８を形成する（図８（Ｂ）及び図９（Ｂ）参照）。
【００６４】
（３）酸化膜除去処理を行なって、フィールド酸化膜３及びフローティングゲート２３で覆われていない領域のＰ基板１表面に形成されているシリコン酸化膜を除去する。熱酸化処理を行なって、フローティングゲート２３の側面に例えば２５０Åの膜厚でポリシリコンサイド酸化膜４１を形成する。このとき、積層膜３８を構成するシリコン窒化膜の再酸化により、シリコン窒化膜の上面に例えば膜厚が１５Åのシリコン酸化膜が形成されて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層膜からなる積層膜３９が形成される。このとき、積層膜３８を構成するシリコン窒化膜によりフローティングゲート２３の上面が酸化されるのを防止し、積層膜３９が大幅に圧膜化するのを防止して、積層膜３９の膜厚制御性を向上させることができる。さらに、セレクトトランジスタ用ゲート酸化膜の形成予定領域を含むＰ基板１の表面にシリコン酸化膜からなるセレクトトランジスタ用ゲート酸化膜１５が形成され、第１のコントロールゲート１１に隣接する領域のＰ基板１の表面にシリコン酸化膜２２が形成される（図８（Ｃ）及び図９（Ｃ）参照）。
【００６５】
（４）図４（Ｆ）及び図６（Ｆ）を参照して説明した上記工程（６）と同様にして、フローティングゲート２３上からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成し、セレクトトランジスタ用ゲート酸化膜１５上を含む領域にセレクトゲート１７を形成する（図８（Ｄ）及び図９（Ｄ）参照）。
【００６６】
（５）図４（Ｇ）及び図６（Ｇ）を参照して説明した上記工程（７）と同様にして、Ｎ型拡散領域５，７，９，１３を形成する。図１を参照して説明した上記工程（８）と同様にして、ポリシリコン−メタル層間膜２９、コンタクトホール３１及び導電材料３３を形成する（図７参照）。
【００６７】
図１０はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１に示した部分と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６８】
Ｐ基板１表面にフィールド酸化膜３が形成されている。フィールド酸化膜３で覆われていない領域のＰ基板１の一部分にＮ型の埋め込み拡散領域４３が形成されている。埋め込み拡散領域４３の両側に埋め込み拡散領域４３と電気的に接続されたＮ型拡散領域４５，４７が形成されている。Ｐ基板１には、Ｎ型拡散領域４５と間隔をもって形成されたＮ型拡散領域５、Ｎ型拡散領域４７と間隔をもって形成されたＮ型拡散領域９、並びにＮ型拡散領域５，９，４３，４５，４７とは電気的に分離されたＮ型拡散領域１３及び第１のコントロールゲート１１も形成されている。
【００６９】
Ｎ型拡散領域９と４７の間の領域を含むＰ基板１表面に、Ｎ型拡散領域９，４７と一部重複して、例えば膜厚が２００〜６００Å、ここでは４００Åのメモリ用ゲート酸化膜４９が形成されている。
【００７０】
埋め込み拡散領域４３の表面の一部分に、メモリの書込み及び消去時の電荷の通り道となるトンネル酸化膜５１が例えば８０〜１００Å、ここでは９０Åの膜厚で形成されている。トンネル酸化膜５１の周囲の埋め込み拡散領域４３表面に例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜５３が形成されている。
【００７１】
Ｎ型拡散領域５と４５の間の領域を含むＰ基板１上表面にセレクトトランジスタ用ゲート酸化膜１５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上にセレクトゲート１７が形成されている。第１のコントロールゲート１１上にシリコン酸化膜２１が形成されている。Ｎ型拡散領域１３上にシリコン酸化膜２２が形成されている。
【００７２】
シリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜４９上にわたって、例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート５５が形成されている。フローティングゲート５５の一部分はトンネル酸化膜５１上及びシリコン酸化膜５３上にも形成されている。フローティングゲート５５の表面にシリコン酸化膜２５（（Ａ）での図示は省略）が形成されている。フローティングゲート５５上のシリコン酸化膜２５上からシリコン酸化膜２２上にわたって第２のコントロールゲート２７が形成されている。
【００７３】
フィールド酸化膜３上、Ｎ型拡散領域５，９，１３，４５，４７上、第１のコントロールゲート１１上、セレクトゲート１７上、フローティングゲート５５上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、ポリシリコン−メタル層間膜２９が形成されている。
【００７４】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に導電材料３３が形成されている。
【００７５】
この実施例では、メモリ用ゲート酸化膜４９よりも膜厚が薄いトンネル酸化膜５１を設けているので、フローティングゲート２３のエッジ部分と拡散回り込み部分をトンネル領域とした場合よりもポリシリコン膜エッチング時のエッチングダメージが少なくなるので、メモリ電荷保持特性などの信頼性面で有利になる。
【００７６】
図１０に示した実施例において、セレクトゲート１７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート５５と同時に形成されたものであってもよいし、第２のコントロールゲート２７及びフローティングゲート５５とは別途形成されたものであってもよい。以下に、セレクトゲート１７を第２のコントロールゲート２７と同時に形成する製造方法の一例について説明する。
【００７７】
図１１から図１４は、図１０に示した実施例の製造方法の一例を説明するための工程断面図である。図１１及び図１２は図１０（Ａ）のＡ−Ａ’位置での断面に対応し、図１３及び図１４は図１０（Ａ）のＢ−Ｂ’位置での断面に対応している。図１０から図１４を参照してこの製造方法を説明する。
【００７８】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３で覆われていない領域のＰ基板１の表面に例えば２５０〜４００Åの膜厚で犠牲酸化膜５７を形成する。写真製版技術により、第１のコントロールゲートの形成予定領域及び埋め込み拡散領域の形成予定領域に対応して開口部をもつレジストパターン５９を形成する（図１１（Ａ）及び図１３（Ａ）参照）。
【００７９】
（２）イオン注入法により、レジストパターン５９をマスクにして、Ｐ基板１の第１のコントロールゲートの形成予定領域及び埋め込み拡散領域の形成予定領域に例えば注入エネルギーは５０ＫｅＶ、ドーズ量は１×１０１３／ｃｍ２の条件でリンの注入を行なう（図１１（Ｂ）及び図１３（Ｂ）参照）。
【００８０】
（３）レジストパターン５９及び犠牲酸化膜５７を除去した後、熱酸化処理を施して、フィールド酸化膜３で覆われていない領域のＰ基板１の表面に、例えば膜厚が３５０Åのシリコン酸化膜６１を形成する。このとき、上記工程（２）で第１のコントロールゲートの形成予定領域及び埋め込み拡散領域の形成予定領域に注入したリンが拡散し、Ｎ型の埋め込み拡散領域からなる第１のコントロールゲート１１と埋め込み拡散領域４３が形成される（図１１（Ｃ）及び図１３（Ｃ）参照）。
【００８１】
（４）トンネル酸化膜の形成予定領域に開口部をもつレジストパターン６３を形成し、レジストパターン６３をマスクにしてトンネル酸化膜の形成予定領域のシリコン酸化膜６１を選択的に除去する（図１１（Ｄ）及び図１３（Ｄ）参照）。
【００８２】
（５）レジストパターン６３を除去した後、熱酸化処理を施してトンネル酸化膜の形成予定領域のＰ基板１表面に例えば９０Åの膜厚でトンネル酸化膜５１を形成する。このとき、トンネル酸化膜領域周辺の領域及び他の領域のシリコン酸化膜６１は例えば４００Åの膜厚に成長してシリコン酸化膜２１，５３及びメモリ用ゲート酸化膜４９が形成される（図１１（Ｅ）及び図１３（Ｅ）参照）。
【００８３】
ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、第１のコントロールゲート１１上のシリコン酸化膜２１上、フィールド酸化膜３上、メモリ用ゲート酸化膜４９上、トンネル酸化膜５１上及びシリコン酸化膜５３上にわたる領域にフローティングゲート５５を形成する（図１２（Ｆ）及び図１４（Ｆ）参照）。
【００８４】
（６）酸化膜除去処理を行なって、フィールド酸化膜３及びフローティングゲート５５で覆われていない領域のＰ基板１表面に形成されているシリコン酸化膜を除去する。熱酸化処理を行なって、フローティングゲート５５の表面にシリコン酸化膜２５を形成し、セレクトトランジスタ用ゲート酸化膜の形成予定領域を含むＰ基板１の表面にシリコン酸化膜からなるセレクトトランジスタ用ゲート酸化膜１５を形成し、第１のコントロールゲート１１に隣接する領域のＰ基板１の表面にシリコン酸化膜２２を形成する（図１２（Ｇ）及び図１４（Ｇ）参照）。
【００８５】
（７）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、フローティングゲート５５上からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成し、セレクトトランジスタ用ゲート酸化膜１５上を含む領域にセレクトゲート１７を形成する（図１２（Ｈ）及び図１４（Ｈ）参照）。
【００８６】
（８）Ｎ型拡散領域５，９，１３，４５，４７の形成予定領域を含む領域に開口部をもつレジストパターンを形成する。イオン注入法により、レジストパターン、セレクトゲート１７及びフローティングゲート５５をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０１５／ｃｍ２の条件でリン又はヒ素の注入を行なってＮ型拡散領域５，９，１３，４５，４７を形成する（図１２（Ｉ）及び図１４（Ｉ）参照）。
【００８７】
（９）図１を参照して説明した上記工程（８）と同様にして、ポリシリコン−メタル層間膜２９、コンタクトホール３１及び導電材料３３を形成する（図１０参照）。
【００８８】
この製造方法では、フローティングゲート５５の表面にシリコン酸化膜２５を形成しているが、図７から図９を参照して説明した製造方法と同様にして、例えばフローティングゲート５５の上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜を形成し、側面にシリコン酸化膜を形成するようにしてもよい。その場合、フローティングゲート５５の上面と側面に形成する絶縁膜に関し、種類及び膜厚を異ならせることができるので、カップリング比を上げるための自由度があり、プロセスの選択性を向上させることができる。
【００８９】
上記で説明した３つの製造方法では、図４（Ｅ）及び図６（Ｅ）を参照して説明した上記工程（５）においてフローティングゲート２３の表面にシリコン酸化膜２５を形成するのと同時にセレクトトランジスタ用ゲート酸化膜１５を形成し、図８（Ｃ）及び図９（Ｃ）参照して説明した工程（３）においてフローティングゲート２３の側面にシリコンサイド酸化膜４１を形成するのと同時にセレクトトランジスタ用ゲート酸化膜１５を形成し、図１２（Ｈ）及び図１４（Ｈ）を参照して説明した上記工程（８）においてフローティングゲート２３の表面にシリコン酸化膜２５を形成するのと同時にセレクトトランジスタ用ゲート酸化膜１５を形成している。
【００９０】
しかし、セレクトトランジスタ用ゲート酸化膜１５の膜厚と、シリコン酸化膜２５又はシリコンサイド酸化膜４１の膜厚に関して所望する膜厚が大きく異なる場合にはセレクトトランジスタ用ゲート酸化膜１５とシリコン酸化膜２５又はシリコンサイド酸化膜４１を別々に形成する必要がある。その場合には、例えばシリコン酸化膜２５又はシリコンサイド酸化膜４１を形成し、写真製版技術及び酸化膜エッチング技術によりセレクトトランジスタ用ゲート酸化膜の形成予定領域のシリコン酸化膜を一旦除去した後、再度酸化することにより、セレクトトランジスタ用ゲート酸化膜１５とシリコン酸化膜２５又はシリコンサイド酸化膜４１についてそれぞれ所望の膜厚を得ることができる。
【００９１】
図１５はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１に示した部分と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００９２】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１にＮ型拡散領域５，７，９，１３及び第１のコントロールゲート１１が形成されている。第１のコントロールゲート１１上及びＮ型拡散領域１３上に、例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜６４が形成されている。シリコン酸化膜６４は本発明の半導体装置を構成する第２の絶縁膜を構成する。
【００９３】
Ｎ型拡散領域５と７の間の領域を含むＰ基板１上表面に例えば膜厚が２００〜６００Å、ここでは４００Åのセレクトトランジスタ用ゲート酸化膜６５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上に膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート６７が形成されている。セレクトゲート６７の表面に例えば膜厚が１００〜３５０Å、ここでは２５０Åのシリコン酸化膜６９が形成されている。
【００９４】
Ｎ型拡散領域７と９の間の領域を含むＰ基板１表面に例えば膜厚が８０〜１００Å、ここでは９０Åのメモリ用ゲート酸化膜１９が形成されている。シリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってポリシリコン膜からなるフローティングゲート２３が形成されている。フローティングゲート２３の表面に例えば膜厚が１００〜３５０Å、ここでは２５０Åのシリコン酸化膜７１が形成されている。シリコン酸化膜７１は本発明の半導体装置を構成する第３の絶縁膜を構成する。
【００９５】
フローティングゲート２３上のシリコン酸化膜７１上からシリコン酸化膜２２上にわたって、ポリシリコン膜からなる第２のコントロールゲート２７が形成されている。
フィールド酸化膜３上、Ｎ型拡散領域５，７，９，１３上、第１のコントロールゲート１１上、セレクトゲート６７上、フローティングゲート２３上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、ポリシリコン−メタル層間膜２９が形成されている。
【００９６】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に導電材料３３が形成されている。
【００９７】
図１５に示した実施例において、セレクトゲート６７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート２３と同時に形成されたものであってもよいし、フローティングゲート２３及び第２のコントロールゲート２７とは別途形成されたものであってもよい。以下に、セレクトゲート６７をフローティングゲート２３と同時に形成する製造方法の一例について説明する。
【００９８】
図１６及び図１７は、図１５に示した実施例の製造方法の一例を説明するための工程断面図である。図１６は図１０（Ａ）のＡ−Ａ’位置での断面に対応し、図１７は図１０（Ａ）のＢ−Ｂ’位置での断面に対応している。図１５から図１７を参照してこの製造方法を説明する。
【００９９】
（１）図３（Ａ）及び図５（Ａ）を参照して説明した上記工程（１）と同様にして、Ｐ基板１の表面に通常のＬＯＣＯＳ法によりフィールド酸化膜３とシリコン酸化膜７２を形成し、第１のコントロールゲートの形成予定領域に対応して開口部をもつレジストパターン３７を形成する。図３（Ｂ）及び図５（Ｂ）を参照して説明した上記工程（２）と同様にして、Ｐ基板１の第１のコントロールゲートの形成予定領域にリンの注入を行なう（図１６（Ａ）及び図１７（Ａ）参照）。
【０１００】
（２）レジストパターン３７を除去した後、シリコン酸化膜７２上にセレクトトランジスタ用ゲート酸化膜の形成予定領域、第１のコントロールゲートの形成予定領域及びＮ型拡散領域１３の形成予定領域を覆うレジストパターン７３を形成する。レジストパターン７３をマスクにして酸化膜除去処理を行なって、セレクトトランジスタ用ゲート酸化膜の形成予定領域、第１のコントロールゲートの形成予定領域、Ｎ型拡散領域１３の形成予定領域及びフィールド酸化膜３の形成領域以外のシリコン酸化膜を除去する（図１６（Ｂ）及び図１７（Ｂ）参照）。
【０１０１】
（３）レジストパターン７３を除去した後、熱酸化処理を施して、フィールド酸化膜３で覆われていない領域のＰ基板１の表面に、例えば膜厚が９０Åのメモリ用ゲート酸化膜１９を形成する。このとき、セレクトトランジスタ用ゲート酸化膜の形成予定領域ではシリコン酸化膜７２が厚膜化され、例えば膜厚が４００Åのセレクトトランジスタ用ゲート酸化膜６５が形成され、第１のコントロールゲートの形成予定領域及びＮ型拡散領域１３の形成予定領域ではシリコン酸化膜７２が厚膜化され、例えば膜厚が４００Åのシリコン酸化膜６４が形成される。また、上記工程（１）で第１のコントロールゲートの形成予定領域に注入したリンが拡散し、Ｎ型の埋め込み拡散領域からなる第１のコントロールゲート１１が形成される（図１６（Ｃ）及び図１７（Ｃ）参照）。
【０１０２】
（４）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、第１のコントロールゲート１１上のシリコン酸化膜６４上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたる領域にフローティングゲート２３を形成し、セレクトトランジスタ用ゲート酸化膜６５上を含む領域にセレクトゲート６７を形成する。その後、熱酸化処理を施して、セレクトゲート６７の表面にシリコン酸化膜６９を形成し、フローティングゲート２３の表面にシリコン酸化膜７１を形成する（図１６（Ｄ）及び図１７（Ｄ）参照）。
【０１０３】
（５）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、フローティングゲート２３上のシリコン酸化膜７１からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成する。図４（Ｇ）及び図６（Ｇ）を参照して説明した上記工程（７）と同様にして、Ｎ型拡散領域５，７，９，１３を形成する（図１６（Ｅ）及び図１７（Ｅ）参照）。
【０１０４】
（６）図１を参照して説明した上記工程（８）と同様にして、ポリシリコン−メタル層間膜２９、コンタクトホール３１及び導電材料３３を形成する（図１５参照）。
【０１０５】
この製造方法では、フローティングゲート２３の表面にシリコン酸化膜２５を形成しているが、図７から図９を参照して説明した製造方法と同様にして、例えばフローティングゲート２３の上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜を形成し、側面にシリコン酸化膜を形成するようにしてもよい。その場合、フローティングゲート２３の上面と側面に形成する絶縁膜に関し、種類及び膜厚を異ならせることができるので、カップリング比を上げるための自由度があり、プロセスの選択性を向上させることができる。
【０１０６】
以上、本発明の実施例を説明したが、実施例で示した材料、形状、数値、配置などは一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１０７】
【発明の効果】
請求項１に記載された半導体装置では、半導体基板上に形成された第１の絶縁膜と、上記半導体基板の表面側に互いに間隔をもって形成された２つの拡散領域と、上記２つの拡散領域間の領域を含む上記半導体基板上に上記２つの拡散領域上に一部重複して形成されたメモリ用ゲート酸化膜と、上記２つの拡散領域とは電気的に分離されて上記半導体基板の表面側に形成された拡散領域からなる第１のコントロールゲートと、上記第１のコントロールゲート上に形成された第２の絶縁膜と、上記メモリ用ゲート酸化膜上、上記第１の絶縁膜上及び上記第２の絶縁膜上にわたって形成されたポリシリコン膜からなるフローティングゲートと、上記フローティングゲート上に第３の絶縁膜を介して配置され、かつ上記第１のコントロールゲートと電気的に接続された第２のコントロールゲートにより構成される不揮発性メモリを備えているようにしたので、不揮発性メモリ素子が占める面積サイズを縮小することができ、かつ低電圧でのメモリ書換えができる。
【０１０８】
請求項２に記載された半導体装置では、フローティングゲートの側面の一部分に第４の絶縁膜を介して第２のコントロールゲートの一部分が配置されているようにしたので、ほぼ同じ面積サイズでカップリング比をさらに大きくとることができる。また、プロセスの選択性を向上させることができる。
【０１０９】
請求項３に記載された半導体装置では、第３の絶縁膜は複数層の膜からなる積層膜により構成され、少なくとも一層にシリコン窒化膜を備えているようにしたので、電子が通過しにくいシリコン窒化膜を含む積層膜を第２のコントロールゲートとフローティングゲートの間に備えているので、メモリの信頼性を向上させることができる。
【０１１０】
請求項４に記載された半導体装置では、第３の絶縁膜は下層側から順にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜であり、フローティングゲートの側面にシリコン酸化膜を備えているようにしたので、フローティングゲートの上面に第３の絶縁膜用の下層側のシリコン酸化膜及びシリコン窒化膜を形成した後、フローティングゲートの側面のシリコン酸化膜と、第３の絶縁膜用の上層側のシリコン酸化膜を同時に形成する際に、シリコン窒化膜によりフローティングゲートの上面が酸化されるのを防止し、第３の絶縁膜が大幅に圧膜化するのを防止することができるので、第３の絶縁膜の膜厚制御性を向上させることができる。
【０１１１】
請求項５に記載された半導体装置では、２つの拡散領域の一方の拡散領域上にメモリ用ゲート酸化膜よりも薄い膜厚で形成されたトンネル酸化膜を備え、フローティングゲートの一部分がトンネル酸化膜上にも形成されているようにしたので、フローティングゲートのエッジ部分と拡散回り込み部分をトンネル領域とした場合よりもポリシリコン膜エッチング時のエッチングダメージが少なくなるので、メモリ電荷保持特性などの信頼性面で有利になる。
【図面の簡単な説明】
【図１】一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図２】同実施例の不揮発性メモリ素子をマトリクス配置した場合の一例を示す回路図である。
【図３】図１に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１（Ａ）のＡ−Ａ’位置での断面に対応する。
【図４】図１に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１（Ａ）のＡ−Ａ’位置での断面に対応する。
【図５】図１に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図６】図１に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図７】他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図８】図７に示した実施例の製造方法の一例を説明するための工程断面図であり、図７（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図９】図７に示した実施例の製造方法の一例を説明するための工程断面図であり、図７（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１０】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図１１】図１０に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１０（Ａ）のＡ−Ａ’位置での断面に対応する。
【図１２】図１０に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１０（Ａ）のＡ−Ａ’位置での断面に対応する。
【図１３】図１０に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１０（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１４】図１０に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１０（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１５】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図１６】図１５に示した実施例の製造方法の一例を説明するための工程断面図であり、図１５（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１７】図１５に示した実施例の製造方法の一例を説明するための工程断面図であり、図１５（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１８】従来例としての１層ゲート型の不揮発性メモリを示す平面図である。
【図１９】従来例としての２層ゲート型の不揮発性メモリを示す断面図である。
【符号の説明】
１ Ｐ型の半導体基板（Ｐ基板）
３ フィールド酸化膜（第１の絶縁膜）
５，７，９，１３，４５，４７ Ｎ型拡散領域
１１ 第１のコントロールゲート
１５，６５ セレクトトランジスタ用ゲート酸化膜
１７，６７ セレクトゲート
１９，４９ メモリ用ゲート酸化膜
２１，６４ シリコン酸化膜（第２の絶縁膜）
２２，５３，６１，６９，７２ シリコン酸化膜
２３，５５ フローティングゲート
２５，７１ シリコン酸化膜（第３の絶縁膜及び第４の絶縁膜）
２７ 第２のコントロールゲート
２９ ポリシリコン−メタル層間膜
３１ コンタクトホール
３３ 導電材料
３５，５７ 犠牲酸化膜
３７，５９，６３，７３ レジストパターン
３８ 積層膜
３９ 積層膜（第３の絶縁膜）
４１ ポリシリコンサイド酸化膜
４３ 埋め込み拡散領域
５１ トンネル酸化膜
【発明の属する技術分野】
本発明は半導体装置に関し、特に不揮発性メモリを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と称される不揮発性メモリの種類としては、使用ゲート数で大きく分けて、１層ゲート型と２層ゲート型の２種類がある。１層ゲート型としては、例えば特許文献１や特許文献２に記載の技術があり、２層ゲート型としては例えば特許文献３に記載の技術がある。
【０００３】
図１８に従来例としての１層ゲート型の不揮発性メモリの平面図を示す。
Ｐ型の半導体基板（以下、Ｐ基板と称す）１０１に、Ｎ型拡散領域１０３，１０５，１０７と、Ｎ型拡散領域からなるコントロールゲート１０９が形成されている。Ｎ型拡散領域１０３と１０５は間隔をもって形成され、Ｎ型拡散領域１０５と１０７は間隔をもって形成されている。
Ｎ型拡散領域１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散領域１０３及び１０５と一部重複して、ゲート酸化膜を介して、ポリシリコン膜からなるセレクトゲート１１１が形成されている。
【０００４】
Ｎ型拡散領域１０５と１０７の間の領域を含むＰ基板１０１上及びコントロールゲート１０９上に連続して、シリコン酸化膜（図示は省略）を介してポリシリコン膜からなるフローティングゲート１１３が形成されている。Ｎ型拡散領域１０５及び１０７近傍の領域ではフローティングゲート１１３はメモリ用ゲート酸化膜を介してＮ型拡散領域１０５及び１０７と一部重複して配置されている。
【０００５】
この１層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１１３への電子の注入を行なう場合、Ｎ型拡散領域１０３を０Ｖ（ボルト）、Ｎ型拡散領域１０７を所定の電位Ｖｐｐに設定し、コントロールゲート１０９とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散領域１０３，１０５及びセレクトゲート１１１により構成されるセレクトトランジスタがオンし、電子がＮ型拡散領域１０５からメモリ用ゲート酸化膜を介してフローティングゲート１１３に注入される。
【０００６】
この１層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１１３から電子の放出を行なう場合、コントロールゲート１０９を０Ｖ、Ｎ型拡散領域１０７をオープンに設定し、Ｎ型拡散領域１０３とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散領域１０３，１０５及びセレクトゲート１１１により構成されるセレクトトランジスタがオンし、トンネル効果によってフローティングゲート１１３に注入されている電子がメモリ用ゲート酸化膜を介してＮ型拡散領域１０５に引き抜かれる。
【０００７】
１層ゲート型の不揮発性メモリでは、拡散領域により形成されるコントロールゲート１０９とポリシリコン膜からなるフローティングゲート１１３を基板平面上で大きく重なり合わせることができ、いわゆるカップリング比を大きくとれる構造になっている。
【０００８】
図１９に従来例としての２層ゲート型の不揮発性メモリの断面図を示す。
Ｐ基板１０１にＮ型拡散領域１１７と１１９が間隔をもって形成されている。Ｎ型拡散領域１１７と１１９の間のＰ基板１０１上に、Ｎ型拡散領域１１７及び１１９と一部重複して、メモリ用ゲート酸化膜１２１を介して、ポリシリコン膜からなるフローティングゲート１２３が形成されている。フローティングゲート１２３上に、シリコン酸化膜１２５を介して、ポリシリコン膜からなるコントロールゲート１２７が形成されている。
【０００９】
この２層ゲート型の不揮発性メモリの消去、すなわちフローティングゲート１２３への電子の注入を行なう場合、Ｎ型拡散領域１１９を０Ｖ、Ｎ型拡散領域１１７を所定の電位Ｖｐｐに設定し、コントロールゲート１２７に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、電子がＮ型拡散領域１１９からメモリ用ゲート酸化膜１２１を介してフローティングゲート１２３に注入される。
【００１０】
この２層ゲート型の不揮発性メモリの書込み、すなわちフローティングゲート１２３から電子の放出を行なう場合、コントロールゲート１２７を０Ｖ、Ｎ型拡散領域１１７をオープンに設定し、Ｎ型拡散領域１１９に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、トンネル効果によってフローティングゲート１２３に注入されている電子がメモリ用ゲート酸化膜１２１を介してＮ型拡散領域１１９に引き抜かれる。
【００１１】
１層ゲート型の不揮発性メモリでは、カップリング比を大きくとることができるので、比較的低電圧でのメモリ書換えができる。しかし、不揮発性メモリが占める面積サイズが大きいという問題があった。
一方、２層ゲート型の不揮発性メモリでは面積サイズを小さくできる。しかし、カップリング比が比較的小さいため、１層ゲート型の不揮発性メモリと比較して大電圧の印加が必要になるという問題があった。
【００１２】
また、不揮発性メモリを搭載する半導体装置には、メモリ書換えのために高電圧用のセレクトトランジスタを搭載することが多い。従来技術では、セレクトトランジスタに関し、通常、ゲート酸化膜の膜厚を厚くしたり、高耐圧を実現するために二重拡散ドレイン構造にしたりしている。
【００１３】
しかし、メモリ書換え電圧が高くなれば、高電圧用トランジスタにおいて電界緩和のためにドレインの深さ方向の拡散長を長くしなければならず、また、耐圧を上げるためにドレインを素子分離領域から離す必要があるなど、制約が多くなり、面積サイズの増大につながるという問題があった。
【００１４】
【特許文献１】
特開平６−０８５２７５号公報
【特許文献２】
特表平８−５０６６９３号公報
【特許文献３】
特公平４−０８０５４４号公報
【００１５】
【発明が解決しようとする課題】
そこで本発明は、不揮発性メモリ素子が占める面積サイズを縮小することができ、かつ低電圧でのメモリ書換えができる不揮発性メモリを備えた半導体装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
本発明にかかる半導体装置は、半導体基板上に形成された第１の絶縁膜と、上記半導体基板の表面側に互いに間隔をもって形成された２つの拡散領域と、上記２つの拡散領域間の領域を含む上記半導体基板上に上記２つの拡散領域上に一部重複して形成されたメモリ用ゲート酸化膜と、上記２つの拡散領域とは電気的に分離されて上記半導体基板の表面側に形成された拡散領域からなる第１のコントロールゲートと、上記第１のコントロールゲート上に形成された第２の絶縁膜と、上記メモリ用ゲート酸化膜上、上記第１の絶縁膜上及び上記第２の絶縁膜上にわたって形成されたポリシリコン膜からなるフローティングゲートと、上記フローティングゲート上に第３の絶縁膜を介して配置され、かつ上記第１のコントロールゲートと電気的に接続された第２のコントロールゲートにより構成される不揮発性メモリを備えているものである。
【００１７】
本発明の半導体装置では、不揮発性メモリは、２つのコントロールゲート（第１のコントロールゲートと第２のコントロールゲート）でフローティングゲートを挟み込んだ構造を備えているので、従来技術より少ない面積サイズでカップリング比を大きくとることができる。これにより、従来の２層ゲート型や１層ゲート型と比較して低電圧での書換えが可能であり、さらに不揮発性メモリ素子が占める面積サイズを縮小することができる。
【００１８】
さらに、低電圧での書換えの実現は、複数の不揮発性メモリ素子から特定の不揮発性メモリ素子を選択するために不揮発性メモリ素子ごとに配置されるセレクトトランジスタの構造を簡単にすることができる。これにより、製品全体のチップ面積を縮小することが可能となり、顕著な効果が期待できる。
【００１９】
【発明の実施の形態】
本発明の半導体装置において、上記フローティングゲートの側面の一部分に第４の絶縁膜を介して上記第２のコントロールゲートの一部分が配置されていることが好ましい。その結果、ほぼ同じ面積サイズでカップリング比をさらに大きくとることができる。また、プロセスの選択性を向上させることができる。
【００２０】
さらに、上記第３の絶縁膜は複数層の膜からなる積層膜により構成され、少なくとも一層にシリコン窒化膜を備えていることが好ましい。その結果、電子が通過しにくいシリコン窒化膜を含む積層膜を第２のコントロールゲートとフローティングゲートの間に備えているので、メモリの信頼性を向上させることができる。
【００２１】
また、上記第３の絶縁膜は下層側から順にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜であり、上記フローティングゲートの側面にシリコン酸化膜を備えている構造を挙げることができる。この構造によれば、例えばフローティングゲートの上面に第３の絶縁膜用の下層側のシリコン酸化膜及びシリコン窒化膜を形成した後、フローティングゲートの側面のシリコン酸化膜と、第３の絶縁膜用の上層側のシリコン酸化膜を同時に形成する際、シリコン窒化膜によりフローティングゲートの上面が酸化されるのを防止し、第３の絶縁膜が大幅に圧膜化するのを防止することができるので、第３の絶縁膜の膜厚制御性を向上させることができる。フローティングゲートの側面のシリコン酸化膜は上記第４の絶縁膜として用いることができる。
【００２２】
さらに、上記２つの拡散領域の一方の拡散領域上に上記メモリ用ゲート酸化膜よりも薄い膜厚で形成されたトンネル酸化膜を備え、上記フローティングゲートの一部分が上記トンネル酸化膜上にも形成されているようにしてもよい。これにより、フローティングゲートのエッジ部分と拡散回り込み部分をトンネル領域とした場合よりもポリシリコン膜エッチング時のエッチングダメージが少なくなるので、メモリ電荷保持特性などの信頼性面で有利になる。
【００２３】
【実施例】
図１は一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１を参照してこの実施例を説明する。
【００２４】
Ｐ基板（第１導電型の半導体基板）１の表面に素子分離のためのフィールド酸化膜（第１の絶縁膜）３が例えば４５００〜７０００Å（オングストローム）、ここでは５０００Åの膜厚で形成されている。フィールド酸化膜３に囲まれたＰ基板１の領域にＮ型拡散領域５，７，９が形成されている。Ｎ型拡散領域５と７は間隔をもって形成され、Ｎ型拡散領域７と９は間隔をもって形成されている。さらにＰ基板１には、Ｎ型拡散領域５，７，９とは電気的に分離されたＮ型拡散領域からなる第１のコントロールゲート１１と、第１のコントロールゲート１１と電気的に接続されたＮ型拡散領域１３が形成されている。
【００２５】
Ｎ型拡散領域５と７の間の領域を含むＰ基板１上表面に、Ｎ型拡散領域５及び７と一部重複して、例えば膜厚が２００〜６００Å、ここでは４００Åのセレクトトランジスタ用ゲート酸化膜１５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上に例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート１７が形成されている。
【００２６】
Ｎ型拡散領域７と９の間の領域を含むＰ基板１表面に、Ｎ型拡散領域７及び９と一部重複して、例えば膜厚が８０〜１１０Å、ここでは１００Åのメモリ用ゲート酸化膜１９が形成されている。メモリ用ゲート酸化膜１９はトンネル酸化膜も兼ねる。
【００２７】
第１のコントロールゲート１１上に、例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜２１（第２の絶縁膜）が形成されている。Ｎ型拡散領域１３上に例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜２２が形成されている。
【００２８】
第１のコントロールゲート１１上にシリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたって、例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート２３が形成されている。フローティングゲート２３の上面及び側面に、例えば膜厚が１５０〜５００Å、ここでは２５０Åのシリコン酸化膜２５（（Ａ）での図示は省略）が形成されている。シリコン酸化膜２５は本発明の半導体装置を構成する第３の絶縁膜及び第４の絶縁膜を構成する。
【００２９】
フローティングゲート２３上のシリコン酸化膜２５上からシリコン酸化膜２２上にわたって、例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなる第２のコントロールゲート２７が形成されている。フローティングゲート２３の側面の一部分では、第２のコントロールゲート２７の一部分がシリコン酸化膜２５を介して配置されている。
【００３０】
フィールド酸化膜３上、Ｎ型拡散領域５，７，９，１３上、第１のコントロールゲート１１上、セレクトゲート１７上、フローティングゲート２３上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、例えば膜厚が５０００〜１００００Å、ここでは８０００Åのシリコン酸化膜からなるポリシリコン−メタル層間膜２９が形成されている。
【００３１】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に例えばアルミニウムなどの導電材料３３が形成されている。導電材料３３により、第１のコントロールゲート１１と第２のコントロールゲート２７は電気的に接続されている。
【００３２】
この実施例では、２つのコントロールゲート１１，２７でフローティングゲート２３を挟み込んだ構造としているので、従来技術よりも小さい面積サイズでカップリング比を大きくとることができ、従来の２層ゲート型や１層ゲート型と比較して低電圧での書換えが可能である。
さらに、低電圧での書換えは、セレクトトランジスタの構造を簡単にすることができるので、製品全体のチップ面積を縮小することが可能となり顕著な効果が期待できる。
【００３３】
図２は、図１に示した実施例の不揮発性メモリ素子をマトリクス配置した場合の一例を示す回路図である。
不揮発性メモリ素子（セル）がマトリクス配置されている。
横方向（ワードラインＷＬ方向）に並ぶセルｉ０，ｉ１，…のセレクトゲート１７は共通のワードラインＷＬｉに電気的に接続され、コントロールゲート１１，２７は共通のコントロールゲートラインＣＧｉに電気的に接続されている。
縦方向（ビットラインＢｉｔ方向）に並ぶセル０ｉ，１ｉ，…のＮ型拡散領域５は共通のビットラインＢｉｔｉに電気的に接続され、Ｎ型拡散領域９は共通のＶＧ（バーチャルグランド）ラインＶＧｉに電気的に接続されている。
ここで、ｉは０又は自然数である。
【００３４】
消去時、例えばワードライン方向に並ぶセル００，０１，…を消去する場合、表１のように各端子をバイアスする。
【００３５】
【表１】
消去するブロックのワードラインＷＬ０及びコントロールゲートラインＣＧ０を所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及びコントロールゲートラインＣＧｉは０Ｖにバイアスし、全てのビットラインＢｉｔｉを０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープン（Ｏｐｅｎ）に設定する。これにより、ワードラインＷＬ０及びコントロールゲートラインＣＧ０に接続されたセル００，０１，…のフローティングゲート２３にメモリ用ゲート酸化膜を介して電子が注入されて、一括消去される。このとき、０ＶにバイアスされたワードラインＷＬｉ及びコントロールゲートラインＣＧｉに接続されたブロックのセルは消去されない。
【００３７】
書込み時、例えばセル００のみを書き込む場合、表２のように各端子をバイアスする。
【００３８】
【表２】
全てのコントロールゲートラインＣＧｉは０Ｖにバイアスし、書き込むセル００に接続されたワードラインＷＬ０及びビットラインＢｉｔ０のみを所定の電位Ｖｐｐにバイアスし、他のワードラインＷＬｉ及び他のビットラインＢｉｔｉは０Ｖにバイアスし、全てのＶＧラインＶＧｉをオープンに設定する。これにより、セル００のフローティングゲート２３に注入されている電子がトンネル効果によってＮ型拡散領域７へメモリ用ゲート酸化膜を介して引き抜かれ、セル００のみに選択的に書き込むことができる。
【００４０】
図１に示した実施例において、セレクトゲート１７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート２３と同時に形成されたものであってもよいし、フローティングゲート２３及び第２のコントロールゲート２７とは別途形成されたものであってもよい。以下に、セレクトゲート１７を第２のコントロールゲート２７と同時に形成する製造方法の一例について説明する。
【００４１】
図３から図６は、図１に示した実施例の製造方法の一例を説明するための工程断面図である。図３及び図４は図１（Ａ）のＡ−Ａ’位置での断面に対応し、図５及び図６は図１（Ａ）のＢ−Ｂ’位置での断面に対応している。図１及び図３から図６を参照してこの製造方法を説明する。
【００４２】
（１）Ｐ基板１上に通常のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３で覆われていない領域のＰ基板１の表面に例えば２５０〜４００Åの膜厚で犠牲酸化膜３５を形成する。写真製版技術により、第１のコントロールゲートの形成予定領域に対応して開口部をもつレジストパターン３７を形成する（図３（Ａ）及び図５（Ａ）参照）。
【００４３】
（２）イオン注入法により、レジストパターン３７をマスクにして、Ｐ基板１の第１のコントロールゲートの形成予定領域に例えば注入エネルギーは５０ＫｅＶ、ドーズ量は１×１０１３／ｃｍ２の条件でリンの注入を行なう（図３（Ｂ）及び図５（Ｂ）参照）。
【００４４】
（３）レジストパターン３７及び犠牲酸化膜３５を除去した後、熱酸化処理を施して、フィールド酸化膜３で覆われていない領域のＰ基板１の表面に、例えば膜厚が１００Åのメモリ用ゲート酸化膜１９とシリコン酸化膜２１を形成する。このとき、上記工程（２）で第１のコントロールゲートの形成予定領域に注入したリンが拡散し、Ｎ型の埋め込み拡散領域からなる第１のコントロールゲート１１が形成される（図３（Ｃ）及び図５（Ｃ）参照）。
【００４５】
（４）ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、第１のコントロールゲート１１上のシリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたる領域にフローティングゲート２３を形成する（図３（Ｄ）及び図５（Ｄ）参照）。
【００４６】
（５）酸化膜除去処理を行なって、フィールド酸化膜３及びフローティングゲート２３で覆われていない領域のＰ基板１表面に形成されているシリコン酸化膜を除去する。熱酸化処理を行なって、フローティングゲート２３の上面及び側面にシリコン酸化膜２５を形成し、セレクトトランジスタ用ゲート酸化膜の形成予定領域を含むＰ基板１の表面にシリコン酸化膜からなるセレクトトランジスタ用ゲート酸化膜１５を形成し、第１のコントロールゲート１１に隣接する領域のＰ基板１の表面にシリコン酸化膜２２を形成する（図４（Ｅ）及び図６（Ｅ）参照）。
【００４７】
（６）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、フローティングゲート２３上からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成し、セレクトトランジスタ用ゲート酸化膜１５上を含む領域にセレクトゲート１７を形成する（図４（Ｆ）及び図６（Ｆ）参照）。
【００４８】
（７）Ｎ型拡散領域５，７，９，１３の形成予定領域を含む領域に開口部をもつレジストパターンを形成する。イオン注入法により、レジストパターン、セレクトゲート１７及びフローティングゲート２３をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０１５／ｃｍ２の条件でリン又はヒ素の注入を行なってＮ型拡散領域５，７，９，１３を形成する（図４（Ｇ）及び図６（Ｇ）参照）。
【００４９】
（８）例えばＣＶＤ法により、Ｐ基板１上全面にシリコン酸化膜からなるポリシリコン−メタル層間膜２９を８０００Åの膜厚に形成する。写真製版技術及びエッチング技術により、Ｎ型拡散領域１３上のポリシリコン−メタル層間膜２９及びシリコン酸化膜２１、並びにシリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１をそれぞれ形成する。例えばスパッタリング法及びエッチング技術により、コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域にアルミニウムからなる導電材料３３を形成する（図１参照）。
【００５０】
図７は他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１に示した部分と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５１】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１にＮ型拡散領域５，７，９，１３及び第１のコントロールゲート１１が形成されている。Ｎ型拡散領域５と７の間の領域を含むＰ基板１上表面にセレクトトランジスタ用ゲート酸化膜１５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上にセレクトゲート１７が形成されている。第１のコントロールゲート１１上にシリコン酸化膜２１が形成され、Ｎ型拡散領域１３上にシリコン酸化膜２２が形成されている。
【００５２】
Ｎ型拡散領域７と９の間の領域を含むＰ基板１表面にメモリ用ゲート酸化膜１９が形成されている。シリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってポリシリコン膜からなるフローティングゲート２３が形成されている。
【００５３】
フローティングゲート２３の上面に、下層側から順にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜３９（（Ａ）では図示は省略）が形成されている。例えば積層膜３９を構成する下層側のシリコン酸化膜の膜厚は１００〜３５０Å、ここでは１５０Åであり、シリコン窒化膜の膜厚は１００〜２００Å、ここでは１５０Åであり、上層側のシリコン酸化膜の膜厚は５〜５０Å、ここでは１５Åである。積層膜３９は本発明の半導体装置を構成する第３の絶縁膜を構成する。
【００５４】
フローティングゲート２３の側面に、例えば膜厚が１００〜３５０Å、ここでは２５０Åのシリコン酸化膜からなるポリシリコンサイド酸化膜（シリコン酸化膜）４１が形成されている。ポリシリコンサイド酸化膜４１は本発明の半導体装置を構成する第４の絶縁膜を構成する。
【００５５】
フローティングゲート２３上の積層膜３９上からシリコン酸化膜２２上にわたって、ポリシリコン膜からなる第２のコントロールゲート２７が形成されている。フローティングゲート２３の側面の一部分では、第２のコントロールゲート２７の一部分がポリシリコンサイド酸化膜４１を介して配置されている。
【００５６】
フィールド酸化膜３上、Ｎ型拡散領域５，７，９，１３上、第１のコントロールゲート１１上、セレクトゲート１７上、フローティングゲート２３上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、ポリシリコン−メタル層間膜２９が形成されている。
【００５７】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に導電材料３３が形成されている。
【００５８】
この実施例では、第１のコントロールゲート１１とフローティングゲート２３の間に、電子が通過しにくいシリコン窒化膜を含む積層膜３９を備えているので、メモリの信頼性を向上させることができる。
【００５９】
さらに、フローティングゲート２３の上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜３９を備え、フローティングゲート２３の側面にシリコンサイド酸化膜４１を備えている。この構造によれば、フローティングゲート２３の上面に積層膜３９用の下層側のシリコン酸化膜及びシリコン窒化膜を形成した後、フローティングゲート２３の側面のシリコンサイド酸化膜４１と、積層膜３９用の上層側のシリコン酸化膜を同時に形成する際に、シリコン窒化膜によりフローティングゲート２３の上面が酸化されるのを防止し、積層膜３９が大幅に圧膜化するのを防止して、積層膜３９の膜厚制御性を向上させることができる。
【００６０】
図７に示した実施例において、セレクトゲート１７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート２３と同時に形成されたものであってもよいし、フローティングゲート２３及び第２のコントロールゲート２７とは別途形成されたものであってもよい。以下に、セレクトゲート１７を第２のコントロールゲート２７と同時に形成する製造方法の一例について説明する。
【００６１】
図８及び図９は図７に示した実施例を製造するための製造方法の一例を説明するための工程断面図である。図８は図７（Ａ）のＡ−Ａ’位置での断面に対応し、図９は図７（Ａ）のＢ−Ｂ’位置での断面に対応している。図７から図９を参照してこの製造方法を説明する。
【００６２】
（１）図３（Ａ）から（Ｄ）及び図５（Ａ）から（Ｄ）を参照して説明した上記工程（１）から（４）と同様にして、Ｐ基板１上にフィールド酸化膜３、Ｎ型拡散領域５，７，９，１３、第１のコントロールゲート１１及びメモリ用ゲート酸化膜１９の形成を行なう（図８（Ａ）及び図９（Ａ）参照）。
【００６３】
（２）Ｐ基板１上全面にポリシリコン膜を堆積し、さらにその上に例えば膜厚が１５０Åのシリコン酸化膜及び膜厚が１５０Åのシリコン窒化膜からなる積層膜３８を形成する。写真製版技術及びエッチング技術により、積層膜３８及びポリシリコン膜をパターニングして、フローティングゲート２３及びその上面に積層膜３８を形成する（図８（Ｂ）及び図９（Ｂ）参照）。
【００６４】
（３）酸化膜除去処理を行なって、フィールド酸化膜３及びフローティングゲート２３で覆われていない領域のＰ基板１表面に形成されているシリコン酸化膜を除去する。熱酸化処理を行なって、フローティングゲート２３の側面に例えば２５０Åの膜厚でポリシリコンサイド酸化膜４１を形成する。このとき、積層膜３８を構成するシリコン窒化膜の再酸化により、シリコン窒化膜の上面に例えば膜厚が１５Åのシリコン酸化膜が形成されて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層膜からなる積層膜３９が形成される。このとき、積層膜３８を構成するシリコン窒化膜によりフローティングゲート２３の上面が酸化されるのを防止し、積層膜３９が大幅に圧膜化するのを防止して、積層膜３９の膜厚制御性を向上させることができる。さらに、セレクトトランジスタ用ゲート酸化膜の形成予定領域を含むＰ基板１の表面にシリコン酸化膜からなるセレクトトランジスタ用ゲート酸化膜１５が形成され、第１のコントロールゲート１１に隣接する領域のＰ基板１の表面にシリコン酸化膜２２が形成される（図８（Ｃ）及び図９（Ｃ）参照）。
【００６５】
（４）図４（Ｆ）及び図６（Ｆ）を参照して説明した上記工程（６）と同様にして、フローティングゲート２３上からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成し、セレクトトランジスタ用ゲート酸化膜１５上を含む領域にセレクトゲート１７を形成する（図８（Ｄ）及び図９（Ｄ）参照）。
【００６６】
（５）図４（Ｇ）及び図６（Ｇ）を参照して説明した上記工程（７）と同様にして、Ｎ型拡散領域５，７，９，１３を形成する。図１を参照して説明した上記工程（８）と同様にして、ポリシリコン−メタル層間膜２９、コンタクトホール３１及び導電材料３３を形成する（図７参照）。
【００６７】
図１０はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１に示した部分と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６８】
Ｐ基板１表面にフィールド酸化膜３が形成されている。フィールド酸化膜３で覆われていない領域のＰ基板１の一部分にＮ型の埋め込み拡散領域４３が形成されている。埋め込み拡散領域４３の両側に埋め込み拡散領域４３と電気的に接続されたＮ型拡散領域４５，４７が形成されている。Ｐ基板１には、Ｎ型拡散領域４５と間隔をもって形成されたＮ型拡散領域５、Ｎ型拡散領域４７と間隔をもって形成されたＮ型拡散領域９、並びにＮ型拡散領域５，９，４３，４５，４７とは電気的に分離されたＮ型拡散領域１３及び第１のコントロールゲート１１も形成されている。
【００６９】
Ｎ型拡散領域９と４７の間の領域を含むＰ基板１表面に、Ｎ型拡散領域９，４７と一部重複して、例えば膜厚が２００〜６００Å、ここでは４００Åのメモリ用ゲート酸化膜４９が形成されている。
【００７０】
埋め込み拡散領域４３の表面の一部分に、メモリの書込み及び消去時の電荷の通り道となるトンネル酸化膜５１が例えば８０〜１００Å、ここでは９０Åの膜厚で形成されている。トンネル酸化膜５１の周囲の埋め込み拡散領域４３表面に例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜５３が形成されている。
【００７１】
Ｎ型拡散領域５と４５の間の領域を含むＰ基板１上表面にセレクトトランジスタ用ゲート酸化膜１５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上にセレクトゲート１７が形成されている。第１のコントロールゲート１１上にシリコン酸化膜２１が形成されている。Ｎ型拡散領域１３上にシリコン酸化膜２２が形成されている。
【００７２】
シリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜４９上にわたって、例えば膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート５５が形成されている。フローティングゲート５５の一部分はトンネル酸化膜５１上及びシリコン酸化膜５３上にも形成されている。フローティングゲート５５の表面にシリコン酸化膜２５（（Ａ）での図示は省略）が形成されている。フローティングゲート５５上のシリコン酸化膜２５上からシリコン酸化膜２２上にわたって第２のコントロールゲート２７が形成されている。
【００７３】
フィールド酸化膜３上、Ｎ型拡散領域５，９，１３，４５，４７上、第１のコントロールゲート１１上、セレクトゲート１７上、フローティングゲート５５上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、ポリシリコン−メタル層間膜２９が形成されている。
【００７４】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に導電材料３３が形成されている。
【００７５】
この実施例では、メモリ用ゲート酸化膜４９よりも膜厚が薄いトンネル酸化膜５１を設けているので、フローティングゲート２３のエッジ部分と拡散回り込み部分をトンネル領域とした場合よりもポリシリコン膜エッチング時のエッチングダメージが少なくなるので、メモリ電荷保持特性などの信頼性面で有利になる。
【００７６】
図１０に示した実施例において、セレクトゲート１７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート５５と同時に形成されたものであってもよいし、第２のコントロールゲート２７及びフローティングゲート５５とは別途形成されたものであってもよい。以下に、セレクトゲート１７を第２のコントロールゲート２７と同時に形成する製造方法の一例について説明する。
【００７７】
図１１から図１４は、図１０に示した実施例の製造方法の一例を説明するための工程断面図である。図１１及び図１２は図１０（Ａ）のＡ−Ａ’位置での断面に対応し、図１３及び図１４は図１０（Ａ）のＢ−Ｂ’位置での断面に対応している。図１０から図１４を参照してこの製造方法を説明する。
【００７８】
（１）Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子分離を行なう。フィールド酸化膜３で覆われていない領域のＰ基板１の表面に例えば２５０〜４００Åの膜厚で犠牲酸化膜５７を形成する。写真製版技術により、第１のコントロールゲートの形成予定領域及び埋め込み拡散領域の形成予定領域に対応して開口部をもつレジストパターン５９を形成する（図１１（Ａ）及び図１３（Ａ）参照）。
【００７９】
（２）イオン注入法により、レジストパターン５９をマスクにして、Ｐ基板１の第１のコントロールゲートの形成予定領域及び埋め込み拡散領域の形成予定領域に例えば注入エネルギーは５０ＫｅＶ、ドーズ量は１×１０１３／ｃｍ２の条件でリンの注入を行なう（図１１（Ｂ）及び図１３（Ｂ）参照）。
【００８０】
（３）レジストパターン５９及び犠牲酸化膜５７を除去した後、熱酸化処理を施して、フィールド酸化膜３で覆われていない領域のＰ基板１の表面に、例えば膜厚が３５０Åのシリコン酸化膜６１を形成する。このとき、上記工程（２）で第１のコントロールゲートの形成予定領域及び埋め込み拡散領域の形成予定領域に注入したリンが拡散し、Ｎ型の埋め込み拡散領域からなる第１のコントロールゲート１１と埋め込み拡散領域４３が形成される（図１１（Ｃ）及び図１３（Ｃ）参照）。
【００８１】
（４）トンネル酸化膜の形成予定領域に開口部をもつレジストパターン６３を形成し、レジストパターン６３をマスクにしてトンネル酸化膜の形成予定領域のシリコン酸化膜６１を選択的に除去する（図１１（Ｄ）及び図１３（Ｄ）参照）。
【００８２】
（５）レジストパターン６３を除去した後、熱酸化処理を施してトンネル酸化膜の形成予定領域のＰ基板１表面に例えば９０Åの膜厚でトンネル酸化膜５１を形成する。このとき、トンネル酸化膜領域周辺の領域及び他の領域のシリコン酸化膜６１は例えば４００Åの膜厚に成長してシリコン酸化膜２１，５３及びメモリ用ゲート酸化膜４９が形成される（図１１（Ｅ）及び図１３（Ｅ）参照）。
【００８３】
ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、第１のコントロールゲート１１上のシリコン酸化膜２１上、フィールド酸化膜３上、メモリ用ゲート酸化膜４９上、トンネル酸化膜５１上及びシリコン酸化膜５３上にわたる領域にフローティングゲート５５を形成する（図１２（Ｆ）及び図１４（Ｆ）参照）。
【００８４】
（６）酸化膜除去処理を行なって、フィールド酸化膜３及びフローティングゲート５５で覆われていない領域のＰ基板１表面に形成されているシリコン酸化膜を除去する。熱酸化処理を行なって、フローティングゲート５５の表面にシリコン酸化膜２５を形成し、セレクトトランジスタ用ゲート酸化膜の形成予定領域を含むＰ基板１の表面にシリコン酸化膜からなるセレクトトランジスタ用ゲート酸化膜１５を形成し、第１のコントロールゲート１１に隣接する領域のＰ基板１の表面にシリコン酸化膜２２を形成する（図１２（Ｇ）及び図１４（Ｇ）参照）。
【００８５】
（７）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、フローティングゲート５５上からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成し、セレクトトランジスタ用ゲート酸化膜１５上を含む領域にセレクトゲート１７を形成する（図１２（Ｈ）及び図１４（Ｈ）参照）。
【００８６】
（８）Ｎ型拡散領域５，９，１３，４５，４７の形成予定領域を含む領域に開口部をもつレジストパターンを形成する。イオン注入法により、レジストパターン、セレクトゲート１７及びフローティングゲート５５をマスクにして、Ｐ基板１に例えば注入エネルギーは７０ＫｅＶ、ドーズ量は６×１０１５／ｃｍ２の条件でリン又はヒ素の注入を行なってＮ型拡散領域５，９，１３，４５，４７を形成する（図１２（Ｉ）及び図１４（Ｉ）参照）。
【００８７】
（９）図１を参照して説明した上記工程（８）と同様にして、ポリシリコン−メタル層間膜２９、コンタクトホール３１及び導電材料３３を形成する（図１０参照）。
【００８８】
この製造方法では、フローティングゲート５５の表面にシリコン酸化膜２５を形成しているが、図７から図９を参照して説明した製造方法と同様にして、例えばフローティングゲート５５の上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜を形成し、側面にシリコン酸化膜を形成するようにしてもよい。その場合、フローティングゲート５５の上面と側面に形成する絶縁膜に関し、種類及び膜厚を異ならせることができるので、カップリング比を上げるための自由度があり、プロセスの選択性を向上させることができる。
【００８９】
上記で説明した３つの製造方法では、図４（Ｅ）及び図６（Ｅ）を参照して説明した上記工程（５）においてフローティングゲート２３の表面にシリコン酸化膜２５を形成するのと同時にセレクトトランジスタ用ゲート酸化膜１５を形成し、図８（Ｃ）及び図９（Ｃ）参照して説明した工程（３）においてフローティングゲート２３の側面にシリコンサイド酸化膜４１を形成するのと同時にセレクトトランジスタ用ゲート酸化膜１５を形成し、図１２（Ｈ）及び図１４（Ｈ）を参照して説明した上記工程（８）においてフローティングゲート２３の表面にシリコン酸化膜２５を形成するのと同時にセレクトトランジスタ用ゲート酸化膜１５を形成している。
【００９０】
しかし、セレクトトランジスタ用ゲート酸化膜１５の膜厚と、シリコン酸化膜２５又はシリコンサイド酸化膜４１の膜厚に関して所望する膜厚が大きく異なる場合にはセレクトトランジスタ用ゲート酸化膜１５とシリコン酸化膜２５又はシリコンサイド酸化膜４１を別々に形成する必要がある。その場合には、例えばシリコン酸化膜２５又はシリコンサイド酸化膜４１を形成し、写真製版技術及び酸化膜エッチング技術によりセレクトトランジスタ用ゲート酸化膜の形成予定領域のシリコン酸化膜を一旦除去した後、再度酸化することにより、セレクトトランジスタ用ゲート酸化膜１５とシリコン酸化膜２５又はシリコンサイド酸化膜４１についてそれぞれ所望の膜厚を得ることができる。
【００９１】
図１５はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。この実施例では１つの不揮発性メモリ素子のみを示している。図１に示した部分と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００９２】
Ｐ基板１表面にフィールド酸化膜３が形成され、Ｐ基板１にＮ型拡散領域５，７，９，１３及び第１のコントロールゲート１１が形成されている。第１のコントロールゲート１１上及びＮ型拡散領域１３上に、例えば膜厚が２００〜６００Å、ここでは４００Åのシリコン酸化膜６４が形成されている。シリコン酸化膜６４は本発明の半導体装置を構成する第２の絶縁膜を構成する。
【００９３】
Ｎ型拡散領域５と７の間の領域を含むＰ基板１上表面に例えば膜厚が２００〜６００Å、ここでは４００Åのセレクトトランジスタ用ゲート酸化膜６５が形成されている。セレクトトランジスタ用ゲート酸化膜１５上に膜厚が２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるセレクトゲート６７が形成されている。セレクトゲート６７の表面に例えば膜厚が１００〜３５０Å、ここでは２５０Åのシリコン酸化膜６９が形成されている。
【００９４】
Ｎ型拡散領域７と９の間の領域を含むＰ基板１表面に例えば膜厚が８０〜１００Å、ここでは９０Åのメモリ用ゲート酸化膜１９が形成されている。シリコン酸化膜２１上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたってポリシリコン膜からなるフローティングゲート２３が形成されている。フローティングゲート２３の表面に例えば膜厚が１００〜３５０Å、ここでは２５０Åのシリコン酸化膜７１が形成されている。シリコン酸化膜７１は本発明の半導体装置を構成する第３の絶縁膜を構成する。
【００９５】
フローティングゲート２３上のシリコン酸化膜７１上からシリコン酸化膜２２上にわたって、ポリシリコン膜からなる第２のコントロールゲート２７が形成されている。
フィールド酸化膜３上、Ｎ型拡散領域５，７，９，１３上、第１のコントロールゲート１１上、セレクトゲート６７上、フローティングゲート２３上及び第２のコントロールゲート２７上を含むＰ基板１上全面に、ポリシリコン−メタル層間膜２９が形成されている。
【００９６】
Ｎ型拡散領域１３上のシリコン酸化膜２１及びポリシリコン−メタル層間膜２９と、シリコン酸化膜２２上に配置された部分の第２のコントロールゲート２７上のポリシリコン−メタル層間膜２９に、コンタクトホール３１がそれぞれ形成されている。コンタクトホール３１内及びポリシリコン−メタル層間膜２９上の所定の領域に導電材料３３が形成されている。
【００９７】
図１５に示した実施例において、セレクトゲート６７は第２のコントロールゲート２７と同時に形成されたものであってもよいし、フローティングゲート２３と同時に形成されたものであってもよいし、フローティングゲート２３及び第２のコントロールゲート２７とは別途形成されたものであってもよい。以下に、セレクトゲート６７をフローティングゲート２３と同時に形成する製造方法の一例について説明する。
【００９８】
図１６及び図１７は、図１５に示した実施例の製造方法の一例を説明するための工程断面図である。図１６は図１０（Ａ）のＡ−Ａ’位置での断面に対応し、図１７は図１０（Ａ）のＢ−Ｂ’位置での断面に対応している。図１５から図１７を参照してこの製造方法を説明する。
【００９９】
（１）図３（Ａ）及び図５（Ａ）を参照して説明した上記工程（１）と同様にして、Ｐ基板１の表面に通常のＬＯＣＯＳ法によりフィールド酸化膜３とシリコン酸化膜７２を形成し、第１のコントロールゲートの形成予定領域に対応して開口部をもつレジストパターン３７を形成する。図３（Ｂ）及び図５（Ｂ）を参照して説明した上記工程（２）と同様にして、Ｐ基板１の第１のコントロールゲートの形成予定領域にリンの注入を行なう（図１６（Ａ）及び図１７（Ａ）参照）。
【０１００】
（２）レジストパターン３７を除去した後、シリコン酸化膜７２上にセレクトトランジスタ用ゲート酸化膜の形成予定領域、第１のコントロールゲートの形成予定領域及びＮ型拡散領域１３の形成予定領域を覆うレジストパターン７３を形成する。レジストパターン７３をマスクにして酸化膜除去処理を行なって、セレクトトランジスタ用ゲート酸化膜の形成予定領域、第１のコントロールゲートの形成予定領域、Ｎ型拡散領域１３の形成予定領域及びフィールド酸化膜３の形成領域以外のシリコン酸化膜を除去する（図１６（Ｂ）及び図１７（Ｂ）参照）。
【０１０１】
（３）レジストパターン７３を除去した後、熱酸化処理を施して、フィールド酸化膜３で覆われていない領域のＰ基板１の表面に、例えば膜厚が９０Åのメモリ用ゲート酸化膜１９を形成する。このとき、セレクトトランジスタ用ゲート酸化膜の形成予定領域ではシリコン酸化膜７２が厚膜化され、例えば膜厚が４００Åのセレクトトランジスタ用ゲート酸化膜６５が形成され、第１のコントロールゲートの形成予定領域及びＮ型拡散領域１３の形成予定領域ではシリコン酸化膜７２が厚膜化され、例えば膜厚が４００Åのシリコン酸化膜６４が形成される。また、上記工程（１）で第１のコントロールゲートの形成予定領域に注入したリンが拡散し、Ｎ型の埋め込み拡散領域からなる第１のコントロールゲート１１が形成される（図１６（Ｃ）及び図１７（Ｃ）参照）。
【０１０２】
（４）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、第１のコントロールゲート１１上のシリコン酸化膜６４上、フィールド酸化膜３上及びメモリ用ゲート酸化膜１９上にわたる領域にフローティングゲート２３を形成し、セレクトトランジスタ用ゲート酸化膜６５上を含む領域にセレクトゲート６７を形成する。その後、熱酸化処理を施して、セレクトゲート６７の表面にシリコン酸化膜６９を形成し、フローティングゲート２３の表面にシリコン酸化膜７１を形成する（図１６（Ｄ）及び図１７（Ｄ）参照）。
【０１０３】
（５）ＣＶＤ法により、Ｐ基板１上全面に例えば３５００Åの膜厚でポリシリコン膜を堆積する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、フローティングゲート２３上のシリコン酸化膜７１からシリコン酸化膜２２上にわたる領域に第２のコントロールゲート２７を形成する。図４（Ｇ）及び図６（Ｇ）を参照して説明した上記工程（７）と同様にして、Ｎ型拡散領域５，７，９，１３を形成する（図１６（Ｅ）及び図１７（Ｅ）参照）。
【０１０４】
（６）図１を参照して説明した上記工程（８）と同様にして、ポリシリコン−メタル層間膜２９、コンタクトホール３１及び導電材料３３を形成する（図１５参照）。
【０１０５】
この製造方法では、フローティングゲート２３の表面にシリコン酸化膜２５を形成しているが、図７から図９を参照して説明した製造方法と同様にして、例えばフローティングゲート２３の上面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜を形成し、側面にシリコン酸化膜を形成するようにしてもよい。その場合、フローティングゲート２３の上面と側面に形成する絶縁膜に関し、種類及び膜厚を異ならせることができるので、カップリング比を上げるための自由度があり、プロセスの選択性を向上させることができる。
【０１０６】
以上、本発明の実施例を説明したが、実施例で示した材料、形状、数値、配置などは一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１０７】
【発明の効果】
請求項１に記載された半導体装置では、半導体基板上に形成された第１の絶縁膜と、上記半導体基板の表面側に互いに間隔をもって形成された２つの拡散領域と、上記２つの拡散領域間の領域を含む上記半導体基板上に上記２つの拡散領域上に一部重複して形成されたメモリ用ゲート酸化膜と、上記２つの拡散領域とは電気的に分離されて上記半導体基板の表面側に形成された拡散領域からなる第１のコントロールゲートと、上記第１のコントロールゲート上に形成された第２の絶縁膜と、上記メモリ用ゲート酸化膜上、上記第１の絶縁膜上及び上記第２の絶縁膜上にわたって形成されたポリシリコン膜からなるフローティングゲートと、上記フローティングゲート上に第３の絶縁膜を介して配置され、かつ上記第１のコントロールゲートと電気的に接続された第２のコントロールゲートにより構成される不揮発性メモリを備えているようにしたので、不揮発性メモリ素子が占める面積サイズを縮小することができ、かつ低電圧でのメモリ書換えができる。
【０１０８】
請求項２に記載された半導体装置では、フローティングゲートの側面の一部分に第４の絶縁膜を介して第２のコントロールゲートの一部分が配置されているようにしたので、ほぼ同じ面積サイズでカップリング比をさらに大きくとることができる。また、プロセスの選択性を向上させることができる。
【０１０９】
請求項３に記載された半導体装置では、第３の絶縁膜は複数層の膜からなる積層膜により構成され、少なくとも一層にシリコン窒化膜を備えているようにしたので、電子が通過しにくいシリコン窒化膜を含む積層膜を第２のコントロールゲートとフローティングゲートの間に備えているので、メモリの信頼性を向上させることができる。
【０１１０】
請求項４に記載された半導体装置では、第３の絶縁膜は下層側から順にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜であり、フローティングゲートの側面にシリコン酸化膜を備えているようにしたので、フローティングゲートの上面に第３の絶縁膜用の下層側のシリコン酸化膜及びシリコン窒化膜を形成した後、フローティングゲートの側面のシリコン酸化膜と、第３の絶縁膜用の上層側のシリコン酸化膜を同時に形成する際に、シリコン窒化膜によりフローティングゲートの上面が酸化されるのを防止し、第３の絶縁膜が大幅に圧膜化するのを防止することができるので、第３の絶縁膜の膜厚制御性を向上させることができる。
【０１１１】
請求項５に記載された半導体装置では、２つの拡散領域の一方の拡散領域上にメモリ用ゲート酸化膜よりも薄い膜厚で形成されたトンネル酸化膜を備え、フローティングゲートの一部分がトンネル酸化膜上にも形成されているようにしたので、フローティングゲートのエッジ部分と拡散回り込み部分をトンネル領域とした場合よりもポリシリコン膜エッチング時のエッチングダメージが少なくなるので、メモリ電荷保持特性などの信頼性面で有利になる。
【図面の簡単な説明】
【図１】一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図２】同実施例の不揮発性メモリ素子をマトリクス配置した場合の一例を示す回路図である。
【図３】図１に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１（Ａ）のＡ−Ａ’位置での断面に対応する。
【図４】図１に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１（Ａ）のＡ−Ａ’位置での断面に対応する。
【図５】図１に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図６】図１に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図７】他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図８】図７に示した実施例の製造方法の一例を説明するための工程断面図であり、図７（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図９】図７に示した実施例の製造方法の一例を説明するための工程断面図であり、図７（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１０】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図１１】図１０に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１０（Ａ）のＡ−Ａ’位置での断面に対応する。
【図１２】図１０に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１０（Ａ）のＡ−Ａ’位置での断面に対応する。
【図１３】図１０に示した実施例の製造方法の一例の前半を説明するための工程断面図であり、図１０（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１４】図１０に示した実施例の製造方法の一例の後半を説明するための工程断面図であり、図１０（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１５】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。
【図１６】図１５に示した実施例の製造方法の一例を説明するための工程断面図であり、図１５（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１７】図１５に示した実施例の製造方法の一例を説明するための工程断面図であり、図１５（Ａ）のＢ−Ｂ’位置での断面に対応する。
【図１８】従来例としての１層ゲート型の不揮発性メモリを示す平面図である。
【図１９】従来例としての２層ゲート型の不揮発性メモリを示す断面図である。
【符号の説明】
１ Ｐ型の半導体基板（Ｐ基板）
３ フィールド酸化膜（第１の絶縁膜）
５，７，９，１３，４５，４７ Ｎ型拡散領域
１１ 第１のコントロールゲート
１５，６５ セレクトトランジスタ用ゲート酸化膜
１７，６７ セレクトゲート
１９，４９ メモリ用ゲート酸化膜
２１，６４ シリコン酸化膜（第２の絶縁膜）
２２，５３，６１，６９，７２ シリコン酸化膜
２３，５５ フローティングゲート
２５，７１ シリコン酸化膜（第３の絶縁膜及び第４の絶縁膜）
２７ 第２のコントロールゲート
２９ ポリシリコン−メタル層間膜
３１ コンタクトホール
３３ 導電材料
３５，５７ 犠牲酸化膜
３７，５９，６３，７３ レジストパターン
３８ 積層膜
３９ 積層膜（第３の絶縁膜）
４１ ポリシリコンサイド酸化膜
４３ 埋め込み拡散領域
５１ トンネル酸化膜
Claims (5)
- 半導体基板上に形成された第１の絶縁膜と、
前記半導体基板の表面側に互いに間隔をもって形成された２つの拡散領域と、
前記２つの拡散領域間の領域を含む前記半導体基板上に前記２つの拡散領域上に一部重複して形成されたメモリ用ゲート酸化膜と、
前記２つの拡散領域とは電気的に分離されて前記半導体基板の表面側に形成された拡散領域からなる第１のコントロールゲートと、
前記第１のコントロールゲート上に形成された第２の絶縁膜と、
前記メモリ用ゲート酸化膜上、前記第１の絶縁膜上及び前記第２の絶縁膜上にわたって形成されたポリシリコン膜からなるフローティングゲートと、
前記フローティングゲート上に第３の絶縁膜を介して配置され、かつ前記第１のコントロールゲートと電気的に接続された第２のコントロールゲートにより構成される不揮発性メモリを備えたことを特徴とする半導体装置。 - 前記フローティングゲートの側面の一部分に第４の絶縁膜を介して前記第２のコントロールゲートの一部分が配置されている請求項１に記載の半導体装置。
- 前記第３の絶縁膜は複数層の膜からなる積層膜により構成され、少なくとも一層にシリコン窒化膜を備えている請求項１又は２に記載の半導体装置。
- 前記第３の絶縁膜は下層側から順にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜であり、前記フローティングゲートの側面にシリコン酸化膜を備えている請求項３に記載の半導体装置。
- 前記２つの拡散領域の一方の拡散領域上に前記メモリ用ゲート酸化膜よりも薄い膜厚で形成されたトンネル酸化膜を備え、前記フローティングゲートの一部分が前記トンネル酸化膜上にも形成されている請求項１から４のいずれかに記載の半導体装置。
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|---|---|---|---|---|
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| JP2010129620A (ja) * | 2008-11-26 | 2010-06-10 | Sharp Corp | 不揮発性半導体記憶装置 |
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| US8658495B2 (en) * | 2012-03-08 | 2014-02-25 | Ememory Technology Inc. | Method of fabricating erasable programmable single-poly nonvolatile memory |
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| US5427970A (en) * | 1994-07-18 | 1995-06-27 | United Microelectronics Corporation | Method of making flash memory with high coupling ratio |
| US6566707B1 (en) * | 1998-01-08 | 2003-05-20 | Sanyo Electric Co., Ltd. | Transistor, semiconductor memory and method of fabricating the same |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179750A (ja) * | 2004-12-24 | 2006-07-06 | Ricoh Co Ltd | 半導体装置 |
| JP2006196758A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置 |
| JP2006278848A (ja) * | 2005-03-30 | 2006-10-12 | Ricoh Co Ltd | 半導体装置 |
| JP2007184612A (ja) * | 2005-12-29 | 2007-07-19 | Magnachip Semiconductor Ltd | 不揮発性半導体メモリ装置 |
| JP2009295971A (ja) * | 2008-05-09 | 2009-12-17 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| JP2009302521A (ja) * | 2008-05-16 | 2009-12-24 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置及びその作製方法 |
| US8872251B2 (en) | 2008-05-16 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing method thereof |
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