JPH11284184A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11284184A JPH11284184A JP10098446A JP9844698A JPH11284184A JP H11284184 A JPH11284184 A JP H11284184A JP 10098446 A JP10098446 A JP 10098446A JP 9844698 A JP9844698 A JP 9844698A JP H11284184 A JPH11284184 A JP H11284184A
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Abstract
(57)【要約】
【課題】 サリサイド技術を利用して、サイドウォール
絶縁膜上に形成された、ゲート電極と拡散層を電気的に
接続する局所配線部を有する半導体装置およびその製造
方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１０上にゲート絶縁層１４を介在させてシリコン
を主成分とするゲート電極１６を形成する工程と、ゲー
ト電極１６の両サイドにサイドウォール絶縁膜１８ａ，
１８ｂを形成する工程と、半導体基板１０中にソース領
域またはドレイン領域を構成する不純物拡散層１２ａ，
１２ｂを形成する工程と、ゲート電極１６と電気的に接
続させたい不純物拡散層１２ａ側のサイドウォール絶縁
膜１８ａにイオン注入を行う工程と、半導体基板１０上
にシリサイドを形成し得る金属層２１０を形成する工程
と、金属層２１０を熱処理することにより、イオン注入
されたサイドウォール絶縁膜１８ａの表層部分に、ゲー
ト電極１６と不純物拡散層１２ａとを電気的に接続する
金属シリサイドからなる局所配線部２２ａを設ける工程
を含む。
絶縁膜上に形成された、ゲート電極と拡散層を電気的に
接続する局所配線部を有する半導体装置およびその製造
方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１０上にゲート絶縁層１４を介在させてシリコン
を主成分とするゲート電極１６を形成する工程と、ゲー
ト電極１６の両サイドにサイドウォール絶縁膜１８ａ，
１８ｂを形成する工程と、半導体基板１０中にソース領
域またはドレイン領域を構成する不純物拡散層１２ａ，
１２ｂを形成する工程と、ゲート電極１６と電気的に接
続させたい不純物拡散層１２ａ側のサイドウォール絶縁
膜１８ａにイオン注入を行う工程と、半導体基板１０上
にシリサイドを形成し得る金属層２１０を形成する工程
と、金属層２１０を熱処理することにより、イオン注入
されたサイドウォール絶縁膜１８ａの表層部分に、ゲー
ト電極１６と不純物拡散層１２ａとを電気的に接続する
金属シリサイドからなる局所配線部２２ａを設ける工程
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ゲート電極と拡散層とを電
気的に接続する局所配線部を有する半導体装置およびそ
の製造方法に関する。
その製造方法に関し、特に、ゲート電極と拡散層とを電
気的に接続する局所配線部を有する半導体装置およびそ
の製造方法に関する。
【０００２】
【背景技術】たとえば、ＭＯＳトランジスタの微細化に
伴い、トランジスタのソース領域あるいはドレイン領域
（ソース／ドレイン領域）を構成する不純物拡散層の抵
抗が、チャネル抵抗に対して相対的に増大することに起
因した遅延が生じる。この問題を解決するための方法の
一つとして、サリサイド技術を利用したＭＯＳトランジ
スタが開発されている。
伴い、トランジスタのソース領域あるいはドレイン領域
（ソース／ドレイン領域）を構成する不純物拡散層の抵
抗が、チャネル抵抗に対して相対的に増大することに起
因した遅延が生じる。この問題を解決するための方法の
一つとして、サリサイド技術を利用したＭＯＳトランジ
スタが開発されている。
【０００３】サリサイドＭＯＳトランジスタとは、ゲー
ト電極を構成するポリシリコン層およびソース／ドレイ
ン領域を構成する不純物拡散層の表面に自己整合的に金
属シリサイド層を形成し、抵抗の低減を図ったトランジ
スタである。
ト電極を構成するポリシリコン層およびソース／ドレイ
ン領域を構成する不純物拡散層の表面に自己整合的に金
属シリサイド層を形成し、抵抗の低減を図ったトランジ
スタである。
【０００４】また、前記サリサイドＭＯＳトランジスタ
においては、前記金属シリサイド層を形成する際に、同
時に局所配線を形成する技術が知られている。このよう
な技術としては、たとえば、高融点金属シリサイド層を
形成する際に、同時に形成される高融点金属の窒化膜を
局所配線として利用する方法、あるいはシリサイドを形
成し得る高融点金属層を堆積した後、続いてアモルファ
スシリコン層を形成し、熱処理によりシリコン層をシリ
サイド化する方法が知られている。
においては、前記金属シリサイド層を形成する際に、同
時に局所配線を形成する技術が知られている。このよう
な技術としては、たとえば、高融点金属シリサイド層を
形成する際に、同時に形成される高融点金属の窒化膜を
局所配線として利用する方法、あるいはシリサイドを形
成し得る高融点金属層を堆積した後、続いてアモルファ
スシリコン層を形成し、熱処理によりシリコン層をシリ
サイド化する方法が知られている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、サリ
サイド技術を利用して、サイドウォール絶縁膜上に形成
された、ゲート電極と拡散層とを電気的に接続する局所
配線部を有する新規な半導体装置の製造方法および半導
体装置を提供することにある。
サイド技術を利用して、サイドウォール絶縁膜上に形成
された、ゲート電極と拡散層とを電気的に接続する局所
配線部を有する新規な半導体装置の製造方法および半導
体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にゲート絶縁層を介在させてシ
リコンを主成分とするゲート電極を形成する工程と、前
記ゲート電極の両サイドにシリコンを含むサイドウォー
ル絶縁膜を形成する工程と、前記半導体基板中にソース
領域またはドレイン領域を構成する不純物拡散層を形成
する工程と、前記ゲート電極と電気的に接続させたい前
記不純物拡散層側の前記サイドウォール絶縁膜にイオン
注入を行う工程と、前記半導体基板上にシリサイドを形
成し得る金属層を形成する工程と、前記金属層を熱処理
することにより、イオン注入された前記サイドウォール
絶縁膜の表層部分に、前記ゲート電極と前記不純物拡散
層とを電気的に接続する金属シリサイドからなる局所配
線部を設ける工程と、を含む。
造方法は、半導体基板上にゲート絶縁層を介在させてシ
リコンを主成分とするゲート電極を形成する工程と、前
記ゲート電極の両サイドにシリコンを含むサイドウォー
ル絶縁膜を形成する工程と、前記半導体基板中にソース
領域またはドレイン領域を構成する不純物拡散層を形成
する工程と、前記ゲート電極と電気的に接続させたい前
記不純物拡散層側の前記サイドウォール絶縁膜にイオン
注入を行う工程と、前記半導体基板上にシリサイドを形
成し得る金属層を形成する工程と、前記金属層を熱処理
することにより、イオン注入された前記サイドウォール
絶縁膜の表層部分に、前記ゲート電極と前記不純物拡散
層とを電気的に接続する金属シリサイドからなる局所配
線部を設ける工程と、を含む。
【０００７】上述の、ゲート電極と電気的に接続させた
い不純物拡散層側のシリコンを含むサイドウォール絶縁
膜にイオン注入を行う工程を含む半導体装置の製造方法
によれば、サリサイドプロセスによって、サイドウォー
ル絶縁膜の表面上に容易にシリサイドを形成することが
できる。すなわち、サイドウォール絶縁膜にイオン注入
を行うことにより、該サイドウォール絶縁膜の結晶構造
を構成するシリコンと該シリコンが結合している原子と
の結合が開裂し、このため、前記サイドウォール絶縁膜
の表層部分に、金属と結合してシリサイドを形成し得る
シリコンを確保することができる。その結果、サリサイ
ドプロセスにより、前記サイドウォール絶縁膜の表面上
に容易にシリサイドを形成することができる。
い不純物拡散層側のシリコンを含むサイドウォール絶縁
膜にイオン注入を行う工程を含む半導体装置の製造方法
によれば、サリサイドプロセスによって、サイドウォー
ル絶縁膜の表面上に容易にシリサイドを形成することが
できる。すなわち、サイドウォール絶縁膜にイオン注入
を行うことにより、該サイドウォール絶縁膜の結晶構造
を構成するシリコンと該シリコンが結合している原子と
の結合が開裂し、このため、前記サイドウォール絶縁膜
の表層部分に、金属と結合してシリサイドを形成し得る
シリコンを確保することができる。その結果、サリサイ
ドプロセスにより、前記サイドウォール絶縁膜の表面上
に容易にシリサイドを形成することができる。
【０００８】また、上述した半導体装置の製造方法にお
いて、基板上の汚染の防止、局部配線部の性能の確保、
形成されたシリサイド層の熱安定性、シリサイド層とシ
リサイド層の下層との密着性などの観点から、イオン注
入に用いられる物質は、シリコン、ゲルマニウム、アル
ゴン、ヒ素、ホウ素、ガリウムの群から選択される少な
くとも１種であることが望ましい。
いて、基板上の汚染の防止、局部配線部の性能の確保、
形成されたシリサイド層の熱安定性、シリサイド層とシ
リサイド層の下層との密着性などの観点から、イオン注
入に用いられる物質は、シリコン、ゲルマニウム、アル
ゴン、ヒ素、ホウ素、ガリウムの群から選択される少な
くとも１種であることが望ましい。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁層を介在させてシリコンを主
成分とするゲート電極を形成する工程と、前記ゲート電
極の両サイドにシリコンを含む絶縁性物質からなるサイ
ドウォール絶縁膜を形成する工程と、前記半導体基板中
にソース領域またはドレイン領域を構成する不純物拡散
層を形成する工程と、前記半導体基板上にシリサイドを
形成し得る金属層を形成する工程と、前記ゲート電極と
電気的に接続させたい前記不純物拡散層側の前記サイド
ウォール絶縁膜の上に位置する金属層の表層部分にシリ
コン、ゲルマニウムの群から選択される少なくとも１種
をイオン注入する工程と、前記金属層を熱処理すること
により、イオン注入された金属層の前記表層部分に、前
記ゲート電極と前記不純物拡散層とを電気的に接続す
る、金属とイオン注入に用いられた物質との金属間化合
物からなる局所配線部を設ける工程と、を含んでもよ
い。
半導体基板上にゲート絶縁層を介在させてシリコンを主
成分とするゲート電極を形成する工程と、前記ゲート電
極の両サイドにシリコンを含む絶縁性物質からなるサイ
ドウォール絶縁膜を形成する工程と、前記半導体基板中
にソース領域またはドレイン領域を構成する不純物拡散
層を形成する工程と、前記半導体基板上にシリサイドを
形成し得る金属層を形成する工程と、前記ゲート電極と
電気的に接続させたい前記不純物拡散層側の前記サイド
ウォール絶縁膜の上に位置する金属層の表層部分にシリ
コン、ゲルマニウムの群から選択される少なくとも１種
をイオン注入する工程と、前記金属層を熱処理すること
により、イオン注入された金属層の前記表層部分に、前
記ゲート電極と前記不純物拡散層とを電気的に接続す
る、金属とイオン注入に用いられた物質との金属間化合
物からなる局所配線部を設ける工程と、を含んでもよ
い。
【００１０】上述の、ゲート電極と電気的に接続させた
い不純物拡散層側のサイドウォール絶縁膜の上に位置す
る金属層の表層部分に、シリコン、ゲルマニウムの群か
ら選択される少なくとも１種をイオン注入する工程を含
む半導体装置の製造方法によれば、サリサイドプロセス
によって、サイドウォール絶縁膜の表面上に容易に導電
層を形成することができる。すなわち、サイドウォール
絶縁膜の上に位置する金属層の表層部分に、イオン注入
することにより、イオン注入された元素と金属層の金属
とが結合して金属間化合物を形成することができる。
い不純物拡散層側のサイドウォール絶縁膜の上に位置す
る金属層の表層部分に、シリコン、ゲルマニウムの群か
ら選択される少なくとも１種をイオン注入する工程を含
む半導体装置の製造方法によれば、サリサイドプロセス
によって、サイドウォール絶縁膜の表面上に容易に導電
層を形成することができる。すなわち、サイドウォール
絶縁膜の上に位置する金属層の表層部分に、イオン注入
することにより、イオン注入された元素と金属層の金属
とが結合して金属間化合物を形成することができる。
【００１１】以上のような方法によって得られた半導体
装置は、サイドウォール上に、ゲート電極と不純物拡散
層とを電気的に接続する局所配線部を有する。
装置は、サイドウォール上に、ゲート電極と不純物拡散
層とを電気的に接続する局所配線部を有する。
【００１２】この半導体装置は、微細化が必要なメモリ
素子、具体的にはＳＲＡＭ、ＤＲＡＭ、Ｅ2ＰＲＯＭの
高集積化が容易になるという利点を有する。
素子、具体的にはＳＲＡＭ、ＤＲＡＭ、Ｅ2ＰＲＯＭの
高集積化が容易になるという利点を有する。
【００１３】
【発明の実施の形態】（第１の実施の形態）図４は、本
発明の第１の実施の形態にかかる半導体装置を模式的に
示す断面図である。
発明の第１の実施の形態にかかる半導体装置を模式的に
示す断面図である。
【００１４】この半導体装置は、ＭＯＳ素子１００と、
局所配線部２２ａとを含む。前記ＭＯＳ素子１００は、
ｐ型シリコン基板１０上に形成されたゲート絶縁層１
４、ゲート電極１６、ゲート電極１６の両サイドに形成
されたサイドウォール絶縁膜１８ａ，１８ｂ、前記シリ
コン基板１０中に形成されたソース／ドレイン領域を構
成するｎ型不純物拡散層１２ａ，１２ｂとから構成され
ている。そして、前記サイドウォール絶縁膜１８ａ，１
８ｂ、前記不純物拡散層１２ａ，１２ｂ、および前記ゲ
ート電極１６の表面には、チタン、タングステン、コバ
ルト、ニッケルなどの金属のシリサイド層２２ｂ，２２
ｃが形成されている。
局所配線部２２ａとを含む。前記ＭＯＳ素子１００は、
ｐ型シリコン基板１０上に形成されたゲート絶縁層１
４、ゲート電極１６、ゲート電極１６の両サイドに形成
されたサイドウォール絶縁膜１８ａ，１８ｂ、前記シリ
コン基板１０中に形成されたソース／ドレイン領域を構
成するｎ型不純物拡散層１２ａ，１２ｂとから構成され
ている。そして、前記サイドウォール絶縁膜１８ａ，１
８ｂ、前記不純物拡散層１２ａ，１２ｂ、および前記ゲ
ート電極１６の表面には、チタン、タングステン、コバ
ルト、ニッケルなどの金属のシリサイド層２２ｂ，２２
ｃが形成されている。
【００１５】前記局所配線部２２ａは、上述した金属の
シリサイドあるいは金属とシリコンの化合物層から成
り、ゲート電極１６と一方の不純物拡散層１２ａとを電
気的に接続することを目的として、サイドウォール絶縁
膜１８ａの表面上に設けられている。前記局所配線部２
２ａは、金属シリサイド層２２ｂ，２２ｃと一体的に形
成される。
シリサイドあるいは金属とシリコンの化合物層から成
り、ゲート電極１６と一方の不純物拡散層１２ａとを電
気的に接続することを目的として、サイドウォール絶縁
膜１８ａの表面上に設けられている。前記局所配線部２
２ａは、金属シリサイド層２２ｂ，２２ｃと一体的に形
成される。
【００１６】次に、上述した局所配線部２２ａを有する
半導体装置の製造方法について、図１〜図４を用いて説
明する。
半導体装置の製造方法について、図１〜図４を用いて説
明する。
【００１７】（ａ）まず、図１に示すように、ｐ型シリ
コン基板１０上にゲート絶縁層１４、不純物がドープさ
れたポリシリコンからなるゲート電極１６を形成する。
さらに、ｐ型シリコン基板１０内にソース／ドレイン領
域を構成する低濃度のｎ型不純物拡散層１２ｃ，１２ｄ
を形成する。次いで、ＣＶＤ法などによって、例えばシ
リコン窒化膜またはシリコン酸化膜を形成させ、ＲＩＥ
などによって、異方性エッチングを行うことによって、
ゲート電極１６の両サイドに、サイドウオール絶縁膜１
８ａ，１８ｂを形成する。次いで、ゲート電極１６およ
びゲート電極１６の両サイドに設けられたサイドウォー
ル絶縁膜１８ａ，１８ｂを各々マスクとして用いて、ヒ
素などの不純物をｐ型シリコン基板１０内に注入するこ
とにより、ＬＤＤ構造のｎ型のソース／ドレイン領域１
２ａ，１２ｂを形成する。
コン基板１０上にゲート絶縁層１４、不純物がドープさ
れたポリシリコンからなるゲート電極１６を形成する。
さらに、ｐ型シリコン基板１０内にソース／ドレイン領
域を構成する低濃度のｎ型不純物拡散層１２ｃ，１２ｄ
を形成する。次いで、ＣＶＤ法などによって、例えばシ
リコン窒化膜またはシリコン酸化膜を形成させ、ＲＩＥ
などによって、異方性エッチングを行うことによって、
ゲート電極１６の両サイドに、サイドウオール絶縁膜１
８ａ，１８ｂを形成する。次いで、ゲート電極１６およ
びゲート電極１６の両サイドに設けられたサイドウォー
ル絶縁膜１８ａ，１８ｂを各々マスクとして用いて、ヒ
素などの不純物をｐ型シリコン基板１０内に注入するこ
とにより、ＬＤＤ構造のｎ型のソース／ドレイン領域１
２ａ，１２ｂを形成する。
【００１８】（ｂ）次いで、ｐ型シリコン基板１０の全
表面にフォトレジストを塗布した後、図２に示すよう
に、ゲート電極１６と電気的に接続させたい不純物拡散
層１２ａ側のサイドウォール絶縁膜１８ａが少なくとも
露出するように、フォトレジストをパターニングし、レ
ジストパターン１１を形成する。この際、図２に示すよ
うに、他方のサイドウォール絶縁膜１８ｂが露出しない
範囲でゲート電極１６が露出していても構わない。ま
た、不純物拡散層１２ａが露出していても構わない。こ
のレジストパターン１１をマスクとして、シリコンを、
エネルギー１〜９０ｋｅＶ，ドーズ量１×１０14〜１×
１０17ｃｍ-2の条件の下、露出したサイドウォール絶縁
膜１８ａ、不純物拡散層１２ａおよびゲート電極１６に
イオン注入を行う。ここでのイオン注入に適用可能な物
質として、シリコンの他に、ゲルマニウム、アルゴン、
ヒ素、リン、ホウ素、ガリウムなどが挙げられる。
表面にフォトレジストを塗布した後、図２に示すよう
に、ゲート電極１６と電気的に接続させたい不純物拡散
層１２ａ側のサイドウォール絶縁膜１８ａが少なくとも
露出するように、フォトレジストをパターニングし、レ
ジストパターン１１を形成する。この際、図２に示すよ
うに、他方のサイドウォール絶縁膜１８ｂが露出しない
範囲でゲート電極１６が露出していても構わない。ま
た、不純物拡散層１２ａが露出していても構わない。こ
のレジストパターン１１をマスクとして、シリコンを、
エネルギー１〜９０ｋｅＶ，ドーズ量１×１０14〜１×
１０17ｃｍ-2の条件の下、露出したサイドウォール絶縁
膜１８ａ、不純物拡散層１２ａおよびゲート電極１６に
イオン注入を行う。ここでのイオン注入に適用可能な物
質として、シリコンの他に、ゲルマニウム、アルゴン、
ヒ素、リン、ホウ素、ガリウムなどが挙げられる。
【００１９】（ｃ）次に、図３に示すように、レジスト
パターン１１を除去後、ＭＯＳ素子１００が形成された
基板表面に、スパッタリング法などを用いて、例えば膜
厚５〜１００ｎｍの金属層２１０が形成される。この金
属層２１０は、シリサイドを形成し得る金属、たとえば
チタン、タングステン、コバルトおよびニッケルなどか
ら選択されることが望ましい。
パターン１１を除去後、ＭＯＳ素子１００が形成された
基板表面に、スパッタリング法などを用いて、例えば膜
厚５〜１００ｎｍの金属層２１０が形成される。この金
属層２１０は、シリサイドを形成し得る金属、たとえば
チタン、タングステン、コバルトおよびニッケルなどか
ら選択されることが望ましい。
【００２０】（ｄ）続いて、シリサイド化のための熱処
理を行うことにより、シリコンがイオン注入されたサイ
ドウォール絶縁膜１８ａと金属層２１０との界面、不純
物拡散層１２ａ，１２ｂと金属層２１０との界面および
ゲート電極１６と金属層２１０との界面において、図４
に示すように、金属シリサイドからなる局所配線部２２
ａ、金属シリサイド層２２ｂ，２２ｃが形成される。シ
リサイド化のための熱処理は、たとえば５５０〜８００
℃で５〜６０秒程度行われる。次いで、たとえばアンモ
ニア−過酸化水素を主成分とするエッチャントにより、
たとえば常温〜８５℃で３０秒〜２０分程度のエッチン
グを行い、未反応の金属膜をセルフアラインで除去す
る。その後さらに、局所配線部２２ａ、金属シリサイド
層２２ｂ，２２ｃを安定化させるために、たとえば、７
００〜１０００℃で、５〜６０秒程度の熱処理が行われ
る。
理を行うことにより、シリコンがイオン注入されたサイ
ドウォール絶縁膜１８ａと金属層２１０との界面、不純
物拡散層１２ａ，１２ｂと金属層２１０との界面および
ゲート電極１６と金属層２１０との界面において、図４
に示すように、金属シリサイドからなる局所配線部２２
ａ、金属シリサイド層２２ｂ，２２ｃが形成される。シ
リサイド化のための熱処理は、たとえば５５０〜８００
℃で５〜６０秒程度行われる。次いで、たとえばアンモ
ニア−過酸化水素を主成分とするエッチャントにより、
たとえば常温〜８５℃で３０秒〜２０分程度のエッチン
グを行い、未反応の金属膜をセルフアラインで除去す
る。その後さらに、局所配線部２２ａ、金属シリサイド
層２２ｂ，２２ｃを安定化させるために、たとえば、７
００〜１０００℃で、５〜６０秒程度の熱処理が行われ
る。
【００２１】上述の（ｂ）における、サイドウォール絶
縁膜１８ａに上述したシリコン等の物質をイオン注入す
る工程を含む上記半導体装置の製造方法によれば、サリ
サイドプロセスによって、サイドウォール絶縁膜１８ａ
の表面上に容易に金属シリサイドを自己整合的に形成す
ることができる。すなわち、上述したシリコン等の原子
を、シリコンを含む絶縁性物質、たとえばＳｉＯ2，Ｓ
ｉ3Ｎ4などからなるサイドウォール絶縁膜１８ａにイオ
ン注入することにより、該サイドウォール絶縁膜１８ａ
の結晶構造を構成するシリコンと該シリコンが結合して
いる原子との結合、たとえば、サイドウォール絶縁膜が
Ｓｉ3Ｎ4からなる場合は、シリコンと窒素との結合が開
裂する。このため、該サイドウォール絶縁膜１８ａの表
層部分に、金属と結合してシリサイドを形成し得るシリ
コンを確保することができる。その結果、サリサイドプ
ロセスにより、該サイドウォール絶縁膜１８ａの表面上
に容易に金属シリサイドを自己整合的に形成することが
できる。
縁膜１８ａに上述したシリコン等の物質をイオン注入す
る工程を含む上記半導体装置の製造方法によれば、サリ
サイドプロセスによって、サイドウォール絶縁膜１８ａ
の表面上に容易に金属シリサイドを自己整合的に形成す
ることができる。すなわち、上述したシリコン等の原子
を、シリコンを含む絶縁性物質、たとえばＳｉＯ2，Ｓ
ｉ3Ｎ4などからなるサイドウォール絶縁膜１８ａにイオ
ン注入することにより、該サイドウォール絶縁膜１８ａ
の結晶構造を構成するシリコンと該シリコンが結合して
いる原子との結合、たとえば、サイドウォール絶縁膜が
Ｓｉ3Ｎ4からなる場合は、シリコンと窒素との結合が開
裂する。このため、該サイドウォール絶縁膜１８ａの表
層部分に、金属と結合してシリサイドを形成し得るシリ
コンを確保することができる。その結果、サリサイドプ
ロセスにより、該サイドウォール絶縁膜１８ａの表面上
に容易に金属シリサイドを自己整合的に形成することが
できる。
【００２２】また、サイドウォール絶縁膜１８ａの表層
部分にシリコンをイオン注入した場合は、金属と結合し
てシリサイドを形成し得るシリコンを、該サイドウォー
ル絶縁膜１８ａの表層部分に直接に導入する結果となる
ために、金属と結合してシリサイドを形成し得るシリコ
ンを、より確実に導入できる。
部分にシリコンをイオン注入した場合は、金属と結合し
てシリサイドを形成し得るシリコンを、該サイドウォー
ル絶縁膜１８ａの表層部分に直接に導入する結果となる
ために、金属と結合してシリサイドを形成し得るシリコ
ンを、より確実に導入できる。
【００２３】また、ゲルマニウムは、原子半径が大きい
ので、サイドウォール絶縁膜１８ａ中に浸透し難いとい
う性質を有し、また、原子量が大きいので、該サイドウ
ォール絶縁膜１８ａの結晶構造を構成するシリコンと該
シリコンが結合している原子との結合を開裂し易いとい
う性質を有する。このため、ゲルマニウムのイオン注入
によると、ゲルマニウムのサイドウォール絶縁膜１８ａ
中への浸透の深さを浅くでき、かつサイドウォール絶縁
膜１８ａの表層部分の、金属と結合してシリサイドを形
成し得るシリコンの濃度を高めるられるという特徴を有
する。
ので、サイドウォール絶縁膜１８ａ中に浸透し難いとい
う性質を有し、また、原子量が大きいので、該サイドウ
ォール絶縁膜１８ａの結晶構造を構成するシリコンと該
シリコンが結合している原子との結合を開裂し易いとい
う性質を有する。このため、ゲルマニウムのイオン注入
によると、ゲルマニウムのサイドウォール絶縁膜１８ａ
中への浸透の深さを浅くでき、かつサイドウォール絶縁
膜１８ａの表層部分の、金属と結合してシリサイドを形
成し得るシリコンの濃度を高めるられるという特徴を有
する。
【００２４】さらに、ゲート電極１６および不純物拡散
層１２ａに、上述したシリコン等の物質をイオン注入す
ると、結晶構造が乱されることにより、アモルファス化
する。その結果、ゲート電極１６および不純物拡散層１
２ａのシリサイド形成の容易化も同時に果たすことがで
きる。
層１２ａに、上述したシリコン等の物質をイオン注入す
ると、結晶構造が乱されることにより、アモルファス化
する。その結果、ゲート電極１６および不純物拡散層１
２ａのシリサイド形成の容易化も同時に果たすことがで
きる。
【００２５】（第２の実施の形態）図８は、本発明の第
２の実施の形態にかかる半導体装置を模式的に示す断面
図である。
２の実施の形態にかかる半導体装置を模式的に示す断面
図である。
【００２６】この半導体装置は、ＭＯＳ素子１００と、
局所配線部２２ａとを含む。前記ＭＯＳ素子１００は、
ｐ型シリコン基板１０上に形成されたゲート絶縁層１
４、ゲート電極１６、ゲート電極１６の両サイドに形成
されたサイドウォール絶縁膜１８ａ，１８ｂ、前記ｐ型
シリコン基板１０中に形成されたソース／ドレイン領域
を構成する不純物拡散層１２ａ，１２ｂとから構成され
ている。そして、前記サイドウォール絶縁膜１８ａ，１
８ｂ、前記不純物拡散層１２ａ，１２ｂ、および前記ゲ
ート電極１６の表面には、チタン，タングステン、コバ
ルト，ニッケルなどの金属のシリサイド層２２ｂ，２２
ｃが形成されている。
局所配線部２２ａとを含む。前記ＭＯＳ素子１００は、
ｐ型シリコン基板１０上に形成されたゲート絶縁層１
４、ゲート電極１６、ゲート電極１６の両サイドに形成
されたサイドウォール絶縁膜１８ａ，１８ｂ、前記ｐ型
シリコン基板１０中に形成されたソース／ドレイン領域
を構成する不純物拡散層１２ａ，１２ｂとから構成され
ている。そして、前記サイドウォール絶縁膜１８ａ，１
８ｂ、前記不純物拡散層１２ａ，１２ｂ、および前記ゲ
ート電極１６の表面には、チタン，タングステン、コバ
ルト，ニッケルなどの金属のシリサイド層２２ｂ，２２
ｃが形成されている。
【００２７】前記局所配線部２２ａは、上述した金属の
シリサイドなどの金属間化合物から成り、ゲート電極１
６と一方の不純物拡散層１２ａとを電気的に接続するこ
とを目的として、サイドウォール絶縁膜１８ａの表面上
に設けられている。前記局所配線部２２ａは、金属シリ
サイド層２２ｂ，２２ｃと一体的に形成される。
シリサイドなどの金属間化合物から成り、ゲート電極１
６と一方の不純物拡散層１２ａとを電気的に接続するこ
とを目的として、サイドウォール絶縁膜１８ａの表面上
に設けられている。前記局所配線部２２ａは、金属シリ
サイド層２２ｂ，２２ｃと一体的に形成される。
【００２８】次に、上述した局所配線部２２ａを有する
半導体装置の製造方法について、図５〜図８を用いて説
明する。
半導体装置の製造方法について、図５〜図８を用いて説
明する。
【００２９】（ａ）まず、図５に示すように、ｐ型シリ
コン基板１０上にゲート絶縁層１４、不純物がドープさ
れたポリシリコンからなるゲート電極１６を形成する。
さらに、ｐ型シリコン基板１０内にソース／ドレイン領
域を構成する低濃度のｎ型不純物拡散層１２ｃ，１２ｄ
を形成する。次いで、ＣＶＤ法などによって、例えばシ
リコン窒化膜またはシリコン酸化膜を形成させ、ＲＩＥ
などによって、異方性エッチングを行うことによって、
ゲート電極１６の両サイドに、サイドウオール絶縁膜１
８ａ，１８ｂを形成する。次いで、ゲート電極１６およ
びゲート電極１６の両サイドに設けられたサイドウォー
ル絶縁膜１８ａ，１８ｂを各々マスクとして用いて、ヒ
素などの不純物をｐ型シリコン基板１０内に注入するこ
とにより、ＬＤＤ構造のｎ型のソース／ドレイン領域１
２ａ，１２ｂを形成する。
コン基板１０上にゲート絶縁層１４、不純物がドープさ
れたポリシリコンからなるゲート電極１６を形成する。
さらに、ｐ型シリコン基板１０内にソース／ドレイン領
域を構成する低濃度のｎ型不純物拡散層１２ｃ，１２ｄ
を形成する。次いで、ＣＶＤ法などによって、例えばシ
リコン窒化膜またはシリコン酸化膜を形成させ、ＲＩＥ
などによって、異方性エッチングを行うことによって、
ゲート電極１６の両サイドに、サイドウオール絶縁膜１
８ａ，１８ｂを形成する。次いで、ゲート電極１６およ
びゲート電極１６の両サイドに設けられたサイドウォー
ル絶縁膜１８ａ，１８ｂを各々マスクとして用いて、ヒ
素などの不純物をｐ型シリコン基板１０内に注入するこ
とにより、ＬＤＤ構造のｎ型のソース／ドレイン領域１
２ａ，１２ｂを形成する。
【００３０】（ｂ）次に、図６に示すように、ＭＯＳ素
子１００が形成された基板表面に、スパッタリング法な
どを用いて、例えば膜厚５〜１００ｎｍの金属層２１０
が形成される。この金属層２１０は、シリサイドを形成
し得る金属、たとえばチタン、タングステン、コバルト
およびニッケルなどから選択されることが望ましい。
子１００が形成された基板表面に、スパッタリング法な
どを用いて、例えば膜厚５〜１００ｎｍの金属層２１０
が形成される。この金属層２１０は、シリサイドを形成
し得る金属、たとえばチタン、タングステン、コバルト
およびニッケルなどから選択されることが望ましい。
【００３１】（ｃ）次いで、シリコン基板の全表面にフ
ォトレジストを塗布した後、図７に示すように、ゲート
電極１６と電気的に接続させたい不純物拡散層１２ａ側
のサイドウォール絶縁膜１８ａの上に位置する金属膜２
１０の表面部分が少なくとも露出するように、フォトレ
ジストをパターニングし、レジストパターン１１を形成
する。この際、図７に示すように、他方のサイドウォー
ル絶縁膜１８ｂの上に位置する金属膜２１０の表面部分
が露出しない範囲でゲート電極１６の上に位置する金属
膜２１０の表面部分が露出していても構わない。また、
不純物拡散層１２ａの上に位置する金属膜２１０の表面
部分が露出していても構わない。このレジストパターン
１１をマスクとして、露出したサイドウォール絶縁膜１
８ａ、不純物拡散層１２ａおよびゲート電極１６の上に
位置する金属膜２１０の表層部分に、シリコンを、エネ
ルギー１〜９０ｋｅＶ，ドーズ量１×１０14〜１×１０
17ｃｍ-2の条件の下でイオン注入を行う。ここでのイオ
ン注入に適用可能物質として、シリコンの他に、チタン
などの金属と反応しやすいゲルマニウムが挙げられる。
ォトレジストを塗布した後、図７に示すように、ゲート
電極１６と電気的に接続させたい不純物拡散層１２ａ側
のサイドウォール絶縁膜１８ａの上に位置する金属膜２
１０の表面部分が少なくとも露出するように、フォトレ
ジストをパターニングし、レジストパターン１１を形成
する。この際、図７に示すように、他方のサイドウォー
ル絶縁膜１８ｂの上に位置する金属膜２１０の表面部分
が露出しない範囲でゲート電極１６の上に位置する金属
膜２１０の表面部分が露出していても構わない。また、
不純物拡散層１２ａの上に位置する金属膜２１０の表面
部分が露出していても構わない。このレジストパターン
１１をマスクとして、露出したサイドウォール絶縁膜１
８ａ、不純物拡散層１２ａおよびゲート電極１６の上に
位置する金属膜２１０の表層部分に、シリコンを、エネ
ルギー１〜９０ｋｅＶ，ドーズ量１×１０14〜１×１０
17ｃｍ-2の条件の下でイオン注入を行う。ここでのイオ
ン注入に適用可能物質として、シリコンの他に、チタン
などの金属と反応しやすいゲルマニウムが挙げられる。
【００３２】（ｄ）続いて、レジストパターン１１を除
去後、シリサイド化のための熱処理を行うことにより、
サイドウォール絶縁膜１８ａ、不純物拡散層１２ａおよ
びゲート電極１６の上に位置する、シリコンがイオン注
入された金属層２１０において、図８に示すように、金
属シリサイドからなる局所配線部２２ａ、金属シリサイ
ド層２２ｂ，２２ｃが形成される。ここで、金属シリサ
イド層２２ｂ，２２ｃは、イオン注入されたシリコンと
金属との反応によるシリサイドの形成と、不純物拡散層
１２ａ，１２ｂまたはゲート電極１６と金属層２１０と
の界面における、シリサイド化反応によるシリサイドの
形成との複合によって形成される。シリサイド化のため
の熱処理は、たとえば５５０〜８００℃で５〜６０秒程
度行われる。次いで、たとえばアンモニア−過酸化水素
を主成分とするエッチャントにより、たとえば常温〜８
５℃で３０秒〜２０分程度のエッチングを行い、未反応
の金属膜をセルフアラインで除去する。その後さらに、
局所配線部２２ａ、金属シリサイド層２２ｂ，２２ｃを
安定化させるために、たとえば、７００〜１０００℃
で、５〜６０秒程度の熱処理が行われる。
去後、シリサイド化のための熱処理を行うことにより、
サイドウォール絶縁膜１８ａ、不純物拡散層１２ａおよ
びゲート電極１６の上に位置する、シリコンがイオン注
入された金属層２１０において、図８に示すように、金
属シリサイドからなる局所配線部２２ａ、金属シリサイ
ド層２２ｂ，２２ｃが形成される。ここで、金属シリサ
イド層２２ｂ，２２ｃは、イオン注入されたシリコンと
金属との反応によるシリサイドの形成と、不純物拡散層
１２ａ，１２ｂまたはゲート電極１６と金属層２１０と
の界面における、シリサイド化反応によるシリサイドの
形成との複合によって形成される。シリサイド化のため
の熱処理は、たとえば５５０〜８００℃で５〜６０秒程
度行われる。次いで、たとえばアンモニア−過酸化水素
を主成分とするエッチャントにより、たとえば常温〜８
５℃で３０秒〜２０分程度のエッチングを行い、未反応
の金属膜をセルフアラインで除去する。その後さらに、
局所配線部２２ａ、金属シリサイド層２２ｂ，２２ｃを
安定化させるために、たとえば、７００〜１０００℃
で、５〜６０秒程度の熱処理が行われる。
【００３３】上述の（ｃ）における、金属層２１０を基
板上に形成した後、ゲート電極１６と電気的に接続させ
たい不純物拡散層１２ａ側のサイドウォール絶縁膜１８
ａの上に位置する金属層２１０の表層部分にシリコンな
どをイオン注入する工程を含む上記半導体装置の製造方
法によれば、サリサイドプロセスによって、サイドウォ
ール絶縁膜１８ａの表面上に容易に金属シリサイドを自
己整合的に形成することができる。すなわち、サイドウ
ォール絶縁膜１８ａ中のシリコンは化学的に安定である
ため、サイドウォール絶縁膜１８ａと金属層２１０との
界面において、シリサイド化反応は起こらないが、上記
のように、サイドウォール絶縁膜１８ａの上に位置する
金属層２１０の表層部分に、イオン注入によりシリコン
を導入することにより、このシリコンと金属層２１０の
金属とが結合してシリサイドを形成できる。その結果、
サリサイドプロセスによって、サイドウォール絶縁膜１
８ａの表面上に容易にシリサイドを自己整合的に形成す
ることができる。また、ゲルマニウムをイオン注入した
場合においても、同様な理由で、サイドウォール絶縁膜
１８ａの表面上に、シリサイドに似た性質を有する金属
とゲルマニウムとの金属間化合物からなる局所配線部を
形成することができる。
板上に形成した後、ゲート電極１６と電気的に接続させ
たい不純物拡散層１２ａ側のサイドウォール絶縁膜１８
ａの上に位置する金属層２１０の表層部分にシリコンな
どをイオン注入する工程を含む上記半導体装置の製造方
法によれば、サリサイドプロセスによって、サイドウォ
ール絶縁膜１８ａの表面上に容易に金属シリサイドを自
己整合的に形成することができる。すなわち、サイドウ
ォール絶縁膜１８ａ中のシリコンは化学的に安定である
ため、サイドウォール絶縁膜１８ａと金属層２１０との
界面において、シリサイド化反応は起こらないが、上記
のように、サイドウォール絶縁膜１８ａの上に位置する
金属層２１０の表層部分に、イオン注入によりシリコン
を導入することにより、このシリコンと金属層２１０の
金属とが結合してシリサイドを形成できる。その結果、
サリサイドプロセスによって、サイドウォール絶縁膜１
８ａの表面上に容易にシリサイドを自己整合的に形成す
ることができる。また、ゲルマニウムをイオン注入した
場合においても、同様な理由で、サイドウォール絶縁膜
１８ａの表面上に、シリサイドに似た性質を有する金属
とゲルマニウムとの金属間化合物からなる局所配線部を
形成することができる。
【００３４】なお、第１の実施の形態および第２の実施
の形態における局所配線部をサイドウォール絶縁膜上に
形成する製造方法は、ゲート電極と不純物拡散層を電気
的に接続することを目的とした局所配線部の形成に限ら
れるものではなく、たとえば、シリコンを含む第１の配
線層と、該配線層上に階段状になるように形成され、か
つ側壁にサイドウォール絶縁膜を有するシリコンを含む
第２の配線層とを、電気的に接続することを目的とした
局所配線部の形成に適用してもよい。
の形態における局所配線部をサイドウォール絶縁膜上に
形成する製造方法は、ゲート電極と不純物拡散層を電気
的に接続することを目的とした局所配線部の形成に限ら
れるものではなく、たとえば、シリコンを含む第１の配
線層と、該配線層上に階段状になるように形成され、か
つ側壁にサイドウォール絶縁膜を有するシリコンを含む
第２の配線層とを、電気的に接続することを目的とした
局所配線部の形成に適用してもよい。
【００３５】また、上記した二つの実施の形態において
は、ｎ型ＭＯＳ素子を含む半導体装置についてのみ言及
をしているが、ｐ型ＭＯＳ素子を含む半導体装置にも同
様に適用可能である。
は、ｎ型ＭＯＳ素子を含む半導体装置についてのみ言及
をしているが、ｐ型ＭＯＳ素子を含む半導体装置にも同
様に適用可能である。
【００３６】
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造方法の工程を模式的に示す断面図である。
の製造方法の工程を模式的に示す断面図である。
【図２】本発明の第１の実施の形態にかかる半導体装置
の製造方法の工程を模式的に示す断面図である。
の製造方法の工程を模式的に示す断面図である。
【図３】本発明の第１の実施の形態にかかる半導体装置
の製造方法の工程を模式的に示す断面図である。
の製造方法の工程を模式的に示す断面図である。
【図４】本発明の第１の実施の形態にかかる半導体装置
の製造方法の工程および半導体装置を模式的に示す断面
図である。
の製造方法の工程および半導体装置を模式的に示す断面
図である。
【図５】本発明の第２の実施の形態にかかる半導体装置
の製造方法の工程を模式的に示す断面図である。
の製造方法の工程を模式的に示す断面図である。
【図６】本発明の第２の実施の形態にかかる半導体装置
の製造方法の工程を模式的に示す断面図である。
の製造方法の工程を模式的に示す断面図である。
【図７】本発明の第２の実施の形態にかかる半導体装置
の製造方法の工程を模式的に示す断面図である。
の製造方法の工程を模式的に示す断面図である。
【図８】本発明の第２の実施の形態にかかる半導体装置
の製造方法の工程および半導体装置を模式的に示す断面
図である。
の製造方法の工程および半導体装置を模式的に示す断面
図である。
１０ シリコン基板 １１ レジストパターン １２ａ，１２ｂ ソース／ドレイン領域（不純物拡散
層） １２ｃ，１２ｄ 低濃度の不純物拡散層 １４ ゲート絶縁層 １６ ゲート電極 １８ａ，１８ｂ サイドウォール絶縁膜 ２２ａ 局所配線部 ２２ｂ，２２ｃ 金属シリサイド層 １００ ＭＯＳ素子 ２１０ 金属層
層） １２ｃ，１２ｄ 低濃度の不純物拡散層 １４ ゲート絶縁層 １６ ゲート電極 １８ａ，１８ｂ サイドウォール絶縁膜 ２２ａ 局所配線部 ２２ｂ，２２ｃ 金属シリサイド層 １００ ＭＯＳ素子 ２１０ 金属層
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁層を介在させ
てシリコンを主成分とするゲート電極を形成する工程
と、 前記ゲート電極の両サイドにシリコンを含むサイドウォ
ール絶縁膜を形成する工程と、 前記半導体基板中にソース領域またはドレイン領域を構
成する不純物拡散層を形成する工程と、 前記ゲート電極と電気的に接続させたい前記不純物拡散
層側の前記サイドウォール絶縁膜にイオン注入を行う工
程と、 前記半導体基板上にシリサイドを形成し得る金属層を形
成する工程と、 前記金属層を熱処理することにより、イオン注入された
前記サイドウォール絶縁膜の表層部分に、前記ゲート電
極と前記不純物拡散層とを電気的に接続する金属シリサ
イドからなる局所配線部を設ける工程と、を含む半導体
装置の製造方法。 - 【請求項２】 請求項１において、 前記イオン注入に用いられる物質は、シリコン、ゲルマ
ニウム、アルゴン、ヒ素、リン、ホウ素、ガリウムの群
から選択される少なくとも１種である半導体装置の製造
方法。 - 【請求項３】 半導体基板上にゲート絶縁層を介在させ
てシリコンを主成分とするゲート電極を形成する工程
と、 前記ゲート電極の両サイドにシリコンを含むサイドウォ
ール絶縁膜を形成する工程と、 前記半導体基板中にソース領域またはドレイン領域を構
成する不純物拡散層を形成する工程と、 前記半導体基板上にシリサイドを形成し得る金属層を形
成する工程と、 前記ゲート電極と電気的に接続させたい前記不純物拡散
層側の前記サイドウォール絶縁膜の上に位置する金属層
の表層部分にシリコン、ゲルマニウムの群から選択され
る少なくとも１種をイオン注入する工程と、 前記金属層を熱処理することにより、イオン注入された
金属層の前記表層部分に、前記ゲート電極と前記不純物
拡散層とを電気的に接続する、金属とイオン注入に用い
られた物質との金属間化合物からなる局所配線部を設け
る工程と、を含む半導体装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置の製造方法によって得られる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098446A JPH11284184A (ja) | 1998-03-26 | 1998-03-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098446A JPH11284184A (ja) | 1998-03-26 | 1998-03-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284184A true JPH11284184A (ja) | 1999-10-15 |
Family
ID=14219975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10098446A Withdrawn JPH11284184A (ja) | 1998-03-26 | 1998-03-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284184A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099183A3 (en) * | 2000-06-21 | 2002-05-16 | Infineon Technologies Corp | Method and apparatus for a direct buried strap for same level interconnections for semiconductor devices |
| US6872612B2 (en) * | 2001-06-27 | 2005-03-29 | Lsi Logic Corporation | Local interconnect for integrated circuit |
| JP2023141530A (ja) * | 2022-03-24 | 2023-10-05 | キオクシア株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1998
- 1998-03-26 JP JP10098446A patent/JPH11284184A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099183A3 (en) * | 2000-06-21 | 2002-05-16 | Infineon Technologies Corp | Method and apparatus for a direct buried strap for same level interconnections for semiconductor devices |
| US6872612B2 (en) * | 2001-06-27 | 2005-03-29 | Lsi Logic Corporation | Local interconnect for integrated circuit |
| JP2023141530A (ja) * | 2022-03-24 | 2023-10-05 | キオクシア株式会社 | 半導体装置及び半導体装置の製造方法 |
| US12471307B2 (en) | 2022-03-24 | 2025-11-11 | Kioxia Corporation | Semiconductor device and method for manufacturing semiconductor device |
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Legal Events
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|---|---|---|---|
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