JPH11284193A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH11284193A JPH11284193A JP8465898A JP8465898A JPH11284193A JP H11284193 A JPH11284193 A JP H11284193A JP 8465898 A JP8465898 A JP 8465898A JP 8465898 A JP8465898 A JP 8465898A JP H11284193 A JPH11284193 A JP H11284193A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体薄膜およびゲート絶縁膜に対して適度
な水素添加を行なって結晶欠陥を確実にしかも短時間で
修復して界面状態を改善することのできる薄膜半導体装
置の製造方法を提供する。 【解決手段】 基板（ガラス基板１）上のゲート絶縁膜
（３）上に、上記半導体薄膜および上記ゲート絶縁膜か
らの水素，塩素あるいはフッ素の抜けを防止可能な金属
薄膜（４）を形成する工程と、上記半導体薄膜および上
記ゲート絶縁膜中に注入された水素，塩素あるいはフッ
素を活性化させるための熱処理を施す工程とを少なくと
も有するようにした。
な水素添加を行なって結晶欠陥を確実にしかも短時間で
修復して界面状態を改善することのできる薄膜半導体装
置の製造方法を提供する。 【解決手段】 基板（ガラス基板１）上のゲート絶縁膜
（３）上に、上記半導体薄膜および上記ゲート絶縁膜か
らの水素，塩素あるいはフッ素の抜けを防止可能な金属
薄膜（４）を形成する工程と、上記半導体薄膜および上
記ゲート絶縁膜中に注入された水素，塩素あるいはフッ
素を活性化させるための熱処理を施す工程とを少なくと
も有するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜半導体装置の
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】シリコン半導体膜（半導体薄膜）として
のポリシリコン半導体膜（ｐ−Ｓｉ膜：多結晶シリコン
膜）やアモルファスシリコン半導体膜（ａ−Ｓｉ膜：非
晶質シリコン膜）は、例えば、液晶装置のアクティブマ
トリックス基板におけるＴＦＴ（Thin Film Transisto
r：薄膜トランジスタ）等を構成する薄膜半導体として
用いられている。
のポリシリコン半導体膜（ｐ−Ｓｉ膜：多結晶シリコン
膜）やアモルファスシリコン半導体膜（ａ−Ｓｉ膜：非
晶質シリコン膜）は、例えば、液晶装置のアクティブマ
トリックス基板におけるＴＦＴ（Thin Film Transisto
r：薄膜トランジスタ）等を構成する薄膜半導体として
用いられている。
【０００３】ここで、上記ＴＦＴの一種である低温ｐ−
ＳｉＴＦＴの製造プロセスの一例を図１０に示す工程図
を参照して簡単に説明する。
ＳｉＴＦＴの製造プロセスの一例を図１０に示す工程図
を参照して簡単に説明する。
【０００４】まず、ガラス基板１上に、ジシランガスを
用いたＬＰＣＶＤ（減圧ＣＶＤ）法やモノシランガスを
用いたＰＥＣＶＤ（プラズマＣＶＤ）法でａ−Ｓｉ膜を
堆積し、そのａ−Ｓｉ膜の全面にエキシマレーザによる
レーザアニールを施して結晶化させることによりｐ−Ｓ
ｉ膜２を形成する（図１０の工程（ａ））。
用いたＬＰＣＶＤ（減圧ＣＶＤ）法やモノシランガスを
用いたＰＥＣＶＤ（プラズマＣＶＤ）法でａ−Ｓｉ膜を
堆積し、そのａ−Ｓｉ膜の全面にエキシマレーザによる
レーザアニールを施して結晶化させることによりｐ−Ｓ
ｉ膜２を形成する（図１０の工程（ａ））。
【０００５】そして、このｐ−Ｓｉ膜２に、エッチング
によるパターニングを行なった後、ＣＶＤ法によりゲー
ト絶縁膜３を形成する（図１０の工程（ｂ））。
によるパターニングを行なった後、ＣＶＤ法によりゲー
ト絶縁膜３を形成する（図１０の工程（ｂ））。
【０００６】次に、ゲート絶縁膜３上の所定位置にポリ
シリコンやＴａ，Ｃｒ，Ａｌ等を堆積させてゲート電極
４を形成した後、イオンドーピング法で不純物を注入し
てソース・ドレイン領域２ａ，２ｂを自己整合的に形成
する（図１０の工程（ｃ））。
シリコンやＴａ，Ｃｒ，Ａｌ等を堆積させてゲート電極
４を形成した後、イオンドーピング法で不純物を注入し
てソース・ドレイン領域２ａ，２ｂを自己整合的に形成
する（図１０の工程（ｃ））。
【０００７】その後、ＣＶＤ法によりＳｉＯ２等を堆積
させて層間絶縁膜５を形成し、コンタクトホール６を開
口した後、画素電極のＩＴＯ膜７とデータ線となるＡｌ
配線層８を形成する（図１０の工程（ｄ））。
させて層間絶縁膜５を形成し、コンタクトホール６を開
口した後、画素電極のＩＴＯ膜７とデータ線となるＡｌ
配線層８を形成する（図１０の工程（ｄ））。
【０００８】次いで、ＳｉＯ２等からなるパッシベーシ
ョン膜９を設け、必要部分を開口して（図１０の工程
（ｅ））、ＴＦＴ素子基板の製造工程全般を終了する。
ョン膜９を設け、必要部分を開口して（図１０の工程
（ｅ））、ＴＦＴ素子基板の製造工程全般を終了する。
【０００９】
【発明が解決しようとする課題】ところが、上述のよう
にして図１０の工程（ａ）において形成されるｐ−Ｓｉ
膜２や、図１０の工程（ａ）においてｐ−Ｓｉ膜２の上
に形成されるゲート絶縁膜３およびｐ−Ｓｉ膜２とゲー
ト絶縁膜３の界面には、種々の要因により未結合手（ダ
ングリングボンド）を有するＳｉ原子の存在に基づく結
晶欠陥Ｄを生じてしまう（図２の（ａ）参照）。
にして図１０の工程（ａ）において形成されるｐ−Ｓｉ
膜２や、図１０の工程（ａ）においてｐ−Ｓｉ膜２の上
に形成されるゲート絶縁膜３およびｐ−Ｓｉ膜２とゲー
ト絶縁膜３の界面には、種々の要因により未結合手（ダ
ングリングボンド）を有するＳｉ原子の存在に基づく結
晶欠陥Ｄを生じてしまう（図２の（ａ）参照）。
【００１０】この結晶欠陥Ｄは、ｐ−Ｓｉ膜２とゲート
絶縁膜３との界面状態に悪影響を及ぼし、表面リーク電
流の増大あるいは、不純物準位を発生させてＴＦＴの信
頼性を低下させるという問題を生じていた。さらに、上
記結晶欠陥Ｄは、ゲート絶縁膜３の絶縁破壊耐圧特性を
低下させる要因にもなっていた。
絶縁膜３との界面状態に悪影響を及ぼし、表面リーク電
流の増大あるいは、不純物準位を発生させてＴＦＴの信
頼性を低下させるという問題を生じていた。さらに、上
記結晶欠陥Ｄは、ゲート絶縁膜３の絶縁破壊耐圧特性を
低下させる要因にもなっていた。
【００１１】そこで、未結合手を有するＳｉ原子に水素
（Ｈ）を添加して、未結合手を水素終端させることによ
り結晶欠陥Ｄを修復（図２の（ｂ）参照）し、各種電気
的特性を改善しようという試みがなされている。
（Ｈ）を添加して、未結合手を水素終端させることによ
り結晶欠陥Ｄを修復（図２の（ｂ）参照）し、各種電気
的特性を改善しようという試みがなされている。
【００１２】そして、従来における水素添加の方法は、
上記図１０の工程（ａ）〜（ｅ）の終了後に、薄膜半導
体装置が形成された基板全体を水素プラズマに晒して、
ｐ−Ｓｉ膜２およびゲート絶縁膜３に水素を拡散させ、
さらにその後、３００℃で３時間程度のアニールを行な
うことにより、結晶欠陥を修復させるというものであっ
た。
上記図１０の工程（ａ）〜（ｅ）の終了後に、薄膜半導
体装置が形成された基板全体を水素プラズマに晒して、
ｐ−Ｓｉ膜２およびゲート絶縁膜３に水素を拡散させ、
さらにその後、３００℃で３時間程度のアニールを行な
うことにより、結晶欠陥を修復させるというものであっ
た。
【００１３】しかしながら、上記従来の方法では、基板
上に形成された薄膜半導体装置が、水素プラズマによっ
て電荷が蓄積してしまう等の問題点があった。
上に形成された薄膜半導体装置が、水素プラズマによっ
て電荷が蓄積してしまう等の問題点があった。
【００１４】また、上記アニールは、温度が高い方が結
晶欠陥の回復に効果的であることが判っているが、余り
高温となると薄膜半導体装置に損傷を与えてしまうた
め、上述の通り３００℃程度に抑えざるを得なかった。
そのため、上記アニールによる結晶欠陥の回復の程度は
界面状態を改善するのに十分であるとは言い難かった。
晶欠陥の回復に効果的であることが判っているが、余り
高温となると薄膜半導体装置に損傷を与えてしまうた
め、上述の通り３００℃程度に抑えざるを得なかった。
そのため、上記アニールによる結晶欠陥の回復の程度は
界面状態を改善するのに十分であるとは言い難かった。
【００１５】また、上記の水素プラズマに晒すという水
素添加の方法では、ｐ−Ｓｉ膜２およびゲート絶縁膜３
への水素添加量は基本的に水素原子の自然的な拡散現象
に支配されてしまうため均質な水素化が困難であった。
素添加の方法では、ｐ−Ｓｉ膜２およびゲート絶縁膜３
への水素添加量は基本的に水素原子の自然的な拡散現象
に支配されてしまうため均質な水素化が困難であった。
【００１６】そして、例えば水素プラズマにより過度な
水素添加が行なわれた場合には、結晶欠陥の修復に有効
なＳｉＨ結合の他に、ＳｉＨ2結合やＳｉＨ3結合を生じ
て電気伝導特性を劣化させたり、さらにＳｉＨ4のよう
な揮発性反応生成物を生じてエッチング反応を起こして
しまうというおそれがあった。
水素添加が行なわれた場合には、結晶欠陥の修復に有効
なＳｉＨ結合の他に、ＳｉＨ2結合やＳｉＨ3結合を生じ
て電気伝導特性を劣化させたり、さらにＳｉＨ4のよう
な揮発性反応生成物を生じてエッチング反応を起こして
しまうというおそれがあった。
【００１７】本発明は、上述の課題に鑑みて案出された
ものであり、その目的とするところは、半導体薄膜およ
びゲート絶縁膜に対して適度な水素添加（あるいは塩素
添加，フッ素添加）を行なって結晶欠陥を確実にしかも
短時間で修復して界面状態を改善することのできる薄膜
半導体装置の製造方法を提供することにある。
ものであり、その目的とするところは、半導体薄膜およ
びゲート絶縁膜に対して適度な水素添加（あるいは塩素
添加，フッ素添加）を行なって結晶欠陥を確実にしかも
短時間で修復して界面状態を改善することのできる薄膜
半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る薄膜半導体装置の製造方法は、基板上
に薄膜トランジスタが形成されてなる薄膜半導体装置の
製造方法であって、基板上に半導体薄膜を形成する工程
と、該半導体薄膜上に上記薄膜トランジスタのゲート絶
縁膜を形成する工程と、上記半導体薄膜および上記ゲー
ト絶縁膜に対して水素，塩素あるいはフッ素のイオンを
イオン注入する工程と、上記ゲート絶縁膜上に、前記イ
オンの抜けを防止する金属薄膜を形成する工程と、上記
半導体薄膜および上記ゲート絶縁膜と前記半導体膜との
界面に注入された水素，塩素あるいはフッ素を活性化さ
せるための熱処理を施す工程と、上記金属薄膜をエッチ
ングしてゲート電極を形成する工程とを少なくとも有す
るものである。
に、本発明に係る薄膜半導体装置の製造方法は、基板上
に薄膜トランジスタが形成されてなる薄膜半導体装置の
製造方法であって、基板上に半導体薄膜を形成する工程
と、該半導体薄膜上に上記薄膜トランジスタのゲート絶
縁膜を形成する工程と、上記半導体薄膜および上記ゲー
ト絶縁膜に対して水素，塩素あるいはフッ素のイオンを
イオン注入する工程と、上記ゲート絶縁膜上に、前記イ
オンの抜けを防止する金属薄膜を形成する工程と、上記
半導体薄膜および上記ゲート絶縁膜と前記半導体膜との
界面に注入された水素，塩素あるいはフッ素を活性化さ
せるための熱処理を施す工程と、上記金属薄膜をエッチ
ングしてゲート電極を形成する工程とを少なくとも有す
るものである。
【００１９】これにより、前記半導体薄膜および前記ゲ
ート絶縁膜における未結合手の原子の存在に基づく結晶
欠陥は、前記イオン注入工程で、水素イオン，塩素イオ
ンあるいはフッ素イオンが前記半導体薄膜および前記ゲ
ート絶縁膜に注入され、前記熱処理で活性化されて水素
添加，塩素添加あるいはフッ素が添加されることにより
修復される。
ート絶縁膜における未結合手の原子の存在に基づく結晶
欠陥は、前記イオン注入工程で、水素イオン，塩素イオ
ンあるいはフッ素イオンが前記半導体薄膜および前記ゲ
ート絶縁膜に注入され、前記熱処理で活性化されて水素
添加，塩素添加あるいはフッ素が添加されることにより
修復される。
【００２０】特に、前記金属薄膜によって、上記半導体
薄膜および上記ゲート絶縁膜からの水素、塩素あるいは
フッ素の抜けが防止されるため、水素，塩素またはフッ
素の添加量を均一化することができ、確実に結晶欠陥を
修復して、上記半導体薄膜と上記ゲート絶縁膜の界面状
態を改善することができる。なお、上記金属薄膜は、エ
ッチングされてゲート電極を形成するのに用いられるの
で工程数を徒に増やすことを防止できる。
薄膜および上記ゲート絶縁膜からの水素、塩素あるいは
フッ素の抜けが防止されるため、水素，塩素またはフッ
素の添加量を均一化することができ、確実に結晶欠陥を
修復して、上記半導体薄膜と上記ゲート絶縁膜の界面状
態を改善することができる。なお、上記金属薄膜は、エ
ッチングされてゲート電極を形成するのに用いられるの
で工程数を徒に増やすことを防止できる。
【００２１】また、本出願に係る他の発明は、基板上に
薄膜トランジスタが形成されてなる薄膜半導体装置の製
造方法であって、基板上に半導体薄膜を形成する工程
と、該半導体薄膜上に上記薄膜トランジスタのゲート絶
縁膜を形成する工程と、上記半導体薄膜および上記ゲー
ト絶縁膜に対して水蒸気アニールを施す工程と、上記ゲ
ート絶縁膜上に前記水分，水素あるいは水酸基の抜けを
防止する金属薄膜を形成する工程と、上記半導体薄膜お
よび上記ゲート絶縁膜中に導入された水分，水素あるい
は水酸基を分解または活性化させるための熱処理を施す
工程と、上記金属薄膜をエッチングしてゲート電極を形
成する工程とを少なくとも有するものである。
薄膜トランジスタが形成されてなる薄膜半導体装置の製
造方法であって、基板上に半導体薄膜を形成する工程
と、該半導体薄膜上に上記薄膜トランジスタのゲート絶
縁膜を形成する工程と、上記半導体薄膜および上記ゲー
ト絶縁膜に対して水蒸気アニールを施す工程と、上記ゲ
ート絶縁膜上に前記水分，水素あるいは水酸基の抜けを
防止する金属薄膜を形成する工程と、上記半導体薄膜お
よび上記ゲート絶縁膜中に導入された水分，水素あるい
は水酸基を分解または活性化させるための熱処理を施す
工程と、上記金属薄膜をエッチングしてゲート電極を形
成する工程とを少なくとも有するものである。
【００２２】これにより、前記半導体薄膜および前記ゲ
ート絶縁膜における未結合手の原子の存在に基づく結晶
欠陥は、前記水蒸気アニール工程で、水分，水素あるい
は水酸基が前記半導体薄膜および前記ゲート絶縁膜に導
入され、前記アニール工程における熱処理で分解あるい
は活性化されて水素添加されることにより修復される。
ート絶縁膜における未結合手の原子の存在に基づく結晶
欠陥は、前記水蒸気アニール工程で、水分，水素あるい
は水酸基が前記半導体薄膜および前記ゲート絶縁膜に導
入され、前記アニール工程における熱処理で分解あるい
は活性化されて水素添加されることにより修復される。
【００２３】特に、前記金属薄膜形成工程で形成される
金属薄膜によって、上記半導体薄膜および上記ゲート絶
縁膜からの水分、水素あるいは水酸基の抜けが防止され
るため、水素の添加量を均一化することができ、確実に
結晶欠陥を修復して、上記半導体薄膜と上記ゲート絶縁
膜の界面状態を改善することができる。なお、上記金属
薄膜は、上記ゲート電極形成工程でエッチングされてゲ
ート電極を形成するのに用いられるので工程数が徒に増
えることを避けることができる。
金属薄膜によって、上記半導体薄膜および上記ゲート絶
縁膜からの水分、水素あるいは水酸基の抜けが防止され
るため、水素の添加量を均一化することができ、確実に
結晶欠陥を修復して、上記半導体薄膜と上記ゲート絶縁
膜の界面状態を改善することができる。なお、上記金属
薄膜は、上記ゲート電極形成工程でエッチングされてゲ
ート電極を形成するのに用いられるので工程数が徒に増
えることを避けることができる。
【００２４】なお、前記の金属薄膜は、Ｔａ、Ａｌ、Ａ
ｌの合金もしくはＣｒからなり、スパッタ法により形成
するようにでき、一般的なゲート電極材料を用いること
ができる。
ｌの合金もしくはＣｒからなり、スパッタ法により形成
するようにでき、一般的なゲート電極材料を用いること
ができる。
【００２５】また、上記熱処理は、上記金属薄膜の上か
らレーザ光を照射することにより行うことができる。こ
れにより、上記半導体薄膜および上記ゲート絶縁膜中の
結晶欠陥を短時間で修復することができ、製造効率を向
上させることができる。なお、このようなレーザアニー
ルが可能となったのは、上述のように金属薄膜を形成す
ることによって、上記半導体薄膜および上記ゲート絶縁
膜からの水素，塩素，フッ素や水分、水素あるいは水酸
基の抜けを有効に防止して活性化させることができるか
らである。
らレーザ光を照射することにより行うことができる。こ
れにより、上記半導体薄膜および上記ゲート絶縁膜中の
結晶欠陥を短時間で修復することができ、製造効率を向
上させることができる。なお、このようなレーザアニー
ルが可能となったのは、上述のように金属薄膜を形成す
ることによって、上記半導体薄膜および上記ゲート絶縁
膜からの水素，塩素，フッ素や水分、水素あるいは水酸
基の抜けを有効に防止して活性化させることができるか
らである。
【００２６】また、上記熱処理は、上記金属薄膜の上か
ら赤外線を３５０℃以上の加熱条件で照射することによ
り行うことができ、従来のランプアニール装置を有効に
活用することができる。
ら赤外線を３５０℃以上の加熱条件で照射することによ
り行うことができ、従来のランプアニール装置を有効に
活用することができる。
【００２７】また、上記熱処理は、Ｎ2ガス雰囲気中に
３５０℃以上の条件下で行うようにしてもよい。
３５０℃以上の条件下で行うようにしてもよい。
【００２８】
【発明の実施の形態】以下、本発明の好適な第１の実施
形態を図１から図６を参照して説明する。
形態を図１から図６を参照して説明する。
【００２９】ここに、図１は本実施形態に係る薄膜半導
体装置の製造方法によって、ＴＦＴの一種である低温ｐ
−ＳｉＴＦＴを製造する場合の製造プロセスの一例を示
す工程図である。図２は、本実施形態に係る製造方法に
おいて水素添加を行なう前と後の状態を示す説明図であ
り、図３と図４は、それぞれ本実施形態に係る製造方法
において水素添加を行なって作製したｎチャネルＴＦＴ
とｐチャネルＴＦＴのＩｄｓ−Ｖｇｓ（ドレイン・ソー
ス電流−ゲート・ソース電圧）特性を示すグラフであ
る。
体装置の製造方法によって、ＴＦＴの一種である低温ｐ
−ＳｉＴＦＴを製造する場合の製造プロセスの一例を示
す工程図である。図２は、本実施形態に係る製造方法に
おいて水素添加を行なう前と後の状態を示す説明図であ
り、図３と図４は、それぞれ本実施形態に係る製造方法
において水素添加を行なって作製したｎチャネルＴＦＴ
とｐチャネルＴＦＴのＩｄｓ−Ｖｇｓ（ドレイン・ソー
ス電流−ゲート・ソース電圧）特性を示すグラフであ
る。
【００３０】図５は本発明に係る薄膜半導体装置の製造
方法を適用して製造されたＴＦＴを用いたアクティブマ
トリックス基板ＡＭを適用した液晶パネルの構成例を示
す概略図、図６は上記アクティブマトリックス基板ＡＭ
の構成を示す概略図である。
方法を適用して製造されたＴＦＴを用いたアクティブマ
トリックス基板ＡＭを適用した液晶パネルの構成例を示
す概略図、図６は上記アクティブマトリックス基板ＡＭ
の構成を示す概略図である。
【００３１】なお、図１において、前出の図１０と同一
の部分については同一の符号を付すものとする。
の部分については同一の符号を付すものとする。
【００３２】図１の工程（ａ）において、まず、ガラス
基板１上に、熱酸化法やＣＶＤ法により下地ＳｉＯ2膜
１０を形成した後に、ジシランガスを用いたＬＰＣＶＤ
（減圧ＣＶＤ）法やモノシランガスを用いたＰＥＣＶＤ
（プラズマＣＶＤ）法でａ−Ｓｉ（アモルファスシリコ
ン）膜を堆積し、そのａ−Ｓｉ膜の全面にエキシマレー
ザを照射することによりレーザアニールを行い、ａ−Ｓ
ｉ膜を結晶化してｐ−Ｓｉ（ポリシリコン）膜２を形成
する。
基板１上に、熱酸化法やＣＶＤ法により下地ＳｉＯ2膜
１０を形成した後に、ジシランガスを用いたＬＰＣＶＤ
（減圧ＣＶＤ）法やモノシランガスを用いたＰＥＣＶＤ
（プラズマＣＶＤ）法でａ−Ｓｉ（アモルファスシリコ
ン）膜を堆積し、そのａ−Ｓｉ膜の全面にエキシマレー
ザを照射することによりレーザアニールを行い、ａ−Ｓ
ｉ膜を結晶化してｐ−Ｓｉ（ポリシリコン）膜２を形成
する。
【００３３】なお、この際にｐ−Ｓｉ膜２中には、未結
合手（ダングリングボンド）を有するＳｉ原子の存在に
基づく結晶欠陥Ｄが多数発生している（図２の（ａ）参
照）。
合手（ダングリングボンド）を有するＳｉ原子の存在に
基づく結晶欠陥Ｄが多数発生している（図２の（ａ）参
照）。
【００３４】次に、ｐ−Ｓｉ膜２に対してエッチングに
よるパターニングを行なった後、ＣＶＤ法によりＳｉＯ
2からなるゲート絶縁膜３を形成する（図１の工程
（ｂ））。
よるパターニングを行なった後、ＣＶＤ法によりＳｉＯ
2からなるゲート絶縁膜３を形成する（図１の工程
（ｂ））。
【００３５】そして、このゲート絶縁膜３の上から例え
ば５×１０14／ｃｍ-2のドーズ量で水素イオン（Ｈ+）
をイオン注入する（図１の工程（ｂ））。この際に、水
素イオンはゲート絶縁膜３を貫通してゲート絶縁膜とｐ
−Ｓｉ膜の界面からｐ−Ｓｉ膜に注入される。
ば５×１０14／ｃｍ-2のドーズ量で水素イオン（Ｈ+）
をイオン注入する（図１の工程（ｂ））。この際に、水
素イオンはゲート絶縁膜３を貫通してゲート絶縁膜とｐ
−Ｓｉ膜の界面からｐ−Ｓｉ膜に注入される。
【００３６】続いて、ゲート絶縁膜３の全面にＴａ，Ａ
ｌ等をスパッタ法によって例えば５０００Åの厚さで堆
積させて金属薄膜４を形成する（図１の工程（ｃ））。
ｌ等をスパッタ法によって例えば５０００Åの厚さで堆
積させて金属薄膜４を形成する（図１の工程（ｃ））。
【００３７】そして、この金属薄膜４の上から赤外線レ
ーザ（例えば、ＣＯ2レーザやＹＡＧレーザ）光で基板
面を走査してレーザアニールを行なう（図１の工程
（ｃ））。
ーザ（例えば、ＣＯ2レーザやＹＡＧレーザ）光で基板
面を走査してレーザアニールを行なう（図１の工程
（ｃ））。
【００３８】このレーザアニールによって、ｐ−Ｓｉ膜
２およびゲート絶縁膜３とｐ−Ｓｉ膜界面に注入された
水素イオンが活性化され、ｐ−Ｓｉ膜２およびゲート絶
縁膜３とｐ−Ｓｉ膜界面に存在する未結合手を有するＳ
ｉ原子と結合して結晶欠陥Ｄを修復する（図２の（ｂ）
参照）。
２およびゲート絶縁膜３とｐ−Ｓｉ膜界面に注入された
水素イオンが活性化され、ｐ−Ｓｉ膜２およびゲート絶
縁膜３とｐ−Ｓｉ膜界面に存在する未結合手を有するＳ
ｉ原子と結合して結晶欠陥Ｄを修復する（図２の（ｂ）
参照）。
【００３９】この際に、ゲート絶縁膜３の全面が金属薄
膜４で覆われているので、ｐ−Ｓｉ膜２およびゲート絶
縁膜３中に注入された水素イオンが蒸散して抜けること
が確実に防止され、活性化した水素イオンと未結合手を
有するＳｉ原子との結合を効果的に行なわせることがで
きる。
膜４で覆われているので、ｐ−Ｓｉ膜２およびゲート絶
縁膜３中に注入された水素イオンが蒸散して抜けること
が確実に防止され、活性化した水素イオンと未結合手を
有するＳｉ原子との結合を効果的に行なわせることがで
きる。
【００４０】また、工程（ｃ）で赤外線レーザ照射によ
るレーザアニールを行なうことにより、局所的に高い密
度のエネルギーを短時間で投入することができるため、
結晶欠陥Ｄの修復を短時間で効率よく行なうことがで
き、低温ｐ−ＳｉＴＦＴの製造効率を向上させることが
できる。
るレーザアニールを行なうことにより、局所的に高い密
度のエネルギーを短時間で投入することができるため、
結晶欠陥Ｄの修復を短時間で効率よく行なうことがで
き、低温ｐ−ＳｉＴＦＴの製造効率を向上させることが
できる。
【００４１】なお、本実施形態では、上述のように工程
（ｂ）で、水素イオンをイオン注入する場合について説
明したが、これに限られるものではなく、塩素イオンや
フッ素イオンを注入してもよく、その場合には工程
（ｃ）のレーザアニールにより、未結合手を有するＳｉ
原子と塩素イオンやフッ素イオンが結合して結晶欠陥Ｄ
が修復される。
（ｂ）で、水素イオンをイオン注入する場合について説
明したが、これに限られるものではなく、塩素イオンや
フッ素イオンを注入してもよく、その場合には工程
（ｃ）のレーザアニールにより、未結合手を有するＳｉ
原子と塩素イオンやフッ素イオンが結合して結晶欠陥Ｄ
が修復される。
【００４２】また、本実施形態では、工程（ｃ）におい
て赤外線レーザによるレーザアニールを行なう場合につ
いて説明したが、これに限られるものではなく、赤外線
ランプを用いて６００°Ｃ，1分あるいは４００°Ｃ，5
分の条件でランプアニールを行なってもよいし、また、
３５０℃，３時間の条件でＮ2アニールを行なうように
しても、同様に結晶欠陥Ｄを修復することができる。
て赤外線レーザによるレーザアニールを行なう場合につ
いて説明したが、これに限られるものではなく、赤外線
ランプを用いて６００°Ｃ，1分あるいは４００°Ｃ，5
分の条件でランプアニールを行なってもよいし、また、
３５０℃，３時間の条件でＮ2アニールを行なうように
しても、同様に結晶欠陥Ｄを修復することができる。
【００４３】そして、工程（ｃ）のレーザアニール終了
後に、金属薄膜４をエッチングしてゲート電極Ｇを形成
する（図１の工程（ｄ））。このように、金属薄膜４
は、ゲート電極を形成するのに利用できるのでＴＦＴの
製造工程数を増やすこと回避できる。
後に、金属薄膜４をエッチングしてゲート電極Ｇを形成
する（図１の工程（ｄ））。このように、金属薄膜４
は、ゲート電極を形成するのに利用できるのでＴＦＴの
製造工程数を増やすこと回避できる。
【００４４】次いで、ゲート電極Ｇをマスクとして、イ
オンドーピング法により不純物を注入してソース・ドレ
イン領域２ａ，２ｂを自己整合的に形成する（図１の工
程（ｄ））。
オンドーピング法により不純物を注入してソース・ドレ
イン領域２ａ，２ｂを自己整合的に形成する（図１の工
程（ｄ））。
【００４５】その後、ＣＶＤ法によりＳｉＯ2等を堆積
させて層間絶縁膜５を形成し、コンタクトホール６を開
口した後、画素電極のＩＴＯ膜７とデータ線となるＡｌ
配線層８を形成する（図１の工程（ｅ））。
させて層間絶縁膜５を形成し、コンタクトホール６を開
口した後、画素電極のＩＴＯ膜７とデータ線となるＡｌ
配線層８を形成する（図１の工程（ｅ））。
【００４６】次いで、ＳｉＯ2等からなるパッシベーシ
ョン膜９を設け、必要部分を開口して（図１の工程
（ｆ））、低温ｐ−ＳｉＴＦＴ素子基板の製造工程を終
了する。
ョン膜９を設け、必要部分を開口して（図１の工程
（ｆ））、低温ｐ−ＳｉＴＦＴ素子基板の製造工程を終
了する。
【００４７】このようにして作製されたＴＦＴ素子につ
いてＩｄｓ−Ｖｇｓ（ドレイン・ソース電流−ゲート・
ソース電圧）特性を測定したところ、ｎチャネル型（例
えば、不純物としてＰを３×１０15／ｃｍ2注入した場
合）については図３のグラフに示すように、水素を添加
しなかった場合（Ａ）に比べ水素を添加した場合（Ｂ）
のＩｄｓ−Ｖｇｓ特性が向上していることが分かる。
いてＩｄｓ−Ｖｇｓ（ドレイン・ソース電流−ゲート・
ソース電圧）特性を測定したところ、ｎチャネル型（例
えば、不純物としてＰを３×１０15／ｃｍ2注入した場
合）については図３のグラフに示すように、水素を添加
しなかった場合（Ａ）に比べ水素を添加した場合（Ｂ）
のＩｄｓ−Ｖｇｓ特性が向上していることが分かる。
【００４８】また、ｐチャネル型（例えば、不純物とし
てＢを１×１０15／ｃｍ2注入した場合）については図
４のグラフに示すように、水素を添加しなかった場合
（Ａ）に比べ水素を添加した場合（Ｂ）のＩｄｓ−Ｖｇ
ｓ特性が向上していることが分かる。
てＢを１×１０15／ｃｍ2注入した場合）については図
４のグラフに示すように、水素を添加しなかった場合
（Ａ）に比べ水素を添加した場合（Ｂ）のＩｄｓ−Ｖｇ
ｓ特性が向上していることが分かる。
【００４９】したがって、本発明に係る薄膜半導体装置
の製造方法が、低温ｐ−ＳｉＴＦＴ素子の特性向上に有
効であることが確認できた。
の製造方法が、低温ｐ−ＳｉＴＦＴ素子の特性向上に有
効であることが確認できた。
【００５０】ここで、図５には上記のようにして製造し
た低温ｐ−ＳｉＴＦＴを備えるアクティブマトリックス
基板ＡＭを適用した液晶パネルＰの構成例を示す。同図
に示すように、前記アクティブマトリックス基板（ＴＦ
Ｔアレイ基板）ＡＭの上には、複数の画素電極５２によ
り規制される画素領域（実際に液晶層５２の配向状態変
化により画像が表示される液晶パネルの領域）の周囲に
おいて両基板を張り合わせて液晶層５３を包囲するシー
ル部材の一例として光硬化性樹脂からなるシール材５４
が画素領域に沿って設けられている。そしてカラーフィ
ルタ層５５を有する入射側の対向基板５６の上記画素領
域外側シール材５４内側領域に対応する部位に、遮光性
の周辺見切り層５７が設けられている。
た低温ｐ−ＳｉＴＦＴを備えるアクティブマトリックス
基板ＡＭを適用した液晶パネルＰの構成例を示す。同図
に示すように、前記アクティブマトリックス基板（ＴＦ
Ｔアレイ基板）ＡＭの上には、複数の画素電極５２によ
り規制される画素領域（実際に液晶層５２の配向状態変
化により画像が表示される液晶パネルの領域）の周囲に
おいて両基板を張り合わせて液晶層５３を包囲するシー
ル部材の一例として光硬化性樹脂からなるシール材５４
が画素領域に沿って設けられている。そしてカラーフィ
ルタ層５５を有する入射側の対向基板５６の上記画素領
域外側シール材５４内側領域に対応する部位に、遮光性
の周辺見切り層５７が設けられている。
【００５１】上記周辺見切り層５７は、後に画素領域に
対応して開口が開けられた遮光性のケースにアクティブ
マトリックス基板ＡＭがセットされた場合に当該画素領
域が製造誤差等により当該ケースの開口の縁に隠れてし
まわないように、即ち例えば液晶パネル用基板５０のケ
ースに対するずれとして数１００μｍ程度を許容するよ
うに、画素領域の周囲に５００μｍ〜１ｍｍ程度の幅を
持つ帯状の遮光性材料により形成される。このような遮
光性の周辺見切り層５７は、例えばＣｒ（クロム）やＮ
ｉ（ニッケル），Ａｌ（アルミニウム）などの金属材料
を用いたスパッタリング、フォトリソグラフィおよびエ
ッチングによって対向基板３１に形成される。上記金属
材料の代わりに、カーボンやＴｉ（チタン）をフォトレ
ジストに分散した樹脂ブラックなどの材料により周辺見
切り層５７を形成してもよい。
対応して開口が開けられた遮光性のケースにアクティブ
マトリックス基板ＡＭがセットされた場合に当該画素領
域が製造誤差等により当該ケースの開口の縁に隠れてし
まわないように、即ち例えば液晶パネル用基板５０のケ
ースに対するずれとして数１００μｍ程度を許容するよ
うに、画素領域の周囲に５００μｍ〜１ｍｍ程度の幅を
持つ帯状の遮光性材料により形成される。このような遮
光性の周辺見切り層５７は、例えばＣｒ（クロム）やＮ
ｉ（ニッケル），Ａｌ（アルミニウム）などの金属材料
を用いたスパッタリング、フォトリソグラフィおよびエ
ッチングによって対向基板３１に形成される。上記金属
材料の代わりに、カーボンやＴｉ（チタン）をフォトレ
ジストに分散した樹脂ブラックなどの材料により周辺見
切り層５７を形成してもよい。
【００５２】上記シール材５４の外側の領域には、画素
領域の下辺に沿って周辺回路（走査線駆動回路）５８お
よび外部端子としてのパッド５９が設けられ、画素領域
の両側（図の左右２辺）に沿って周辺回路（信号線駆動
回路）６０が設けられている。さらに、画素領域の上辺
には、画素領域の両側に設けられた上記周辺回路６０間
を電気的に接続するための配線６１が設けられている。
また、シール材５４の四隅には、アクティブマトリック
ス基板５１と対向基板５６との間で電気的導通をとるた
めの導電源電圧材からなるコラム６２が設けられてい
る。そして、シール材５４とほぼ同じ輪郭を持つ対向基
板５６が当該シール材５４によりアクティブマトリック
ス基板ＡＭに固着されて、液晶パネルＰが構成される。
領域の下辺に沿って周辺回路（走査線駆動回路）５８お
よび外部端子としてのパッド５９が設けられ、画素領域
の両側（図の左右２辺）に沿って周辺回路（信号線駆動
回路）６０が設けられている。さらに、画素領域の上辺
には、画素領域の両側に設けられた上記周辺回路６０間
を電気的に接続するための配線６１が設けられている。
また、シール材５４の四隅には、アクティブマトリック
ス基板５１と対向基板５６との間で電気的導通をとるた
めの導電源電圧材からなるコラム６２が設けられてい
る。そして、シール材５４とほぼ同じ輪郭を持つ対向基
板５６が当該シール材５４によりアクティブマトリック
ス基板ＡＭに固着されて、液晶パネルＰが構成される。
【００５３】そして、本実施形態における低温ｐ−Ｓｉ
ＴＦＴの形成プロセスは、上記アクティブマトリックス
基板ＡＭにおける画素電極５２をオン・オフ制御するト
ランジスタ、走査線駆動回路５８を構成するトランジス
タ、周辺回路（信号線駆動回路）６０を構成するトラン
ジスタ等の何れを形成する場合にも適用することができ
る（図６参照）。
ＴＦＴの形成プロセスは、上記アクティブマトリックス
基板ＡＭにおける画素電極５２をオン・オフ制御するト
ランジスタ、走査線駆動回路５８を構成するトランジス
タ、周辺回路（信号線駆動回路）６０を構成するトラン
ジスタ等の何れを形成する場合にも適用することができ
る（図６参照）。
【００５４】次に、図７から図９を参照して本発明の第
２の実施形態を説明する。
２の実施形態を説明する。
【００５５】ここに、図７は本実施形態に係る薄膜半導
体装置の製造方法によって、ＴＦＴの一種である低温ｐ
−ＳｉＴＦＴを製造する場合の製造プロセスの他の例を
示す工程図であり、図８は本実施形態に係る製造方法に
おいて水蒸気アニールを行なった場合のＩｄｓ−Ｖｇｓ
特性を示すグラフ、図９は水蒸気アニールを行なわなか
った場合のＩｄｓ−Ｖｇｓ特性を示すグラフである。
体装置の製造方法によって、ＴＦＴの一種である低温ｐ
−ＳｉＴＦＴを製造する場合の製造プロセスの他の例を
示す工程図であり、図８は本実施形態に係る製造方法に
おいて水蒸気アニールを行なった場合のＩｄｓ−Ｖｇｓ
特性を示すグラフ、図９は水蒸気アニールを行なわなか
った場合のＩｄｓ−Ｖｇｓ特性を示すグラフである。
【００５６】図７の工程（ａ）において、ガラス基板１
上に、熱酸化法やＣＶＤ法により下地ＳｉＯ2膜１０を
形成した後に、ジシランガスを用いたＬＰＣＶＤ（減圧
ＣＶＤ）法やモノシランガスを用いたＰＥＣＶＤ（プラ
ズマＣＶＤ）法でａ−Ｓｉ（アモルファスシリコン）膜
を堆積し、そのａ−Ｓｉ膜の全面にエキシマレーザを照
射することによりレーザアニールを行い、ａ−Ｓｉ膜を
結晶化してｐ−Ｓｉ（ポリシリコン）膜２を形成する。
上に、熱酸化法やＣＶＤ法により下地ＳｉＯ2膜１０を
形成した後に、ジシランガスを用いたＬＰＣＶＤ（減圧
ＣＶＤ）法やモノシランガスを用いたＰＥＣＶＤ（プラ
ズマＣＶＤ）法でａ−Ｓｉ（アモルファスシリコン）膜
を堆積し、そのａ−Ｓｉ膜の全面にエキシマレーザを照
射することによりレーザアニールを行い、ａ−Ｓｉ膜を
結晶化してｐ−Ｓｉ（ポリシリコン）膜２を形成する。
【００５７】なお、この際にｐ−Ｓｉ膜２中には、未結
合手（ダングリングボンド）を有するＳｉ原子の存在に
基づく結晶欠陥Ｄが多数発生している（図２の（ａ）参
照）。
合手（ダングリングボンド）を有するＳｉ原子の存在に
基づく結晶欠陥Ｄが多数発生している（図２の（ａ）参
照）。
【００５８】次に、ｐ−Ｓｉ膜２に対してエッチングに
よるパターニングを行なった後、ＴＥＯＳ（Tetra Ethy
l OrthoSilicate）の熱分解法により生成されるＳｉＯ2
からなるゲート絶縁膜３を形成する（図７の工程
（ｂ））。
よるパターニングを行なった後、ＴＥＯＳ（Tetra Ethy
l OrthoSilicate）の熱分解法により生成されるＳｉＯ2
からなるゲート絶縁膜３を形成する（図７の工程
（ｂ））。
【００５９】そして、このゲート絶縁膜３を形成した基
板に対して、３５０℃，３時間の条件で水蒸気アニール
（ウェットアニール）を行なう。この際に、水蒸気中の
水分（Ｈ2Ｏ），水素（Ｈ）および水酸基（ＯＨ）は、
ゲート絶縁膜３およびｐ−Ｓｉ膜２中に導入されて拡散
する。特に、ＴＥＯＳの熱分解法によって生成されたＳ
ｉＯ2からなるゲート絶縁膜３は吸湿し易いという特性
を有することから水分等が容易に導入，拡散される。
板に対して、３５０℃，３時間の条件で水蒸気アニール
（ウェットアニール）を行なう。この際に、水蒸気中の
水分（Ｈ2Ｏ），水素（Ｈ）および水酸基（ＯＨ）は、
ゲート絶縁膜３およびｐ−Ｓｉ膜２中に導入されて拡散
する。特に、ＴＥＯＳの熱分解法によって生成されたＳ
ｉＯ2からなるゲート絶縁膜３は吸湿し易いという特性
を有することから水分等が容易に導入，拡散される。
【００６０】続いて、ゲート絶縁膜３の全面にＴａ，Ａ
ｌ等をスパッタ法によって例えば５０００Åの厚さで堆
積させて金属薄膜４を形成する（図７の工程（ｃ））。
ｌ等をスパッタ法によって例えば５０００Åの厚さで堆
積させて金属薄膜４を形成する（図７の工程（ｃ））。
【００６１】そして、この金属薄膜４に対して、赤外線
ランプから赤外線を照射して、６００℃，１分あるいは
４００℃，５分の条件でランプアニールを行なう（図７
の工程（ｃ））。
ランプから赤外線を照射して、６００℃，１分あるいは
４００℃，５分の条件でランプアニールを行なう（図７
の工程（ｃ））。
【００６２】このランプアニールによって、ｐ−Ｓｉ膜
２およびゲート絶縁膜３中に導入，拡散された水分（Ｈ
2Ｏ）が水素（Ｈ）と酸素（Ｏ2）に分解され、また、水
素（Ｈ）および水酸基（ＯＨ）が活性化され、ｐ−Ｓｉ
膜２およびゲート絶縁膜３中に存在する未結合手を有す
るＳｉ原子と結合して結晶欠陥Ｄを修復し（図２の
（ｂ）参照）、また、ゲート絶縁膜３のＳｉＯ2の結合
をより強固にすることができる。
２およびゲート絶縁膜３中に導入，拡散された水分（Ｈ
2Ｏ）が水素（Ｈ）と酸素（Ｏ2）に分解され、また、水
素（Ｈ）および水酸基（ＯＨ）が活性化され、ｐ−Ｓｉ
膜２およびゲート絶縁膜３中に存在する未結合手を有す
るＳｉ原子と結合して結晶欠陥Ｄを修復し（図２の
（ｂ）参照）、また、ゲート絶縁膜３のＳｉＯ2の結合
をより強固にすることができる。
【００６３】結晶欠陥Ｄの修復の程度について、本発明
者がｐ−Ｓｉ膜２およびゲート絶縁膜３についてＥＳＲ
（電子スピン共鳴法）測定を行なったところ、Ｅ’セン
ターにおけるスピン密度は１Ｅ18から１Ｅ16へと二桁減
少し、Ｐｂセンターにおけるスピン密度は１Ｅ13から１
Ｅ12へと一桁減少していることが分かり、本発明に係る
製造方法が結晶欠陥Ｄの修復に極めて有効であることが
確認された。
者がｐ−Ｓｉ膜２およびゲート絶縁膜３についてＥＳＲ
（電子スピン共鳴法）測定を行なったところ、Ｅ’セン
ターにおけるスピン密度は１Ｅ18から１Ｅ16へと二桁減
少し、Ｐｂセンターにおけるスピン密度は１Ｅ13から１
Ｅ12へと一桁減少していることが分かり、本発明に係る
製造方法が結晶欠陥Ｄの修復に極めて有効であることが
確認された。
【００６４】そして、この結晶欠陥Ｄの修復により、ｐ
−Ｓｉ膜２とゲート絶縁膜３の界面状態を改善すること
ができ、電気的特性を向上させることができる。
−Ｓｉ膜２とゲート絶縁膜３の界面状態を改善すること
ができ、電気的特性を向上させることができる。
【００６５】なお、本実施形態では、工程（ｃ）におい
て赤外線ランプによるランプアニールを行なう場合につ
いて説明したが、これに限られるものではなく、上記第
１の実施形態と同様にレーザアニールを行なってもよい
し、また、４００℃，３時間の条件でＮ2アニールを行
なうようにしても、同様にして結晶欠陥Ｄを修復するこ
とができる。
て赤外線ランプによるランプアニールを行なう場合につ
いて説明したが、これに限られるものではなく、上記第
１の実施形態と同様にレーザアニールを行なってもよい
し、また、４００℃，３時間の条件でＮ2アニールを行
なうようにしても、同様にして結晶欠陥Ｄを修復するこ
とができる。
【００６６】そして、工程（ｃ）のランプアニール終了
後に、金属薄膜４をエッチングしてゲート電極Ｇを形成
する（図７の工程（ｄ））。このように、金属薄膜４
は、ゲート電極を形成するのに利用できるのでＴＦＴの
製造工程数を徒に増やすこと回避できる。
後に、金属薄膜４をエッチングしてゲート電極Ｇを形成
する（図７の工程（ｄ））。このように、金属薄膜４
は、ゲート電極を形成するのに利用できるのでＴＦＴの
製造工程数を徒に増やすこと回避できる。
【００６７】次いで、ゲート電極Ｇをマスクとして、イ
オンドーピング法により不純物を注入してソース・ドレ
イン領域２ａ，２ｂを自己整合的に形成する（図７の工
程（ｄ））。その後、ＣＶＤ法によりＳｉＯ2等を堆積
させて層間絶縁膜５を形成し、コンタクトホール６を開
口した後、画素電極のＩＴＯ膜７とデータ線となるＡｌ
配線層８を形成する（図７の工程（ｅ））。
オンドーピング法により不純物を注入してソース・ドレ
イン領域２ａ，２ｂを自己整合的に形成する（図７の工
程（ｄ））。その後、ＣＶＤ法によりＳｉＯ2等を堆積
させて層間絶縁膜５を形成し、コンタクトホール６を開
口した後、画素電極のＩＴＯ膜７とデータ線となるＡｌ
配線層８を形成する（図７の工程（ｅ））。
【００６８】次いで、ＳｉＯ2等からなるパッシベーシ
ョン膜９を設け、必要部分を開口して（図７の工程
（ｆ））、低温ｐ−ＳｉＴＦＴ素子基板の製造工程を終
了する。
ョン膜９を設け、必要部分を開口して（図７の工程
（ｆ））、低温ｐ−ＳｉＴＦＴ素子基板の製造工程を終
了する。
【００６９】上述のように水蒸気アニールを行なって作
製されたＴＦＴ素子について図８のグラフのようにＩｄ
ｓ−Ｖｇｓ特性について測定した。
製されたＴＦＴ素子について図８のグラフのようにＩｄ
ｓ−Ｖｇｓ特性について測定した。
【００７０】図８において、測定曲線Ａは、通常状態
（電圧ストレスを加えない状態）でト゛レイン・ソース電圧（Ｖ
ｄｓ）を４ＶとしたときのＩｄｓ−Ｖｇｓ特性を、測定
曲線Ｂは、同状態でＶｄｓを８ＶとしたときのＩｄｓ−
Ｖｇｓ特性を、測定曲線Ｃは、電圧ストレスを加えた状
態でＶｄｓを４ＶとしたときのＩｄｓ−Ｖｇｓ特性を、
測定曲線Ｄは、同状態でＶｄｓを８ＶとしたときのＩｄ
ｓ−Ｖｇｓ特性をそれぞれ示している。
（電圧ストレスを加えない状態）でト゛レイン・ソース電圧（Ｖ
ｄｓ）を４ＶとしたときのＩｄｓ−Ｖｇｓ特性を、測定
曲線Ｂは、同状態でＶｄｓを８ＶとしたときのＩｄｓ−
Ｖｇｓ特性を、測定曲線Ｃは、電圧ストレスを加えた状
態でＶｄｓを４ＶとしたときのＩｄｓ−Ｖｇｓ特性を、
測定曲線Ｄは、同状態でＶｄｓを８ＶとしたときのＩｄ
ｓ−Ｖｇｓ特性をそれぞれ示している。
【００７１】この図８のグラフから、測定曲線Ａ，Ｂ，
ＣおよびＤのカーブは略一致することが分かり、特性の
変化が極めて小さく、ＴＦＴ素子の特性が安定している
ことが確認できる。
ＣおよびＤのカーブは略一致することが分かり、特性の
変化が極めて小さく、ＴＦＴ素子の特性が安定している
ことが確認できる。
【００７２】一方、図９は水蒸気アニールを行なわずに
作製されたＴＦＴ素子について同様にしてＩｄｓ−Ｖｇ
ｓ特性を測定した結果を示すグラフであるが、測定曲線
Ａ’，Ｂ’，Ｃ’およびＤ’のカーブは一致せずＴＦＴ
素子の特性にばらつきがあることが判る。
作製されたＴＦＴ素子について同様にしてＩｄｓ−Ｖｇ
ｓ特性を測定した結果を示すグラフであるが、測定曲線
Ａ’，Ｂ’，Ｃ’およびＤ’のカーブは一致せずＴＦＴ
素子の特性にばらつきがあることが判る。
【００７３】このＴＦＴ素子の特性の比較から、本実施
形態における水蒸気アニールが結晶欠陥Ｄの修復に有効
であることを確認することができる。
形態における水蒸気アニールが結晶欠陥Ｄの修復に有効
であることを確認することができる。
【００７４】なお、上記第１の実施形態および第２の実
施形態では、金属薄膜４をエッチングしてゲート電極Ｇ
を形成する場合について説明したが、これに限らず、金
属薄膜４を一旦全部除去し、他の材料（例えばｐ−Ｓ
ｉ）によってゲート電極を形成するようにしてもよい。
施形態では、金属薄膜４をエッチングしてゲート電極Ｇ
を形成する場合について説明したが、これに限らず、金
属薄膜４を一旦全部除去し、他の材料（例えばｐ−Ｓ
ｉ）によってゲート電極を形成するようにしてもよい。
【００７５】
【発明の効果】以上説明したように、本発明に係る薄膜
半導体装置の製造方法は、前記半導体薄膜および前記ゲ
ート絶縁膜と半導体薄膜との界面における未結合手の原
子の存在に基づく結晶欠陥を、前記イオン注入工程で、
水素イオン，塩素イオンあるいはフッ素イオンが前記半
導体薄膜および前記ゲート絶縁膜に注入され、前記アニ
ール工程における熱処理で活性化されて水素添加，塩素
添加あるいはフッ素添加されることにより修復すること
ができるという効果がある。
半導体装置の製造方法は、前記半導体薄膜および前記ゲ
ート絶縁膜と半導体薄膜との界面における未結合手の原
子の存在に基づく結晶欠陥を、前記イオン注入工程で、
水素イオン，塩素イオンあるいはフッ素イオンが前記半
導体薄膜および前記ゲート絶縁膜に注入され、前記アニ
ール工程における熱処理で活性化されて水素添加，塩素
添加あるいはフッ素添加されることにより修復すること
ができるという効果がある。
【図１】本発明に係る薄膜半導体装置の製造方法を適用
して低温ｐ−ＳｉＴＦＴを製造する場合の製造プロセス
の一例を示す工程図である。
して低温ｐ−ＳｉＴＦＴを製造する場合の製造プロセス
の一例を示す工程図である。
【図２】本発明に係る薄膜半導体装置の製造方法によっ
て水素添加を行なう前と後の結晶欠陥の状態を示す説明
図である。
て水素添加を行なう前と後の結晶欠陥の状態を示す説明
図である。
【図３】第１の実施形態に係る製造方法において水素添
加を行なって作製したｎチャネルＴＦＴのＩｄｓ−Ｖｇ
ｓ特性を示すグラフである。
加を行なって作製したｎチャネルＴＦＴのＩｄｓ−Ｖｇ
ｓ特性を示すグラフである。
【図４】第１の実施形態に係る製造方法において水素添
加を行なって作製したｐチャネルＴＦＴのＩｄｓ−Ｖｇ
ｓ特性を示すグラフである。
加を行なって作製したｐチャネルＴＦＴのＩｄｓ−Ｖｇ
ｓ特性を示すグラフである。
【図５】本発明に係る薄膜半導体装置の製造方法を適用
して製造したＴＦＴを用いたアクティブマトリックス基
板を用いた液晶パネルの概略図である。
して製造したＴＦＴを用いたアクティブマトリックス基
板を用いた液晶パネルの概略図である。
【図６】本発明に係る薄膜半導体装置の製造方法を適用
して製造したＴＦＴを用いたアクティブマトリックス基
板の概略図である。
して製造したＴＦＴを用いたアクティブマトリックス基
板の概略図である。
【図７】本発明に係る薄膜半導体装置の製造方法を適用
して低温ｐ−ＳｉＴＦＴを製造する場合の製造プロセス
の他の例を示す工程図である。
して低温ｐ−ＳｉＴＦＴを製造する場合の製造プロセス
の他の例を示す工程図である。
【図８】第２の実施形態に係る製造方法において水蒸気
アニールを行なって作製したＴＦＴのＩｄｓ−Ｖｇｓ特
性を示すグラフである。
アニールを行なって作製したＴＦＴのＩｄｓ−Ｖｇｓ特
性を示すグラフである。
【図９】水蒸気アニールを行なわずに作製したＴＦＴの
Ｉｄｓ−Ｖｇｓ特性を示すグラフである。
Ｉｄｓ−Ｖｇｓ特性を示すグラフである。
【図１０】従来における低温ｐ−ＳｉＴＦＴを製造プロ
セスの一例を示す工程図である。
セスの一例を示す工程図である。
１ ガラス基板 ２ ｐ−Ｓｉ膜 ２ａ ソース領域 ２ｂ ドレイン領域 ３ ゲート絶縁膜 ４ 金属薄膜 ５ 層間絶縁膜 ６ コンタクトホール ７ ＩＴＯ膜 ８ Ａｌ配線層 ９ パッシベーション膜 １０ 下地ＳｉＯ2膜 Ｇ ゲート電極 Ｄ 結晶欠陥 ＡＭ アクティブマトリックス基板
Claims (6)
- 【請求項１】基板上に薄膜トランジスタが形成されてな
る薄膜半導体装置の製造方法であって、 基板上に半導体薄膜を形成する工程と、 該半導体薄膜上に上記薄膜トランジスタのゲート絶縁膜
を形成する工程と、 上記半導体薄膜および上記ゲート絶縁膜に対して水素，
塩素あるいはフッ素のイオンをイオン注入する工程と、 上記ゲート絶縁膜上に、前記イオンの抜けを防止する金
属薄膜を形成する工程と、 上記半導体薄膜および上記ゲート絶縁膜と前記半導体膜
との界面に注入された水素，塩素あるいはフッ素を活性
化させるための熱処理を施す工程と、 上記金属薄膜をエッチングしてゲート電極を形成する工
程と、 を少なくとも有することを特徴とする薄膜半導体装置の
製造方法。 - 【請求項２】基板上に薄膜トランジスタが形成されてな
る薄膜半導体装置の製造方法であって、 基板上に半導体薄膜を形成する工程と、 該半導体薄膜上に上記薄膜トランジスタのゲート絶縁膜
を形成する工程と、 上記半導体薄膜および上記ゲート絶縁膜に対して水蒸気
アニールを施す工程と、 上記ゲート絶縁膜上に前記水分，水素あるいは水酸基の
抜けを防止する金属薄膜を形成する工程と、 上記半導体薄膜および上記ゲート絶縁膜中に導入された
水分，水素あるいは水酸基を分解または活性化させるた
めの熱処理を施す工程と、 上記金属薄膜をエッチングしてゲート電極を形成する工
程と、 を少なくとも有することを特徴とする薄膜半導体装置の
製造方法。 - 【請求項３】前記の金属薄膜は、Ｔａ，Ａｌ、Ａｌの合
金もしくはＣｒからなり、スパッタ法により形成されて
なることを特徴とする請求項１または請求項２に記載の
薄膜半導体装置の製造方法。 - 【請求項４】上記熱処理は、上記金属薄膜の上からレー
ザ光を照射することを特徴とする請求項１から請求項３
の何れかに記載の薄膜半導体装置の製造方法。 - 【請求項５】上記熱処理は、上記金属薄膜の上から赤外
線を３５０°Ｃ以上の加熱条件で照射することを特徴と
する請求項１から請求項４の何れかに記載の薄膜半導体
装置の製造方法。 - 【請求項６】上記熱処理は、Ｎ２ガス雰囲気中に３５０
°Ｃ以上の条件下で行うことを特徴とする請求項１から
請求項５の何れかに記載の薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08465898A JP3622492B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08465898A JP3622492B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11284193A true JPH11284193A (ja) | 1999-10-15 |
| JPH11284193A5 JPH11284193A5 (ja) | 2004-08-05 |
| JP3622492B2 JP3622492B2 (ja) | 2005-02-23 |
Family
ID=13836830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08465898A Expired - Fee Related JP3622492B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3622492B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196590A (ja) * | 2000-01-07 | 2001-07-19 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2001318622A (ja) * | 1999-12-27 | 2001-11-16 | Sanyo Electric Co Ltd | 表示装置およびその製造方法 |
| JP2002124678A (ja) * | 2000-10-13 | 2002-04-26 | Sony Corp | 薄膜トランジスタの製造方法 |
| JP2004134760A (ja) * | 2002-08-29 | 2004-04-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、並びに熱処理方法 |
| JP2006019609A (ja) * | 2004-07-05 | 2006-01-19 | Hitachi Displays Ltd | 画像表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3270408B1 (en) * | 2015-03-25 | 2021-01-06 | Toppan Printing Co., Ltd. | Thin film transistor, thin film transistor manufacturing method, and image display device using a thin film transistor |
-
1998
- 1998-03-30 JP JP08465898A patent/JP3622492B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2001318622A (ja) * | 1999-12-27 | 2001-11-16 | Sanyo Electric Co Ltd | 表示装置およびその製造方法 |
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| JP2006019609A (ja) * | 2004-07-05 | 2006-01-19 | Hitachi Displays Ltd | 画像表示装置 |
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| Publication number | Publication date |
|---|---|
| JP3622492B2 (ja) | 2005-02-23 |
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