JPH11284201A - 完全反転型 ｓｏｉ ｍｏｓｆｅｔ - Google Patents
完全反転型 ｓｏｉ ｍｏｓｆｅｔInfo
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- JPH11284201A JPH11284201A JP12158698A JP12158698A JPH11284201A JP H11284201 A JPH11284201 A JP H11284201A JP 12158698 A JP12158698 A JP 12158698A JP 12158698 A JP12158698 A JP 12158698A JP H11284201 A JPH11284201 A JP H11284201A
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Abstract
(57)【要約】 （修正有）
【課題】超密度高集積化、超低消費電力化が求められる
次世代半導体集積回路を構成する高性能トランジスター
を提供する。 【解決手段】トランジスターの動作時に於いてゲート下
のトップシリコン層が全領域にわたって空間電荷領域が
消滅した反転状態になるほど極めて薄いトップシリコン
層を有するＳＯＩ ＭＯＳＦＥＴから成る。 【効果】ＳＯＩ ＭＯＳＦＥＴにおいてトップシリコン
層を充分に薄くすることにより、トランジスターの動作
時に於いてゲート下のトップシリコン層を全領域にわた
って空間電荷領域が消滅した反転状態にし、ゲート電界
によるチャネル電荷の制御を効率良くし、その結果、短
チャネル効果の抑制など、トランジスターの特性向上が
期待出来る。
次世代半導体集積回路を構成する高性能トランジスター
を提供する。 【解決手段】トランジスターの動作時に於いてゲート下
のトップシリコン層が全領域にわたって空間電荷領域が
消滅した反転状態になるほど極めて薄いトップシリコン
層を有するＳＯＩ ＭＯＳＦＥＴから成る。 【効果】ＳＯＩ ＭＯＳＦＥＴにおいてトップシリコン
層を充分に薄くすることにより、トランジスターの動作
時に於いてゲート下のトップシリコン層を全領域にわた
って空間電荷領域が消滅した反転状態にし、ゲート電界
によるチャネル電荷の制御を効率良くし、その結果、短
チャネル効果の抑制など、トランジスターの特性向上が
期待出来る。
Description
【産業上の利用分野】本発明は、ＳＯＩ ＭＯＳＦＥＴ
においてトップシリコン層を充分に薄くすることによ
り、トランジスターの動作時に於いてゲート下のトップ
シリコン層を全領域にわたって空間電荷領域が消滅した
反転状態にし、ゲート電界によるチャネル電荷の制御を
効率良くするものであり、その結果、トランジスターの
特性の向上、特に、高ドーピングレベルにおける低閾値
電圧、低サブスレッショルド係数、高相互コンダンクタ
ンスが期待でき、超密度高集積化、超低消費電力化が求
められる次世代半導体集積回路の構成素子として有用で
ある。
においてトップシリコン層を充分に薄くすることによ
り、トランジスターの動作時に於いてゲート下のトップ
シリコン層を全領域にわたって空間電荷領域が消滅した
反転状態にし、ゲート電界によるチャネル電荷の制御を
効率良くするものであり、その結果、トランジスターの
特性の向上、特に、高ドーピングレベルにおける低閾値
電圧、低サブスレッショルド係数、高相互コンダンクタ
ンスが期待でき、超密度高集積化、超低消費電力化が求
められる次世代半導体集積回路の構成素子として有用で
ある。
【従来技術】従来のＭＯＳＦＥＴに関する技術は以下の
様なものである。 《閾値電圧》トランジスターの微細化に伴いスケーリン
グ則に従ってドーピングレベルは高くならざるを得ない
が、その結果閾値電圧も高くなってしまい、低消費電力
回路には不適当なトランジスターになってしまう。また
ゲート長のゆらぎに対する閾値電圧のゆらぎもゲート長
が短くなるに従って大きくなる狭義の「短チャネル効
果」が生じてしまう。 《サブスレッショルド係数および相互コンダンクタン
ス》トランジスター特性としては、低サブスレッショル
ド係数、高相互コンダンクタンスが望ましいが、一般に
はこの両者の特性はトレード・オフの関係にあり、一方
の特性が向上すれば他方の特性は劣化する傾向にある。
例えはソース、ドレインにショットキー障壁を用いたＭ
ＯＳＦＥＴはサブスレッショルド係数は低減できるが相
互コンダンクタンスは低下してしまう。またＳＯＩ Ｍ
ＯＳＦＥＴにおいてトップシリコン層をチャネル以外の
全領域が完全に空乏化した「完全空乏型ＳＯＩＭＯＳＦ
ＥＴ」では、サブスレッショルド係数は理論限界に近い
値にまで低減可能であるが、高い相互コンダンクタンス
は得られない。 《ゲートの構成》ゲート電界によるチャネル電荷の制御
を効率良くするために、ＸＭＯＳ，ＳＧＴ（Ｓｕｒｒｏ
ｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ），コ
ーンケープ型ＭＯＳＦＥＴ、ＤＥＬＴＡ（Ｆｕｌｌｙ
ＤｅｐｌｅｔｅｄＬｅａｎ ｃｈａｎｎｅｌ ＳＯＩ
ＭＯＳＦＥＴ）などさまざまなトランジスターが提案さ
れてきたがいずれも複雑な構造を有し、それに伴って作
成プロセスも高度なものが要求され、高集積化に適した
ものとは云い難い。 《基板ドーピングレベルの制御》ＭＯＳＦＥＴにおいて
は、ゲート直下の基板のドーピングレベルを深さ方向に
変化させることによってゲート長のゆらぎに対する閾値
電圧のゆらぎを低減することが行われている。
様なものである。 《閾値電圧》トランジスターの微細化に伴いスケーリン
グ則に従ってドーピングレベルは高くならざるを得ない
が、その結果閾値電圧も高くなってしまい、低消費電力
回路には不適当なトランジスターになってしまう。また
ゲート長のゆらぎに対する閾値電圧のゆらぎもゲート長
が短くなるに従って大きくなる狭義の「短チャネル効
果」が生じてしまう。 《サブスレッショルド係数および相互コンダンクタン
ス》トランジスター特性としては、低サブスレッショル
ド係数、高相互コンダンクタンスが望ましいが、一般に
はこの両者の特性はトレード・オフの関係にあり、一方
の特性が向上すれば他方の特性は劣化する傾向にある。
例えはソース、ドレインにショットキー障壁を用いたＭ
ＯＳＦＥＴはサブスレッショルド係数は低減できるが相
互コンダンクタンスは低下してしまう。またＳＯＩ Ｍ
ＯＳＦＥＴにおいてトップシリコン層をチャネル以外の
全領域が完全に空乏化した「完全空乏型ＳＯＩＭＯＳＦ
ＥＴ」では、サブスレッショルド係数は理論限界に近い
値にまで低減可能であるが、高い相互コンダンクタンス
は得られない。 《ゲートの構成》ゲート電界によるチャネル電荷の制御
を効率良くするために、ＸＭＯＳ，ＳＧＴ（Ｓｕｒｒｏ
ｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ），コ
ーンケープ型ＭＯＳＦＥＴ、ＤＥＬＴＡ（Ｆｕｌｌｙ
ＤｅｐｌｅｔｅｄＬｅａｎ ｃｈａｎｎｅｌ ＳＯＩ
ＭＯＳＦＥＴ）などさまざまなトランジスターが提案さ
れてきたがいずれも複雑な構造を有し、それに伴って作
成プロセスも高度なものが要求され、高集積化に適した
ものとは云い難い。 《基板ドーピングレベルの制御》ＭＯＳＦＥＴにおいて
は、ゲート直下の基板のドーピングレベルを深さ方向に
変化させることによってゲート長のゆらぎに対する閾値
電圧のゆらぎを低減することが行われている。
【発明が解決しようとする課題】本発明が解決しようと
する課題を纏めると以下の様になる。 （１）高ドーピングレベルの基板において低閾値電圧を
有するＭＯＳＦＥＴの実現方法。 （２）低サブスレッショルド係数且つ高相互コンダンク
タンスを有するＭＯＳＦＥＴの実現方法。 （３）簡単な構造、簡単なプロセスによる上記（１）及
び（２）の実現方法。
する課題を纏めると以下の様になる。 （１）高ドーピングレベルの基板において低閾値電圧を
有するＭＯＳＦＥＴの実現方法。 （２）低サブスレッショルド係数且つ高相互コンダンク
タンスを有するＭＯＳＦＥＴの実現方法。 （３）簡単な構造、簡単なプロセスによる上記（１）及
び（２）の実現方法。
【課題を解決するための手段】図１に本発明による完全
反転型（ＦＩ：Ｆｕｌｌｙ Ｉｎｖｅｒｔｅｄ）ＳＯＩ
ＭＯＳＦＥＴの概念図を示す。図中にゲートからの電
気力線を示してある。一般にゲートからの電気力線は
（ａ）チャネル電荷（ｂ）空間電荷層内イオン化不純物
（ｃ）基板電荷のいずれかに終端する。そもそもＭＯＳ
ＦＥＴはゲート電界によってチャネル電荷を制御するト
ランジスターであるから、ゲートからの電気力線が、
（ａ）チャネル電荷、だけに終端することが望ましい。
その為に、本発明による完全反転型（Ｆｕｌｌｙ Ｉｎ
ｖｅｒｔｅｄ）ＭＯＳＦＥＴでは、先ず、トップシリコ
ン層を充分に薄くし空間電荷層を消滅させてしまうこと
でゲートからの電気力線の（ｂ）空間電荷層内イオン化
不純物、への終端を無くし、更に、トップシリコン層、
基板間の絶縁膜を充分に厚くすることによりゲートから
の電気力線の（ｃ）基板電荷、への終端を抑制すること
を図る。その結果、高ドーピングレベルの基板において
低閾値電圧、低サブスレッショルド係数及び高相互コン
ダンクタンスが同時に得られることが期待できる。ＳＯ
Ｉ ＭＯＳＦＥＴが完全反転型として作用するための条
件について定量的に考察すると、空間電荷層が完全に消
滅する為のトップシリコン層の条件は、図３に示すよう
に、ゲート直下のトップシリコン層において、全トップ
シリコン層が空間電荷層になっているとする仮定のもと
で、その空間電荷層内イオン化不純物（図３中、式（３
−１））よりゲートからの電気力線（図３中、式（３−
２））が上回ることである。ここで式中Ｖはトップシリ
コン層に架かる電圧である。その両者が釣り合う条件で
のトップシリコン層厚ｔＳｉを、ＳＯＩ ＭＯＳＦＥＴ
の完全反転型動作をする為の条件の簡便な指標として、
完全反転臨界膜厚ｔｃ ＦＩ（ＦＩＣＴ：Ｆｕｌｌｙ Ｉ
ｎｖｅｒｔｅｄ ＣｒｉｔｉｃａｌＴｈｉｃｋｎｅｓ
ｓ）と名付ける。完全反転臨界膜厚ｔｃ ＦＩは図３中、
式（３−３）の様に得られる。すなわち、第一近似とし
ては、トップシリコン層厚ｔＳｉが完全反転臨界膜厚ｔ
ｃ ＦＩより薄くなる時に、ＳＯＩ ＭＯＳＦＥＴが完全
反転型として作用すると云える。図２に完全反転型ＳＯ
Ｉ ＭＯＳＦＥＴの具体的な構造を示す。ソース、ドレ
イン、ゲートいずれの構造も極めて単純なものであり、
通常のＭＯＳＦＥＴの基本的なプロセスで充分作成可能
なものである。
反転型（ＦＩ：Ｆｕｌｌｙ Ｉｎｖｅｒｔｅｄ）ＳＯＩ
ＭＯＳＦＥＴの概念図を示す。図中にゲートからの電
気力線を示してある。一般にゲートからの電気力線は
（ａ）チャネル電荷（ｂ）空間電荷層内イオン化不純物
（ｃ）基板電荷のいずれかに終端する。そもそもＭＯＳ
ＦＥＴはゲート電界によってチャネル電荷を制御するト
ランジスターであるから、ゲートからの電気力線が、
（ａ）チャネル電荷、だけに終端することが望ましい。
その為に、本発明による完全反転型（Ｆｕｌｌｙ Ｉｎ
ｖｅｒｔｅｄ）ＭＯＳＦＥＴでは、先ず、トップシリコ
ン層を充分に薄くし空間電荷層を消滅させてしまうこと
でゲートからの電気力線の（ｂ）空間電荷層内イオン化
不純物、への終端を無くし、更に、トップシリコン層、
基板間の絶縁膜を充分に厚くすることによりゲートから
の電気力線の（ｃ）基板電荷、への終端を抑制すること
を図る。その結果、高ドーピングレベルの基板において
低閾値電圧、低サブスレッショルド係数及び高相互コン
ダンクタンスが同時に得られることが期待できる。ＳＯ
Ｉ ＭＯＳＦＥＴが完全反転型として作用するための条
件について定量的に考察すると、空間電荷層が完全に消
滅する為のトップシリコン層の条件は、図３に示すよう
に、ゲート直下のトップシリコン層において、全トップ
シリコン層が空間電荷層になっているとする仮定のもと
で、その空間電荷層内イオン化不純物（図３中、式（３
−１））よりゲートからの電気力線（図３中、式（３−
２））が上回ることである。ここで式中Ｖはトップシリ
コン層に架かる電圧である。その両者が釣り合う条件で
のトップシリコン層厚ｔＳｉを、ＳＯＩ ＭＯＳＦＥＴ
の完全反転型動作をする為の条件の簡便な指標として、
完全反転臨界膜厚ｔｃ ＦＩ（ＦＩＣＴ：Ｆｕｌｌｙ Ｉ
ｎｖｅｒｔｅｄ ＣｒｉｔｉｃａｌＴｈｉｃｋｎｅｓ
ｓ）と名付ける。完全反転臨界膜厚ｔｃ ＦＩは図３中、
式（３−３）の様に得られる。すなわち、第一近似とし
ては、トップシリコン層厚ｔＳｉが完全反転臨界膜厚ｔ
ｃ ＦＩより薄くなる時に、ＳＯＩ ＭＯＳＦＥＴが完全
反転型として作用すると云える。図２に完全反転型ＳＯ
Ｉ ＭＯＳＦＥＴの具体的な構造を示す。ソース、ドレ
イン、ゲートいずれの構造も極めて単純なものであり、
通常のＭＯＳＦＥＴの基本的なプロセスで充分作成可能
なものである。
【実施例】図２に示した完全反転型ＳＯＩ ＭＯＳＦＥ
Ｔについて３次元デバイスシミュレーター「ＣＡＤＤＥ
ＴＨ」を用いて２次元デバイスシミュレーションを行う
ことにより得られた特性を以下に示す。シミュレーショ
ンにおいて仮定したパラメターは図２中に示した通りで
ある。すなわち、トップシリコン層と基板のドーピング
濃度は共通で、Ｐ型１０１７（ｃｍ−３）及び１０１８
（Ｃｍ−３）に設定し、トップシリコン層、基板間の絶
縁膜は充分に厚い１００００（Å）に固定し、その上で
トップシリコン層及びゲート長を変化させ、主に閾値電
圧、サブスレッショルド係数及び相互コンダンクタンス
の挙動について調べた。先ず、トップシリコン層に架か
る電圧Ｖを簡単の為１［Ｖ］に仮定し、アクセプタード
ーピング濃度ＮＡが１０１８（ｃｍ−３）、１０
１７（ｃｍ−３）の場合のＳＯＩ ＭＯＳＦＥＴにおけ
る完全反転臨界膜厚ｔＣ ＦＩを求めたものを図３中に示
す。図４及び図５にＳＯＩ ＭＯＳＦＥＴにおける閾値
電圧Ｖｔｈのゲート長ＬＧ依存性を示す。アクセプター
ドーピング濃度ＮＡが１０１８（ｃｍ−３）、１０１７
（ｃｍ−３）いずれの場合も、トップシリコン層厚ｔ
Ｓｉが薄くなるにつれて閾値電圧は低下し、また短チャ
ネル領域におけるゲート長のゆらぎに対する閾値電圧の
ゆらぎも抑制されることがわかる。これらの効果はアク
セプタードーピング濃度ＮＡが１０１８（ｃｍ−３）の
時の方が著しくみられ、特にトップシリコン層厚ｔＳｉ
が完全反転臨界膜厚ｔｃ ＦＩより薄くなる、すなわちＳ
ＯＩ ＭＯＳＦＥＴが完全反転型になる時に著しくみら
れる。図６及び図７にＳＯＩ ＭＯＳＦＥＴにおける閾
値電圧Ｖｔｈのトップシリコン膜厚ｔＳｉ依存性を示
す。トップシリコン層厚ｔＳｉが完全反転臨界膜厚ｔｃ
ＦＩより薄くなる、すなわちＳＯＩ ＭＯＳＦＥＴが完
全反転型になる時に閾値電圧Ｖｔｈのトップシリコン膜
厚ｔＳｉ依存性が非常に増大することがわかる。これ
は、トップシリコン膜厚ｔＳｉを正確に制御できさえす
れば、トップシリコン膜厚ｔＳｉによって閾値電圧Ｖ
ｔｈの制御が可能となり、トランジスター設計の自由度
が大幅に増大することを意味する。図８に異なったゲー
ト酸化膜厚ｔＢＯＸを有するＳＯＩ ＭＯＳＦＥＴにお
ける相互コンダクタンスｇｍのゲート長ＬＧ依存性を示
す。ゲート酸化膜厚ｔＦＯＸが薄いほど高い相互コンダ
クタンスｇｍが得られるが、ゲート酸化膜のトンネル電
流の影響を排除する為に以下の計算ではｔＦＯＸをやや
厚めの７０（Å）に固定して行う。図９及び図１０にＳ
ＯＩ ＭＯＳＦＥＴにおける相互コンダクタンスｇｍの
トップシリコン膜厚ｔＳｉ依存性を示す。アクセプター
ドーピング濃度ＮＡが１０１８（ｃｍ−３）、１０１７
（ｃｍ−３）いずれの場合も、トップシリコン層厚ｔ
Ｓｉが薄くなるにつれて相互コンダクタンスｇｍは増大
するが、この傾向は、特にトップシリコン層厚ｔＳｉが
完全反転臨界膜厚ｔｃ ＦＩより薄くなる、すなわちＳＯ
Ｉ ＭＯＳＦＥＴが完全反転型になる時に著しくみられ
る。図１１及び図１２にＳＯＩ ＭＯＳＦＥＴにおける
サブスレッショルド係数Ｓのトップシリコン膜厚ｔＳｉ
依存性を示す。アクセプタードーピング濃度ＮＡが１０
１８（ｃｍ−３）、１０１７（ｃｍ−３）いずれの場合
も、トップシリコン層厚ｔＳｉが薄くなるにつれてサブ
スレッショルド係数Ｓは低下するが、特にトップシリコ
ン層厚ｔＳｉが完全反転臨界膜厚ｔｃ ＦＩより薄くな
る、すなわちＳＯＩ ＭＯＳＦＥＴが完全反転型になる
時に、サブスレッショルド係数Ｓは極めて急激に低下
し、トップシリコン層厚ｔＳｉが充分薄い時には室温で
の理論限界値６０（ｍＶ／ｄｅｃ）に非常に近い値にま
で低減される。以上のトランジスター特性の挙動の物理
的描像を明らかにする為に、トップシリコン層中のキャ
リア電荷について図１３、図１４、図１５に示す。図１
３、図１４にＳＯＩ ＭＯＳＦＥＴにおけるトップシリ
コン層中のキャリア電荷の深さ方向分布を示す。トップ
シリコン層厚ｔＳｉが完全反転臨界膜厚ｔｃ ＦＩより薄
くなる、すなわちＳＯＩ ＭＯＳＦＥＴが完全反転型に
なる時には、確かにトップシリコン層中の全領域におい
て空間電荷層が完全に消滅していることがわかる。図１
５にＳＯＩ ＭＯＳＦＥＴにおけるトップシリコン層中
に誘起されるキャリア電荷の総和ＮＳすなわち図１３、
図１４におけるトップシリコン層中のキャリア電荷を深
さ方向に積分した総電荷量のトップシリコン膜厚ｔＳｉ
依存性を示す。アクセプタードーピング濃度ＮＡが１０
１８（ｃｍ−３）、１０１７（ｃｍ−３）いずれの場合
も、トップシリコン層厚ｔＳｉが完全反転臨界膜厚ｔｃ
ＦＩより薄くなる、すなわちＳＯＩ ＭＯＳＦＥＴが完
全反転型になる時に、ゲート電界によって誘起される総
電荷量が急激に増大していることがわかる。
Ｔについて３次元デバイスシミュレーター「ＣＡＤＤＥ
ＴＨ」を用いて２次元デバイスシミュレーションを行う
ことにより得られた特性を以下に示す。シミュレーショ
ンにおいて仮定したパラメターは図２中に示した通りで
ある。すなわち、トップシリコン層と基板のドーピング
濃度は共通で、Ｐ型１０１７（ｃｍ−３）及び１０１８
（Ｃｍ−３）に設定し、トップシリコン層、基板間の絶
縁膜は充分に厚い１００００（Å）に固定し、その上で
トップシリコン層及びゲート長を変化させ、主に閾値電
圧、サブスレッショルド係数及び相互コンダンクタンス
の挙動について調べた。先ず、トップシリコン層に架か
る電圧Ｖを簡単の為１［Ｖ］に仮定し、アクセプタード
ーピング濃度ＮＡが１０１８（ｃｍ−３）、１０
１７（ｃｍ−３）の場合のＳＯＩ ＭＯＳＦＥＴにおけ
る完全反転臨界膜厚ｔＣ ＦＩを求めたものを図３中に示
す。図４及び図５にＳＯＩ ＭＯＳＦＥＴにおける閾値
電圧Ｖｔｈのゲート長ＬＧ依存性を示す。アクセプター
ドーピング濃度ＮＡが１０１８（ｃｍ−３）、１０１７
（ｃｍ−３）いずれの場合も、トップシリコン層厚ｔ
Ｓｉが薄くなるにつれて閾値電圧は低下し、また短チャ
ネル領域におけるゲート長のゆらぎに対する閾値電圧の
ゆらぎも抑制されることがわかる。これらの効果はアク
セプタードーピング濃度ＮＡが１０１８（ｃｍ−３）の
時の方が著しくみられ、特にトップシリコン層厚ｔＳｉ
が完全反転臨界膜厚ｔｃ ＦＩより薄くなる、すなわちＳ
ＯＩ ＭＯＳＦＥＴが完全反転型になる時に著しくみら
れる。図６及び図７にＳＯＩ ＭＯＳＦＥＴにおける閾
値電圧Ｖｔｈのトップシリコン膜厚ｔＳｉ依存性を示
す。トップシリコン層厚ｔＳｉが完全反転臨界膜厚ｔｃ
ＦＩより薄くなる、すなわちＳＯＩ ＭＯＳＦＥＴが完
全反転型になる時に閾値電圧Ｖｔｈのトップシリコン膜
厚ｔＳｉ依存性が非常に増大することがわかる。これ
は、トップシリコン膜厚ｔＳｉを正確に制御できさえす
れば、トップシリコン膜厚ｔＳｉによって閾値電圧Ｖ
ｔｈの制御が可能となり、トランジスター設計の自由度
が大幅に増大することを意味する。図８に異なったゲー
ト酸化膜厚ｔＢＯＸを有するＳＯＩ ＭＯＳＦＥＴにお
ける相互コンダクタンスｇｍのゲート長ＬＧ依存性を示
す。ゲート酸化膜厚ｔＦＯＸが薄いほど高い相互コンダ
クタンスｇｍが得られるが、ゲート酸化膜のトンネル電
流の影響を排除する為に以下の計算ではｔＦＯＸをやや
厚めの７０（Å）に固定して行う。図９及び図１０にＳ
ＯＩ ＭＯＳＦＥＴにおける相互コンダクタンスｇｍの
トップシリコン膜厚ｔＳｉ依存性を示す。アクセプター
ドーピング濃度ＮＡが１０１８（ｃｍ−３）、１０１７
（ｃｍ−３）いずれの場合も、トップシリコン層厚ｔ
Ｓｉが薄くなるにつれて相互コンダクタンスｇｍは増大
するが、この傾向は、特にトップシリコン層厚ｔＳｉが
完全反転臨界膜厚ｔｃ ＦＩより薄くなる、すなわちＳＯ
Ｉ ＭＯＳＦＥＴが完全反転型になる時に著しくみられ
る。図１１及び図１２にＳＯＩ ＭＯＳＦＥＴにおける
サブスレッショルド係数Ｓのトップシリコン膜厚ｔＳｉ
依存性を示す。アクセプタードーピング濃度ＮＡが１０
１８（ｃｍ−３）、１０１７（ｃｍ−３）いずれの場合
も、トップシリコン層厚ｔＳｉが薄くなるにつれてサブ
スレッショルド係数Ｓは低下するが、特にトップシリコ
ン層厚ｔＳｉが完全反転臨界膜厚ｔｃ ＦＩより薄くな
る、すなわちＳＯＩ ＭＯＳＦＥＴが完全反転型になる
時に、サブスレッショルド係数Ｓは極めて急激に低下
し、トップシリコン層厚ｔＳｉが充分薄い時には室温で
の理論限界値６０（ｍＶ／ｄｅｃ）に非常に近い値にま
で低減される。以上のトランジスター特性の挙動の物理
的描像を明らかにする為に、トップシリコン層中のキャ
リア電荷について図１３、図１４、図１５に示す。図１
３、図１４にＳＯＩ ＭＯＳＦＥＴにおけるトップシリ
コン層中のキャリア電荷の深さ方向分布を示す。トップ
シリコン層厚ｔＳｉが完全反転臨界膜厚ｔｃ ＦＩより薄
くなる、すなわちＳＯＩ ＭＯＳＦＥＴが完全反転型に
なる時には、確かにトップシリコン層中の全領域におい
て空間電荷層が完全に消滅していることがわかる。図１
５にＳＯＩ ＭＯＳＦＥＴにおけるトップシリコン層中
に誘起されるキャリア電荷の総和ＮＳすなわち図１３、
図１４におけるトップシリコン層中のキャリア電荷を深
さ方向に積分した総電荷量のトップシリコン膜厚ｔＳｉ
依存性を示す。アクセプタードーピング濃度ＮＡが１０
１８（ｃｍ−３）、１０１７（ｃｍ−３）いずれの場合
も、トップシリコン層厚ｔＳｉが完全反転臨界膜厚ｔｃ
ＦＩより薄くなる、すなわちＳＯＩ ＭＯＳＦＥＴが完
全反転型になる時に、ゲート電界によって誘起される総
電荷量が急激に増大していることがわかる。
【図１】完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｃｔｅｄ）
ＭＯＳＦＥＴと完全反転型（Ｆｕｌｌｙ Ｉｎｖｅｒｔ
ｅｄ）ＭＯＳＦＥＴの概念図である。
ＭＯＳＦＥＴと完全反転型（Ｆｕｌｌｙ Ｉｎｖｅｒｔ
ｅｄ）ＭＯＳＦＥＴの概念図である。
【図２】完全反転型ＭＯＳＦＥＴの構造および実施例に
おいて想定したパラメターである。
おいて想定したパラメターである。
【図３】完全反転臨界膜厚（Ｆｕｌｌｙ Ｉｎｖｃｒｔ
ｅｄ ＣｒｉｔｉｃａｌＴｈｉｃｋｎｅｓｓ）の概念お
よびアクセプタードーピング濃度ＮＡ１０１８（ｃｍ
−３）およびＮＡ１０１７（ｃｍ−３）の完全反転型Ｓ
ＯＩ ＭＯＳＦＥＴにおける完全反転臨界膜厚である。
ｅｄ ＣｒｉｔｉｃａｌＴｈｉｃｋｎｅｓｓ）の概念お
よびアクセプタードーピング濃度ＮＡ１０１８（ｃｍ
−３）およびＮＡ１０１７（ｃｍ−３）の完全反転型Ｓ
ＯＩ ＭＯＳＦＥＴにおける完全反転臨界膜厚である。
【図４】アクセプタードーピング濃度ＮＡ１０１７（ｃ
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのゲート長ＬＧ依存性である。
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのゲート長ＬＧ依存性である。
【図５】アクセプタードーピング濃度ＮＡ１０１８（ｃ
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのゲート長ＬＧ依存性である。
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのゲート長ＬＧ依存性である。
【図６】アクセプタードーピング濃度ＮＡ１０１７（ｃ
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのトップシリコン膜厚ｔＳｉ依存性である。
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのトップシリコン膜厚ｔＳｉ依存性である。
【図７】アクセプタードーピング濃度ＮＡ１０１８（ｃ
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのトップシリコン膜厚ｔＳｉ依存性である。
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける閾値電圧Ｖ
ｔｈのトップシリコン膜厚ｔＳｉ依存性である。
【図８】異なったゲート酸化膜厚ｔＢＯＸを有するＳＯ
Ｉ ＭＯＳＦＥＴにおける相互コンダクタンスｇｍのゲ
ート長ＬＧ依存性である。
Ｉ ＭＯＳＦＥＴにおける相互コンダクタンスｇｍのゲ
ート長ＬＧ依存性である。
【図９】アクセプタードーピング濃度ＮＡ１０１７（ｃ
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける相互コンダク
タンスｇｍのトップシリコン膜厚ｔＳｉ依存性である。
ｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける相互コンダク
タンスｇｍのトップシリコン膜厚ｔＳｉ依存性である。
【図１０】アクセプタードーピング濃度ＮＡ１０
１８（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける相互
コンダクタンスｇｍのトップシリコン膜厚ｔＳｉ依存性
である。
１８（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおける相互
コンダクタンスｇｍのトップシリコン膜厚ｔＳｉ依存性
である。
【図１１】アクセプタードーピング濃度ＮＡ１０
１７（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるサブ
スレッショルド係数Ｓのトップシリコン膜厚ｔＳｉ依存
性である。
１７（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるサブ
スレッショルド係数Ｓのトップシリコン膜厚ｔＳｉ依存
性である。
【図１２】アクセプタードーピング濃度ＮＡ１０
１８（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるサブ
スレッショルド係数Ｓのトップシリコン膜厚ｔＳｉ依存
性である。
１８（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるサブ
スレッショルド係数Ｓのトップシリコン膜厚ｔＳｉ依存
性である。
【図１３】アクセプタードーピング濃度ＮＡ１０
１８（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるトッ
プシリコン層中のキャリア電荷の深さ方向分布である。
１８（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるトッ
プシリコン層中のキャリア電荷の深さ方向分布である。
【図１４】アクセプタードーピング濃度ＮＡ１０
１７（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるトッ
プシリコン層中のキャリア電荷の深さ方向分布である。
１７（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけるトッ
プシリコン層中のキャリア電荷の深さ方向分布である。
【図１５】アクセプタードーピング濃度ＮＡ１０
１８（ｃｍ−３）およびアクセプタードーピング濃度Ｎ
Ａ１０１７（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけ
るトップシリコン層中に誘起されるキャリア電荷の総和
ＮＳのトップシリコン膜厚ｔＳｉ依存性である。
１８（ｃｍ−３）およびアクセプタードーピング濃度Ｎ
Ａ１０１７（ｃｍ−３）のＳＯＩ ＭＯＳＦＥＴにおけ
るトップシリコン層中に誘起されるキャリア電荷の総和
ＮＳのトップシリコン膜厚ｔＳｉ依存性である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598057567 池田 幹 神奈川県足柄上郡山北町川西450 (72)発明者 菅野 卓雄 東京都世田谷区桜２−２−３ (72)発明者 鳥谷部 達 東京都国分寺市西町４−１ けやき台団地 34−205 (72)発明者 花尻 達郎 埼玉県川越市連雀町30−１ 川越マンショ ン509 (72)発明者 池田 幹 神奈川県足柄上郡山北町川西450
Claims (5)
- 【請求項１】トランジスターの動作時に於いてゲート下
のトップシリコン層が全領域にわたって空間電荷領域が
消滅した反転状態になるほど極めて薄いトップシリコン
層を有するＳＯＩ ＭＯＳＦＥＴ。 - 【請求項２】請求項１において、ゲートからの電気力線
が基板シリコンにまで突き抜けないほど十分に厚い絶縁
膜層をトップシリコン層と基板シリコンの間に有するＳ
ＯＩＭＯＳＦＥＴ。 - 【請求項３】請求項１において、トップシリコン層の膜
厚により閾値電圧が制御でき、トップシリコン層を極め
て薄くすることによりトップシリコン層のドーピングレ
ベルを高ドープに保ったまま閾値電圧を抑制することの
できるＳＯＩ ＭＯＳＦＥＴ。 - 【請求項４】請求項１において、室温での理論限界値近
傍の低いサブスレッショルド係数Ｓ（ｍＶ／ｄｅｃ）を
実現できるＳＯＩ ＭＯＳＦＥＴ。 - 【請求項５】請求項１において、高い相互コンダンクタ
ンスｇｍを実現できるＳＯＩ ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12158698A JPH11284201A (ja) | 1998-03-27 | 1998-03-27 | 完全反転型 ｓｏｉ ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12158698A JPH11284201A (ja) | 1998-03-27 | 1998-03-27 | 完全反転型 ｓｏｉ ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284201A true JPH11284201A (ja) | 1999-10-15 |
Family
ID=14814920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12158698A Pending JPH11284201A (ja) | 1998-03-27 | 1998-03-27 | 完全反転型 ｓｏｉ ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7910457B2 (en) | 2007-05-18 | 2011-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate, semiconductor device and manufacturing method thereof |
-
1998
- 1998-03-27 JP JP12158698A patent/JPH11284201A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7910457B2 (en) | 2007-05-18 | 2011-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate, semiconductor device and manufacturing method thereof |
| US8552499B2 (en) | 2007-05-18 | 2013-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate, semiconductor device and manufacturing method thereof |
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Legal Events
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050328 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080303 |
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| A02 | Decision of refusal |
Effective date: 20080715 Free format text: JAPANESE INTERMEDIATE CODE: A02 |