JPH05326943A - キンク効果を防止した回路素子 - Google Patents

キンク効果を防止した回路素子

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JPH05326943A
JPH05326943A JP3062944A JP6294491A JPH05326943A JP H05326943 A JPH05326943 A JP H05326943A JP 3062944 A JP3062944 A JP 3062944A JP 6294491 A JP6294491 A JP 6294491A JP H05326943 A JPH05326943 A JP H05326943A
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JP
Japan
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region
gate
gate region
circuit element
terminal
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Pending
Application number
JP3062944A
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English (en)
Inventor
Jean Pierre Colinge
ジャン・ピエール・コランジュ
Ming H Gao
ミン・フイ・ガオ
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Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs

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  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 キンク効果のないＭＯＳＦＥＴを提供する。 【構成】 ＭＯＳ構造に第１のゲート領域４'と第２の
ゲート領域６を設けて両者を接続した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はキンク(Ｋink)効果を
防止した半導体回路素子に関する。
【０００２】
【従来の技術】キンク効果はＭＯＳ電界効果トランジス
タ(以下ＭＯＳＦＥＴという)において、液体ヘリウム温
度(４.２Ｋ)にて生じるものであり、ＳＯＩ(Ｓilicon o
n Ｉnsulator)nＭＯＳＦＥＴではそれ以上の温度でも発
生する。キンク効果は、チャンネルの極性と反対の極性
の電荷キャリアが、ドレインにおけるピンチオフ領域に
おいて飽和温度ＩDsatでイオン化によるチャンネルで発
生するとされている。
【０００３】
【発明が解決すべき課題】その発生した電荷キャリア[n
ＭＯＳチャンネルでのホール]がバックオキサイド[back
oxide]あるいは基板の低温度のために逃がれられない
ときに、有効抵抗ＲＬが低下する。薄膜ＳＯＩ−ＭＯＳ
素子はキンク効果はないが宇宙航行のような放射線が生
じるような場合には用いるのは適当でない。
【０００４】この発明の回路素子はキンク効果にわずら
わされることのない素子を提供することを目的とする。
【０００５】上述の目的を達成するためにこの発明はソ
ース端子を有し、第１導電型のソース領域と:第１のゲ
ート端子を有し、第１導電型と反対の導電型の第１ゲー
ト領域と:第１導電型の中間領域と:第２のゲート端子を
有し、第１ゲート端子と接続され、第２導電型の第２ゲ
ート領域と;ドレイン端子を有し、第１導電型のドレイ
ン領域とを備えたことを特徴とする。以下にこの発明の
さらに他の目的効果詳細な内容を実施例とともに説明す
る。
【０００６】ＭＯＳ構造１(図１)はバックオキサイド２
に電圧ＶG2を与える制御電極１６を有する。このバック
オキサイドはＳＩＭＯＸ(Ｓeparation by Ｉmplantatio
n ofＯxygen)技術により製作されるのが好ましいＳＩＭ
ＯＸ基板あるいはウエハは市場で得ることが出来る。バ
ックオキサイド２の上にはn+ソース領域３が設けられそ
の上にはソース電圧Ｖs(例えばアース電位)を供給する
ソースターミナル４が設けられる。バックオキサイド２
上には第１のＰ-ゲート領域４'、n+中間領域５および第
２Ｐ-ゲート領域６が設けられ第１ゲート領域部分４と
第２ゲート領域部分６の上には酸化膜７、８、が設けら
れ、その上に設けられた電極９と１１はゲート電圧ＶGS
に共通に接続されている電圧ＶGSを用いてnチャンネル
が点線１２、１３で示されるように第１ゲート領域部分
と第２ゲート領域部分とに形成されている。さらにバッ
クオキサイド２上にはドレイン領域１４が設けられドレ
イン領域１４にはドレイン電圧ＶGSを供給する端子１５
が設けられる。
【０００７】好ましい実施例では２３０nmの厚さのシリ
コン膜を有するＳＩＭＯＸウエハーに作られる。最初に
２０nmの厚さのゲート酸化膜を成長する。ボロンイオン
が次に注入され次に(ドープされた)ゲート電極を作るよ
うに４００nm厚さのポリシリコン層が形成(deposit)さ
れる。ソース領域とドレイン領域と中間領域５とを作る
ようにヒ素(Ａrsenic)イオンが注入される。ソース領域
とドレイン領域とは熱処理コンタクトホールを作るため
に酸化膜が設けられそこではチタンタングステン(Ｔi
Ｗ)とアルミニュームシリコン(ＡlＳi)合金が導体通路
を作るために用いられる。
【０００８】図２のグラフ［ドレインとソース(ＶDS)と
の間の電圧を関数とするドレイン電流(ＩDS)］曲線a、
b、c、d、eは室温(３００Ｋ)および巾−長さ比(Ｗ／Ｌ)
が５０／２の正規のＳＯＩＭＯＸのトランジスタ上で電
圧ＶVS１．０ボルト、１.５ボルト、２.０ボルト２.５
ボルトおよび３.０ボルトＶG2が−１０ボルトで測定し
たものである。キンク効果がＶDSが２.０ボルトと３.０
ボルト領域内で発生しているのがわかる。曲線a'、b'、
c'、d'、は図２の構造でＶGSは同じ値であり、第１のチ
ャンネル領域部分の巾、長さ比Ｗ／Ｌが５０／２で第２
のチャンネル領域部分のＷ／Ｌ比が５０／１で測定した
ものを示す。キンク効果が除去されているのがわかる。
【０００９】図３は液体ヘリウム温度(４.２Ｋ)で測定
したものであり、点線f、g、h、j、はＷ／Ｌ＝５０／２
のＳＯＩＭＯＳ ＦＥＴでゲートソース電圧ＶGSが１.
５ボルト、２.０ボルト ２.５ボルト領域 ３.０ボル
ト ３.５ボルトでＶG2が−１０ボルトで測定したもの
である。キンク効果が明らかに見られる。実線f'、g'、
h'、i'、j'、ではキンク効果は見られない。これらは図
１に示した構造のＦＥＴであって第１のゲート領域部分
の巾、長さ比が５０／２で第２ゲート領域部分の巾、長
さ比が５０／１であるＦＥＴについての測定結果であ
る。
【００１０】図４の曲線は室温(３００Ｋ)でＶGSが３.
０ボルトＶGTが−１０ボルトで測定したものである実線
eは図２と同様であり点線kはＷ／Ｌ＝５０／１のＭＯＳ
ＳＯＩトランジスタについて測定したものである。
【００１１】曲線e'は図２に示したもので曲線lは図２
の構造について測定したものでありソースとドレインと
を交換したものでありすなわち第１のゲート領域部分は
Ｗ／Ｌは５０／１でこれに対してゲート領域部分のＷ／
Ｌ＝５０／２である。
【００１２】ピンチオフでのキンク効果は第２のゲート
領域部分(図１で矢印とプラス電荷キャリアで示したも
の)に限定され一方出力特性は第１のゲート領域部分４
により決定されるから良い結果が得られたものと思われ
る。
【００１３】上記のことを証明するためにＢ．Ｈennio
n,Ｐ．Ｓenn:"ＥＬＤＯ:ＡＮew Ｔhird Ｇeneration Ｃ
ircuit Ｓimulator Ｕsing the ＯnＳtep Ｒelaxation
Ｍethod" Ｐroc．ＩＳＣＡＳページ１０６５−１０６
８に記載のＥＬＤＯを用いてシミュレーションを行っ
た。
【００１４】本発明を証明するために−１０ボルトの電
圧ＶG2をバックゲートに印加した。本発明では他の電圧
ＶG2として例えば０であってもよい。
【００１５】
【発明の効果】以上のようにこの発明によればキンク効
果を効果的に防止できるＭＯＳ回路素子を提供できる。
【図面の簡単な説明】
【図１】 この発明のＳＯＩnＭＯＳＦＥＴの一実施例
を示す断面図
【図２】 図１のＦＥＴの特性を示す図
【図３】 図１のＦＥＴの他の特性を示す図
【図４】 図１のＦＥＴのさらに他の特性を示す図
【符号の説明】
１ ＭＯＳ構造 ２ バックオキサイド ３ n+ソース領域 ４ ソースターミナル ４' 第１ゲート領域 ５ 中間領域 ６ 第２ゲート領域 ７ 酸化膜 ８ 酸化膜 ９ 端子 １１ 端子 １４ ドレイン領域 １５ 端子 １６ 制御電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン・ピエール・コランジュ ベルギー、ベー−1348ルーヴァン−ラ−ヌ ーヴ、リュ・ドュ・ボンヌ・エスペランス ４／202番 (72)発明者 ミン・フイ・ガオ 中華人民共和国シャンハイ、フダン・ユニ バーシティ（番地の表示なし）エレクトリ カル・エンジニアリング・デパートメント 内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ソース端子を有し、第１導電型のソース
    領域と:第１のゲート端子を有し、第１導電型と反対の
    導電型の第１ゲート領域と:第１導電型の中間領域と:第
    ２のゲート端子を有し、第１ゲート端子と接続され、第
    ２導電型の第２ゲート領域と;ドレイン端子を有し、第
    １導電型のドレイン領域とを備えたことを特徴とする回
    路素子。
  2. 【請求項２】 第１のゲート領域と第２のゲート領域は
    nチャンネルを有する請求１項記載の回路素子。
  3. 【請求項３】 バックオキサイド端子を有するバックオ
    キサイドを有する請求２項記載の回路素子。
  4. 【請求項４】 第２ゲート領域のチャンネル長は第１ゲ
    ート領域のチャンネル長よりも長い請求１,２,３項のい
    ずれかに記載の回路素子。
  5. 【請求項５】 第１ゲート領域のＷ／Ｌ比は５０／２,
    第２ゲート領域のＷ／Ｌ比は５０／１である請求４項記
    載の回路素子。
JP3062944A 1990-03-28 1991-03-27 キンク効果を防止した回路素子 Pending JPH05326943A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL9000736A NL9000736A (nl) 1990-03-28 1990-03-28 Circuitelement met eliminatie van kink-effect.
NL9000736 1990-03-28

Publications (1)

Publication Number Publication Date
JPH05326943A true JPH05326943A (ja) 1993-12-10

Family

ID=19856835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3062944A Pending JPH05326943A (ja) 1990-03-28 1991-03-27 キンク効果を防止した回路素子

Country Status (4)

Country Link
EP (1) EP0449351A1 (ja)
JP (1) JPH05326943A (ja)
CA (1) CA2038960A1 (ja)
NL (1) NL9000736A (ja)

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Also Published As

Publication number Publication date
NL9000736A (nl) 1991-10-16
EP0449351A1 (en) 1991-10-02
CA2038960A1 (en) 1991-09-29

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