JPH11284501A - 待機時電流減少回路 - Google Patents
待機時電流減少回路Info
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- JPH11284501A JPH11284501A JP11034140A JP3414099A JPH11284501A JP H11284501 A JPH11284501 A JP H11284501A JP 11034140 A JP11034140 A JP 11034140A JP 3414099 A JP3414099 A JP 3414099A JP H11284501 A JPH11284501 A JP H11284501A
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- 238000010586 diagram Methods 0.000 description 12
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- 238000000034 method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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Abstract
(57)【要約】
【課題】 待機状態のときの論理回路のリーク電流を少
なくし、待機状態から動作状態に変わるときの時間を短
くした待機時電流減少回路を提供する。 【解決手段】 電源電圧端に連結されたＰＭＯＳトラン
ジスタと、接地電圧端に連結されたＮＭＯＳトランジス
タとの間にＰＭＯＳトランジスタを介してＮＭＯＳトラ
ンジスタへ流れるリーク電流を遮断するスイッチング素
子を接続したことを特徴とする。
なくし、待機状態から動作状態に変わるときの時間を短
くした待機時電流減少回路を提供する。 【解決手段】 電源電圧端に連結されたＰＭＯＳトラン
ジスタと、接地電圧端に連結されたＮＭＯＳトランジス
タとの間にＰＭＯＳトランジスタを介してＮＭＯＳトラ
ンジスタへ流れるリーク電流を遮断するスイッチング素
子を接続したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に低電圧動作回路から発生する待機時の電流を減少さ
せるのに適した待機時電流減少回路に関する。
特に低電圧動作回路から発生する待機時の電流を減少さ
せるのに適した待機時電流減少回路に関する。
【０００２】
【従来の技術】一般に、低電圧動作回路で信号の伝達速
度を減少させるためにはトランジスタの動作電圧を低く
する。このため、待機時時に、しきい値電圧によるスレ
ショルドリーク電流が著しく増加するため、そのリーク
電流をいかにして減少させるかが重要な要件となってい
る。
度を減少させるためにはトランジスタの動作電圧を低く
する。このため、待機時時に、しきい値電圧によるスレ
ショルドリーク電流が著しく増加するため、そのリーク
電流をいかにして減少させるかが重要な要件となってい
る。
【０００３】以下、従来の待機時電流減少回路を添付図
面に基づき説明する。まず、従来の技術による待機時電
流減少回路は、複数の論理回路を介して流れるリーク電
流を減少させるように、論理回路の外に高いしきい値電
圧を有するＰＭＯＳ及びＮＭＯＳトランジスタを接続さ
せて、論理回路全体のリーク電流をコントロールしてい
る。図１は従来の待機時電流減少回路の１例の構成図で
ある。図１に示すように、この待機時電流減少回路は、
メイン電源ラインＶｃｃと、接地ラインＶｓｓと、サブ
電源ラインＶｃｃ−Ｌと、サブ接地ラインＶｓｓ−Ｌ
と、メイン電源ラインとサブ電源ラインとの間に形成さ
れたＰＭＯＳトランジスタＨＰＭ１と、メイン接地ライ
ンとサブ接地ラインとの間に形成されたＮＭＯＳトラン
ジスタＨＮＭ１と、サブ電源ラインとサブ接地ラインと
の間に形成された複数の論理回路１１とから構成され
る。
面に基づき説明する。まず、従来の技術による待機時電
流減少回路は、複数の論理回路を介して流れるリーク電
流を減少させるように、論理回路の外に高いしきい値電
圧を有するＰＭＯＳ及びＮＭＯＳトランジスタを接続さ
せて、論理回路全体のリーク電流をコントロールしてい
る。図１は従来の待機時電流減少回路の１例の構成図で
ある。図１に示すように、この待機時電流減少回路は、
メイン電源ラインＶｃｃと、接地ラインＶｓｓと、サブ
電源ラインＶｃｃ−Ｌと、サブ接地ラインＶｓｓ−Ｌ
と、メイン電源ラインとサブ電源ラインとの間に形成さ
れたＰＭＯＳトランジスタＨＰＭ１と、メイン接地ライ
ンとサブ接地ラインとの間に形成されたＮＭＯＳトラン
ジスタＨＮＭ１と、サブ電源ラインとサブ接地ラインと
の間に形成された複数の論理回路１１とから構成され
る。
【０００４】論理回路１１は複数のＰＭＯＳトランジス
タ及びＮＭＯＳトランジスタから構成され、各トランジ
スタは低いしきい値電圧を有する。メイン電源ラインと
サブ電源ラインとの間に形成されたＰＭＯＳトランジス
タＨＰＭ１及びメイン接地ラインとサブ接地ラインとの
間に形成されたＮＭＯＳトランジスタＨＮＭ１は、論理
回路１１のトランジスタよりは相対的に高いしきい値電
圧を有する。ＮＭＯＳトランジスタＨＮＭ１のゲートに
はアクティブ信号ＡＣＴが入力され、ＰＭＯＳトランジ
スタＨＰＭ１のゲートにはアクティブバー信号（／）Ａ
ＣＴが入力される。
タ及びＮＭＯＳトランジスタから構成され、各トランジ
スタは低いしきい値電圧を有する。メイン電源ラインと
サブ電源ラインとの間に形成されたＰＭＯＳトランジス
タＨＰＭ１及びメイン接地ラインとサブ接地ラインとの
間に形成されたＮＭＯＳトランジスタＨＮＭ１は、論理
回路１１のトランジスタよりは相対的に高いしきい値電
圧を有する。ＮＭＯＳトランジスタＨＮＭ１のゲートに
はアクティブ信号ＡＣＴが入力され、ＰＭＯＳトランジ
スタＨＰＭ１のゲートにはアクティブバー信号（／）Ａ
ＣＴが入力される。
【０００５】このように構成された従来の第１実施形態
による待機時電流減少回路の動作を以下に説明する。ま
ず、アクティブ動作時には、ＮＭＯＳトランジスタＨＮ
Ｍ１のゲートにはアクティブ信号ＡＣＴが入力され、Ｐ
ＭＯＳトランジスタＨＰＭ１のゲートにはアクティブバ
ー信号（／）ＡＣＴが入力され、ＰＭＯＳトランジスタ
ＨＰＭ１及びＮＭＯＳトランジスタＨＮＭ１がターンオ
ンし、サブ電源ラインＶｃｃ−Ｌの電圧をＶｃｃレベル
に、サブ接地ラインＶｓｓ−Ｌの電圧をＶｓｓレベルに
する。したがって、論理回路１１の両端に正規の電圧が
加えられ正常に動作し、出力が出される通常の回路とし
て動作する。
による待機時電流減少回路の動作を以下に説明する。ま
ず、アクティブ動作時には、ＮＭＯＳトランジスタＨＮ
Ｍ１のゲートにはアクティブ信号ＡＣＴが入力され、Ｐ
ＭＯＳトランジスタＨＰＭ１のゲートにはアクティブバ
ー信号（／）ＡＣＴが入力され、ＰＭＯＳトランジスタ
ＨＰＭ１及びＮＭＯＳトランジスタＨＮＭ１がターンオ
ンし、サブ電源ラインＶｃｃ−Ｌの電圧をＶｃｃレベル
に、サブ接地ラインＶｓｓ−Ｌの電圧をＶｓｓレベルに
する。したがって、論理回路１１の両端に正規の電圧が
加えられ正常に動作し、出力が出される通常の回路とし
て動作する。
【０００６】次いで、待機時時には、アクティブ信号Ａ
ＣＴ、アクティブバー信号（／）ＡＣＴが反転し、ＰＭ
ＯＳトランジスタＨＰＭ１とＮＭＯＳトランジスタＨＮ
Ｍ１はオフ状態となる。これにより、サブ電源ラインと
サブ接地ラインはそれぞれメイン電源ラインとメイン接
地ラインから分離される。すなわち、サブ電源ラインに
充電されていた電圧が複数の論理回路１１に印加される
電源電圧となり、サブ接地ラインの電圧は論理回路１１
に印加される接地電圧となる。ここで、電源電圧が高け
れば高いほど論理回路を介して流れるリーク電流は増加
し、電源電圧が低いほどリーク電流は減少する。その特
性を利用して、サブ電源ラインとサブ接地ラインをそれ
ぞれメイン電源ラインとメインサブラインとから分離さ
せることにより、論理回路１１の電源電圧を低くし、リ
ーク電流を減少させている。
ＣＴ、アクティブバー信号（／）ＡＣＴが反転し、ＰＭ
ＯＳトランジスタＨＰＭ１とＮＭＯＳトランジスタＨＮ
Ｍ１はオフ状態となる。これにより、サブ電源ラインと
サブ接地ラインはそれぞれメイン電源ラインとメイン接
地ラインから分離される。すなわち、サブ電源ラインに
充電されていた電圧が複数の論理回路１１に印加される
電源電圧となり、サブ接地ラインの電圧は論理回路１１
に印加される接地電圧となる。ここで、電源電圧が高け
れば高いほど論理回路を介して流れるリーク電流は増加
し、電源電圧が低いほどリーク電流は減少する。その特
性を利用して、サブ電源ラインとサブ接地ラインをそれ
ぞれメイン電源ラインとメインサブラインとから分離さ
せることにより、論理回路１１の電源電圧を低くし、リ
ーク電流を減少させている。
【０００７】一方、図２は従来の別の例による待機時電
流減少回路の構成図である。図２に示すように、この回
路は、メイン電源ラインＶｃｃと、メイン接地ラインＶ
ｓｓと、サブ電源ラインＶｃｃ−Ｌと、サブ接地ライン
Ｖｓｓ−Ｌと、メイン電源ラインとサブ電源ラインとの
間に形成されたＰＭＯＳトランジスタＨＰＭ１と、メイ
ン接地ラインとサブ接地ラインとの間に形成されたＮＭ
ＯＳトランジスタＨＮＭ１と、メイン電源ラインとサブ
接地ラインとの間に形成された第１論理回路２１と、サ
ブ電源ラインと前記メイン接地ラインとの間に形成され
た第２論理回路２１ａとから構成される。ここで、回路
構成に応じて第１、第２論理回路２１、２１ａの外に複
数の論理回路が更に構成されてもよい。
流減少回路の構成図である。図２に示すように、この回
路は、メイン電源ラインＶｃｃと、メイン接地ラインＶ
ｓｓと、サブ電源ラインＶｃｃ−Ｌと、サブ接地ライン
Ｖｓｓ−Ｌと、メイン電源ラインとサブ電源ラインとの
間に形成されたＰＭＯＳトランジスタＨＰＭ１と、メイ
ン接地ラインとサブ接地ラインとの間に形成されたＮＭ
ＯＳトランジスタＨＮＭ１と、メイン電源ラインとサブ
接地ラインとの間に形成された第１論理回路２１と、サ
ブ電源ラインと前記メイン接地ラインとの間に形成され
た第２論理回路２１ａとから構成される。ここで、回路
構成に応じて第１、第２論理回路２１、２１ａの外に複
数の論理回路が更に構成されてもよい。
【０００８】第１、第２論理回路２１、２１ａは１つ以
上のＰＭＯＳトランジスタと１つ以上のＮＭＯＳトラン
ジスタとから構成される。ここで、第１、第２論理回路
２１、２１ａの中で、待機時状態にターンオンされるト
ランジスタを有する論理回路はメイン電源ラインとサブ
接地ラインの間に連結し、ターンオフされるトランジス
タを有する論理回路はサブ電源ラインとメイン接地ライ
ンの間に連結する。２つの論理回路２１、２１ａを動作
させる際、サブ電源ラインとサブ接地ラインにかかる負
荷を略半分ぐらい低減させることができる。
上のＰＭＯＳトランジスタと１つ以上のＮＭＯＳトラン
ジスタとから構成される。ここで、第１、第２論理回路
２１、２１ａの中で、待機時状態にターンオンされるト
ランジスタを有する論理回路はメイン電源ラインとサブ
接地ラインの間に連結し、ターンオフされるトランジス
タを有する論理回路はサブ電源ラインとメイン接地ライ
ンの間に連結する。２つの論理回路２１、２１ａを動作
させる際、サブ電源ラインとサブ接地ラインにかかる負
荷を略半分ぐらい低減させることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の待機時電流減少回路は以下のような問題点
があった。 待機時状態からアクティブ状態に戻る時間は、メイ
ン電源ラインとサブ電源ラインとを連結し、メイン接地
ラインとサブ接地ラインとを連結するトランジスタの大
きさによって影響されるので、そのトランジスタの大き
さを最適化する必要があるが、そのトランジスタを最適
化する過程には長い時間が必要である。 回路設計の様式をテキスト化したネットリストを用
いてトップ−ダウン方式で設計するため、回路を自動的
に合成する方法には適用し難い。 回路構成に応ずる広い面積が要求され、構成が複雑
である。 メイン電源ラインとサブ電源ラインとの間に及びメ
イン接地ラインとサブ接地ラインとの間に高いしきい値
電圧を有するトランジスタが接続されるため、スタンバ
イ状態からアクティブ状態に戻るにあたってそれらのト
ランジスタがキャパシタのように動作する。そのため、
サブ電源ライン、サブ接地ラインがメイン電源ライン及
びメイン接地ラインと同じ電圧になるのに長い時間がか
かる。
ような従来の待機時電流減少回路は以下のような問題点
があった。 待機時状態からアクティブ状態に戻る時間は、メイ
ン電源ラインとサブ電源ラインとを連結し、メイン接地
ラインとサブ接地ラインとを連結するトランジスタの大
きさによって影響されるので、そのトランジスタの大き
さを最適化する必要があるが、そのトランジスタを最適
化する過程には長い時間が必要である。 回路設計の様式をテキスト化したネットリストを用
いてトップ−ダウン方式で設計するため、回路を自動的
に合成する方法には適用し難い。 回路構成に応ずる広い面積が要求され、構成が複雑
である。 メイン電源ラインとサブ電源ラインとの間に及びメ
イン接地ラインとサブ接地ラインとの間に高いしきい値
電圧を有するトランジスタが接続されるため、スタンバ
イ状態からアクティブ状態に戻るにあたってそれらのト
ランジスタがキャパシタのように動作する。そのため、
サブ電源ライン、サブ接地ラインがメイン電源ライン及
びメイン接地ラインと同じ電圧になるのに長い時間がか
かる。
【００１０】本発明は上記の問題点を解決するためにな
されたものであり、その目的とするところは、リーク電
流を極小化し、待機時状態からアクティブ状態に戻る時
間をできるだけ短縮し、回路を自動的に合成するがとが
できることにより、既存技術の限界を克服することので
きる待機時電流減少回路を提供することにある。
されたものであり、その目的とするところは、リーク電
流を極小化し、待機時状態からアクティブ状態に戻る時
間をできるだけ短縮し、回路を自動的に合成するがとが
できることにより、既存技術の限界を克服することので
きる待機時電流減少回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の待機時電流減少回路は、電源電圧端に連結さ
れたＰＭＯＳトランジスタと、接地電圧端に連結された
ＮＭＯＳトランジスタとの間にＰＭＯＳトランジスタを
介してＮＭＯＳトランジスタへ流れるリーク電流を遮断
するスイッチング素子を接続したことを特徴とする。
の本発明の待機時電流減少回路は、電源電圧端に連結さ
れたＰＭＯＳトランジスタと、接地電圧端に連結された
ＮＭＯＳトランジスタとの間にＰＭＯＳトランジスタを
介してＮＭＯＳトランジスタへ流れるリーク電流を遮断
するスイッチング素子を接続したことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の待機時電流減少回
路を添付図面を参照して説明する。まず、本発明の待機
時電流減少回路は、リーク電流を減少させるために、複
数の論理回路毎にスイッチング素子（本実施形態ではＮ
ＭＯＳトランジスタ或いはＰＭＯＳトランジスタ）を接
続して各論理回路ごとにリーク電流をコントロールす
る。図３は本発明の第１実施形態による待機時電流減少
回路の構成図である。図３に示すように、電源電圧端Ｖ
ｃｃと、接地電圧端Ｖｓｓと、電源電圧端と接地電圧端
との間に複数の論理回路３１が接続されている。
路を添付図面を参照して説明する。まず、本発明の待機
時電流減少回路は、リーク電流を減少させるために、複
数の論理回路毎にスイッチング素子（本実施形態ではＮ
ＭＯＳトランジスタ或いはＰＭＯＳトランジスタ）を接
続して各論理回路ごとにリーク電流をコントロールす
る。図３は本発明の第１実施形態による待機時電流減少
回路の構成図である。図３に示すように、電源電圧端Ｖ
ｃｃと、接地電圧端Ｖｓｓと、電源電圧端と接地電圧端
との間に複数の論理回路３１が接続されている。
【００１３】ここで、論理回路３１はしきい値電圧の低
いＰＭＯＳトランジスタＬＰＭ１とＮＭＯＳトランジス
タＬＮＭ１とを有している。ＰＭＯＳトランジスタＬＰ
Ｍ１のソースは電源電圧端に連結され、ＮＭＯＳトラン
ジスタＬＮＭ１のソースは接地電圧端に連結される。そ
して、ＰＭＯＳトランジスタＬＰＭ１とＮＭＯＳトラン
ジスタＬＮＭ１との間にリーク電流を減少させるための
スイッチング素子、例えばしきい値電圧の高いＮＭＯＳ
トランジスタＨＮＭ１（以下、選択トランジスタと称す
る）３３が接続される。選択トランジスタ３３は複数の
論理回路毎にそれぞれ配置されている。この選択トラン
ジスタ３３は、そのゲートが図示のようにＡＣＴ端子に
接続され、アクティブ動作時にはオン状態となり、待機
時動作にはオフ状態となる。図示の例では論理回路３１
は二つであるがもちろんより多くの回路を接続してもよ
い。
いＰＭＯＳトランジスタＬＰＭ１とＮＭＯＳトランジス
タＬＮＭ１とを有している。ＰＭＯＳトランジスタＬＰ
Ｍ１のソースは電源電圧端に連結され、ＮＭＯＳトラン
ジスタＬＮＭ１のソースは接地電圧端に連結される。そ
して、ＰＭＯＳトランジスタＬＰＭ１とＮＭＯＳトラン
ジスタＬＮＭ１との間にリーク電流を減少させるための
スイッチング素子、例えばしきい値電圧の高いＮＭＯＳ
トランジスタＨＮＭ１（以下、選択トランジスタと称す
る）３３が接続される。選択トランジスタ３３は複数の
論理回路毎にそれぞれ配置されている。この選択トラン
ジスタ３３は、そのゲートが図示のようにＡＣＴ端子に
接続され、アクティブ動作時にはオン状態となり、待機
時動作にはオフ状態となる。図示の例では論理回路３１
は二つであるがもちろんより多くの回路を接続してもよ
い。
【００１４】本実施形態では選択トランジスタとして、
しきい値電圧の高いＮＭＯＳトランジスタＨＮＭ１を使
用しているが、それに代えてしきい値電圧の低いＮＭＯ
Ｓトランジスタを使用してもよい。このようなしきい値
電圧の低いＮＭＯＳトランジスタを用いた待機時電流減
少回路の構成は図４に示されている。図４は本発明の第
２実施形態による待機時電流減少回路の構成図であり、
図３とは異なり選択トランジスタが低いしきい値電圧を
有するＮＭＯＳトランジスタから構成されている。
しきい値電圧の高いＮＭＯＳトランジスタＨＮＭ１を使
用しているが、それに代えてしきい値電圧の低いＮＭＯ
Ｓトランジスタを使用してもよい。このようなしきい値
電圧の低いＮＭＯＳトランジスタを用いた待機時電流減
少回路の構成は図４に示されている。図４は本発明の第
２実施形態による待機時電流減少回路の構成図であり、
図３とは異なり選択トランジスタが低いしきい値電圧を
有するＮＭＯＳトランジスタから構成されている。
【００１５】このように構成された本発明の第１、第２
実施形態による待機時電流減少回路の動作を以下に説明
する。図３、図４に示すように、選択トランジスタのゲ
ートには、アクティブ動作時にはハイ信号を印加し、待
機時時にはロー信号（図３の場合には０Ｖ、図４の場合
にはリーク電流を減少させるため負（−）の電圧）を印
加する。すなわち、スタンバイ時に選択トランジスタ３
３のゲートにロー信号を印加すると、選択トランジスタ
３３はオフ状態となる。これにより、ＰＭＯＳトランジ
スタＬＰＭ１からＮＭＯＳトランジスタＬＮＭ１につな
がるリーク経路が遮断される。このように、選択トラン
ジスタ３３をオフさせてリーク経路を遮断することによ
り、しきい値電圧以下のリーク電流であるサブスレショ
ルドのリーク電流を顕著に（シミュレーション結果によ
れば従来に比べて約１０、０００倍程度）減少させるこ
とができた。さらに、アクティブ動作状態から待機時状
態に到達する時間は、メイン電源ライン、メイン接地ラ
イン、サブ電源ライン、及びサブ接地ラインから構成さ
れる従来に比べて、本実施形態の場合トランジスタ間に
接続された選択トランジスタをオンとさせるだけである
ので、顕著に減少させることができる。
実施形態による待機時電流減少回路の動作を以下に説明
する。図３、図４に示すように、選択トランジスタのゲ
ートには、アクティブ動作時にはハイ信号を印加し、待
機時時にはロー信号（図３の場合には０Ｖ、図４の場合
にはリーク電流を減少させるため負（−）の電圧）を印
加する。すなわち、スタンバイ時に選択トランジスタ３
３のゲートにロー信号を印加すると、選択トランジスタ
３３はオフ状態となる。これにより、ＰＭＯＳトランジ
スタＬＰＭ１からＮＭＯＳトランジスタＬＮＭ１につな
がるリーク経路が遮断される。このように、選択トラン
ジスタ３３をオフさせてリーク経路を遮断することによ
り、しきい値電圧以下のリーク電流であるサブスレショ
ルドのリーク電流を顕著に（シミュレーション結果によ
れば従来に比べて約１０、０００倍程度）減少させるこ
とができた。さらに、アクティブ動作状態から待機時状
態に到達する時間は、メイン電源ライン、メイン接地ラ
イン、サブ電源ライン、及びサブ接地ラインから構成さ
れる従来に比べて、本実施形態の場合トランジスタ間に
接続された選択トランジスタをオンとさせるだけである
ので、顕著に減少させることができる。
【００１６】このように、本発明の第１、第２実施形態
による待機時電流減少回路は、ＰＭＯＳトランジスタＬ
ＰＭ１とＮＭＯＳトランジスタＬＮＭ１とから構成され
る論理回路内に選択トランジスタを接続することによ
り、ＰＭＯＳトランジスタＬＰＭ１からＮＭＯＳトラン
ジスタＬＮＭ１へ流れるリーク電流を遮断することがで
きる。ここで、本発明の第１、第２実施形態において
は、論理回路が単一のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタから構成されるインバーターを例示した
が、前記論理回路を構成するＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタの数に拘らずに全ての論理回路に
同様に適用可能である。すなわち、前記論理回路はイン
バーター、ＮＡＮＤゲート、ＮＯＲゲート等の全ての論
理回路を含む。
による待機時電流減少回路は、ＰＭＯＳトランジスタＬ
ＰＭ１とＮＭＯＳトランジスタＬＮＭ１とから構成され
る論理回路内に選択トランジスタを接続することによ
り、ＰＭＯＳトランジスタＬＰＭ１からＮＭＯＳトラン
ジスタＬＮＭ１へ流れるリーク電流を遮断することがで
きる。ここで、本発明の第１、第２実施形態において
は、論理回路が単一のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタから構成されるインバーターを例示した
が、前記論理回路を構成するＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタの数に拘らずに全ての論理回路に
同様に適用可能である。すなわち、前記論理回路はイン
バーター、ＮＡＮＤゲート、ＮＯＲゲート等の全ての論
理回路を含む。
【００１７】図５は本発明の第１、第２実施形態を用い
た２入力のＮＡＮＤゲートの構成図である。図５に示す
ように、第１入力信号により動作状態が決定される第１
ＰＭＯＳトランジスタＬＰＭ１及び第１ＮＭＯＳトラン
ジスタＬＮＭ１と、第２入力信号により動作状態が決定
される第２ＰＭＯＳトランジスタＬＰＭ２及び第２ＮＭ
ＯＳトランジスタＬＮＭ２と、そして第２ＰＭＯＳトラ
ンジスタＬＰＭ２と第２ＮＭＯＳトランジスタＬＮＭ２
との間に接続される選択トランジスタ３３とから構成さ
れる。図示のように、第１、第２ＰＭＯＳトランジスタ
ＬＰＭ１、ＬＰＭ２はソース／ドレインが共通に接続さ
れ、ソースが電源電圧端Ｖｃｃにドレインが選択トラン
ジスタ３３のドレインに接続されている。一方、第１、
第２ＮＭＯＳトランジスタＬＮＭ１，ＬＮＭ２は互いに
直列に接続され、その直列に接続されたものが接地と選
択トランジスタ３３のソースとに接続されている。３入
力又はそれ以上の入力のＮＡＮＤでも同様に、それらの
ＰＭＯＳの回路とＮＭＯＳの回路との間に選択トランジ
スタ３３が接続される。この選択トランジスタ３３は、
図示の回路がＮＡＮＤゲートとして動作するとき、すな
わちアクティブ動作時にはオン状態となり、待機時時に
はオフ状態となる。
た２入力のＮＡＮＤゲートの構成図である。図５に示す
ように、第１入力信号により動作状態が決定される第１
ＰＭＯＳトランジスタＬＰＭ１及び第１ＮＭＯＳトラン
ジスタＬＮＭ１と、第２入力信号により動作状態が決定
される第２ＰＭＯＳトランジスタＬＰＭ２及び第２ＮＭ
ＯＳトランジスタＬＮＭ２と、そして第２ＰＭＯＳトラ
ンジスタＬＰＭ２と第２ＮＭＯＳトランジスタＬＮＭ２
との間に接続される選択トランジスタ３３とから構成さ
れる。図示のように、第１、第２ＰＭＯＳトランジスタ
ＬＰＭ１、ＬＰＭ２はソース／ドレインが共通に接続さ
れ、ソースが電源電圧端Ｖｃｃにドレインが選択トラン
ジスタ３３のドレインに接続されている。一方、第１、
第２ＮＭＯＳトランジスタＬＮＭ１，ＬＮＭ２は互いに
直列に接続され、その直列に接続されたものが接地と選
択トランジスタ３３のソースとに接続されている。３入
力又はそれ以上の入力のＮＡＮＤでも同様に、それらの
ＰＭＯＳの回路とＮＭＯＳの回路との間に選択トランジ
スタ３３が接続される。この選択トランジスタ３３は、
図示の回路がＮＡＮＤゲートとして動作するとき、すな
わちアクティブ動作時にはオン状態となり、待機時時に
はオフ状態となる。
【００１８】このように、ＮＡＮＤゲートとして構成さ
れる論理回路においても、第２ＰＭＯＳトランジスタＬ
ＰＭ２と第２ＮＭＯＳトランジスタＬＮＭ２との間に選
択トランジスタ３３を接続することにより、待機時時に
第１、第２ＰＭＯＳトランジスタＬＰＭ２から第１、第
２ＮＭＯＳトランジスタＬＮＭ２へリーク電流が流れる
のを遮断する。このように、ＮＡＮＤゲートだけでな
く、ＮＯＲゲート等のような全ての論理回路にも適用可
能である。
れる論理回路においても、第２ＰＭＯＳトランジスタＬ
ＰＭ２と第２ＮＭＯＳトランジスタＬＮＭ２との間に選
択トランジスタ３３を接続することにより、待機時時に
第１、第２ＰＭＯＳトランジスタＬＰＭ２から第１、第
２ＮＭＯＳトランジスタＬＮＭ２へリーク電流が流れる
のを遮断する。このように、ＮＡＮＤゲートだけでな
く、ＮＯＲゲート等のような全ての論理回路にも適用可
能である。
【００１９】一方、図６は本発明の第３実施形態による
待機時電流減少回路の構成図である。図６に示すよう
に、本発明の第３実施形態では、電源電圧端Ｖｃｃと接
地電圧端Ｖｓｓとの間に複数の論理回路６１−１、６１
−２、６１−３、６１−４・・・が接続される。本実施
形態は、先の実施形態と異なり、これらの論理回路６１
−１、６１−２、６１−３、６１−４・・・の全てに選
択トランジスタを接続するのではなく、図面上奇数番目
の論理回路６１−１、６１−３・・・にのみ選択トラン
ジスタ３３を接続してる。ここでは、論理回路６１−
１、６１−２、６１−３、６１−４・・・として、低い
しきい値電圧を有するＰＭＯＳトランジスタＬＰＭ１、
ＬＰＭ２、ＬＰＭ３、ＬＰＭ４・・・及びＮＭＯＳトラ
ンジスタＬＮＭ１、ＬＮＭ２、ＬＮＭ３、ＬＮＭ４・・
・から構成されるインバーターを例示した。
待機時電流減少回路の構成図である。図６に示すよう
に、本発明の第３実施形態では、電源電圧端Ｖｃｃと接
地電圧端Ｖｓｓとの間に複数の論理回路６１−１、６１
−２、６１−３、６１−４・・・が接続される。本実施
形態は、先の実施形態と異なり、これらの論理回路６１
−１、６１−２、６１−３、６１−４・・・の全てに選
択トランジスタを接続するのではなく、図面上奇数番目
の論理回路６１−１、６１−３・・・にのみ選択トラン
ジスタ３３を接続してる。ここでは、論理回路６１−
１、６１−２、６１−３、６１−４・・・として、低い
しきい値電圧を有するＰＭＯＳトランジスタＬＰＭ１、
ＬＰＭ２、ＬＰＭ３、ＬＰＭ４・・・及びＮＭＯＳトラ
ンジスタＬＮＭ１、ＬＮＭ２、ＬＮＭ３、ＬＮＭ４・・
・から構成されるインバーターを例示した。
【００２０】インバーターを構成するＰＭＯＳトランジ
スタＬＰＭ１、ＬＰＭ２、ＬＰＭ３、ＬＰＭ４・・・は
Ｐ導電型の半導体基板７１のＮウェル上に形成される
（図７参照）。Ｎウェルはアクティブ時にはＶｃｃにバ
イアスされている。待機時時に、Ｎウェルの電圧をＶｃ
ｃ以上の電圧（例えばＤＲＡＭのＶPP）を加えて増加さ
せるとＰＭＯＳトランジスタＬＰＭのしきい値電圧が高
くなる。従って、サブスレッショルドのリークが減少す
るようになる。
スタＬＰＭ１、ＬＰＭ２、ＬＰＭ３、ＬＰＭ４・・・は
Ｐ導電型の半導体基板７１のＮウェル上に形成される
（図７参照）。Ｎウェルはアクティブ時にはＶｃｃにバ
イアスされている。待機時時に、Ｎウェルの電圧をＶｃ
ｃ以上の電圧（例えばＤＲＡＭのＶPP）を加えて増加さ
せるとＰＭＯＳトランジスタＬＰＭのしきい値電圧が高
くなる。従って、サブスレッショルドのリークが減少す
るようになる。
【００２１】図６に示すように、選択トランジスタ３３
を奇数番目の論理回路にのみ構成する場合、選択トラン
ジスタ３３のゲートにローレベルの信号を印加し、かつ
Ｎウェルの電圧を増加させると、待機時状態を維持させ
ることができる。ＰＭＯＳトランジスタＬＰＭ１は前記
のようにしきい値電圧が低いので、入力電圧がハイの場
合もリーク電流により１番目の論理回路６１−１のＰＭ
ＯＳトランジスタＬＰＭ１を通じてノード１がハイ状態
に充電される。これにより、２番目の論理回路６１−２
のＮＭＯＳトランジスタＬＮＭ２がターンオンされてＰ
ＭＯＳトランジスタＬＰＭ２を介してリーク電流が流れ
ることがあるが、ＰＭＯＳトランジスタＬＰＭ２のしき
い値電圧が前述したようにＮウェルの電圧によって増加
するようになるため、リーク電流の量は非常に少なくな
る。
を奇数番目の論理回路にのみ構成する場合、選択トラン
ジスタ３３のゲートにローレベルの信号を印加し、かつ
Ｎウェルの電圧を増加させると、待機時状態を維持させ
ることができる。ＰＭＯＳトランジスタＬＰＭ１は前記
のようにしきい値電圧が低いので、入力電圧がハイの場
合もリーク電流により１番目の論理回路６１−１のＰＭ
ＯＳトランジスタＬＰＭ１を通じてノード１がハイ状態
に充電される。これにより、２番目の論理回路６１−２
のＮＭＯＳトランジスタＬＮＭ２がターンオンされてＰ
ＭＯＳトランジスタＬＰＭ２を介してリーク電流が流れ
ることがあるが、ＰＭＯＳトランジスタＬＰＭ２のしき
い値電圧が前述したようにＮウェルの電圧によって増加
するようになるため、リーク電流の量は非常に少なくな
る。
【００２２】ここで、図７はＰ導電型の基板７１にＮウ
ェルを形成しＮウェルの電圧を増加させたが、他に図８
に示すようにＮ導電型の基板８１にＰウェルを形成しＰ
ウェルの電圧を減少させてもよい。すなわち、図６のＮ
ＭＯＳトランジスタＬＮＭ１、ＬＮＭ２、ＬＮＭ３、Ｌ
ＮＭ４・・・を、図８に示すようにＮ導電型の半導体基
板８１に形成されたＰウェルに形成する。Ｐウェルはア
クティブ時にはＶｓｓにバイアスされている。しかし、
待機時時には、Ｐウェルの電圧をＶｓｓ以下の電圧（例
えば、ＤＲＡＭのＶbb以下）に低くすると、ＮＭＯＳト
ランジスタＬＮＭ１、ＬＮＭ２、ＬＮＭ３、ＬＮＭ４・
・・のしきい値電圧が高くなる。従って、サブスレッシ
ョルドのリークが減少する。このように、Ｎウェル又は
Ｐウェルを用いた本発明の第３実施形態によるスタンバ
イ電流減少回路はＤＲＡＭなどの出力ドライバにも適用
可能である。本発明の第３実施形態を出力ドライバに適
用する場合、ドライバの処理速度を向上させることがで
きる。
ェルを形成しＮウェルの電圧を増加させたが、他に図８
に示すようにＮ導電型の基板８１にＰウェルを形成しＰ
ウェルの電圧を減少させてもよい。すなわち、図６のＮ
ＭＯＳトランジスタＬＮＭ１、ＬＮＭ２、ＬＮＭ３、Ｌ
ＮＭ４・・・を、図８に示すようにＮ導電型の半導体基
板８１に形成されたＰウェルに形成する。Ｐウェルはア
クティブ時にはＶｓｓにバイアスされている。しかし、
待機時時には、Ｐウェルの電圧をＶｓｓ以下の電圧（例
えば、ＤＲＡＭのＶbb以下）に低くすると、ＮＭＯＳト
ランジスタＬＮＭ１、ＬＮＭ２、ＬＮＭ３、ＬＮＭ４・
・・のしきい値電圧が高くなる。従って、サブスレッシ
ョルドのリークが減少する。このように、Ｎウェル又は
Ｐウェルを用いた本発明の第３実施形態によるスタンバ
イ電流減少回路はＤＲＡＭなどの出力ドライバにも適用
可能である。本発明の第３実施形態を出力ドライバに適
用する場合、ドライバの処理速度を向上させることがで
きる。
【００２３】
【発明の効果】本発明は、電源電圧端に連結されたＰＭ
ＯＳトランジスタと接地電圧端に連結されたＮＭＯＳト
ランジスタとの間にスイッチング素子（選択トランジス
タ）を接続して接地端側へのリーク電流の流れを遮断す
るようにしたので、待機時状態からアクティブ状態へ戻
るにはその選択トランジスタをオンとさせるだけでよい
ので時間を短縮することができる。また、本発明によれ
ば、サブ電源ラインやサブ接地ラインを構成せずに、各
論理回路を構成するトランジスタのしきい値電圧に応じ
たスイッチング素子をそれらのトランジスタの間に接続
するので、レイアウト上の面積を最小化することができ
る。その上、メイン電源ラインとサブ電源ラインを接続
するトランジスタとメイン接地ラインとサブ接地ライン
とを接続するトランジスタを使用する必要がなく、それ
らのトランジスタの大きさを最適化させる必要がない。
さらには、従来は待機状態でのリーク電流を考慮して回
路を設計しなければならなかったので、回路を設計した
後に合成を行うことが難しかったが、本発明では待機状
態でのリーク電流を考慮しなくても良いのでライブラリ
を見て設計しても、後で回路を合成することができる。
請求項５の発明によれば、インバーター、ＮＡＮＤゲー
ト、ＮＯＲゲート等の論理素子を用いる全ての論理回路
に適用可能なので、それらの論理回路の動作速度を改善
させることができる。
ＯＳトランジスタと接地電圧端に連結されたＮＭＯＳト
ランジスタとの間にスイッチング素子（選択トランジス
タ）を接続して接地端側へのリーク電流の流れを遮断す
るようにしたので、待機時状態からアクティブ状態へ戻
るにはその選択トランジスタをオンとさせるだけでよい
ので時間を短縮することができる。また、本発明によれ
ば、サブ電源ラインやサブ接地ラインを構成せずに、各
論理回路を構成するトランジスタのしきい値電圧に応じ
たスイッチング素子をそれらのトランジスタの間に接続
するので、レイアウト上の面積を最小化することができ
る。その上、メイン電源ラインとサブ電源ラインを接続
するトランジスタとメイン接地ラインとサブ接地ライン
とを接続するトランジスタを使用する必要がなく、それ
らのトランジスタの大きさを最適化させる必要がない。
さらには、従来は待機状態でのリーク電流を考慮して回
路を設計しなければならなかったので、回路を設計した
後に合成を行うことが難しかったが、本発明では待機状
態でのリーク電流を考慮しなくても良いのでライブラリ
を見て設計しても、後で回路を合成することができる。
請求項５の発明によれば、インバーター、ＮＡＮＤゲー
ト、ＮＯＲゲート等の論理素子を用いる全ての論理回路
に適用可能なので、それらの論理回路の動作速度を改善
させることができる。
【００２４】請求項７、８の発明によれば、論理回路を
構成するＰＭＯＳ及びＮＭＯＳトランジスタのうちＰＭ
ＯＳトランジスタをＮウェル上に形成する。これによ
り、スタンバイ時に別にＰＭＯＳトランジスタのしきい
値電圧を増加させなくてもＮウェルバイアスによって相
対的にＰＭＯＳトランジスタのしきい値電圧を増加させ
ることによりリーク電流の流れを防止することができ
る。請求項９、１０の発明によれば、論理回路を構成す
るＰＭＯＳ及びＮＭＯＳトランジスタのうちＮＭＯＳト
ランジスタをＰウェル上に形成する。これにより、待機
時時に別にＮＭＯＳトランジスタのしきい値電圧を減少
させなくても、Ｐウェルバイアスによって相対的にＮＭ
ＯＳトランジスタのしきい値電圧を増加させることによ
りリーク電流の流れを防止することができる。
構成するＰＭＯＳ及びＮＭＯＳトランジスタのうちＰＭ
ＯＳトランジスタをＮウェル上に形成する。これによ
り、スタンバイ時に別にＰＭＯＳトランジスタのしきい
値電圧を増加させなくてもＮウェルバイアスによって相
対的にＰＭＯＳトランジスタのしきい値電圧を増加させ
ることによりリーク電流の流れを防止することができ
る。請求項９、１０の発明によれば、論理回路を構成す
るＰＭＯＳ及びＮＭＯＳトランジスタのうちＮＭＯＳト
ランジスタをＰウェル上に形成する。これにより、待機
時時に別にＮＭＯＳトランジスタのしきい値電圧を減少
させなくても、Ｐウェルバイアスによって相対的にＮＭ
ＯＳトランジスタのしきい値電圧を増加させることによ
りリーク電流の流れを防止することができる。
【図１】 従来の第１実施形態による待機時電流減少回
路の構成図。
路の構成図。
【図２】 従来の第２実施形態による待機時電流減少回
路の構成図。
路の構成図。
【図３】 本発明の第１実施形態による待機時電流減少
回路の構成図。
回路の構成図。
【図４】 本発明の第２実施形態による待機時電流減少
回路の構成図。
回路の構成図。
【図５】 本発明の第１、第２実施形態を用いたＮＡＮ
Ｄゲートの構成図。
Ｄゲートの構成図。
【図６】 本発明の第３実施形態による待機時電流減少
回路の構成図。
回路の構成図。
【図７】 図６を説明するためのＣＭＯＳトランジスタ
の断面図。
の断面図。
【図８】 図６を説明するためのＣＭＯＳトランジスタ
の他の断面図。
の他の断面図。
１１、２１、３１、６１−１ 論理回路 ３３ 選択トランジスタ ＨＰＭｉ 高いしきい値電圧を有するＰＭＯＳトラン
ジスタ ＨＮＭｉ 高いしきい値電圧を有するＮＭＯＳトラン
ジスタ ＬＰＭｉ 低いしきい値電圧を有するＰＭＯＳトラン
ジスタ ＬＮＭｉ 低いしきい値電圧を有するＮＭＯＳトラン
ジスタ
ジスタ ＨＮＭｉ 高いしきい値電圧を有するＮＭＯＳトラン
ジスタ ＬＰＭｉ 低いしきい値電圧を有するＰＭＯＳトラン
ジスタ ＬＮＭｉ 低いしきい値電圧を有するＮＭＯＳトラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ズ・ヒョック・ソン 大韓民国・チュンチョンブク−ド・チョン ズ−シ・ボックデ−ドン・サムイル アパ ートメント ３−504
Claims (10)
- 【請求項１】 電源電圧端に連結されたＰＭＯＳトラン
ジスタと、 接地電圧端に連結されたＮＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの
間に接続され、前記ＰＭＯＳトランジスタを介してＮＭ
ＯＳトランジスタへ流れるリーク電流を遮断するスイッ
チング素子とを備えることを特徴とする待機時電流減少
回路。 - 【請求項２】 前記スイッチング素子は、ＰＭＯＳトラ
ンジスタ、ＮＭＯＳトランジスタなど半導体で実現可能
な任意のスイッチング素子であることを特徴とする請求
項１記載の待機時電流減少回路。 - 【請求項３】 電源電圧端及び接地電圧端と、 前記電源電圧端と接地電圧端との間に１つ以上のＰＭＯ
Ｓトランジスタから１つ以上のＮＭＯＳトランジスタへ
電流が流れるように接続されている複数の論理回路と、 前記各論理回路の電流が流れるように接続されているＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタとの間に接
続され、待機時時に前記ＰＭＯＳトランジスタからＮＭ
ＯＳトランジスタへのリーク電流の流れ経路を遮断する
選択トランジスタとを備えることを特徴とする待機時電
流減少回路。 - 【請求項４】 前記選択トランジスタは、前記論理回路
を構成するＮＭＯＳトランジスタに比べて更に低いしき
い値電圧を有するＮＭＯＳトランジスタ、又は前記論理
回路を構成するＰＭＯＳトランジスタに比べて更に低い
しきい値電圧を有するＰＭＯＳトランジスタであること
を特徴とする請求項３記載の待機時電流減少回路。 - 【請求項５】 前記論理回路は、インバーター、ＮＡＮ
Ｄゲート、ＮＯＲゲート等の全ての論理回路を含むこと
を特徴とする請求項３記載の待機時電流減少回路。 - 【請求項６】 電源電圧端及び接地電圧端と、 前記電源電圧端と接地電圧端との間に１つ以上のＰＭＯ
Ｓトランジスタと１つ以上のＮＭＯＳトランジスタと
が、動作時にそれらに電流が流れるように接続された論
理回路が並列に複数接続されている回路と、 前記回路の並列に接続されている論理回路の一つおきの
論理回路の電流が流れるように接続されているＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとの間に接続さ
れ、待機時時に前記ＰＭＯＳトランジスタからＮＭＯＳ
トランジスタへのリーク電流の流れ経路を遮断する選択
トランジスタとを備えることを特徴とする待機時電流減
少回路。 - 【請求項７】 前記論理回路を構成するＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのうち前記ＰＭＯＳトラ
ンジスタはＮウェル上に形成されることを特徴とする請
求項６記載の待機時電流減少回路。 - 【請求項８】 前記Ｎウェル上に形成されたＰＭＯＳト
ランジスタは、スタンバイ時に前記Ｎウェルのバイアス
によってしきい値電圧が相対的に増加することを特徴と
する請求項７記載の待機時電流減少回路。 - 【請求項９】 前記論理回路を構成するＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタのうち前記ＮＭＯＳト
ランジスタはＰウェル上に形成されることを特徴とする
請求項６記載の待機時電流減少回路。 - 【請求項１０】 前記Ｐウェル上に形成されたＮＭＯＳ
トランジスタ（ＬＮＭ１、ＬＮＭ２、ＬＮＭ３、ＬＮＭ
４・・・）は、待機時時に前記Ｐウェルのバイアスによ
ってしきい値電圧が相対的に増加することを特徴とする
請求項９記載の待機時電流減少回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980004191A KR100252844B1 (ko) | 1998-02-12 | 1998-02-12 | 스탠바이전류 감소회로 |
| KR4191/1998 | 1998-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284501A true JPH11284501A (ja) | 1999-10-15 |
| JP3883319B2 JP3883319B2 (ja) | 2007-02-21 |
Family
ID=19532939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03414099A Expired - Fee Related JP3883319B2 (ja) | 1998-02-12 | 1999-02-12 | 待機時電流減少回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6288586B1 (ja) |
| JP (1) | JP3883319B2 (ja) |
| KR (1) | KR100252844B1 (ja) |
| DE (1) | DE19905749B4 (ja) |
| GB (1) | GB2334391B (ja) |
| TW (1) | TW415079B (ja) |
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|---|---|---|---|---|
| US7663411B2 (en) | 2005-04-08 | 2010-02-16 | Elpida Memory, Inc. | Semiconductor device with a logic circuit |
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| JP3912960B2 (ja) * | 2000-06-20 | 2007-05-09 | 株式会社東芝 | 半導体集積回路、論理演算回路およびフリップフロップ |
| JP4366858B2 (ja) * | 2000-09-18 | 2009-11-18 | ソニー株式会社 | Ｍｏｓトランジスタ回路 |
| US20080054973A1 (en) * | 2006-09-06 | 2008-03-06 | Atmel Corporation | Leakage improvement for a high-voltage latch |
| US7904847B2 (en) * | 2008-02-18 | 2011-03-08 | International Business Machines Corporation | CMOS circuit leakage current calculator |
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| JPS57160213A (en) * | 1981-03-27 | 1982-10-02 | Toshiba Corp | Flip-flop circuit |
| JPS57192138A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Logical circuit providing power save function |
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| JP3126766B2 (ja) * | 1990-12-07 | 2001-01-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| KR0150750B1 (ko) * | 1995-05-19 | 1998-10-01 | 김주용 | 대기상태의 전력 소모를 감소시키기 위한 반도체 장치 |
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| US5917355A (en) * | 1997-01-16 | 1999-06-29 | Sun Microsystems, Inc. | Edge-triggered staticized dynamic flip-flop with conditional shut-off mechanism |
-
1998
- 1998-02-12 KR KR1019980004191A patent/KR100252844B1/ko not_active Expired - Fee Related
-
1999
- 1999-01-15 TW TW088100584A patent/TW415079B/zh not_active IP Right Cessation
- 1999-02-03 US US09/243,469 patent/US6288586B1/en not_active Expired - Lifetime
- 1999-02-11 DE DE19905749A patent/DE19905749B4/de not_active Expired - Fee Related
- 1999-02-12 GB GB9903237A patent/GB2334391B/en not_active Expired - Fee Related
- 1999-02-12 JP JP03414099A patent/JP3883319B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663411B2 (en) | 2005-04-08 | 2010-02-16 | Elpida Memory, Inc. | Semiconductor device with a logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
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