DE19905749A1

DE19905749A1 - Bereitschaftsschaltung mit verringerter Stromaufnahme

Info

Publication number: DE19905749A1
Application number: DE19905749A
Authority: DE
Inventors: Jin Hong Ahn; Joo Hiuk Son
Original assignee: LG Semicon Co Ltd
Current assignee: Conversant IP NB 868 Inc
Priority date: 1998-02-12
Filing date: 1999-02-11
Publication date: 1999-08-26
Anticipated expiration: 2019-02-12
Also published as: GB2334391A; KR19990069746A; KR100252844B1; JP3883319B2; TW415079B; DE19905749B4; US6288586B1; GB9903237D0; GB2334391B; JPH11284501A

Description

Die Erfindung betrifft Halbleiterbauteile, und spezieller betrifft sie eine Schaltung zum Verringern des Stroms im Be reitschaftszustand einer Niederspannungsschaltung.

Im allgemeinen wird die Transistorspannung abgesenkt, um die Signalübertragungsgeschwindigkeit in einer Niederspannungs schaltung zu verringern, was zu einer wesentlichen Zunahme des Schwellen-Leckstroms im Bereitschaftszustand führt, des sen Verringerung ein Schlüsselproblem bildet.

Nun werden bekannte Schaltungen zum Verringern des Stroms im Bereitschaftszustand unter Bezugnahme auf die beigefügten Fig. 1 und 2 erläutert. Bei bekannten Schaltungen zum Ver ringern des Stroms im Bereitschaftszustand sind, um Leck ströme zu verringern, wie sie durch mehrere Logikschaltungs einheiten fließen, PMOS- und NMOS-Transistoren, beide mit hohen Schwellenspannungen, außerhalb der Logikschaltungsein heiten vorhanden, um die Leckströme zu steuern, die durch die gesamte Schaltung fließen.

Fig. 1 veranschaulicht eine erste beispielhafte bekannte Schaltung zum Verringern des Stroms im Bereitschaftszustand. Diese Schaltung ist mit einer Haupt-Spannungsversorgungslei tung Vcc und einer Masseleitung Vss, einer Unter-Spannungs versorgungsleitung Vcc-L und einer Unter-Masseleitung Vss-L, einem PMOS-Transistor HPM1 zwischen der Haupt-Spannungsver sorgungsleitung und der Unter-Spannungsversorgungsleitung, einem NMOS-Transistor HNM1 zwischen der Haupt-Masseleitung und der Unter-Masseleitung sowie mehreren Logikschaltungen, zwischen der Unter-Spannungsversorgungsleitung und der Un ter-Masseleitung versehen. Jede der Logikschaltungen 11 ist mit mehreren PMOS- und NMOS-Transistoren versehen, die beide niedrige Schwellenspannungen aufweisen. Der PMOS-Transistor HPM1 zwischen der Haupt- und der Unter-Spannungsversorgungs leitung sowie der NMOS-Transistor HNM1 zwischen der Haupt- und der Unter-Masseleitung weisen Schwellenspannungen auf, die relativ höher als die der Transistoren in den Logik schaltungen 11 sind. Der NMOS-Transistor HNM1 verfügt über ein Gate, das so ausgebildet ist, daß an ihn ein aktives Signal ACT anlegbar ist, und der PMOS-Transistor HPM1 ver fügt über ein Gate, das so ausgebildet ist, daß an ihn ein aktives negatives Signal ACT angelegt wird.

Nun wird die Funktion dieser ersten beispielhaften bekannten Schaltung zum Verringern des Stroms im Bereitschaftszustand erläutert.

Wie es in Fig. 1 dargestellt ist, sind, wenn die Schaltung aktiv ist, der PMOS-Transistor HPM1 sowie der NMOS-Transis tor HNM1 eingeschaltet, um die Unter-Spannungsversorgungs leitung Vcc-L auf eine Spannung des Pegels Vcc und die Un ter-Masseleitung Vss-L auf eine Spannung des Pegels Vss zu laden. Demgemäß ist die Schaltung als übliche Schaltung wirksam, bei der ein Ausgangssignal entsprechend dem System der Logikschaltung 11 geliefert wird. Wenn sich die Schal tung im Bereitschaftszustand befindet, sind der PMOS-Tran sistor HPM1 und der NMOS-Transistor HNM1 ausgeschaltet, was bewirkt, daß die Unter-Spannungsversorgungsleitung und die Unter-Masseleitung von der Haupt-Spannungsversorgungsleitung bzw. der Haupt-Masseleitung getrennt sind, um dafür zu sor gen, daß die Spannung auf der Unter-Spannungsversorgungs leitung mit der an die mehreren Logikschaltungen 11 angeleg ten Versorgungsspannung übereinstimmt und die Spannung an der Unter-Masseleitung mit der an die Logikschaltungen 11 angelegten Massespannung übereinstimmt. In diesem Fall nimmt der durch die Logikschaltung fließende Leckstrom zu, wenn die Versorgungsspannung höher ist, und umgekehrt. Durch Trennen der Unter-Spannungsversorgungsleitung und der Unter- Masseleitung von der Haupt-Spannungsversorgungsleitung bzw. der Haupt-Masseleitung kann die Versorgungsspannung über die Logikschaltung 11 niedriger sein, was zu einer Verringerung des Leckstroms führt.

Fig. 2 veranschaulicht eine zweite beispielhafte bekannte Schaltung zum Verringern des Stroms im Bereitschaftszustand. Diese Schaltung ist mit einer Haupt-Spannungsversorgungslei tung Vcc, einer Haupt-Masseleitung Vss, einer Unter-Span nungsversorgungsleitung Vcc-L, einer Unter-Masseleitung Vss-L, einem PMOS-Transistor HPM1 zwischen der Haupt- und der Unter-Spannungsversorgungsleitung, einem NMOS-Transistor HNM1 zwischen der Haupt- und der Unter-Masseleitung, einem ersten Logikschaltungsteil 21 zwischen der Haupt-Spannungs versorgungsleitung und der Unter-Masseleitung sowie einem zweiten Logikschaltungsteil 21a zwischen der Unter-Span nungsversorgungsleitung und der Haupt-Masseleitung versehen. Es können außer der ersten und zweiten Logikschaltung 21 und 21a abhängig vom Schaltungssystem mehrere Logikschaltungen vorhanden sein. Der erste und der zweite Logikschaltungsteil 21 und 21a sind mit mehreren PMOS- und mehreren NMOS-Tran sistoren versehen, wobei Logikschaltungen, deren Transisto ren eingeschaltet sind, um vorab Bereitschaftszustände vor herzusagen, mit der Haupt-Spannungsversorgungsleitung und der Unter-Masseleitung verbunden sind, während Logikschal tungsteile, deren Transistoren ausgeschaltet sind, um vorab Bereitschaftszustände vorherzusagen, mit der Unter-Span nungsversorgungsleitung und der Haupt-Masseleitung verbunden sind, um dadurch Belastungen der Unter-Spannungsversorgungs leitung und der Unter-Masseleitung zu halbieren, wenn die zwei Logikschaltungsteile 21 und 21a arbeiten.

Jedoch bestehen bei diesen bekannten Schaltungen zum Verrin gern des Stroms im Bereitschaftszustand die folgenden Pro bleme:

- Erstes benötigt die Optimierung der Größen der Transisto ren, die die Haupt- und die Unter-Spannungsversorgungslei tung sowie die Haupt- und die Unter-Masseleitung verbinden, um die Zeitperiode einzustellen, die dazu erforderlich ist, vom Bereitschaftszustand in den aktiven Zustand zurückzukeh ren, viel Zeit.
- Zweitens ist das Anwenden der Schaltung auf automatische Schaltungskonstruktion schwierig, bei der die Schaltung auf von oben nach unten arbeitende Weise unter Verwendung einer Netzliste konzipiert wird, in der Schaltungsdesignformate als Texte vorhanden sind.
- Drittens benötigt die Schaltung viel Platz und ist kompli ziert.
- Viertens wirken die Transistoren mit hohen Schwellenspan nungen zwischen der Haupt- und der Unter-Spannungsversor gungsleitung sowie zwischen der Haupt- und der Unter-Masse leitung wie Kondensatoren, wenn vom Bereitschaftszustand in den aktiven Zustand zurückgekehrt wird, was bewirkt, daß die Unter-Spannungsversorgungsleitung und die Unter-Masse leitung lange Zeitperioden benötigen, um Spannungen wieder herzustellen, die mit den Spannungen auf der Haupt-Span nungsversorgungsleitung und der Haupt-Masseleitung identisch sind.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zum Verringern des Stroms im Bereitschaftszustand zu schaffen, die Leckströme minimieren kann und die Zeitperiode maximal verkürzen kann, die für die Rückkehr vom Bereitschaftszu stand in den aktiven Zustand erforderlich ist.

Diese Aufgabe ist durch die Schaltungen gemäß den beigefüg ten unabhängigen Ansprüchen 1, 6 und 10 gelöst.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er findung werden teilweise in der folgenden Beschreibung dar gelegt, und teilweise werden sie dem Fachmann bei der Unter suchung des Folgenden oder beim Ausüben der Erfindung er kennbar. Die Aufgaben und Vorteile der Erfindung werden spe ziell durch die Naßnahmen erzielt, wie sie in den beigefüg ten Ansprüchen dargelegt sind.

Die Erfindung wird aus der nachfolgenden detaillierten Be schreibung und den beigefügten Zeichnungen, die nur zur Ver anschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.

Fig. 1 und 2 zeigen eine erste bzw. zweite beispielhafte be kannte Schaltung zum Verringern des Stroms im Bereitschafts zustand;

Fig. 3 und 4 zeigen jeweils eine Schaltung zum Verringern des Stroms im Bereitschaftszustand gemäß einem ersten bzw. zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 5 zeigt eine Anwendung des ersten und zweiten Ausfüh rungsbeispiels der Erfindung bei einem NAND-Gatter;

Fig. 6 zeigt eine Schaltung zum Verringern des Stroms im Bereitschaftszustand gemäß einem dritten bevorzugten Ausfüh rungsbeispiel der Erfindung; und

Fig. 7 und Fig. 8 veranschaulichen jeweils verschiedene Schnitte eines CMOS-Transistors zum Erläutern von Fig. 6.

In einer erfindungsgemäßen Schaltung zum Verringern des Stroms im Bereitschaftszustand ist für jede von mehreren Lo gikschaltungen ein Schaltbauteil (beim Ausführungsbeispiel der Erfindung ein NMOS- oder ein PMOS-Transistor) vorhanden, um Leckströme zu verringern.

Gemäß Fig. 3 enthält die Schaltung gemäß dem ersten Ausfüh rungsbeispiel der Erfindung einen Spannungsversorgungsan schluß Vcc, einen Massespannungsanschluß Vss und mehrere Logikschaltungen 31 zwischen diesen Anschlüssen. Jede der Logikschaltungen 31 enthält einen PMOS-Transistor LPM1 mit niedriger Schwellenspannung sowie einen NMOS-Transistor LNM1 mit niedriger Schwellenspannung, wobei die Source des PMOS- Transistors LPM1 mit dem Spannungsversorgungsanschluß ver bunden ist und die Source des NMOS-Transistors LNM1 mit dem Massespannungsanschluß verbunden ist. Zwischen dem PMOS- Transistor LPM1 und dem NMOS-Transistor LNM1 ist ein Schalt bauteil 33, z. B. ein NMOS-Transistor HNM1 mit hoher Schwel lenspannung (nachfolgend als "Auswähltransistor" bezeichnet) vorhanden, um Leckströme zu verringern. Ein Auswähltransis tor 33 ist für jede der mehreren Logikschaltungen vorhanden, und er wird im aktiven Betrieb eingeschaltet und im Bereit schaftsbetrieb ausgeschaltet.

Der Auswähltransistor kann ein NMOS-Transistor mit niedriger Schwellenspannung anstelle des NMOS-Transistors HNM1 mit ho her Schwellenspannung sein. In Fig. 4 ist eine Schaltung zum Verringern des Stroms im Bereitschaftszustand des NMOS-Tran sistors mit niedriger angelegter Spannung dargestellt. Es handelt sich um eine Schaltung gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung, und sie zeigt einen Aus wähltransistor in Form eines NMOS-Transistors mit niedriger Schwellenspannung.

Nun werden die Funktionen der oben genannten Schaltungen zum Verringern des Stroms im Bereitschaftszustand gemäß dem ers ten und zweiten bevorzugten Ausführungsbeispiel der Erfin dung erläutert.

Gemäß den Fig. 3 und 4 wird das Gate des Auswähltransistors im aktiven Betrieb mit einem hohen Signal versorgt, und im Bereitschaftsbetrieb wird es mit einem niedrigen Signal ver sorgt (0 V im Fall von Fig. 3 und eine negative (-) Spannung zum Verringern des Leckstroms im Fall von Fig. 4). D. h. , daß beim Anlegen eines niedrigen Signals an das Gate des Auswähltransistors 33 im Bereitschaftszustand dieser Tran sistor ausgeschaltet wird, wodurch ein Leckstrompfad vom PMOS-Transistor LPM1 zum NMOS-Transistor LNM1 unterbrochen wird. Dieses Unterbrechen des Leckstrompfads kann den Schwellenstrom unterhalb der Schwelle deutlich verringern (gemäß einer Simulation beträgt die Verringerung ungefähr das 10 000fache im Vergleich zum Fall beim Stand der Tech nik). Außerdem ist die Zeitperiode, wie sie dazu erforder lich ist, den Bereitschaftszustand ausgehend vom aktiven Zu stand zu erreichen, im Vergleich zum Stand der Technik stark verringert, bei dem die Haupt- und Unter-Spannungsversor gungsleitung sowie die Haupt- und die Unter-Masseleitung vorhanden sind. So sind beim ersten und zweiten Ausführungs beispiel Auswähltransistoren in Logikschaltungen mit einem PMOS-Transistor LPM1 und einem NMOS-Transistor LNM1 vorhan den, um Leckströme zu unterbrechen, wie sie vom PMOS-Tran sistor LPM1 zum NMOS-Transistor LNM1 fließen können. Beim ersten und zweiten Ausführungsbeispiel sind zwar Logikschal tungsteile als Beispiele dargestellt, die mit Invertern aus jeweils einem PMOS- und einem NMOS-Transistor bestehen, je doch ist die Erfindung auf alle Logikschaltungsteile unab hängig von der Anzahl der PMOS- und NMOS-Transistoren in ih nen anwendbar. D. h., daß zu solchen Logikschaltungsteilen alle Logikschaltungen gehören, wie z. B. Inverter, NAND-Gat ter und NOR-Gatter.

Fig. 5 veranschaulicht eine Anwendung des ersten und zweiten Ausführungsbeispiels der Erfindung bei einem NAND-Gatter mit einem ersten PMOS-Transistor LPM1 und einem ersten NMOS- Transistor LNM1, deren Betriebszustände durch ein erstes Eingangssignal bestimmt werden, einem zweiten PMOS-Transis tor LPM2 und einem zweiten NMOS-Transistor LNM2, deren Be triebszustände durch ein zweites Eingangssignal bestimmt werden, und einem Auswähltransistor 33 zwischen dem zweiten PMOS-Transistor LPM2 und dem zweiten NMOS-Transistor LNM2. In diesem Fall ist der Auswähltransistor 33 im aktiven Be trieb eingeschaltet und im Bereitschaftsbetrieb ausgeschal tet. Auch ist in der Logikschaltung des NAND-Gatters dieser Auswähltransistor 33 zwischen den genannten Transistoren vorhanden, um Leckströme vom zweiten PMOS-Transistor LPM2 zum zweiten NMOS-Transistor LNM2 im Bereitschaftszustand zu unterbrechen. So besteht Anwendbarkeit nicht nur bei einem NAND-Gatter, sondern bei allen Logikschaltungen, wie einem NOR-Gatter.

Gemäß Fig. 6 enthält das dritte Ausführungsbeispiel der Er findung mehrere Logikschaltungsteile 61-1, 61-2, 61-3, 61-4, . . ., die zwischen einem Spannungsversorgungsanschluß Vcc und einem Maßespannungsanschluß Vss vorhanden sind, wobei ein Auswähltransistor 33 nur für die ungeradzahligen Logik schaltungsteile 61-1, 61-3, 61-5, . . . vorhanden ist. In die sem Fall sind als Beispiele der Logikschaltungsteile 61-1, 61-2, 61-3, 61-4, . . . Inverter verwendet, die aus PMOS-Tran sistoren LPM1, LPM2, LPM3, LPM4, . . . sowie NMOS-Transistoren LNM1, LNM2, LNM3, LNM4, . . . bestehen, die jeweils niedrige Schwellenspannungen zeigen. Jeder dieser PMOS-Transistoren ist in einer n-Wanne in einem p-Halbleitersubstrat 71 (siehe Fig. 7) ausgebildet. Die n-Wanne ist vorgespannt, wenn Vcc aktiv ist. Im Bereitschaftszustand werden jedoch, wenn die Spannung der n-Wanne auf eine Spannung über Vcc (z. B. Vpp eines DRAM) erhöht wird, die Schwellenspannungen der PMOS- Transistoren LPM höher, was den Leckstrom unterhalb der Schwelle verringert. Anders gesagt, kann, wie es in Fig. 6 dargestellt ist, wenn ein Auswähltransistor 33 nur für die ungeradzahligen Logikschaltungen vorhanden ist, die Schal tung dadurch im Bereitschaftszustand gehalten werden, daß ein Signal niedrigen Pegels an das Gate des Auswähltransis tors 33 angelegt wird und die Spannung an der n-Wanne an steigt. Durch diese Vorgehensweise kann ein Knoten 1 über den PMOS-Transistor LPM1 im ersten Logikschaltungsteil 61-1 unabhängig vom Eingangssignal an den Logikschaltungsteil auf einen hohen Zustand geladen werden. Anschließend wird der NMOS-Transistor LNM2 im zweiten Logikschaltungsteil 61-2 eingeschaltet, was es ermöglicht, daß durch den PMOS-Tran sistor LPM2 ein Leckstrom fließt, jedoch mit wesentlich ver ringerter Rate aufgrund der erhöhten Schwellenspannung des PMOS-Transistors LPM2 wegen der Spannung an der n-Wanne.

Während beim beschriebenen Ausführungsbeispiel eine n-Wanne in einem p-Substrat 71 ausgebildet ist und die Spannung der n-Wanne erhöht wird, wie es in Fig. 7 dargestellt ist, kann der Aufbau auch dergestalt sein, daß eine p-Wanne in einem n-Substrat 81 ausgebildet ist und die Spannung der p-Wanne abgesenkt wird, wie es in Fig. 8 dargestellt ist. D. h., daß die NMOS-Transistoren LNM1, LNM2, LNM3, LNM4, . . . gemäß Fig. 6 nun in einer p-Wanne ausgebildet sind, die, wie es in Fig. 8 dargestellt ist, in einem n-Halbleitersubstrat 81 hergestellt wurde. Die p-Wanne ist im aktiven Zustand durch Vss vorgespannt. Wenn jedoch im Bereitschaftszustand die Spannung an der p-Wanne auf eine Spannung unter Vss (z. B. Vbb an einem DRAM) abgesenkt wird, können die Schwellenspan nungen der NMOS-Transistoren LNM1, LNM2, LNM3, LNM4, . . . hö her werden, was die Leckströme unterhalb der Schwellenspan nung verringert. So ist das dritte Ausführungsbeispiel einer erfindungsgemäßen Schaltung zum Verringern des Stroms im Be reitschaftszustand mit einer n- oder einer p-Wanne bei einem Ausgangstreiber, wie einem DRAN, anwendbar, um die Verarbei tungsgeschwindigkeit des Treibers zu verbessern.

Die erfindungsgemäße Schaltung zum Verringern des Stroms im Bereitschaftszustand weist die folgenden Vorteile auf:

- Erstens kann der Leckstrom dadurch deutlich verringert werden, daß einfache Schaltbauteile in Logikschaltungen an gebracht werden, ohne daß eine gesonderte Unter-Spannungs versorgungsleitung und eine Unter-Masseleitung bereitzustel len sind.
- Zweitens kann ein Ausgangstreiber mit vorgespannter Wanne die Verarbeitungsgeschwindigkeit eines Treibers verbessern.
- Drittens kann die durch die Erfindung ermöglichte optimale Transistorgröße die Zeit wesentlich verkürzen, die dazu er forderlich ist, vom Bereitschaftszustand in den aktiven Zu stand zu gelangen.
- Viertens ist die erfindungsgemäße Schaltung zum Verringern des Stroms im Bereitschaftszustand bei einer Automatisierung des Schaltungsdesigns anwendbar.

Claims

1. Schaltung zum Verringern des Stroms im Bereitschaftszu stand mit:

- einem mit einem Spannungsversorgungsanschluß (Vcc) ver bundenen PMOS-Transistor und
- einem mit einem Maßespannungsanschluß (Vss) verbundenen NMOS-Transistor;

gekennzeichnet durch

- ein Schaltbauteil (33) zwischen dem PMOS- und dem NMOS- Transistor, um einen Leckstrom zu unterbrechen, wie er vom PMOS- zum NMOS-Transistor fließen würde.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Schaltbauteil (33) ein PMOS-Transistor, ein NMOS-Tran sistor oder ein anderes Halbleiterbauteil ist.

3. Schaltung nach einem der vorstehenden Ansprüche, da durch gekennzeichnet, daß die Schwellenspannung des Schalt bauteils (33) entweder höher oder niedriger als die Schwel lenspannung des PMOS- oder des NMOS-Transistors ist.

4. Schaltung nach einem der vorstehenden Ansprüche, da durch gekennzeichnet, daß jeweils ein oder mehrere PMOS- Transistoren und jeweils ein oder mehrere NMOS-Transistoren vorhanden sind.

5. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das Schaltbauteil (33) mit dem NMOS-Transistor im aktiven Zustand eingeschaltet und im Bereitschaftszustand ausge schaltet ist.

6. Schaltung zum Verringern des Stroms im Bereitschaftszu stand mit:

- einem Spannungsversorgungsanschluß (Vcc) und einem Masse spannungsanschluß (Vss) sowie
- mehreren Logikschaltungsteilen (31, 31a, . . .), die mehrere PMOS-Transistoren und mehrere NMOS-Transistoren zwischen dem Spannungsversorgungsanschluß und dem Massespannungsan schluß aufweisen;

gekennzeichnet durch

- einen Auswähltransistor (33), der in jedem der Logikschal tungsteile zwischen dem PMOS-Transistor (LPM1, LPM2, . . .) und dem NMOS-Transistor (LNM1, LNM2, . . .) vorhanden ist, um im Bereitschaftszustand einen Leckstrompfad vom PMOS- zum NMOS-Transistor zu unterbrechen.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß der Auswähltransistor (33) ein NMOS- oder ein PMOS-Transis tor ist.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß der Auswähltransistor (33) entweder ein NMOS-Transistor mit einer Schwellenspannung unter derjenigen des NMOS-Transis tors (LNM1, LNM2, . . .) im Logikschaltungsteil (31, 31a, . . .) oder er ein PMOS-Transistor mit einer Schwellenspannung un ter der Schwellenspannung des PMOS-Transistors (LPM1, LPM2, . . .) im Logikschaltungsteil ist.

9. Schaltung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß der Logikschaltungsteil (31, 31a, . . .) beliebige Logikschaltungen enthält, wie Inverter, NAND-Gat ter und/oder ein NOR-Gatter.

10. Schaltung zum Verringern des Stroms im Bereitschaftszu stand mit:

- einem Spannungsversorgungsanschluß (Vcc) und einem Masse spannungsanschluß (Vss) sowie
- mehreren Logikschaltungsteilen (61-1, 61-2, 61-3, 61-4, . . .), die mehrere PMOS-Transistoren (LPM1, LPM2, LPM3, LPM4, und mehrere NMOS-Transistoren (LNM1, LNM2, LNM3, LNM4, . . .) zwischen dem Spannungsversorgungsanschluß und dem Mas sespannungsanschluß aufweisen;

gekennzeichnet durch

- einen Auswähltransistor (33), der zwischen dem PMOS-Tran sistor (LPM1, LPM3, . . .) und dem NMOS-Transistor (LNM1, LNM3, . . .) jeder der ungeraden Logikschaltungsteile der meh reren Logikschaltungen vorhanden ist, um den Leckstrompfad vom PMOS- zum NMOS-Transistor im Bereitschaftszustand zu un terbrechen.

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß der Logikschaltungsteil (61-1, 61-2, 61-3, 61-4, . . .) beliebige Logikschaltungen enthält, wie Inverter, NAND-Gat ter und/oder ein NOR-Gatter.

12. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß der Auswähltransistor (30) ein NMOS- oder ein PMOS- Transistor ist.

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß der Auswähltransistor (33) eine Schwellenspannung unter der Schwellenspannung des NMOS-Transistors (LNM1, LNM2, LNM3, LNM4, . . .) und des PMOS-Transistors (LPM1, LPM2, LPM3, LPM4, . . .) im Logikschaltungsteil aufweist.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß der PMOS-Transistor (LPM1, LPM2, LPM3, LPM4, . . .) im Logikschaltungsteil (61-1, 61-2, 61-3, 61-4, . . .) in einer n-Wanne ausgebildet ist.

15. Schaltung nach Anspruch 14, dadurch gekennzeichnet, daß der in der n-Wanne ausgebildete PMOS-Transistor (LPM1, LPM2, LPM3, LPM4, . . .) eine Relativerhöhung der Schwellen spannung durch eine Vorspannung an der n-Wanne im Bereit schaftszustand erfährt.

16. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß der NMOS-Transistor (LNM1, LNM2, LNM3, LNM4, . . .) im Logikschaltungsteil (61-1, 61-2, 61-3, 61-4, . . .) in einer p-Wanne ausgebildet ist.

17. Schaltung nach Anspruch 16, dadurch gekennzeichnet, daß der in der p-Wanne ausgebildete NMOS-Transistor (LNM1, LNM2, LNM3, LNM4, . . .) eine Relativerhöhung der Schwellen spannung durch eine Vorspannung an der p-Wanne im Bereit schaftszustand erfährt.