JPH11284505A - タイマー回路 - Google Patents
タイマー回路Info
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- JPH11284505A JPH11284505A JP10084320A JP8432098A JPH11284505A JP H11284505 A JPH11284505 A JP H11284505A JP 10084320 A JP10084320 A JP 10084320A JP 8432098 A JP8432098 A JP 8432098A JP H11284505 A JPH11284505 A JP H11284505A
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- circuit
- timer
- clock signal
- test
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Abstract
(57)【要約】
【課題】 この発明は、フリーランニングカウントテス
ト時におけるテスト時間の短縮化、ならびにカウントア
ップの誤動作検出機能を備えたタイマー回路を提供する
ことを課題とする。 【解決手段】 この発明は、発振器１で生成されてグリ
ッジ処理回路２を介して供給されるシステムクロック信
号に同期して２チャンネルのタイマーカウンタ６を並列
動作させてフリーランニングカウントテストを行うよう
に構成される。
ト時におけるテスト時間の短縮化、ならびにカウントア
ップの誤動作検出機能を備えたタイマー回路を提供する
ことを課題とする。 【解決手段】 この発明は、発振器１で生成されてグリ
ッジ処理回路２を介して供給されるシステムクロック信
号に同期して２チャンネルのタイマーカウンタ６を並列
動作させてフリーランニングカウントテストを行うよう
に構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、タイマー回路のフ
リーランニングテスト時におけるテスト時間の短縮化、
及びカウントアップ動作の高信頼性を高めたタイマー回
路に関し、特に、１チップマイコンに内蔵される多ビッ
ト・多チャンネルのタイマー回路で使用されるものであ
る。
リーランニングテスト時におけるテスト時間の短縮化、
及びカウントアップ動作の高信頼性を高めたタイマー回
路に関し、特に、１チップマイコンに内蔵される多ビッ
ト・多チャンネルのタイマー回路で使用されるものであ
る。
【０００２】
【従来の技術】図１３は従来の２チャンネルのタイマー
回路の構成を示す図であり、図１４は図１３に示す従来
のタイマー回路のタイマーフリーランニングカウントテ
ストのフローチャートを示す図である。
回路の構成を示す図であり、図１４は図１３に示す従来
のタイマー回路のタイマーフリーランニングカウントテ
ストのフローチャートを示す図である。
【０００３】タイマー回路の動作は、発振器１０１によ
り生成されるｆｃ＝２０ＭＨｚ（Ｔｃｙｃ＝５０ｎｓ）
のシステムクロック信号に基づいて行われ、タイマーフ
リーランニングカウントテストも同様である。タイマー
フリーランニングカウントテストを行うには、発振器１
０１により生成されて分周器１０２により分周されたク
ロック信号を１３ビットのプリスケーラ回路１０３によ
りさらに分周し、その出力を各タイマーチャンネル毎の
デコード回路１０４でデコードし、最も高速をクロック
信号を選択し、選択した最も高速なクロック信号がそれ
ぞれのチャンネルの１６ビットのタイマーカウンタ（Ｔ
ＩＭ１、ＴＩＭ２）１０５、１０６に与えられていた。
り生成されるｆｃ＝２０ＭＨｚ（Ｔｃｙｃ＝５０ｎｓ）
のシステムクロック信号に基づいて行われ、タイマーフ
リーランニングカウントテストも同様である。タイマー
フリーランニングカウントテストを行うには、発振器１
０１により生成されて分周器１０２により分周されたク
ロック信号を１３ビットのプリスケーラ回路１０３によ
りさらに分周し、その出力を各タイマーチャンネル毎の
デコード回路１０４でデコードし、最も高速をクロック
信号を選択し、選択した最も高速なクロック信号がそれ
ぞれのチャンネルの１６ビットのタイマーカウンタ（Ｔ
ＩＭ１、ＴＩＭ２）１０５、１０６に与えられていた。
【０００４】１６ビットのタイマーカウンタ１０５、１
０６に与えられ高速周期のクロック信号は、１６ビット
のタイマーカウンタ１０５のクロック信号（Ｔ１ＣＬ
Ｋ）＝１３ビットのプリスケーラ回路１０３の出力（Ｐ
Ｔ３）＝Ｔｃｙｃ＊２5 ＝１．６μｓのクロック周期で
あり、１６ビットのタイマーカウンタ１０６のクロック
信号（Ｔ２ＣＬＫ）＝１３ビットのプリスケーラ回路１
０３の出力（ＰＴ１０）＝Ｔｃｙｃ＊２12＝２０４．８
μｓのクロック周期である。このようなクロック信号に
同期してそれぞれの１６ビットのタイマーカウンタ１０
５、１０６において００００ＨからＦＦＦＦＨまでフリ
ーランニングカウント動作が行われる。この時のカウン
ト時間は、タイマーカウンタ１０５のカウント時間Ｔ
TIM1＝Ｔ１ＣＬＫ＊２16＝５２．４ｍｓ、タイマーカウ
ンタ１０６のカウント時間ＴTIM2＝Ｔ２ＣＬＫ＊２16＝
１３．４２１８秒のテスト時間が費やされていた。ま
た、タイマーフリーランニングカウント動作の時間に加
えて、それぞれのタイマーカウンタ１０５、１０６の初
期値（００００Ｈ）の設定、最速デコードモード（最速
クロック信号）の設定、テストイネーブル信号（ＰＲＳ
ＲＵＮ＝１）値の設定、テスト終了（テスト終了信号Ｉ
ＮＴＴＯＦ１，２＝１）後ＣＰＵ割り込み処理のための
時間が必要となり、トータルのテスト時間として、約１
３．５秒と膨大なテスト時間が費やされており、テスト
するタイマーカウンタの数やチャンネル数が増加するに
したがってテスト時間がより一層長くなっていた。
０６に与えられ高速周期のクロック信号は、１６ビット
のタイマーカウンタ１０５のクロック信号（Ｔ１ＣＬ
Ｋ）＝１３ビットのプリスケーラ回路１０３の出力（Ｐ
Ｔ３）＝Ｔｃｙｃ＊２5 ＝１．６μｓのクロック周期で
あり、１６ビットのタイマーカウンタ１０６のクロック
信号（Ｔ２ＣＬＫ）＝１３ビットのプリスケーラ回路１
０３の出力（ＰＴ１０）＝Ｔｃｙｃ＊２12＝２０４．８
μｓのクロック周期である。このようなクロック信号に
同期してそれぞれの１６ビットのタイマーカウンタ１０
５、１０６において００００ＨからＦＦＦＦＨまでフリ
ーランニングカウント動作が行われる。この時のカウン
ト時間は、タイマーカウンタ１０５のカウント時間Ｔ
TIM1＝Ｔ１ＣＬＫ＊２16＝５２．４ｍｓ、タイマーカウ
ンタ１０６のカウント時間ＴTIM2＝Ｔ２ＣＬＫ＊２16＝
１３．４２１８秒のテスト時間が費やされていた。ま
た、タイマーフリーランニングカウント動作の時間に加
えて、それぞれのタイマーカウンタ１０５、１０６の初
期値（００００Ｈ）の設定、最速デコードモード（最速
クロック信号）の設定、テストイネーブル信号（ＰＲＳ
ＲＵＮ＝１）値の設定、テスト終了（テスト終了信号Ｉ
ＮＴＴＯＦ１，２＝１）後ＣＰＵ割り込み処理のための
時間が必要となり、トータルのテスト時間として、約１
３．５秒と膨大なテスト時間が費やされており、テスト
するタイマーカウンタの数やチャンネル数が増加するに
したがってテスト時間がより一層長くなっていた。
【０００５】さらに、各チャンネル毎にテストしていた
ため、ソフトプログラム上でも各チャンネルのタイマー
テスト毎に、初期値設定、最速デコードモード設定、Ｐ
ＲＳＲＵＮ値設定、ＣＰＵ割り込み処理ルーチン設定が
必要となり、ソフトプログラムも長くなり、ソフトプロ
グラムのバグが発生しやすい状況となっていた。また、
タイマーカウント動作の正常／異常の判断が、ＣＰＵ割
り込み終了後の復帰タイミングで判断していたため、タ
イマーカウント動作異常時の原因究明が困難であった。
ため、ソフトプログラム上でも各チャンネルのタイマー
テスト毎に、初期値設定、最速デコードモード設定、Ｐ
ＲＳＲＵＮ値設定、ＣＰＵ割り込み処理ルーチン設定が
必要となり、ソフトプログラムも長くなり、ソフトプロ
グラムのバグが発生しやすい状況となっていた。また、
タイマーカウント動作の正常／異常の判断が、ＣＰＵ割
り込み終了後の復帰タイミングで判断していたため、タ
イマーカウント動作異常時の原因究明が困難であった。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来の多チャンネルのタイマー回路にあって、フリーラ
ンニングカウントテスト動作は、タイマー回路が内蔵さ
れるシステムのシステムクロック信号よりも遅いクロッ
ク信号に同期して行われていたため、１チャンネル当た
り多くのテスト時間が費やされていた。また、それぞれ
のチャンネルのタイマーカウンタ毎にテストが行われて
いたため、チャンネル数が増加するにしたがってテスト
時間の長大化を招いていた。さらに、テストのためのプ
ログラムも長くなり、かつバグが発生しやすくなってい
た。
従来の多チャンネルのタイマー回路にあって、フリーラ
ンニングカウントテスト動作は、タイマー回路が内蔵さ
れるシステムのシステムクロック信号よりも遅いクロッ
ク信号に同期して行われていたため、１チャンネル当た
り多くのテスト時間が費やされていた。また、それぞれ
のチャンネルのタイマーカウンタ毎にテストが行われて
いたため、チャンネル数が増加するにしたがってテスト
時間の長大化を招いていた。さらに、テストのためのプ
ログラムも長くなり、かつバグが発生しやすくなってい
た。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、フリーランニ
ングカウントテスト時におけるテスト時間の短縮化、な
らびにカウントアップの誤動作検出機能を備えたタイマ
ー回路を提供することにある。
たものであり、その目的とするところは、フリーランニ
ングカウントテスト時におけるテスト時間の短縮化、な
らびにカウントアップの誤動作検出機能を備えたタイマ
ー回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、システムクロック信号を受
けて、タイマー回路のテスト動作時にシステムクロック
信号のグリッジ処理を行いシステムクロック信号を出力
するグリッジ処理回路と、システムクロック信号を分周
して得られるタイマーカウントクロック信号又は外部か
ら与えられる外部クロック信号と、前記グリッジ処理回
路から出力されるシステムクロック信号とを受けて、通
常動作時にはタイマーカウントクロック信号又は外部ク
ロック信号を選択し、テスト動作時にはシステムクロッ
ク信号を選択して出力するセレクタ回路と、前記セレク
タ回路によって選択されたクロック信号を受けてカウン
ト動作を行い、テスト動作時にはシステムクロック信号
に同期してカウント動作を並行して行うタイマーカウン
タ回路とを有することを特徴とする。
に、請求項１記載の発明は、システムクロック信号を受
けて、タイマー回路のテスト動作時にシステムクロック
信号のグリッジ処理を行いシステムクロック信号を出力
するグリッジ処理回路と、システムクロック信号を分周
して得られるタイマーカウントクロック信号又は外部か
ら与えられる外部クロック信号と、前記グリッジ処理回
路から出力されるシステムクロック信号とを受けて、通
常動作時にはタイマーカウントクロック信号又は外部ク
ロック信号を選択し、テスト動作時にはシステムクロッ
ク信号を選択して出力するセレクタ回路と、前記セレク
タ回路によって選択されたクロック信号を受けてカウン
ト動作を行い、テスト動作時にはシステムクロック信号
に同期してカウント動作を並行して行うタイマーカウン
タ回路とを有することを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載のタ
イマー回路において、複数の前記タイマーカウンタ回路
を有し、テスト動作時にカウント動作の終了を判別する
所定値と前記タイマーカウンタ回路のそれぞれのカウン
ト出力値とを比較し、両値が一致した時にテスト動作の
終了を判別する比較判別回路を有することを特徴とす
る。
イマー回路において、複数の前記タイマーカウンタ回路
を有し、テスト動作時にカウント動作の終了を判別する
所定値と前記タイマーカウンタ回路のそれぞれのカウン
ト出力値とを比較し、両値が一致した時にテスト動作の
終了を判別する比較判別回路を有することを特徴とす
る。
【００１０】請求項３記載の発明は、請求項２記載のタ
イマー回路において、テスト動作開始時に前記タイマー
カウンタ回路及び前記比較判別回路を初期化する初期化
回路を有することを特徴とする。
イマー回路において、テスト動作開始時に前記タイマー
カウンタ回路及び前記比較判別回路を初期化する初期化
回路を有することを特徴とする。
【００１１】請求項４記載の発明は、請求項１記載のタ
イマー回路において、複数の前記タイマーカウンタ回路
を有し、それぞれのタイマーカウンタ回路には複数のカ
ウンタ回路が直列に接続されて構成され、テスト動作時
には、それぞれのタイマーカウンタ回路においてカウン
タ回路が予め設定された組み合わせにより接続されてそ
れぞれ独立してカウント動作が行われるカウンタ回路の
ブロックに分割され、それぞれのブロックの前記カウン
タ回路がシステムクロック信号に同期してカウント動作
を行い、前記それぞれのタイマーカウンタ回路はカウン
タ値が一巡して初期値に達するとオーバーフロー信号を
出力し、前記タイマーカウンタ回路のそれぞれのオーバ
ーフロー信号を受けて、全てのタイマーカウンタ回路か
らオーバーフロー信号が出力されるとテストの終了を検
出することを特徴とする。
イマー回路において、複数の前記タイマーカウンタ回路
を有し、それぞれのタイマーカウンタ回路には複数のカ
ウンタ回路が直列に接続されて構成され、テスト動作時
には、それぞれのタイマーカウンタ回路においてカウン
タ回路が予め設定された組み合わせにより接続されてそ
れぞれ独立してカウント動作が行われるカウンタ回路の
ブロックに分割され、それぞれのブロックの前記カウン
タ回路がシステムクロック信号に同期してカウント動作
を行い、前記それぞれのタイマーカウンタ回路はカウン
タ値が一巡して初期値に達するとオーバーフロー信号を
出力し、前記タイマーカウンタ回路のそれぞれのオーバ
ーフロー信号を受けて、全てのタイマーカウンタ回路か
らオーバーフロー信号が出力されるとテストの終了を検
出することを特徴とする。
【００１２】請求項５記載の発明は、請求項４記載のタ
イマー回路において、テスト動作開始時に前記タイマー
カウンタ回路を初期化する初期化回路を有することを特
徴とする。
イマー回路において、テスト動作開始時に前記タイマー
カウンタ回路を初期化する初期化回路を有することを特
徴とする。
【００１３】請求項６記載の発明は、請求項２又は４記
載のタイマー回路において、テスト動作時に前記タイマ
ーカウンタ回路の所定のビット値を比較し、比較したビ
ット値が異なる場合にはテスト動作時のカウント動作に
エラーが発生したことを検出するエラー検出回路を有す
ることを特徴とする。
載のタイマー回路において、テスト動作時に前記タイマ
ーカウンタ回路の所定のビット値を比較し、比較したビ
ット値が異なる場合にはテスト動作時のカウント動作に
エラーが発生したことを検出するエラー検出回路を有す
ることを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１５】図１は本発明の一実施形態に係るタイマー
回路の構成を示す図であり、図２は図１に示すタイマー
回路におけるフリーランニングカウントテストのフロー
チャートを示す図である。
回路の構成を示す図であり、図２は図１に示すタイマー
回路におけるフリーランニングカウントテストのフロー
チャートを示す図である。
【００１６】図１において、この実施形態のタイマー回
路は、タイマー回路が含まれるシステムの基準クロック
信号となるシステムクロック信号を発振器１から受け
て、フリーランニングカウントテスト時にシステムクロ
ック信号のグリッジ処理を行いシステムクロック信号を
出力するグリッジ処理回路２と、システムクロック信号
を１３ビットプリスケーラ回路３により分周しそれをデ
コード回路４でデコードして得られるタイマーカウント
クロック信号又は外部から与えられる外部クロック信号
と、グリッジ処理回路２から出力されるシステムクロッ
ク信号を受けて、通常動作時にはタイマーカウントクロ
ック信号又は外部クロック信号を選択し、テスト動作時
にはシステムクロック信号を選択して出力するセレクタ
回路５と、セレクタ回路５によって選択されたクロック
信号を受けてカウント動作を行い、テスト動作時にはシ
ステムクロック信号に同期してフリーランニングカウン
ト動作を並行して行う２チャンネルの１６ビットのタイ
マーカウンタ６（ＴＩＭ１，ＴＩＭ２）と、テスト動作
時にカウント動作の終了を判別するＦＦＦＦＨ値を保持
するコンペアレジスタ７と、対応するコンペアレジスタ
７に保持された値と対応するチャンネルのタイマーカウ
ンタ６のカウント出力値とを比較し、両値が一致した時
にそれぞれ対応したタイマーカウンタ６のテスト動作の
終了を判別するコンペア回路８と、コンペア回路８の比
較結果を受けて２チャンネルのタイマーカウンタ６のテ
スト終了を判別する論理ゲート９と、テスト動作開始時
にタイマーカウンタ６及びコンペアレジスタ７を初期化
する初期化回路となる１ショットパルス発生回路１０
と、テスト動作時にそれぞれのチャンネルのタイマーカ
ウンタ６の所定のビット値例えば最上位ビットの値を比
較し、比較ビット値が異なる場合にはテスト時のカウン
ト動作にエラーが発生したことを検出するエラー検出回
路１１と、コンペア回路８の比較結果を出力する出力回
路１２を備えて構成される。
路は、タイマー回路が含まれるシステムの基準クロック
信号となるシステムクロック信号を発振器１から受け
て、フリーランニングカウントテスト時にシステムクロ
ック信号のグリッジ処理を行いシステムクロック信号を
出力するグリッジ処理回路２と、システムクロック信号
を１３ビットプリスケーラ回路３により分周しそれをデ
コード回路４でデコードして得られるタイマーカウント
クロック信号又は外部から与えられる外部クロック信号
と、グリッジ処理回路２から出力されるシステムクロッ
ク信号を受けて、通常動作時にはタイマーカウントクロ
ック信号又は外部クロック信号を選択し、テスト動作時
にはシステムクロック信号を選択して出力するセレクタ
回路５と、セレクタ回路５によって選択されたクロック
信号を受けてカウント動作を行い、テスト動作時にはシ
ステムクロック信号に同期してフリーランニングカウン
ト動作を並行して行う２チャンネルの１６ビットのタイ
マーカウンタ６（ＴＩＭ１，ＴＩＭ２）と、テスト動作
時にカウント動作の終了を判別するＦＦＦＦＨ値を保持
するコンペアレジスタ７と、対応するコンペアレジスタ
７に保持された値と対応するチャンネルのタイマーカウ
ンタ６のカウント出力値とを比較し、両値が一致した時
にそれぞれ対応したタイマーカウンタ６のテスト動作の
終了を判別するコンペア回路８と、コンペア回路８の比
較結果を受けて２チャンネルのタイマーカウンタ６のテ
スト終了を判別する論理ゲート９と、テスト動作開始時
にタイマーカウンタ６及びコンペアレジスタ７を初期化
する初期化回路となる１ショットパルス発生回路１０
と、テスト動作時にそれぞれのチャンネルのタイマーカ
ウンタ６の所定のビット値例えば最上位ビットの値を比
較し、比較ビット値が異なる場合にはテスト時のカウン
ト動作にエラーが発生したことを検出するエラー検出回
路１１と、コンペア回路８の比較結果を出力する出力回
路１２を備えて構成される。
【００１７】１６ビットのタイマーカウンタ６は例えば
図３に示すように構成され、発振器１は例えば図４に示
すように構成され、１３ビットのプリスケーラ回路３は
例えば図５に示すように構成され、デコード回路４は例
えば図６に示すように構成され、１６ビットのコンペア
レジスタ７ならびにコンペア回路８は例えば図７に示す
ように構成され、１ショットパルス発生回路１０は例え
ば図８に示すように構成され、出力回路１２は例えば図
９に示すように構成される。
図３に示すように構成され、発振器１は例えば図４に示
すように構成され、１３ビットのプリスケーラ回路３は
例えば図５に示すように構成され、デコード回路４は例
えば図６に示すように構成され、１６ビットのコンペア
レジスタ７ならびにコンペア回路８は例えば図７に示す
ように構成され、１ショットパルス発生回路１０は例え
ば図８に示すように構成され、出力回路１２は例えば図
９に示すように構成される。
【００１８】次に、このような構成において、フリーラ
ンニングカウントテスト動作を図２を参照して説明す
る。
ンニングカウントテスト動作を図２を参照して説明す
る。
【００１９】まず、タイマーフリーランニングカウント
テストモードに設定（ＴＥＳＴ＝１）することにより、
タイマーカウンタ６に与えられるクロック信号（Ｔ１Ｃ
ＬＫ，Ｔ２ＣＬＫ）が発振器１からグリッジ処理回路２
を介して与えられるシステムクロック信号（ＣＫＩＮ）
となり、システムクロック周期と同一なクロック周期
（Ｔｃｙｃ＝５０ｎｓ）となる。また、タイマーカウン
タ６の初期値＝００００Ｈ、及びコンペアレジスタ（Ｃ
ＲＧ１，ＣＲＧ２）７のコンペアレジスタ値＝ＦＦＦＦ
Ｈにハード的に設定される。次に、テストイネーブル信
号（ＰＲＳＲＵＮ）＝１に設定することにより、システ
ムクロック信号（ＣＫＩＮ）の立ち下がりに同期してタ
イマーカウンタ６は００００Ｈのカウンタ値から順次＋
１カウント動作が実行される。タイマーカウンタ６のカ
ウンタ値がコンペアレジスタ７に保持されたＦＦＦＦＨ
に到達した時に、コンペア回路８のコンペア一致信号
（ＭＴＣＭＰ１，ＭＴＣＭＰ２）が共に１となり、割込
み要因信号（ＩＮＴＴＳＴ）が１となって論理ゲート９
から出力され、ＣＰＵ割込み処理シーケンスに入り、処
理実行終了後にＰＲＳＲＵＮが０となり、タイマーフリ
ーランニングカウントテストが終了する。
テストモードに設定（ＴＥＳＴ＝１）することにより、
タイマーカウンタ６に与えられるクロック信号（Ｔ１Ｃ
ＬＫ，Ｔ２ＣＬＫ）が発振器１からグリッジ処理回路２
を介して与えられるシステムクロック信号（ＣＫＩＮ）
となり、システムクロック周期と同一なクロック周期
（Ｔｃｙｃ＝５０ｎｓ）となる。また、タイマーカウン
タ６の初期値＝００００Ｈ、及びコンペアレジスタ（Ｃ
ＲＧ１，ＣＲＧ２）７のコンペアレジスタ値＝ＦＦＦＦ
Ｈにハード的に設定される。次に、テストイネーブル信
号（ＰＲＳＲＵＮ）＝１に設定することにより、システ
ムクロック信号（ＣＫＩＮ）の立ち下がりに同期してタ
イマーカウンタ６は００００Ｈのカウンタ値から順次＋
１カウント動作が実行される。タイマーカウンタ６のカ
ウンタ値がコンペアレジスタ７に保持されたＦＦＦＦＨ
に到達した時に、コンペア回路８のコンペア一致信号
（ＭＴＣＭＰ１，ＭＴＣＭＰ２）が共に１となり、割込
み要因信号（ＩＮＴＴＳＴ）が１となって論理ゲート９
から出力され、ＣＰＵ割込み処理シーケンスに入り、処
理実行終了後にＰＲＳＲＵＮが０となり、タイマーフリ
ーランニングカウントテストが終了する。
【００２０】カウント動作の正常／異常動作確認のた
め、タイマーカウンタ６の最上位ビットのカウンタ値の
常時比較をエラー検出回路１１で行い、異常時にはエラ
ー（ＥＲＲ）信号が１となり、ＣＰＵへカウント動作の
異常を知らせ、カウントテストが中止される。
め、タイマーカウンタ６の最上位ビットのカウンタ値の
常時比較をエラー検出回路１１で行い、異常時にはエラ
ー（ＥＲＲ）信号が１となり、ＣＰＵへカウント動作の
異常を知らせ、カウントテストが中止される。
【００２１】このような実施形態のコンペア一致方式で
は、タイマーフリーランニングカウントテスト時、２チ
ャンネルのタイマーカウンタ６のクロック周期が発振器
１の出力と同一な高速クロック周期となり、ＰＲＳＲＵ
Ｎ＝１の設定により２つのタイマーカウンタ６が同タイ
ミング、同周期でカウント動作するため、上記テストが
１チャンネル分のタイマーカウンタのテストのみで確認
可能となり、タイマーフリーランニングカウントテスト
時間を大幅に短縮できる。具体的な時間として、従来時
のテスト時間＝１３．４２１８秒に対し、この実施形態
のテスト時間＝３．２７７ｍｓと大幅に短縮することが
できる。さらに、２つのタイマーカウンタ６のカウント
アップ出力の比較を行なうため、不良タイマー動作の有
無が確認でき、高信頼性タイマー動作テストも同時に行
なうことができ、高信頼性タイマーカウンタ回路が提供
できる。また、テストシーケンスも１チャンネル分のタ
イマーカウンタ回路のテストシーケンスで済むと共に、
プログラムによりタイマーカウンタ６の初期値００００
Ｈの設定が不要となり、デコード回路４を制御する制御
レジスタの設定が不要となるため、大幅にテストプログ
ラムを短縮でき、ソフトプログラムのバグが低減でき
る。
は、タイマーフリーランニングカウントテスト時、２チ
ャンネルのタイマーカウンタ６のクロック周期が発振器
１の出力と同一な高速クロック周期となり、ＰＲＳＲＵ
Ｎ＝１の設定により２つのタイマーカウンタ６が同タイ
ミング、同周期でカウント動作するため、上記テストが
１チャンネル分のタイマーカウンタのテストのみで確認
可能となり、タイマーフリーランニングカウントテスト
時間を大幅に短縮できる。具体的な時間として、従来時
のテスト時間＝１３．４２１８秒に対し、この実施形態
のテスト時間＝３．２７７ｍｓと大幅に短縮することが
できる。さらに、２つのタイマーカウンタ６のカウント
アップ出力の比較を行なうため、不良タイマー動作の有
無が確認でき、高信頼性タイマー動作テストも同時に行
なうことができ、高信頼性タイマーカウンタ回路が提供
できる。また、テストシーケンスも１チャンネル分のタ
イマーカウンタ回路のテストシーケンスで済むと共に、
プログラムによりタイマーカウンタ６の初期値００００
Ｈの設定が不要となり、デコード回路４を制御する制御
レジスタの設定が不要となるため、大幅にテストプログ
ラムを短縮でき、ソフトプログラムのバグが低減でき
る。
【００２２】図１０は本発明の他の実施形態に係るタイ
マー回路の構成を示す図である。
マー回路の構成を示す図である。
【００２３】図１０において、この実施形態のタイマー
回路は、タイマー回路が含まれるシステムの基準クロッ
ク信号となるシステムクロック信号を発振器１から受け
て、フリーランニングカウントテスト時にシステムクロ
ック信号のグリッジ処理を行いシステムクロック信号を
出力するグリッジ処理回路２と、システムクロック信号
を１３ビットプリスケーラ回路３により分周しそれをデ
コード回路４でデコードして得られるタイマーカウント
クロック信号又は外部から与えられる外部クロック信号
と、グリッジ処理回路２から出力されるシステムクロッ
ク信号を受けて、通常動作時にはタイマーカウントクロ
ック信号又は外部クロック信号を選択し、テスト動作時
にはシステムクロック信号を選択して出力するセレクタ
回路５と、それぞれのチャンネルの１６ビットのタイマ
ーカウンタ２１は図１１に示すように４つの４ビットの
カウンタ回路２２が直列に接続されて構成され、セレク
タ回路５によって選択されたクロック信号を受けてカウ
ント動作を行い、テスト動作時には、それぞれのチャン
ネルのタイマーカウンタ２１においてカウンタ回路２２
が予め設定された組み合わせにより接続されてそれぞれ
独立してカウント動作が行われるカウンタ回路のブロッ
クに分割され、それぞれのチャンネルのそれぞれのブロ
ックのカウンタ回路２２がシステムクロック信号に同期
してフリーランニングカウント動作を並行して行い、そ
れぞれのチャンネルのタイマーカウンタ２１はカウンタ
値が一巡して初期値に達するとオーバーフロー信号（Ｉ
ＮＴＴＯＦ１、２）を出力するタイマーカウンタ２１
（ＴＩＭ１，ＴＩＭ２）と、それぞれのチャンネルのタ
イマーカウンタ２１のオーバーフロー信号を受けて、全
てのチャンネルのタイマーカウンタ２１からオーバーフ
ロー信号が出力されるとテストの終了を示す信号（ＩＮ
ＴＴＳＴ）を出力する論理ゲート２３と、テスト動作開
始時にタイマーカウンタ２１を００００Ｈに初期化する
初期化回路となる１ショットパルス発生回路１０と、テ
スト動作時にそれぞれのチャンネルのタイマーカウンタ
２１の所定のビット値例えば最上位ビットを比較し、比
較ビット値が異なる場合にはテスト時のカウント動作に
エラーが発生したことを検出するエラー検出回路２４を
備えて構成される。
回路は、タイマー回路が含まれるシステムの基準クロッ
ク信号となるシステムクロック信号を発振器１から受け
て、フリーランニングカウントテスト時にシステムクロ
ック信号のグリッジ処理を行いシステムクロック信号を
出力するグリッジ処理回路２と、システムクロック信号
を１３ビットプリスケーラ回路３により分周しそれをデ
コード回路４でデコードして得られるタイマーカウント
クロック信号又は外部から与えられる外部クロック信号
と、グリッジ処理回路２から出力されるシステムクロッ
ク信号を受けて、通常動作時にはタイマーカウントクロ
ック信号又は外部クロック信号を選択し、テスト動作時
にはシステムクロック信号を選択して出力するセレクタ
回路５と、それぞれのチャンネルの１６ビットのタイマ
ーカウンタ２１は図１１に示すように４つの４ビットの
カウンタ回路２２が直列に接続されて構成され、セレク
タ回路５によって選択されたクロック信号を受けてカウ
ント動作を行い、テスト動作時には、それぞれのチャン
ネルのタイマーカウンタ２１においてカウンタ回路２２
が予め設定された組み合わせにより接続されてそれぞれ
独立してカウント動作が行われるカウンタ回路のブロッ
クに分割され、それぞれのチャンネルのそれぞれのブロ
ックのカウンタ回路２２がシステムクロック信号に同期
してフリーランニングカウント動作を並行して行い、そ
れぞれのチャンネルのタイマーカウンタ２１はカウンタ
値が一巡して初期値に達するとオーバーフロー信号（Ｉ
ＮＴＴＯＦ１、２）を出力するタイマーカウンタ２１
（ＴＩＭ１，ＴＩＭ２）と、それぞれのチャンネルのタ
イマーカウンタ２１のオーバーフロー信号を受けて、全
てのチャンネルのタイマーカウンタ２１からオーバーフ
ロー信号が出力されるとテストの終了を示す信号（ＩＮ
ＴＴＳＴ）を出力する論理ゲート２３と、テスト動作開
始時にタイマーカウンタ２１を００００Ｈに初期化する
初期化回路となる１ショットパルス発生回路１０と、テ
スト動作時にそれぞれのチャンネルのタイマーカウンタ
２１の所定のビット値例えば最上位ビットを比較し、比
較ビット値が異なる場合にはテスト時のカウント動作に
エラーが発生したことを検出するエラー検出回路２４を
備えて構成される。
【００２４】このような構成において、タイマーフリー
ランニングカウントテストモードを設定（ＴＥＳＴ＝
１）することにより、それぞれのタイマーカウンタ２１
に供給されるクロック信号（Ｔ１ＣＬＫ，Ｔ２ＣＬＫ）
はシステムクロック信号（ＣＫＩＮ）となり、システム
クロック周期と同一なクロック周期（Ｔｃｙｃ＝５０ｎ
ｓ）となる。また、タイマーカウンタ２１（ＴＩＭ１，
ＴＩＭ２）のカウンタ値は００００Ｈにハード的に設定
される。
ランニングカウントテストモードを設定（ＴＥＳＴ＝
１）することにより、それぞれのタイマーカウンタ２１
に供給されるクロック信号（Ｔ１ＣＬＫ，Ｔ２ＣＬＫ）
はシステムクロック信号（ＣＫＩＮ）となり、システム
クロック周期と同一なクロック周期（Ｔｃｙｃ＝５０ｎ
ｓ）となる。また、タイマーカウンタ２１（ＴＩＭ１，
ＴＩＭ２）のカウンタ値は００００Ｈにハード的に設定
される。
【００２５】次に、タイマーカウンタ２１は４分割さ
れ、第１のテスト（ＴＥＳＴ１＝１）時は上位８ビット
カウンタ回路２２と下位８ビットカウンタ回路２２のブ
ロックに分離され、テストイネーブル信号（ＰＲＳＲＵ
Ｎ）を１に設定することにより、ＴＩＭ１上位／ＴＩＭ
１下位／ＴＩＭ２上位／ＴＩＭ２下位のカウンタ回路が
００Ｈのカウンタ値から順次＋１カウント動作が同時に
実行される。カウント動作が進んで一巡し各々のブロッ
クのカウンタ回路２２のカウンタ値がＦＦＨから００Ｈ
にカウントアップ時にＩＮＴＴＯＦ１，ＩＮＴＴＯＦ２
＝１となると共に、割込み要因信号（ＩＮＴＴＳＴ）が
１となり論理ゲート２３から出力され、ＣＰＵ割込み処
理シーケンスに入り、処理実行終了後にＰＲＳＲＵＮ＝
“０”に設定することにより、タイマーフリーランニン
グカウントテストが終了する。
れ、第１のテスト（ＴＥＳＴ１＝１）時は上位８ビット
カウンタ回路２２と下位８ビットカウンタ回路２２のブ
ロックに分離され、テストイネーブル信号（ＰＲＳＲＵ
Ｎ）を１に設定することにより、ＴＩＭ１上位／ＴＩＭ
１下位／ＴＩＭ２上位／ＴＩＭ２下位のカウンタ回路が
００Ｈのカウンタ値から順次＋１カウント動作が同時に
実行される。カウント動作が進んで一巡し各々のブロッ
クのカウンタ回路２２のカウンタ値がＦＦＨから００Ｈ
にカウントアップ時にＩＮＴＴＯＦ１，ＩＮＴＴＯＦ２
＝１となると共に、割込み要因信号（ＩＮＴＴＳＴ）が
１となり論理ゲート２３から出力され、ＣＰＵ割込み処
理シーケンスに入り、処理実行終了後にＰＲＳＲＵＮ＝
“０”に設定することにより、タイマーフリーランニン
グカウントテストが終了する。
【００２６】一方、第２のテスト（ＴＥＳＴ２＝１）時
は、（下位右＋上位左）の８ビットカウンタ回路２２
と、（上位右＋下位左）の８ビットカウンタ回路のブロ
ックに分離され、上記第１のテストと同様なテストが実
行される。
は、（下位右＋上位左）の８ビットカウンタ回路２２
と、（上位右＋下位左）の８ビットカウンタ回路のブロ
ックに分離され、上記第１のテストと同様なテストが実
行される。
【００２７】カウンタ動作の正常／異常動作確認のた
め、第１のテスト時は、ＴＩＭ１上位／ＴＩＭ１下位／
ＴＩＭ２上位／ＴＩＭ２下位の最上位ビットのカウンタ
値を常時比較を行い、異常時にはエラー信号（ＥＲＲ）
が１となりエラー検出回路２４から出力され、ＣＰＵへ
カウント動作の異常が伝達され、カウントテストが中止
される。
め、第１のテスト時は、ＴＩＭ１上位／ＴＩＭ１下位／
ＴＩＭ２上位／ＴＩＭ２下位の最上位ビットのカウンタ
値を常時比較を行い、異常時にはエラー信号（ＥＲＲ）
が１となりエラー検出回路２４から出力され、ＣＰＵへ
カウント動作の異常が伝達され、カウントテストが中止
される。
【００２８】このような実施形態のタイマーカウンタオ
ーバーフロー方式では、タイマーフリーランニングカウ
ントテスト時、２チャンネルのタイマーカウンタクロッ
クのクロック周期が発振器１の出力と同一な高速クロッ
ク周期となり、タイマーカウンタ回路を上位／下位、又
は（下位右＋上位左）／（上位右＋下位左）と分割さ
れ、２チャンネルのタイマーカウンタ回路、及び各チャ
ンネル毎のそれぞれのブロックのタイマーカウンタ回路
が同タイミング、同周期でカウント動作するため、上記
テストが１チャンネル分のタイマーカウンタのテストの
みで確認可能となり、先の実施形態よりも更にタイマー
フリーランニングカウントテスト時間を大幅に短縮でき
る。具体的な時間として、従来時のテスト時間＝１３．
４２１８秒に対し、この実施形態では、２種類のテスト
時間を合計してもテスト時間は、（ＴＥＳＴ１＋ＴＥＳ
Ｔ２）のカウントテスト時間＝ＣＫＩＮのクロック周期
＊８ビットカウント回数＊（ＴＥＳＴ１＋ＴＥＳＴ２）
＝５０ｎｓ＊２8＊２＝２５．６μｓと驚異的に短くで
きる。さらに、２つのタイマーカウンタ内の各チャンネ
ル毎の分割タイマーカウンタ回路のカウントアップ出力
の比較を行なうため、不良タイマー動作の有無が確認で
き、高信頼性タイマー動作テストも同時に行なうことが
でき、高信頼性タイマーカウンタ回路が提供できる。ま
た、先の実施形態同様、テストシーケンスも１チャンネ
ル分のタイマーカウンタ回路のテストシーケンスで済む
と共に、タイマーカウンタ回路の初期値００００Ｈの設
定も不要となり、デコード回路４を制御する制御レジス
タの設定も不要となるため、大幅にテストプログラムを
短くでき、ソフトプログラムのバグが低減できる。
ーバーフロー方式では、タイマーフリーランニングカウ
ントテスト時、２チャンネルのタイマーカウンタクロッ
クのクロック周期が発振器１の出力と同一な高速クロッ
ク周期となり、タイマーカウンタ回路を上位／下位、又
は（下位右＋上位左）／（上位右＋下位左）と分割さ
れ、２チャンネルのタイマーカウンタ回路、及び各チャ
ンネル毎のそれぞれのブロックのタイマーカウンタ回路
が同タイミング、同周期でカウント動作するため、上記
テストが１チャンネル分のタイマーカウンタのテストの
みで確認可能となり、先の実施形態よりも更にタイマー
フリーランニングカウントテスト時間を大幅に短縮でき
る。具体的な時間として、従来時のテスト時間＝１３．
４２１８秒に対し、この実施形態では、２種類のテスト
時間を合計してもテスト時間は、（ＴＥＳＴ１＋ＴＥＳ
Ｔ２）のカウントテスト時間＝ＣＫＩＮのクロック周期
＊８ビットカウント回数＊（ＴＥＳＴ１＋ＴＥＳＴ２）
＝５０ｎｓ＊２8＊２＝２５．６μｓと驚異的に短くで
きる。さらに、２つのタイマーカウンタ内の各チャンネ
ル毎の分割タイマーカウンタ回路のカウントアップ出力
の比較を行なうため、不良タイマー動作の有無が確認で
き、高信頼性タイマー動作テストも同時に行なうことが
でき、高信頼性タイマーカウンタ回路が提供できる。ま
た、先の実施形態同様、テストシーケンスも１チャンネ
ル分のタイマーカウンタ回路のテストシーケンスで済む
と共に、タイマーカウンタ回路の初期値００００Ｈの設
定も不要となり、デコード回路４を制御する制御レジス
タの設定も不要となるため、大幅にテストプログラムを
短くでき、ソフトプログラムのバグが低減できる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
システムクロック信号に同期して複数のチャンネルのタ
イマーカウンタ回路を並列動作させてフリーランニング
カウントテストを行うようにしたので、テスト時間を従
来に比べて大幅に短縮することができ、テストのための
プログラム量を削減することができる。また、テスト中
のそれぞれのタイマーカウンタ回路の値を比較するよう
にしたので、カウント動作の不良を検出することが可能
となる。
システムクロック信号に同期して複数のチャンネルのタ
イマーカウンタ回路を並列動作させてフリーランニング
カウントテストを行うようにしたので、テスト時間を従
来に比べて大幅に短縮することができ、テストのための
プログラム量を削減することができる。また、テスト中
のそれぞれのタイマーカウンタ回路の値を比較するよう
にしたので、カウント動作の不良を検出することが可能
となる。
【図１】本発明の一実施形態に係るタイマー回路の構成
を示す図である。
を示す図である。
【図２】図１に示す実施形態のタイマーフリーランニン
グカウントテストのフローチャートを示す図である。
グカウントテストのフローチャートを示す図である。
【図３】１６ビットタイマーカウンタ回路の構成を示す
図である。
図である。
【図４】発振器の構成を示す図である。
【図５】１３ビットプリスケーラ回路の構成を示す図で
ある。
ある。
【図６】デコード回路の構成を示す図である。
【図７】コンペア回路及びコンペアレジスタの構成を示
す図である。
す図である。
【図８】１ショットパルス発生回路の構成を示す図であ
る。
る。
【図９】出力回路の構成を示す図である。
【図１０】本発明の他の実施形態に係るタイマー回路の
構成を示す図である。
構成を示す図である。
【図１１】１６ビットタイマーカウンタ回路の構成を示
す図である。
す図である。
【図１２】４ビットタイマーカウンタ回路の構成を示す
図である。
図である。
【図１３】従来例のタイマー回路の構成を示す図であ
る。
る。
【図１４】図１３に示す従来例のタイマーフリーランニ
ングカウントテストのフローチャートを示す図である。
ングカウントテストのフローチャートを示す図である。
１ 発振器 ２ グリッジ処理回路 ３ プリスケーラ回路 ４ デコード回路 ５ セレクタ回路 ６，２１ １６ビットタイマーカウンタ ７ コンペアレジスタ ８ コンペア回路 ９，２３ 論理ゲート １０ １ショットパルス発生回路 １１，２４ エラー検出回路 １２ 出力回路 ２２ ４ビットカウンタ回路
Claims (6)
- 【請求項１】 システムクロック信号を受けて、タイマ
ー回路のテスト動作時にシステムクロック信号のグリッ
ジ処理を行いシステムクロック信号を出力するグリッジ
処理回路と、 システムクロック信号を分周して得られるタイマーカウ
ントクロック信号又は外部から与えられる外部クロック
信号と、前記グリッジ処理回路から出力されるシステム
クロック信号とを受けて、通常動作時にはタイマーカウ
ントクロック信号又は外部クロック信号を選択し、テス
ト動作時にはシステムクロック信号を選択して出力する
セレクタ回路と、 前記セレクタ回路によって選択されたクロック信号を受
けてカウント動作を行い、テスト動作時にはシステムク
ロック信号に同期してカウント動作を並行して行うタイ
マーカウンタ回路とを有することを特徴とするタイマー
回路。 - 【請求項２】 複数の前記タイマーカウンタ回路を有
し、テスト動作時にカウント動作の終了を判別する所定
値と前記タイマーカウンタ回路のそれぞれのカウント出
力値とを比較し、両値が一致した時にテスト動作の終了
を判別する比較判別回路を有することを特徴とする請求
項１記載のタイマー回路。 - 【請求項３】 テスト動作開始時に前記タイマーカウン
タ回路及び前記比較判別回路を初期化する初期化回路を
有することを特徴とする請求項２記載のタイマー回路。 - 【請求項４】 複数の前記タイマーカウンタ回路を有
し、それぞれのタイマーカウンタ回路には複数のカウン
タ回路が直列に接続されて構成され、テスト動作時に
は、それぞれのタイマーカウンタ回路においてカウンタ
回路が予め設定された組み合わせにより接続されてそれ
ぞれ独立してカウント動作が行われるカウンタ回路のブ
ロックに分割され、それぞれのブロックの前記カウンタ
回路がシステムクロック信号に同期してカウント動作を
行い、前記それぞれのタイマーカウンタ回路はカウンタ
値が一巡して初期値に達するとオーバーフロー信号を出
力し、前記タイマーカウンタ回路のそれぞれのオーバー
フロー信号を受けて、全てのタイマーカウンタ回路から
オーバーフロー信号が出力されるとテストの終了を検出
することを特徴とする請求項１記載のタイマー回路。 - 【請求項５】 テスト動作開始時に前記タイマーカウン
タ回路を初期化する初期化回路を有することを特徴とす
る請求項４記載のタイマー回路。 - 【請求項６】 テスト動作時に前記タイマーカウンタ回
路の所定のビット値を比較し、比較したビット値が異な
る場合にはテスト動作時のカウント動作にエラーが発生
したことを検出するエラー検出回路を有することを特徴
とする請求項２又は４記載のタイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08432098A JP3575980B2 (ja) | 1998-03-30 | 1998-03-30 | タイマー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08432098A JP3575980B2 (ja) | 1998-03-30 | 1998-03-30 | タイマー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284505A true JPH11284505A (ja) | 1999-10-15 |
| JP3575980B2 JP3575980B2 (ja) | 2004-10-13 |
Family
ID=13827229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08432098A Expired - Fee Related JP3575980B2 (ja) | 1998-03-30 | 1998-03-30 | タイマー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3575980B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
| JP2007026028A (ja) * | 2005-07-15 | 2007-02-01 | Fujitsu Ten Ltd | マイクロコンピュータの異常検出装置 |
| KR102156541B1 (ko) * | 2019-11-19 | 2020-09-16 | 주식회사 넥스트칩 | 타이머의 기능 안전을 결정하는 방법 및 그 방법을 수행하는 전자 장치 |
-
1998
- 1998-03-30 JP JP08432098A patent/JP3575980B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
| JP2007026028A (ja) * | 2005-07-15 | 2007-02-01 | Fujitsu Ten Ltd | マイクロコンピュータの異常検出装置 |
| KR102156541B1 (ko) * | 2019-11-19 | 2020-09-16 | 주식회사 넥스트칩 | 타이머의 기능 안전을 결정하는 방법 및 그 방법을 수행하는 전자 장치 |
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| Publication number | Publication date |
|---|---|
| JP3575980B2 (ja) | 2004-10-13 |
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