JPH11284662A - 神経網チップを利用した高速パケットスイッチ制御器およびこれを利用した交換機 - Google Patents
神経網チップを利用した高速パケットスイッチ制御器およびこれを利用した交換機Info
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- JPH11284662A JPH11284662A JP29515098A JP29515098A JPH11284662A JP H11284662 A JPH11284662 A JP H11284662A JP 29515098 A JP29515098 A JP 29515098A JP 29515098 A JP29515098 A JP 29515098A JP H11284662 A JPH11284662 A JP H11284662A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q1/00—Details of selecting apparatus or arrangements
- H04Q1/02—Constructional details
- H04Q1/10—Exchange station construction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5686—Use of neural networks
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
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Abstract
(57)【要約】
【課題】 神経網チップを利用することにより、大容量
パケットスイッチ制御器に非常に適し、最適スイッチン
グを介してシステム性能を極大化させることができる、
高速パケットスイッチ制御器を提供する。 【解決手段】 加重値行アドレス、加重値列アドレスか
ら加重値行アドレスデコーダ（４０）、加重値列アドレ
スデコーダ（４１）がそれぞれディングしたアドレスを
内部データバス（４５）を介して入力された連結環アレ
イ（４２）は、前記アドレス従い入力信号を神経網（４
３）に連結するとともに外部から入力される加重値に従
い出力電圧を変化させ、神経網（４３）は前記連結環ア
レイから出力される信号を増幅したクロスバースイッチ
制御信号を外部入出力バス（４４）を介して外部に出力
する。
パケットスイッチ制御器に非常に適し、最適スイッチン
グを介してシステム性能を極大化させることができる、
高速パケットスイッチ制御器を提供する。 【解決手段】 加重値行アドレス、加重値列アドレスか
ら加重値行アドレスデコーダ（４０）、加重値列アドレ
スデコーダ（４１）がそれぞれディングしたアドレスを
内部データバス（４５）を介して入力された連結環アレ
イ（４２）は、前記アドレス従い入力信号を神経網（４
３）に連結するとともに外部から入力される加重値に従
い出力電圧を変化させ、神経網（４３）は前記連結環ア
レイから出力される信号を増幅したクロスバースイッチ
制御信号を外部入出力バス（４４）を介して外部に出力
する。
Description
【０００１】
【発明の属する技術分野】本発明は、神経網チップを利
用した高速パケットスイッチ制御器およびこれを利用し
た交換機に関するものであり、特に、データパケットを
入力されて適切な出力方向にスイッチングするクロスバ
ースイッチを制御して、最適スイッチングを介してシス
テム性能を向上させようとする技術を適用した、高速で
ありながら大規模回路構成が容易な高速パケットスイッ
チ制御器およびこれを利用した交換機に関するものであ
る。
用した高速パケットスイッチ制御器およびこれを利用し
た交換機に関するものであり、特に、データパケットを
入力されて適切な出力方向にスイッチングするクロスバ
ースイッチを制御して、最適スイッチングを介してシス
テム性能を向上させようとする技術を適用した、高速で
ありながら大規模回路構成が容易な高速パケットスイッ
チ制御器およびこれを利用した交換機に関するものであ
る。
【０００２】
【従来の技術】一般に、スイッチングシステム具現に用
いられる従来技術は、小規模スイッチングシステム具現
時に適切な技術であり、その場合には、満足できるよう
なスイッチング速度を実現することができる。また、ク
ロスバースイッチングを用いる場合には、非常に安定
で、かつシステム性能もさらに優れたものとなる。
いられる従来技術は、小規模スイッチングシステム具現
時に適切な技術であり、その場合には、満足できるよう
なスイッチング速度を実現することができる。また、ク
ロスバースイッチングを用いる場合には、非常に安定
で、かつシステム性能もさらに優れたものとなる。
【０００３】
【発明が解決しようとする課題】しかし、スイッチング
のための入力パケットの速度が高速になったり、多様な
マルチメディアパケットが対象となったり、あるいはス
イッチング規模が大きくなったりした場合には、システ
ムの性能は急激に低下してパケットスイッチ制御器の具
現は非常に難しくなり、パケットスイッチ制御器の構成
の変形やパケットスイッチ制御器を制御するためのプロ
グラムの変更を招くことになる。
のための入力パケットの速度が高速になったり、多様な
マルチメディアパケットが対象となったり、あるいはス
イッチング規模が大きくなったりした場合には、システ
ムの性能は急激に低下してパケットスイッチ制御器の具
現は非常に難しくなり、パケットスイッチ制御器の構成
の変形やパケットスイッチ制御器を制御するためのプロ
グラムの変更を招くことになる。
【０００４】本発明は、上述したような従来技術の問題
点に鑑み、神経網チップを利用することにより、大容量
パケットスイッチ制御器に非常に適切であり、かつ、最
適スイッチングを介してシステム性能を極大化させるこ
とができる高速パケットスイッチ制御器を具現すること
を目的にする。即ち、本発明は、通信応用のためのアナ
ログ／ディジタル混用超高密度集積回路の具現、高速大
容量を有する次世代スイッチ制御器の最適化のため神経
網チップを利用した並列ハードウェアを構成するもので
ある。
点に鑑み、神経網チップを利用することにより、大容量
パケットスイッチ制御器に非常に適切であり、かつ、最
適スイッチングを介してシステム性能を極大化させるこ
とができる高速パケットスイッチ制御器を具現すること
を目的にする。即ち、本発明は、通信応用のためのアナ
ログ／ディジタル混用超高密度集積回路の具現、高速大
容量を有する次世代スイッチ制御器の最適化のため神経
網チップを利用した並列ハードウェアを構成するもので
ある。
【０００５】
【課題を解決するための手段】この目的のため、請求項
１に記載の第１発明の神経網チップを利用した高速パケ
ットスイッチ制御器は、交換機内部に入力された加重値
行アドレスを入力され、これをデコーディングする加重
値行アドレスデコーダと、交換機内部に入力された加重
値列アドレスを入力され、これをデコーディングする加
重値列アドレスデコーダと、前記各アドレスデコーダか
ら入力されるアドレスに従い入力信号を出力するととも
に外部から入力される加重値に従い出力電圧が変化する
連結環アレイと、前記連結環アレイから出力される信号
を増幅して出力する神経網と、前記神経網から最終的に
出力されるクロスバースイッチ制御信号を外部に出力す
るための外部入出力バスと、前記加重値行アドレスレジ
スタ、加重値列アドレスレジスタ、連結環アレイおよび
神経網間のデータ入出力のための内部データバスとを具
備してなることを特徴とする。
１に記載の第１発明の神経網チップを利用した高速パケ
ットスイッチ制御器は、交換機内部に入力された加重値
行アドレスを入力され、これをデコーディングする加重
値行アドレスデコーダと、交換機内部に入力された加重
値列アドレスを入力され、これをデコーディングする加
重値列アドレスデコーダと、前記各アドレスデコーダか
ら入力されるアドレスに従い入力信号を出力するととも
に外部から入力される加重値に従い出力電圧が変化する
連結環アレイと、前記連結環アレイから出力される信号
を増幅して出力する神経網と、前記神経網から最終的に
出力されるクロスバースイッチ制御信号を外部に出力す
るための外部入出力バスと、前記加重値行アドレスレジ
スタ、加重値列アドレスレジスタ、連結環アレイおよび
神経網間のデータ入出力のための内部データバスとを具
備してなることを特徴とする。
【０００６】請求項２に記載の第２発明の神経網チップ
を利用した高速パケットスイッチ制御器は、第１発明に
おける連結環アレイは、加重値に従いターンオンまたは
ターンオフされる第１ＭＯＳトランジスタと、前記第１
ＭＯＳトランジスタの一端に連結される第２ＭＯＳトラ
ンジスタと、前記第１ＭＯＳトランジスタの他端に連結
されるとともに第３および第４ＭＯＳトランジスタより
なる電流ミラーと、一端を前記第２ＭＯＳトランジスタ
のゲート端に連結され他端を前記電流ミラーに連結され
るとともに外部から印加される電圧に従いターンオンま
たはターンオフされる第５ＭＯＳトランジスタと、一端
を前記第５ＭＯＳトランジスタおよび前記電流ミラーの
共通連結点に接続されるとともにニューラル値に従いタ
ーンオンまたはターンオフされる第６ＭＯＳトランジス
タとを具備してなることを特徴とする。
を利用した高速パケットスイッチ制御器は、第１発明に
おける連結環アレイは、加重値に従いターンオンまたは
ターンオフされる第１ＭＯＳトランジスタと、前記第１
ＭＯＳトランジスタの一端に連結される第２ＭＯＳトラ
ンジスタと、前記第１ＭＯＳトランジスタの他端に連結
されるとともに第３および第４ＭＯＳトランジスタより
なる電流ミラーと、一端を前記第２ＭＯＳトランジスタ
のゲート端に連結され他端を前記電流ミラーに連結され
るとともに外部から印加される電圧に従いターンオンま
たはターンオフされる第５ＭＯＳトランジスタと、一端
を前記第５ＭＯＳトランジスタおよび前記電流ミラーの
共通連結点に接続されるとともにニューラル値に従いタ
ーンオンまたはターンオフされる第６ＭＯＳトランジス
タとを具備してなることを特徴とする。
【０００７】請求項３に記載の第３発明の神経網チップ
を利用した高速パケットスイッチ制御器は、第１発明に
おける神経網は、前記連結環より出力される信号に従い
ターンオンまたはターンオフされる第１スイッチと、接
続要求加重値に従いターンオンまたはターンオフされる
第２スイッチと、前記各スイッチと共通に連結され各ス
イッチのオン動作またはオフ動作に従い印加される電圧
を充電または放電するキャパシタと、前記各スイッチお
よびキャパシタを経た信号を増幅する非線形増幅器とを
具備してなることを特徴とする。
を利用した高速パケットスイッチ制御器は、第１発明に
おける神経網は、前記連結環より出力される信号に従い
ターンオンまたはターンオフされる第１スイッチと、接
続要求加重値に従いターンオンまたはターンオフされる
第２スイッチと、前記各スイッチと共通に連結され各ス
イッチのオン動作またはオフ動作に従い印加される電圧
を充電または放電するキャパシタと、前記各スイッチお
よびキャパシタを経た信号を増幅する非線形増幅器とを
具備してなることを特徴とする。
【０００８】請求項４に記載の第４発明の神経網チップ
を利用した高速パケットスイッチ制御器は、第１発明に
おける非線形増幅器は、両端をそれぞれ前記キャパシタ
の両端に連結される第７および第８ＭＯＳトランジスタ
の直列回路と、前記キャパシタから入力される信号に従
いターンオンまたはターンオフされる第９ＭＯＳトラン
ジスタと、一端を前記第９ＭＯＳトランジスタの一端に
連結されるとともに第１０および第１１ＭＯＳトランジ
スタよりなる電流ミラーと、一端を前記電流ミラーの他
端に連結され他端を前記第９ＭＯＳトランジスタの他端
に連結されるとともに外部から印加される電圧によりタ
ーンオンまたはターンオフされる第１２ＭＯＳトランジ
スタとを具備してなることを特徴とする。
を利用した高速パケットスイッチ制御器は、第１発明に
おける非線形増幅器は、両端をそれぞれ前記キャパシタ
の両端に連結される第７および第８ＭＯＳトランジスタ
の直列回路と、前記キャパシタから入力される信号に従
いターンオンまたはターンオフされる第９ＭＯＳトラン
ジスタと、一端を前記第９ＭＯＳトランジスタの一端に
連結されるとともに第１０および第１１ＭＯＳトランジ
スタよりなる電流ミラーと、一端を前記電流ミラーの他
端に連結され他端を前記第９ＭＯＳトランジスタの他端
に連結されるとともに外部から印加される電圧によりタ
ーンオンまたはターンオフされる第１２ＭＯＳトランジ
スタとを具備してなることを特徴とする。
【０００９】請求項５に記載の第５発明の神経網チップ
を利用した高速パケットスイッチ制御器を有する交換機
は、交換機内部のクロスバースイッチの高速動作を可能
にするため、交換機内部に入力されるパケットを貯蔵す
る入力バッファ部と、前記入力バッファ部から出力され
るパケットデータの伝送路を他の伝送路へ接続する経路
をスイッチングするクロスバースイッチ部と、前記クロ
スバースイッチ部のスイッチングを制御する神経網スイ
ッチ制御部とを具備してなることを特徴とする。
を利用した高速パケットスイッチ制御器を有する交換機
は、交換機内部のクロスバースイッチの高速動作を可能
にするため、交換機内部に入力されるパケットを貯蔵す
る入力バッファ部と、前記入力バッファ部から出力され
るパケットデータの伝送路を他の伝送路へ接続する経路
をスイッチングするクロスバースイッチ部と、前記クロ
スバースイッチ部のスイッチングを制御する神経網スイ
ッチ制御部とを具備してなることを特徴とする。
【００１０】請求項６に記載の第６発明の神経網チップ
を利用した高速パケットスイッチ制御器を有する交換機
は、第５発明におけるクロスバースイッチ部の正確なス
イッチングを行うため、１スイッチング周期の間は前記
クロスバースイッチ部の１つの出力アドレスのみを連結
するようにしたことを特徴とする。
を利用した高速パケットスイッチ制御器を有する交換機
は、第５発明におけるクロスバースイッチ部の正確なス
イッチングを行うため、１スイッチング周期の間は前記
クロスバースイッチ部の１つの出力アドレスのみを連結
するようにしたことを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき詳細に説明する。図１は本発明の第１実施形態
の神経網チップを利用した高速パケットスイッチ制御器
を有する交換機の内部構成を示すブロック図である。本
実施形態の交換機は、交換機内部に入力されるパケット
を貯蔵する入力バッファ部（１０）と、前記入力バッフ
ァ部（１０）から出力されるパケットデータの伝送路を
他の伝送路へ接続する経路をスイッチングするクロスバ
ースイッチ部（２０）と、前記クロスバースイッチ部
（２０）のスイッチングを制御する神経網スイッチ制御
部（３０）とを具備してなる。
に基づき詳細に説明する。図１は本発明の第１実施形態
の神経網チップを利用した高速パケットスイッチ制御器
を有する交換機の内部構成を示すブロック図である。本
実施形態の交換機は、交換機内部に入力されるパケット
を貯蔵する入力バッファ部（１０）と、前記入力バッフ
ァ部（１０）から出力されるパケットデータの伝送路を
他の伝送路へ接続する経路をスイッチングするクロスバ
ースイッチ部（２０）と、前記クロスバースイッチ部
（２０）のスイッチングを制御する神経網スイッチ制御
部（３０）とを具備してなる。
【００１２】図２は第１実施形態の交換機の神経網スイ
ッチ制御部の構成を示すブロックであり、この図は神経
網スイッチ制御部を用いてパケットを他経路へ伝送する
過程を概略的に示している。前記神経網スイッチ制御部
（３０）は、パケット情報を検出する検出器（３１）
と、前記検出器（３１）から出力されるデータを増幅す
る増幅器（３２）と、前記増幅器（３２）を介して出力
される信号から雑音成分を除去する低域通過フィルタ
（３３）と、前記入力バッファ部（１０）から出力され
る接続要求信号（S1：request connection）に従い、前
記低域通過フィルタ（３３）を経た信号出力を通過また
は遮断させるスイッチ部（３４）と、前記スイッチ部
（３４）を介して入力された信号を増幅する非線形増幅
器（３５）と、前記非線形増幅器（３５）を介して出力
された情報を他伝送路へ出力するレーザ部（３６）とを
具備してなる。
ッチ制御部の構成を示すブロックであり、この図は神経
網スイッチ制御部を用いてパケットを他経路へ伝送する
過程を概略的に示している。前記神経網スイッチ制御部
（３０）は、パケット情報を検出する検出器（３１）
と、前記検出器（３１）から出力されるデータを増幅す
る増幅器（３２）と、前記増幅器（３２）を介して出力
される信号から雑音成分を除去する低域通過フィルタ
（３３）と、前記入力バッファ部（１０）から出力され
る接続要求信号（S1：request connection）に従い、前
記低域通過フィルタ（３３）を経た信号出力を通過また
は遮断させるスイッチ部（３４）と、前記スイッチ部
（３４）を介して入力された信号を増幅する非線形増幅
器（３５）と、前記非線形増幅器（３５）を介して出力
された情報を他伝送路へ出力するレーザ部（３６）とを
具備してなる。
【００１３】ここで、前記スイッチ部（３４）および非
線形増幅器（３５）は、神経網チップを利用して構成し
た神経網スイッチ制御器の部分である。また、前記非線
形増幅器（３５）から出力される信号の一部は、前記ク
ロスバースイッチ部（２０）に入力されて、選択された
スイッチを接続させるとともに、これと連接したスイッ
チをオフさせる等の作用をなすクロスバースイッチ制御
信号（S2：set crosspoint）として出力される。
線形増幅器（３５）は、神経網チップを利用して構成し
た神経網スイッチ制御器の部分である。また、前記非線
形増幅器（３５）から出力される信号の一部は、前記ク
ロスバースイッチ部（２０）に入力されて、選択された
スイッチを接続させるとともに、これと連接したスイッ
チをオフさせる等の作用をなすクロスバースイッチ制御
信号（S2：set crosspoint）として出力される。
【００１４】前記スイッチ部（３４）は、図３に示すよ
うに、加重値（WEIGHT）に従い出力電圧が変化する連結
環部（３４１）と、前記連結環部（３４１）から出力さ
れた信号に従いターンオンまたはターンオフされるスイ
ッチ（SW1 ）と、接続要求加重値に従いターンオンまた
はターンオフされるスイッチ（SW2 ）とを具備してな
る。
うに、加重値（WEIGHT）に従い出力電圧が変化する連結
環部（３４１）と、前記連結環部（３４１）から出力さ
れた信号に従いターンオンまたはターンオフされるスイ
ッチ（SW1 ）と、接続要求加重値に従いターンオンまた
はターンオフされるスイッチ（SW2 ）とを具備してな
る。
【００１５】前記連結環部（３４１）は、加重値をゲー
トに入力されるＮ−ＭＯＳトランジスタ（第１ＭＯＳト
ランジスタ：N1）と、前記Ｎ−ＭＯＳトランジスタ（N
1）のドレイン端に連結されるＮ−ＭＯＳトランジスタ
（第２ＭＯＳトランジスタ：N2）と、前記Ｎ−ＭＯＳト
ランジスタ（N1）のソース端に連結されるとともに２つ
のＮ−ＭＯＳトランジスタ（第３ＭＯＳトランジスタ：
N3および第４ＭＯＳトランジスタ：N4）よりなる電流ミ
ラーと、ソース端を前記Ｎ−ＭＯＳトランジスタ（N2）
のゲート端に連結されドレイン端を前記電流ミラーに連
結されるとともに外部から印加される電圧をゲート端に
入力されるＰ−ＭＯＳトランジスタ（第５ＭＯＳトラン
ジスタ：P1）と、ソース端を前記Ｐ−ＭＯＳトランジス
タ（P1）および前記電流ミラーの共通連結点（ｂ）に接
続されるとともにゲート端にニューラル値を入力（NEUR
AL INPUT）されるＮ−ＭＯＳトランジスタ（第６ＭＯＳ
トランジスタ：N5）とを具備してなる。
トに入力されるＮ−ＭＯＳトランジスタ（第１ＭＯＳト
ランジスタ：N1）と、前記Ｎ−ＭＯＳトランジスタ（N
1）のドレイン端に連結されるＮ−ＭＯＳトランジスタ
（第２ＭＯＳトランジスタ：N2）と、前記Ｎ−ＭＯＳト
ランジスタ（N1）のソース端に連結されるとともに２つ
のＮ−ＭＯＳトランジスタ（第３ＭＯＳトランジスタ：
N3および第４ＭＯＳトランジスタ：N4）よりなる電流ミ
ラーと、ソース端を前記Ｎ−ＭＯＳトランジスタ（N2）
のゲート端に連結されドレイン端を前記電流ミラーに連
結されるとともに外部から印加される電圧をゲート端に
入力されるＰ−ＭＯＳトランジスタ（第５ＭＯＳトラン
ジスタ：P1）と、ソース端を前記Ｐ−ＭＯＳトランジス
タ（P1）および前記電流ミラーの共通連結点（ｂ）に接
続されるとともにゲート端にニューラル値を入力（NEUR
AL INPUT）されるＮ−ＭＯＳトランジスタ（第６ＭＯＳ
トランジスタ：N5）とを具備してなる。
【００１６】前記連結環部（３４１）は、前記Ｐ−ＭＯ
Ｓトランジスタ（P1）のゲート端に接続された外部入力
端子（ａ）に信号が入力されると、該信号を出力する際
に、前記Ｎ−ＭＯＳトランジスタ（N1）のゲート端に入
力される加重値に従い前記共通連結点（ｂ）にかかる電
圧値が変化するように動作する。このように変化した電
圧は、前記ニューラル値に従いＮ−ＭＯＳトランジスタ
（N5）がターンオンまたはターンオフされることによ
り、前記スイッチ（SW1 ）およびキャパシタ（C1）を経
て次の端子（非線形増幅端３５）に出力される。その
際、前記スイッチ（SW1 ）および（SW2 ）と共通連結さ
れた前記キャパシタ（C1）は、各スイッチのオン動作ま
たはオフ動作に従い印加される電圧を充電または放電す
る。
Ｓトランジスタ（P1）のゲート端に接続された外部入力
端子（ａ）に信号が入力されると、該信号を出力する際
に、前記Ｎ−ＭＯＳトランジスタ（N1）のゲート端に入
力される加重値に従い前記共通連結点（ｂ）にかかる電
圧値が変化するように動作する。このように変化した電
圧は、前記ニューラル値に従いＮ−ＭＯＳトランジスタ
（N5）がターンオンまたはターンオフされることによ
り、前記スイッチ（SW1 ）およびキャパシタ（C1）を経
て次の端子（非線形増幅端３５）に出力される。その
際、前記スイッチ（SW1 ）および（SW2 ）と共通連結さ
れた前記キャパシタ（C1）は、各スイッチのオン動作ま
たはオフ動作に従い印加される電圧を充電または放電す
る。
【００１７】前記非線形増幅器（３５）は、図３に示す
ように、ソース端およびドレイン端をそれぞれ前記キャ
パシタ（C1）の両端に連結される２つのＮ−ＭＯＳトラ
ンジスタ（第７ＭＯＳトランジスタ：N6および第８ＭＯ
Ｓトランジスタ：N7）の直列回路と、前記キャパシタ
（C1）の一端にゲート端が連結されたＮ−ＭＯＳトラン
ジスタ（第９ＭＯＳトランジスタ：N8）と、一端を前記
Ｎ−ＭＯＳトランジスタ（N8）の一端に連結されるとと
もに２つのＰ−ＭＯＳトランジスタ（第１０ＭＯＳトラ
ンジスタ：P2および第１１ＭＯＳトランジスタ：P3）よ
りなる電流ミラーと、一端を前記電流ミラーの他端に連
結され他端を前記Ｎ−ＭＯＳトランジスタ（N8）の他端
に連結されるＮ−ＭＯＳトランジスタ（第１２ＭＯＳト
ランジスタ：N9）とを具備してなる。この場合、非線形
増幅器（３５）の出力信号は電流ミラーおよびＮ−ＭＯ
Ｓトランジスタ（N9）の共通連結線により抽出され、該
信号が正にクロスバースイッチ制御信号（S2）となる。
ように、ソース端およびドレイン端をそれぞれ前記キャ
パシタ（C1）の両端に連結される２つのＮ−ＭＯＳトラ
ンジスタ（第７ＭＯＳトランジスタ：N6および第８ＭＯ
Ｓトランジスタ：N7）の直列回路と、前記キャパシタ
（C1）の一端にゲート端が連結されたＮ−ＭＯＳトラン
ジスタ（第９ＭＯＳトランジスタ：N8）と、一端を前記
Ｎ−ＭＯＳトランジスタ（N8）の一端に連結されるとと
もに２つのＰ−ＭＯＳトランジスタ（第１０ＭＯＳトラ
ンジスタ：P2および第１１ＭＯＳトランジスタ：P3）よ
りなる電流ミラーと、一端を前記電流ミラーの他端に連
結され他端を前記Ｎ−ＭＯＳトランジスタ（N8）の他端
に連結されるＮ−ＭＯＳトランジスタ（第１２ＭＯＳト
ランジスタ：N9）とを具備してなる。この場合、非線形
増幅器（３５）の出力信号は電流ミラーおよびＮ−ＭＯ
Ｓトランジスタ（N9）の共通連結線により抽出され、該
信号が正にクロスバースイッチ制御信号（S2）となる。
【００１８】図４は前記図２および図３と同一の回路を
多数個集積させて作った神経網チップ即ち神経網スイッ
チ制御器を示す図である。この神経網スイッチ制御器
は、加重値行アドレスを入力され、これをデコーディン
グする加重値行アドレスデコーダ（４０）と、加重値列
アドレスを入力され、これをデコーディングする加重値
列アドレスデコーダ（４１）と、前記各アドレスデコー
ダ（４０、４１）から入力されるアドレスに従い入力信
号を後述する神経網に連結するとともに、外部から入力
される加重値に従い出力電圧が変化する連結環アレイ
（４２）と、前記連結環アレイ（４２）から出力される
信号を増幅して出力する神経網（４３）と、前記神経網
（４３）で最終的に生成されたクロスバースイッチ制御
信号（S2）を外部に出力するための外部入出力バス（４
４）と、前記加重値行アドレスレジスタ（４０）、加重
値列アドレスレジスタ（４１）、連結環アレイ（４２）
および神経網（４３）間のデータ入出力のための内部ニ
ューロンデータバス（INTERNALDATA BUS ）とを具備し
てなる。
多数個集積させて作った神経網チップ即ち神経網スイッ
チ制御器を示す図である。この神経網スイッチ制御器
は、加重値行アドレスを入力され、これをデコーディン
グする加重値行アドレスデコーダ（４０）と、加重値列
アドレスを入力され、これをデコーディングする加重値
列アドレスデコーダ（４１）と、前記各アドレスデコー
ダ（４０、４１）から入力されるアドレスに従い入力信
号を後述する神経網に連結するとともに、外部から入力
される加重値に従い出力電圧が変化する連結環アレイ
（４２）と、前記連結環アレイ（４２）から出力される
信号を増幅して出力する神経網（４３）と、前記神経網
（４３）で最終的に生成されたクロスバースイッチ制御
信号（S2）を外部に出力するための外部入出力バス（４
４）と、前記加重値行アドレスレジスタ（４０）、加重
値列アドレスレジスタ（４１）、連結環アレイ（４２）
および神経網（４３）間のデータ入出力のための内部ニ
ューロンデータバス（INTERNALDATA BUS ）とを具備し
てなる。
【００１９】なお、前記図４で用いたものは８１ニュー
ロンパケットスイッチ制御器として構成されており、こ
の制御器は９×９パケットスイッチのためのものである
が、制御器の大きさが上記のものに制限されることはな
い。
ロンパケットスイッチ制御器として構成されており、こ
の制御器は９×９パケットスイッチのためのものである
が、制御器の大きさが上記のものに制限されることはな
い。
【００２０】次に、上記のように構成された本実施形態
の交換機における高速スイッチング動作を説明する。交
換機にパケットデータが入力されると、このデータはま
ず前記入力バッファ部（１０）に貯蔵される。次いで、
入力されたパケットからヘッダー部分を検出して出力ア
ドレスを抽出した後、神経網スイッチ制御器（３０）に
スイッチング接続を求める接続要求信号（S1）が出力さ
れる。
の交換機における高速スイッチング動作を説明する。交
換機にパケットデータが入力されると、このデータはま
ず前記入力バッファ部（１０）に貯蔵される。次いで、
入力されたパケットからヘッダー部分を検出して出力ア
ドレスを抽出した後、神経網スイッチ制御器（３０）に
スイッチング接続を求める接続要求信号（S1）が出力さ
れる。
【００２１】前記接続要求信号（S1）を入力された神経
網スイッチ制御部（３０）では、ヘッダーで検出された
アドレスを行および列毎にデコーディングし、クロスバ
ースイッチ部（２０）の該当スイッチを接続させるよう
にするクロスバースイッチ制御信号（S2）をクロスバー
スイッチ部（２０）に出力してスイッチが接続されるよ
うにするとともに、該当スイッチと連接するスイッチは
オフさせ、それにより信号の他の経路への流出を防止す
るようにしている。
網スイッチ制御部（３０）では、ヘッダーで検出された
アドレスを行および列毎にデコーディングし、クロスバ
ースイッチ部（２０）の該当スイッチを接続させるよう
にするクロスバースイッチ制御信号（S2）をクロスバー
スイッチ部（２０）に出力してスイッチが接続されるよ
うにするとともに、該当スイッチと連接するスイッチは
オフさせ、それにより信号の他の経路への流出を防止す
るようにしている。
【００２２】すなわち、本実施形態の神経網を利用した
高速パケットスイッチ制御器は、スイッチに対応する２
次元のニューロン行列を有するが、各ニューロンはスイ
ッチを制御して入力パケットを出力させる機能を行う。
各ニューロン間の連結環は１ニューロンがオンになる
時、オンになったニューロンと同一の行および列のニュ
ーロンはオンにならないようにする。このような機能で
エネルギーが最少の状態に収斂する時、オンになるニュ
ーロンは自らに対応するスイッチを調節して最適の制御
を行う。なお、本実施形態の神経網高速パケットスイッ
チ制御器に適用される神経網チップニューロンは、秒当
り１５メガ以上６０メガの速度の進行を行い、これは秒
当り１００ギガ〜１テラの連結環演算速度に該当する。
高速パケットスイッチ制御器は、スイッチに対応する２
次元のニューロン行列を有するが、各ニューロンはスイ
ッチを制御して入力パケットを出力させる機能を行う。
各ニューロン間の連結環は１ニューロンがオンになる
時、オンになったニューロンと同一の行および列のニュ
ーロンはオンにならないようにする。このような機能で
エネルギーが最少の状態に収斂する時、オンになるニュ
ーロンは自らに対応するスイッチを調節して最適の制御
を行う。なお、本実施形態の神経網高速パケットスイッ
チ制御器に適用される神経網チップニューロンは、秒当
り１５メガ以上６０メガの速度の進行を行い、これは秒
当り１００ギガ〜１テラの連結環演算速度に該当する。
【００２３】これとともに、前記入力バッファ部（１
０）にはパケット選択信号（S3；select packets）を出
力し、現在接続中のスイッチング経路を介して伝送する
パケットをクロスバースイッチ部（２０）に出力するよ
うにする。このような動作では、正確なスイッチングを
行うため、１スイッチング周期の間は前記クロスバース
イッチ部（２０）の１つの出力アドレスのみを連結する
ようにする。
０）にはパケット選択信号（S3；select packets）を出
力し、現在接続中のスイッチング経路を介して伝送する
パケットをクロスバースイッチ部（２０）に出力するよ
うにする。このような動作では、正確なスイッチングを
行うため、１スイッチング周期の間は前記クロスバース
イッチ部（２０）の１つの出力アドレスのみを連結する
ようにする。
【００２４】本発明の好ましい実施の形態は例示の目的
のため開示されたものであり、当業者であれば本発明の
思想と範囲内で多様な修正、変更、付加等が可能なはず
であり、このような修正、変更等は以下の特許請求の範
囲に属するものと見なさなければならないだろう。
のため開示されたものであり、当業者であれば本発明の
思想と範囲内で多様な修正、変更、付加等が可能なはず
であり、このような修正、変更等は以下の特許請求の範
囲に属するものと見なさなければならないだろう。
【００２５】
【発明の効果】以上で詳しく説明したように、本発明
は、神経網チップ技術を利用して次世代通信の必須要素
である超高速パケットスイッチ制御器を具現することに
より、高速でありながら大容量のパケットスイッチ制御
器の具現に非常に適しており、最適スイッチングを介し
てシステムを極大化させ得る利点を有する。
は、神経網チップ技術を利用して次世代通信の必須要素
である超高速パケットスイッチ制御器を具現することに
より、高速でありながら大容量のパケットスイッチ制御
器の具現に非常に適しており、最適スイッチングを介し
てシステムを極大化させ得る利点を有する。
【図１】本発明の第１実施形態の神経網チップを利用し
た高速パケットスイッチ制御器を有する交換機の内部構
成を示すブロック図である。
た高速パケットスイッチ制御器を有する交換機の内部構
成を示すブロック図である。
【図２】第１実施形態の交換機の神経網スイッチ制御部
の構成を示すブロックである。
の構成を示すブロックである。
【図３】第１実施形態の神経網スイッチ制御部のスイッ
チ部および非線形増幅器の詳細回路図である。
チ部および非線形増幅器の詳細回路図である。
【図４】図２および図３と同一の回路を多数個集積させ
て作った神経網チップ即ち神経網スイッチ制御器を示す
図である。
て作った神経網チップ即ち神経網スイッチ制御器を示す
図である。
１０ 入力バッファ部 ２０ クロスバースイッチ部 ３０ 神経網スイッチ制御部 ３１ 検出器 ３２ 増幅器 ３３ 低域通過フィルタ ３４ スイッチ部 ３５ 非線形増幅器 ３６ レーザ部 ３４１ 連結環部
Claims (6)
- 【請求項１】 交換機内部に入力された加重値行アドレ
スを入力され、これをデコーディングする加重値行アド
レスデコーダと、 交換機内部に入力された加重値列アドレスを入力され、
これをデコーディングする加重値列アドレスデコーダ
と、 前記各アドレスデコーダから入力されるアドレスに従い
入力信号を出力するとともに外部から入力される加重値
に従い出力電圧が変化する連結環アレイと、 前記連結環アレイから出力される信号を増幅して出力す
る神経網と、 前記神経網から最終的に出力されるクロスバースイッチ
制御信号を外部に出力するための外部入出力バスと、 前記加重値行アドレスレジスタ、加重値列アドレスレジ
スタ、連結環アレイおよび神経網間のデータ入出力のた
めの内部データバスとを具備してなることを特徴とす
る、神経網チップを利用した高速パケットスイッチ制御
器。 - 【請求項２】 前記連結環アレイは、加重値に従いター
ンオンまたはターンオフされる第１ＭＯＳトランジスタ
と、前記第１ＭＯＳトランジスタの一端に連結される第
２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタ
の他端に連結されるとともに第３および第４ＭＯＳトラ
ンジスタよりなる電流ミラーと、一端を前記第２ＭＯＳ
トランジスタのゲート端に連結され他端を前記電流ミラ
ーに連結されるとともに外部から印加される電圧に従い
ターンオンまたはターンオフされる第５ＭＯＳトランジ
スタと、一端を前記第５ＭＯＳトランジスタおよび前記
電流ミラーの共通連結点に接続されるとともにニューラ
ル値に従いターンオンまたはターンオフされる第６ＭＯ
Ｓトランジスタとを具備してなることを特徴とする、請
求項１記載の神経網チップを利用した高速パケットスイ
ッチ制御器。 - 【請求項３】 前記神経網は、前記連結環より出力され
る信号に従いターンオンまたはターンオフされる第１ス
イッチと、接続要求加重値に従いターンオンまたはター
ンオフされる第２スイッチと、前記各スイッチと共通に
連結され各スイッチのオン動作またはオフ動作に従い印
加される電圧を充電または放電するキャパシタと、前記
各スイッチおよびキャパシタを経た信号を増幅する非線
形増幅器とを具備してなることを特徴とする、請求項１
記載の神経網チップを利用した高速パケットスイッチ制
御器。 - 【請求項４】 前記非線形増幅器は、両端をそれぞれ前
記キャパシタの両端に連結される第７および第８ＭＯＳ
トランジスタの直列回路と、前記キャパシタから入力さ
れる信号に従いターンオンまたはターンオフされる第９
ＭＯＳトランジスタと、一端を前記第９ＭＯＳトランジ
スタの一端に連結されるとともに第１０および第１１Ｍ
ＯＳトランジスタよりなる電流ミラーと、一端を前記電
流ミラーの他端に連結され他端を前記第９ＭＯＳトラン
ジスタの他端に連結されるとともに外部から印加される
電圧によりターンオンまたはターンオフされる第１２Ｍ
ＯＳトランジスタとを具備してなることを特徴とする、
請求項３記載の神経網チップを利用した高速パケットス
イッチ制御器。 - 【請求項５】 交換機内部のクロスバースイッチの高速
動作を可能にするため、交換機内部に入力されるパケッ
トを貯蔵する入力バッファ部と、前記入力バッファ部か
ら出力されるパケットデータの伝送路を他の伝送路へ接
続する経路をスイッチングするクロスバースイッチ部
と、前記クロスバースイッチ部のスイッチングを制御す
る神経網スイッチ制御部とを具備してなることを特徴と
する、神経網チップを利用した高速パケットスイッチ制
御器を有する交換機。 - 【請求項６】 前記クロスバースイッチ部の正確なスイ
ッチングを行うため、１スイッチング周期の間は前記ク
ロスバースイッチ部の１つの出力アドレスのみを連結す
るようにしたことを特徴とする、請求項５記載の神経網
チップを利用した高速パケットスイッチング制御器を有
する交換機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-53023 | 1997-10-16 | ||
| KR1019970053023A KR100250977B1 (ko) | 1997-10-16 | 1997-10-16 | 신경망 칩을 이용한 고속 패킷 스위치 제어기와이를 이용한 교환기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284662A true JPH11284662A (ja) | 1999-10-15 |
| JP3174032B2 JP3174032B2 (ja) | 2001-06-11 |
Family
ID=19522855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29515098A Expired - Fee Related JP3174032B2 (ja) | 1997-10-16 | 1998-10-16 | 神経網チップを利用した高速パケットスイッチ制御器およびこれを利用した交換機 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6421341B1 (ja) |
| JP (1) | JP3174032B2 (ja) |
| KR (1) | KR100250977B1 (ja) |
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|---|---|---|---|---|
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| KR100311228B1 (ko) * | 1999-12-24 | 2001-10-12 | 오길록 | 복수개의 플레인으로 구성된 셀/패킷 스위칭 시스템 |
| US7904194B2 (en) | 2001-02-09 | 2011-03-08 | Roy-G-Biv Corporation | Event management systems and methods for motion control systems |
| US20060064503A1 (en) | 2003-09-25 | 2006-03-23 | Brown David W | Data routing systems and methods |
| US8027349B2 (en) | 2003-09-25 | 2011-09-27 | Roy-G-Biv Corporation | Database event driven motion systems |
| US9848370B1 (en) * | 2015-03-16 | 2017-12-19 | Rkf Engineering Solutions Llc | Satellite beamforming |
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| US11774944B2 (en) | 2016-05-09 | 2023-10-03 | Strong Force Iot Portfolio 2016, Llc | Methods and systems for the industrial internet of things |
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| US10754334B2 (en) | 2016-05-09 | 2020-08-25 | Strong Force Iot Portfolio 2016, Llc | Methods and systems for industrial internet of things data collection for process adjustment in an upstream oil and gas environment |
| US10983507B2 (en) | 2016-05-09 | 2021-04-20 | Strong Force Iot Portfolio 2016, Llc | Method for data collection and frequency analysis with self-organization functionality |
| US11327475B2 (en) | 2016-05-09 | 2022-05-10 | Strong Force Iot Portfolio 2016, Llc | Methods and systems for intelligent collection and analysis of vehicle data |
| US11237546B2 (en) | 2016-06-15 | 2022-02-01 | Strong Force loT Portfolio 2016, LLC | Method and system of modifying a data collection trajectory for vehicles |
| US11131989B2 (en) | 2017-08-02 | 2021-09-28 | Strong Force Iot Portfolio 2016, Llc | Systems and methods for data collection including pattern recognition |
| EP4657194A3 (en) | 2017-08-02 | 2026-03-04 | Strong Force Iot Portfolio 2016, LLC | Methods and systems for detection in an industrial internet of things data collection environment with large data sets |
| US20200133254A1 (en) | 2018-05-07 | 2020-04-30 | Strong Force Iot Portfolio 2016, Llc | Methods and systems for data collection, learning, and streaming of machine signals for part identification and operating characteristics determination using the industrial internet of things |
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| FI894021A7 (fi) * | 1988-08-31 | 1990-03-01 | Fujitsu Ltd | Neuronstruktur. |
| US4973956A (en) * | 1988-12-22 | 1990-11-27 | General Electric Company | Crossbar switch with distributed memory |
| JPH03174839A (ja) * | 1989-09-18 | 1991-07-30 | Hitachi Ltd | 多元呼再配列制御方法 |
| JP2527050B2 (ja) * | 1989-10-27 | 1996-08-21 | 日本電気株式会社 | 半導体メモリ用センスアンプ回路 |
| US5577028A (en) * | 1990-08-31 | 1996-11-19 | Fujitsu Limited | Routing system using a neural network |
| KR960013367B1 (ko) * | 1992-05-30 | 1996-10-04 | 정호선 | 프로그램이 가능한 다층 신경회로망 |
| US5404556A (en) * | 1992-06-15 | 1995-04-04 | California Institute Of Technology | Apparatus for carrying out asynchronous communication among integrated circuits |
-
1997
- 1997-10-16 KR KR1019970053023A patent/KR100250977B1/ko not_active Expired - Lifetime
-
1998
- 1998-10-15 US US09/173,018 patent/US6421341B1/en not_active Expired - Lifetime
- 1998-10-16 JP JP29515098A patent/JP3174032B2/ja not_active Expired - Fee Related
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