JPH11288883A - 多結晶シリコン構造体に対する製造方法 - Google Patents
多結晶シリコン構造体に対する製造方法Info
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- JPH11288883A JPH11288883A JP11045103A JP4510399A JPH11288883A JP H11288883 A JPH11288883 A JP H11288883A JP 11045103 A JP11045103 A JP 11045103A JP 4510399 A JP4510399 A JP 4510399A JP H11288883 A JPH11288883 A JP H11288883A
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- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/02—Elements
- C30B29/06—Silicon
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- Electrodes Of Semiconductors (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 所定のコアサイズないしは所定のコアサイズ
分布を有する多結晶シリコン構造体の製造方法を実現す
ること。 【解決手段】 一次のシリコン構造体を非晶質又は多結
晶の形態で基板上に形成し、前記一次のシリコン構造体
を酸素を含んだドーピング材を用いてシリコン構造体又
はシリコン領域内でドーピング材の可溶性限界を越える
濃度にドーピングし、熱処理を行い、それによって所定
の密度のドーピング材析出部がシリコン構造体に形成さ
れ、シリコン構造体の結晶化又は再結晶化が行われ、そ
の際に生じる二次のシリコン構造体の平均/最大コアサ
イズはドーピング材析出部の密度によって設定されるよ
うにする。
分布を有する多結晶シリコン構造体の製造方法を実現す
ること。 【解決手段】 一次のシリコン構造体を非晶質又は多結
晶の形態で基板上に形成し、前記一次のシリコン構造体
を酸素を含んだドーピング材を用いてシリコン構造体又
はシリコン領域内でドーピング材の可溶性限界を越える
濃度にドーピングし、熱処理を行い、それによって所定
の密度のドーピング材析出部がシリコン構造体に形成さ
れ、シリコン構造体の結晶化又は再結晶化が行われ、そ
の際に生じる二次のシリコン構造体の平均/最大コアサ
イズはドーピング材析出部の密度によって設定されるよ
うにする。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上で所定のコ
アサイズを有する多結晶シリコン構造体に対する製造方
法に関する。
アサイズを有する多結晶シリコン構造体に対する製造方
法に関する。
【０００２】
【従来の技術】集積回路の製造においては多結晶シリコ
ン構造が頻繁に必要とされ、特に回路素子間の電気的な
接続はもとより回路素子自体にも必要とされる（例えば
コンデンサ電極）。この場合ポリシリコンの結晶構造は
重要な特性でもある。この特性は例えば伝導性、異物拡
散、狭幅な導体線路への構造化、付着特性などに影響を
与える。これらの詳細は、例えば公知文献“Technologi
e hochintegrierter Schaltungen;Kap.3.8.,Widmann,Ma
der,Friedrich, Springer Verlag 1996,”や“Silicon
Processing, Vol.1,ch.6,Wolf,Tauber, Lattice Press
1987”などに記載されている。半導体技術分野において
は、一定のコアサイズを有するかもしくはコアサイズの
分布範囲が狭い多結晶シリコン層のみが重宝とされてき
た。
ン構造が頻繁に必要とされ、特に回路素子間の電気的な
接続はもとより回路素子自体にも必要とされる（例えば
コンデンサ電極）。この場合ポリシリコンの結晶構造は
重要な特性でもある。この特性は例えば伝導性、異物拡
散、狭幅な導体線路への構造化、付着特性などに影響を
与える。これらの詳細は、例えば公知文献“Technologi
e hochintegrierter Schaltungen;Kap.3.8.,Widmann,Ma
der,Friedrich, Springer Verlag 1996,”や“Silicon
Processing, Vol.1,ch.6,Wolf,Tauber, Lattice Press
1987”などに記載されている。半導体技術分野において
は、一定のコアサイズを有するかもしくはコアサイズの
分布範囲が狭い多結晶シリコン層のみが重宝とされてき
た。
【０００３】多結晶シリコン層は通常はＣＶＤプロセス
（これは例えば前述した公知文献にも記載されている）
によって製造される。平均コアサイズとコアサイズの分
布は、熱によってコントロールされる（温度及び時
間）。この場合通常行われるホウ素、リン酸、砒素など
を用いたドーピングも所期のコアサイズの分布に影響を
及ぼす。
（これは例えば前述した公知文献にも記載されている）
によって製造される。平均コアサイズとコアサイズの分
布は、熱によってコントロールされる（温度及び時
間）。この場合通常行われるホウ素、リン酸、砒素など
を用いたドーピングも所期のコアサイズの分布に影響を
及ぼす。
【０００４】ドーピングされた多結晶シリコンは頻繁
に、単結晶シリコン領域の電気的な端子を表している。
例えばこれについてはＭＯＳトランジスタのソース/ド
レイン領域があり、またバイポーラトランジスタのエミ
ッタ、ベース、コレクタがある。この単結晶領域は、大
抵はシリコン基板内のドーピングされたシリコン領域に
よって形成される。電気的な端子を形成する多結晶シリ
コン構造は、多結晶シリコン層から生成されるか、非晶
質なシリコン層（これは後続の方法ステップにおいて多
結晶化される）から生成される。
に、単結晶シリコン領域の電気的な端子を表している。
例えばこれについてはＭＯＳトランジスタのソース/ド
レイン領域があり、またバイポーラトランジスタのエミ
ッタ、ベース、コレクタがある。この単結晶領域は、大
抵はシリコン基板内のドーピングされたシリコン領域に
よって形成される。電気的な端子を形成する多結晶シリ
コン構造は、多結晶シリコン層から生成されるか、非晶
質なシリコン層（これは後続の方法ステップにおいて多
結晶化される）から生成される。
【０００５】後続の熱処理ステップのもとでは、非晶質
ないしは多結晶のシリコン構造の結晶化ないしは再結晶
化が現われる。その際単結晶シリコン領域とシリコン構
造体の間の境界面は多くの場合薄い酸化膜を有するか又
はなんらかの汚染もしくは低品質であり得ることが考慮
される。このことはコントロール不能な（再）結晶化
に、つまり空間的に大きく変動するコアサイズに結び付
く。その際に生じる機械的なストレスは、単結晶シリコ
ンの結晶欠陥形成（例えばずれの形成）によって低減さ
れる。しかしながらこの結晶欠陥は基板の電気的な特性
も悪化させる（例えば漏れ電流の増加）。このことは、
基板に配設される構成素子やアクティブな構造体（例え
ばトランジスタ、埋め込みコンデンサ、ｐ/ｎ接合部）
に所定の電気特性を持たせないだけでなく、既に初期不
良や中期、長期的な品質低下を与える。
ないしは多結晶のシリコン構造の結晶化ないしは再結晶
化が現われる。その際単結晶シリコン領域とシリコン構
造体の間の境界面は多くの場合薄い酸化膜を有するか又
はなんらかの汚染もしくは低品質であり得ることが考慮
される。このことはコントロール不能な（再）結晶化
に、つまり空間的に大きく変動するコアサイズに結び付
く。その際に生じる機械的なストレスは、単結晶シリコ
ンの結晶欠陥形成（例えばずれの形成）によって低減さ
れる。しかしながらこの結晶欠陥は基板の電気的な特性
も悪化させる（例えば漏れ電流の増加）。このことは、
基板に配設される構成素子やアクティブな構造体（例え
ばトランジスタ、埋め込みコンデンサ、ｐ/ｎ接合部）
に所定の電気特性を持たせないだけでなく、既に初期不
良や中期、長期的な品質低下を与える。
【０００６】この種のコンタクトに対する一例としてＤ
ＲＡＭメモリのビットラインコンタクトが挙げられる。
この場合のメモリセルタイプは任意なものであってもよ
い（例えばいわゆるスタックセルや埋め込みセル）。さ
らなる例としてはそのようなセルのコンデンサコンタク
ト、すなわちメモリ電極とセレクトトランジスタの間の
コンタクトが挙げられる。この場合は結晶欠陥による前
述した問題が埋め込みコンデンサを有するメモリセルの
もとでも発生し、これについては同一発明者で同一出願
日のドイツ連邦共和国特許出願「単結晶シリコン領域と
多結晶シリコン構造体の間のコンタクト及びその製造方
法」（“Kontakt zwischen einem monokristallinen Si
liziumgebiet und einer polykristallinen Siliziumst
ruktur und Herstellverfahren fuer einen solchen Ko
ntakt”）の明細書並びに同一発明者で同一出願日（25.
2.98)の米国特許出願 09/030 227（25.2.98）に詳細に
記載されている。
ＲＡＭメモリのビットラインコンタクトが挙げられる。
この場合のメモリセルタイプは任意なものであってもよ
い（例えばいわゆるスタックセルや埋め込みセル）。さ
らなる例としてはそのようなセルのコンデンサコンタク
ト、すなわちメモリ電極とセレクトトランジスタの間の
コンタクトが挙げられる。この場合は結晶欠陥による前
述した問題が埋め込みコンデンサを有するメモリセルの
もとでも発生し、これについては同一発明者で同一出願
日のドイツ連邦共和国特許出願「単結晶シリコン領域と
多結晶シリコン構造体の間のコンタクト及びその製造方
法」（“Kontakt zwischen einem monokristallinen Si
liziumgebiet und einer polykristallinen Siliziumst
ruktur und Herstellverfahren fuer einen solchen Ko
ntakt”）の明細書並びに同一発明者で同一出願日（25.
2.98)の米国特許出願 09/030 227（25.2.98）に詳細に
記載されている。
【０００７】
【発明が解決しようとする課題】本発明の課題は、前述
したような一般的な問題に鑑み、所定のコアサイズない
しは所定のコアサイズ分布を有する多結晶シリコン構造
体の製造方法を実現することである。特に多結晶シリコ
ン構造体は、前述したような問題を生じることなく単結
晶シリコン領域に対する端子として適しているべきであ
り、またこの結晶構造は、場合によっては後に続く熱負
荷によって著しく変化ないし悪化されるべきでもない。
したような一般的な問題に鑑み、所定のコアサイズない
しは所定のコアサイズ分布を有する多結晶シリコン構造
体の製造方法を実現することである。特に多結晶シリコ
ン構造体は、前述したような問題を生じることなく単結
晶シリコン領域に対する端子として適しているべきであ
り、またこの結晶構造は、場合によっては後に続く熱負
荷によって著しく変化ないし悪化されるべきでもない。
【０００８】
【課題を解決するための手段】前記課題は本発明によ
り、一次のシリコン構造体を非晶質又は多結晶の形態で
基板上に形成し、前記一次のシリコン構造体を酸素を含
んだドーピング材を用いてシリコン構造体又はシリコン
領域内でドーピング材の可溶性限界を越える濃度にドー
ピングし、熱処理を行い、それによって所定の密度のド
ーピング材析出部がシリコン構造体に形成され、シリコ
ン構造体の結晶化又は再結晶化が行われ、その際に生じ
る二次のシリコン構造体の平均/最大コアサイズはドー
ピング材析出部の密度によって設定されるようにして解
決される。
り、一次のシリコン構造体を非晶質又は多結晶の形態で
基板上に形成し、前記一次のシリコン構造体を酸素を含
んだドーピング材を用いてシリコン構造体又はシリコン
領域内でドーピング材の可溶性限界を越える濃度にドー
ピングし、熱処理を行い、それによって所定の密度のド
ーピング材析出部がシリコン構造体に形成され、シリコ
ン構造体の結晶化又は再結晶化が行われ、その際に生じ
る二次のシリコン構造体の平均/最大コアサイズはドー
ピング材析出部の密度によって設定されるようにして解
決される。
【０００９】本発明では、酸素、酸素/窒素混合物、酸
素/窒素化合物、その他の酸素含有混合物ないし化合物
のグループからなるドーピング材を用いた、一次のシリ
コン構造体（これは単結晶ではない）のドーピングが用
いられる。この場合ドーピング材（例えば酸素）濃度は
次のように選択される。すなわちドーピング材の可溶性
限界を越えるように選択される（前記ドーピング材はい
わゆる酸素含有ドーピング材とも称される）。これによ
って後続する熱処理ステップで一次のシリコン構造体に
ドーピング材析出部が形成され、同時に一次シリコン構
造体が結晶化ないしは再結晶化によって多結晶化された
二次のシリコン構造体に変化する。その際ドーピング材
析出部は二次のシリコン構造体におけるコア成長を所定
のサイズまでしか許容しない。このコアサイズは、ドー
ピング材析出部の密度（つまり平均間隔）によって定ま
る。このドーピング材析出部は、擬似的なケージ作用
（kaefigwirkung)を有している。このドーピング材析出
部の密度が高ければ高いほど、シリコン構造体中の最大
及び平均の多結晶シリコンコアサイズが僅かになる。ド
ーピング材析出部の平均数（つまり密度）は、ドーピン
グ材過飽和（ドーピング材濃度は可溶性濃度によって除
算される）と、後続の熱処理の際の熱的コスト（ランプ
レート、保持温度）によってコントロールされる。他の
材料、例えばＡｓ，Ｐ，Ｓｂ，Ｎ，ＢなどのＣｏドーピ
ングも、酸素含有析出部の形成を遅延（Ａｓ，Ｐ）させ
たり加速（Ｂ）させたりする。
素/窒素化合物、その他の酸素含有混合物ないし化合物
のグループからなるドーピング材を用いた、一次のシリ
コン構造体（これは単結晶ではない）のドーピングが用
いられる。この場合ドーピング材（例えば酸素）濃度は
次のように選択される。すなわちドーピング材の可溶性
限界を越えるように選択される（前記ドーピング材はい
わゆる酸素含有ドーピング材とも称される）。これによ
って後続する熱処理ステップで一次のシリコン構造体に
ドーピング材析出部が形成され、同時に一次シリコン構
造体が結晶化ないしは再結晶化によって多結晶化された
二次のシリコン構造体に変化する。その際ドーピング材
析出部は二次のシリコン構造体におけるコア成長を所定
のサイズまでしか許容しない。このコアサイズは、ドー
ピング材析出部の密度（つまり平均間隔）によって定ま
る。このドーピング材析出部は、擬似的なケージ作用
（kaefigwirkung)を有している。このドーピング材析出
部の密度が高ければ高いほど、シリコン構造体中の最大
及び平均の多結晶シリコンコアサイズが僅かになる。ド
ーピング材析出部の平均数（つまり密度）は、ドーピン
グ材過飽和（ドーピング材濃度は可溶性濃度によって除
算される）と、後続の熱処理の際の熱的コスト（ランプ
レート、保持温度）によってコントロールされる。他の
材料、例えばＡｓ，Ｐ，Ｓｂ，Ｎ，ＢなどのＣｏドーピ
ングも、酸素含有析出部の形成を遅延（Ａｓ，Ｐ）させ
たり加速（Ｂ）させたりする。
【００１０】本発明によって製造された多結晶シリコン
構造体を単結晶シリコン領域に対する端子として使用す
るならば、単結晶シリコン中の結晶欠陥構造が避けられ
る。なぜならシリコン構造体におけるコントロール不能
な（再）結晶化が中止されるからである。同時に多結晶
シリコン構造体と単結晶シリコン領域との間の接合部抵
抗も低くなる。
構造体を単結晶シリコン領域に対する端子として使用す
るならば、単結晶シリコン中の結晶欠陥構造が避けられ
る。なぜならシリコン構造体におけるコントロール不能
な（再）結晶化が中止されるからである。同時に多結晶
シリコン構造体と単結晶シリコン領域との間の接合部抵
抗も低くなる。
【００１１】ドーピング材としては特に酸素が適してい
る。なぜなら酸素の低い可溶性限界に基づいて析出部が
特に簡単に形成できるからである。つまり高いドーピン
グが必要とされない。シリコン構造体又はシリコン領域
の伝導性は決定的には低減されない。酸素析出部はＳi
Ｏxとして存在し、この場合のｘは大体２である。
る。なぜなら酸素の低い可溶性限界に基づいて析出部が
特に簡単に形成できるからである。つまり高いドーピン
グが必要とされない。シリコン構造体又はシリコン領域
の伝導性は決定的には低減されない。酸素析出部はＳi
Ｏxとして存在し、この場合のｘは大体２である。
【００１２】ドーピング材析出部の密度は約１０15〜１
０19ｃｍ-3である。
０19ｃｍ-3である。
【００１３】ドーピング手法としては特にイオン注入、
プラズマドーピング、プラズマ浸漬イオン注入（ＰＩＩ
Ｉ）などが用いられる。これらの手法は当業者には自明
なものであり、例えば米国特許出願 5,354,381 明細書
や 4,937,205 明細書に詳細に記載されている。プラズ
マドーピングの場合には線量が特に良好にコントロール
される。このドーピングは次のように行われる。すなわ
ちドーピング材がシリコン構造体中に均等に分散される
ように行われる。つまり実質的にどこでも同じドーピン
グ濃度が得られるように行われる。別の面ではシリコン
領域又はシリコン構造体中の所定の部分にドーピング最
大箇所が生成される。例えばこれはコンタクトの近傍か
又は所定の深さに生成される。さらにシリコン構造体の
代わりに、又はシリコン構造体に対して付加的に、単結
晶シリコンのコンタクト近傍領域のドーピングも行われ
る。それによりコンタクト近傍の単結晶シリコンにドー
ピング析出部が生じる。これは多結晶シリコンからの遷
移拡散に対するバリアとして作用する。
プラズマドーピング、プラズマ浸漬イオン注入（ＰＩＩ
Ｉ）などが用いられる。これらの手法は当業者には自明
なものであり、例えば米国特許出願 5,354,381 明細書
や 4,937,205 明細書に詳細に記載されている。プラズ
マドーピングの場合には線量が特に良好にコントロール
される。このドーピングは次のように行われる。すなわ
ちドーピング材がシリコン構造体中に均等に分散される
ように行われる。つまり実質的にどこでも同じドーピン
グ濃度が得られるように行われる。別の面ではシリコン
領域又はシリコン構造体中の所定の部分にドーピング最
大箇所が生成される。例えばこれはコンタクトの近傍か
又は所定の深さに生成される。さらにシリコン構造体の
代わりに、又はシリコン構造体に対して付加的に、単結
晶シリコンのコンタクト近傍領域のドーピングも行われ
る。それによりコンタクト近傍の単結晶シリコンにドー
ピング析出部が生じる。これは多結晶シリコンからの遷
移拡散に対するバリアとして作用する。
【００１４】シリコン構造体は、インシトゥー（in sit
u)、すなわちＣＶＤ析出中もドーピング可能である。そ
れに対しては公知のＩｎ−Ｓｉｔｕ−ドーピングに相応
する手法が用いられてもよい。
u)、すなわちＣＶＤ析出中もドーピング可能である。そ
れに対しては公知のＩｎ−Ｓｉｔｕ−ドーピングに相応
する手法が用いられてもよい。
【００１５】シリコン中のドーピング材濃度は、１０17
〜１０21ｃｍ-3の範囲にあり、有利には１０18〜１０20
ｃｍ-3の範囲である。
〜１０21ｃｍ-3の範囲にあり、有利には１０18〜１０20
ｃｍ-3の範囲である。
【００１６】多結晶シリコン構造体の製造方法について
のさらなる詳細は、前述した同一出願日で同一発明者及
び同一出願人の米国特許出願“単結晶シリコン領域と多
結晶シリコン構造体の間のコンタクト及びその製造方
法”にも記載されており、これが参照される。
のさらなる詳細は、前述した同一出願日で同一発明者及
び同一出願人の米国特許出願“単結晶シリコン領域と多
結晶シリコン構造体の間のコンタクト及びその製造方
法”にも記載されており、これが参照される。
【００１７】
【発明の実施の形態】次に本発明を図面に基づき以下に
詳細に説明する。
詳細に説明する。
【００１８】図１：シリコン基板１はその表面に、ドー
ピングされた単結晶領域２を有している。これは例えば
ＭＯＳトランジスタのソース領域であってもよい。この
ドーピングされた単結晶領域２の上方には一次のシリコ
ン構造体４が配設されている。これは単結晶ではなくて
多結晶であり、析出プロセスで生成される。しかしなが
ら非晶質のシリコン構造体を用いることも可能である。
この配置構成における残りの領域には絶縁部３が設けら
れる。本発明によれば、この多結晶シリコン構造体４は
ドーピング材、例えば酸素でドーピングされる。このド
ーピングは例えば垂直方向でのイオン注入によって行わ
れてもよい。この注入は、その他の半導体回路とコンバ
ーチブルな場合には完全に平面状に実施され得る。その
際の注入パラメータは次のように選択される。すなわち
この多結晶シリコン構造体４のドーピング材濃度が可溶
性限界を上回るように選択される。酸素ドーピングの場
合には、この一次のシリコン構造体のドーピング材濃度
は有利には１０17〜１０21ｃｍ-3の範囲におかれ、特に
１０18〜１０20ｃｍ-3の範囲におかれる。例えば３００
ｎｍの厚さの多結晶シリコン層４のもとでは、約５ｋｅ
Ｖのエネルギのもとで３〜５×１０13ｃｍ-3の線量が選
択される。
ピングされた単結晶領域２を有している。これは例えば
ＭＯＳトランジスタのソース領域であってもよい。この
ドーピングされた単結晶領域２の上方には一次のシリコ
ン構造体４が配設されている。これは単結晶ではなくて
多結晶であり、析出プロセスで生成される。しかしなが
ら非晶質のシリコン構造体を用いることも可能である。
この配置構成における残りの領域には絶縁部３が設けら
れる。本発明によれば、この多結晶シリコン構造体４は
ドーピング材、例えば酸素でドーピングされる。このド
ーピングは例えば垂直方向でのイオン注入によって行わ
れてもよい。この注入は、その他の半導体回路とコンバ
ーチブルな場合には完全に平面状に実施され得る。その
際の注入パラメータは次のように選択される。すなわち
この多結晶シリコン構造体４のドーピング材濃度が可溶
性限界を上回るように選択される。酸素ドーピングの場
合には、この一次のシリコン構造体のドーピング材濃度
は有利には１０17〜１０21ｃｍ-3の範囲におかれ、特に
１０18〜１０20ｃｍ-3の範囲におかれる。例えば３００
ｎｍの厚さの多結晶シリコン層４のもとでは、約５ｋｅ
Ｖのエネルギのもとで３〜５×１０13ｃｍ-3の線量が選
択される。
【００１９】図２：引き続き熱処理のステップが実施さ
れる（例えば９００〜１０００℃のもとで３０分）。こ
れによりドーピング析出部６（ここではＳiＯx−析出
部）が多結晶シリコン構造体４に形成される。これは前
述したようにシリコン構造体中のコア成長を制限する
（ケージ作用）。故に狭幅なコアサイズ分布が二次の多
結晶シリコン中に得られる。ドーピングされた領域２と
基板１（図２）への結晶欠陥の拡散は、避けられる。
れる（例えば９００〜１０００℃のもとで３０分）。こ
れによりドーピング析出部６（ここではＳiＯx−析出
部）が多結晶シリコン構造体４に形成される。これは前
述したようにシリコン構造体中のコア成長を制限する
（ケージ作用）。故に狭幅なコアサイズ分布が二次の多
結晶シリコン中に得られる。ドーピングされた領域２と
基板１（図２）への結晶欠陥の拡散は、避けられる。
【００２０】このドーピングはその他の手法によっても
行うことが可能である（例えば前述の層厚さの場合１ｋ
ｅＶのエネルギで１０秒の酸素−プラズマドーピン
グ）。
行うことが可能である（例えば前述の層厚さの場合１ｋ
ｅＶのエネルギで１０秒の酸素−プラズマドーピン
グ）。
【００２１】また均一なドーピングの代わりに、局所的
なドーピング最大箇所が所定の位置に例えば傾斜注入に
よって生成されてもよい。さらなる可能性は、シリコン
構造体の所定の深さに最大箇所を生成することである。
このことは特に図示のように下方に位置する基板に対し
てコンタクトを形成しなければならない場合に有利であ
る。それによってドーピング最大箇所は基板表面の近傍
におくことができる。それに対してはまず薄いシリコン
構造体が一次のシリコン構造体の部分として基板表面上
に生成される（例えば３０ｎｍの厚さの非晶質シリコン
層が析出される）。このドーピングがなされたあとでは
シリコンが所要の残り厚さで被着され、熱処理が施され
る。
なドーピング最大箇所が所定の位置に例えば傾斜注入に
よって生成されてもよい。さらなる可能性は、シリコン
構造体の所定の深さに最大箇所を生成することである。
このことは特に図示のように下方に位置する基板に対し
てコンタクトを形成しなければならない場合に有利であ
る。それによってドーピング最大箇所は基板表面の近傍
におくことができる。それに対してはまず薄いシリコン
構造体が一次のシリコン構造体の部分として基板表面上
に生成される（例えば３０ｎｍの厚さの非晶質シリコン
層が析出される）。このドーピングがなされたあとでは
シリコンが所要の残り厚さで被着され、熱処理が施され
る。
【００２２】図３：この実施例では一次のシリコン構造
体が２つの部分構造体４ａ，４ｂで被着される。この場
合はまずドーピングされていない非晶質シリコン層か多
結晶シリコン層４ａと、高濃度ドーピングされた非晶質
シリコン層か多結晶シリコン層４ｂが基板上に被着され
る。この２つの部分層は例えばＣＶＤ手法を用いて被着
されてもよい。そして第１実施例と同じように熱処理が
実施される。
体が２つの部分構造体４ａ，４ｂで被着される。この場
合はまずドーピングされていない非晶質シリコン層か多
結晶シリコン層４ａと、高濃度ドーピングされた非晶質
シリコン層か多結晶シリコン層４ｂが基板上に被着され
る。この２つの部分層は例えばＣＶＤ手法を用いて被着
されてもよい。そして第１実施例と同じように熱処理が
実施される。
【００２３】図４：この図にはドーピング材濃度Ｄと負
荷ｙの依存関係が示されている。
荷ｙの依存関係が示されている。
【００２４】図５：熱処理の後では、前記部分層４ａ，
４ｂにドーピング材析出部が形成される。それらのうち
高濃度ドープされた部分層４ｂの厚さの方が、４ａの方
よりも大きい。故にこの高濃度ドープされた部分層４ｂ
にて得られるコアサイズは、４ａの方よりも小さい。
４ｂにドーピング材析出部が形成される。それらのうち
高濃度ドープされた部分層４ｂの厚さの方が、４ａの方
よりも大きい。故にこの高濃度ドープされた部分層４ｂ
にて得られるコアサイズは、４ａの方よりも小さい。
【００２５】これらの部分層の配置構成においては、高
濃度ドープされた方が低濃度ドープされた方の下に配置
されていてもよい。
濃度ドープされた方が低濃度ドープされた方の下に配置
されていてもよい。
【００２６】本発明によれば、単結晶基板に対するコン
タクトなしで所定のコアサイズの多結晶シリコン層を製
造することも可能である。多結晶シリコン層は完全に平
面状に析出可能で、酸素を用いて可溶性限界を超えてド
ーピングされ、導体線路又はその他の構造体に構造化さ
れ得る。
タクトなしで所定のコアサイズの多結晶シリコン層を製
造することも可能である。多結晶シリコン層は完全に平
面状に析出可能で、酸素を用いて可溶性限界を超えてド
ーピングされ、導体線路又はその他の構造体に構造化さ
れ得る。
【００２７】所望の伝導性を得るために、多くのケース
ではこの多結晶シリコン構造体を、Ｎ形伝導タイプ又は
Ｐ形伝導タイプのドーピング材を用いた公知の手法によ
って付加的にドーピングする。この付加的なドーピング
は有利にはインシトゥー手法における析出のもとで実施
される。この多結晶シリコン層の（再）結晶化はドーピ
ングによっても影響されるので、本発明によるドーピン
グと熱処理はそれに対しても調整され得る。
ではこの多結晶シリコン構造体を、Ｎ形伝導タイプ又は
Ｐ形伝導タイプのドーピング材を用いた公知の手法によ
って付加的にドーピングする。この付加的なドーピング
は有利にはインシトゥー手法における析出のもとで実施
される。この多結晶シリコン層の（再）結晶化はドーピ
ングによっても影響されるので、本発明によるドーピン
グと熱処理はそれに対しても調整され得る。
【図１】本発明の実施例を説明するための単結晶シリコ
ン領域を伴う半導体基板の断面図である。
ン領域を伴う半導体基板の断面図である。
【図２】本発明の実施例を説明するための単結晶シリコ
ン領域を伴う半導体基板の断面図である。
ン領域を伴う半導体基板の断面図である。
【図３】本発明のさらなる実施例を説明するための単結
晶シリコン領域を伴った半導体基板の断面図である。
晶シリコン領域を伴った半導体基板の断面図である。
【図４】所期のドーピング材プロファイルを示した図で
ある。
ある。
【図５】本発明の実施例を説明するために用いられる単
結晶シリコン領域を伴う半導体基板の断面図である。
結晶シリコン領域を伴う半導体基板の断面図である。
１ 基板 ２ 単結晶領域 ３ 絶縁部 ４ 一次の多結晶構造体 ６ ドーピング析出部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウス−ディーター モルハルト ドイツ連邦共和国 ドレスデン ビショフ スヴェルデア−シュトラーセ ７ (72)発明者 ヨアヒム ヘプフナー ドイツ連邦共和国 プラネク マクダレネ ンヴェーク ５
Claims (10)
- 【請求項１】 基板上で所定のコアサイズを有する多結
晶シリコン構造体（４，１６）に対する製造方法におい
て、 一次のシリコン構造体（４，１６）を非晶質又は多結晶
の形態で基板上に形成し、 前記一次のシリコン構造体（４，１６）を酸素を含んだ
ドーピング材を用いてシリコン構造体又はシリコン領域
内でドーピング材の可溶性限界を越える濃度にドーピン
グし、 熱処理を行い、それによって所定の密度のドーピング材
析出部（６，１８）がシリコン構造体（４，１６）に形
成され、シリコン構造体（４，１６）の結晶化又は再結
晶化が行われ、その際に生じる二次のシリコン構造体の
平均/最大コアサイズはドーピング材析出部の密度によ
って設定されるようにすることを特徴とする、多結晶シ
リコン構造体に対する製造方法。 - 【請求項２】 前記ドーピング材濃度は１０17〜１０21
cm-3の範囲で一次のシリコン構造体内に生じている、請
求項１記載の多結晶シリコン構造体に対する製造方法。 - 【請求項３】 前記シリコン構造体は、７００℃〜１１
００℃までの熱処理のもとで加熱される、請求項１又は
２記載の多結晶シリコン構造体に対する製造方法。 - 【請求項４】 前記二次のシリコン構造体中のドーピン
グ材析出部の密度は１０15〜１０19cm-3の範囲におかれ
る、請求項１〜３いずれか１項記載の多結晶シリコン構
造体に対する製造方法。 - 【請求項５】 前記シリコン構造体を、ｎ形またはｐ形
伝導性の形成の目的で付加的にｎ形又はｐ形伝導性タイ
プのドーピング材を用いてドーピングする、請求項１〜
４いずれか１項記載の多結晶シリコン構造体に対する製
造方法。 - 【請求項６】 前記シリコン構造体（４，１６）を空間
的に均一にドーピングする、請求項１〜５いずれか１項
記載の多結晶シリコン構造体に対する製造方法。 - 【請求項７】 前記シリコン構造体（４，１６）を空間
的不均一にドーピングする、請求項１〜５いずれか１項
記載の多結晶シリコン構造体に対する製造方法。 - 【請求項８】 前記ドーピング材分布の最大箇所をシリ
コン構造体（４，１６）の所定の深さで形成する、請求
項７項記載の多結晶シリコン構造体に対する製造方法。 - 【請求項９】 前記シリコン構造体は単結晶シリコン領
域（２）に隣接して形成され、該シリコン領域の電気的
端子として利用される、請求項１〜８いずれか１項記載
の多結晶シリコン構造体に対する製造方法。 - 【請求項１０】 前記１項〜９項に記載の方法によって
製造が可能な多結晶シリコン層。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/030406 | 1998-02-25 | ||
| US09/030,406 US6068928A (en) | 1998-02-25 | 1998-02-25 | Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11288883A true JPH11288883A (ja) | 1999-10-19 |
Family
ID=21854054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11045103A Pending JPH11288883A (ja) | 1998-02-25 | 1999-02-23 | 多結晶シリコン構造体に対する製造方法 |
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|---|---|
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| EP (1) | EP0939430A3 (ja) |
| JP (1) | JPH11288883A (ja) |
| KR (1) | KR100642627B1 (ja) |
| TW (1) | TW585941B (ja) |
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| WO2016081313A1 (en) | 2014-11-18 | 2016-05-26 | Sunedison Semiconductor Limited | A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers |
| WO2016081367A1 (en) | 2014-11-18 | 2016-05-26 | Sunedison Semiconductor Limited | HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION |
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1998
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-
1999
- 1999-02-23 JP JP11045103A patent/JPH11288883A/ja active Pending
- 1999-02-24 KR KR1019990006032A patent/KR100642627B1/ko not_active Expired - Fee Related
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