JPH11289024A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11289024A JP10090138A JP9013898A JPH11289024A JP H11289024 A JPH11289024 A JP H11289024A JP 10090138 A JP10090138 A JP 10090138A JP 9013898 A JP9013898 A JP 9013898A JP H11289024 A JPH11289024 A JP H11289024A
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Abstract

(57)【要約】 【課題】 接続リード部の高精度な形成及び微細加工が
できると共に、接続リード部の形成の自由度が高い半導
体装置及びその製造方法を得る。 【解決手段】 まず、中央部に凹部８Ａを、周辺部にリ
ブ８Ｂを形成した半導体素子搭載部８を製作し（（Ａ）
及び（Ｂ）参照）、次に、半導体素子搭載部８に半導体
素子１０を搭載固定し（（Ｃ）参照）、次に、一方の表
面にパターン１１がエッチング等の手法により平面状に
複数形成され、かつ中央部に寸法が半導体素子１０の外
周寸法より若干大きくされた貫通孔が設けられたプリン
ト板１２に半導体素子搭載部８のリブ８Ｂをプリント板
１２の裏面（パターン１１が形成されてない面）に、プ
リント板１２の貫通孔から半導体素子１０のパッド１３
が露出するように固定する（（Ｄ）及び（Ｅ）参照）。
その後、近接したパッド１３とパターン１１とを１対１
にワイヤで接続した後、半導体素子１０の露出されてい
る表面とワイヤ及びその接続部とを樹脂によって封止成
型する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、より詳しくは、表面実装型の半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路等の半導体素子を
パッケージングした半導体装置としての集積回路パッケ
ージでは、小型化および薄型化に対する要求が高まって
きており、この要求に答え得る技術として、特開平８−
１２５０６６号公報に記載の技術があった。この技術
は、半導体素子自体の寸法に極めて近い寸法の集積回路
パッケージとして、所謂Ｃ．Ｓ．Ｐ（Ｃｈｉｐ Ｓｃａ
ｌｅ Ｐａｃｋａｇｅ）を得るものである。
【０００３】図１０は、上記特開平８−１２５０６６号
公報に開示されているＣ．Ｓ．Ｐの構造を示したもので
あり、同図において、１は半導体素子であり、その表面
中央周辺にはパッド２が形成されている。半導体素子１
のパッド２が形成された表面の所定の位置にはエッチン
グ等の手法により一部に突出部３Ａを形成した接続リー
ド部３が絶縁性接着材４により貼付され、ワイヤ５によ
りパッド２と接続される。その後、樹脂６により接続リ
ード部３における突起部３Ａの一部を露出させる形で封
止成型を行ない、最後に、露出した接続リード部３の頂
部に半田から成る外部電極７を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た特開平８−１２５０６６号公報に開示されているＣ．
Ｓ．Ｐでは、接続リード部にエッチング等の手法により
突出部を形成する必要があるので、接続リード部の高精
度な形成及び微細加工が困難であると共に、接続リード
部の形成の自由度が低い、という問題点があった。
【０００５】本発明は、上記問題点を解消するために成
されたものであり、接続リード部の高精度な形成及び微
細加工ができると共に、接続リード部の形成の自由度が
高い半導体装置及びその製造方法を提供することを目的
としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に請求項１記載の半導体装置は、パッドを備えた半導体
素子を搭載した半導体素子搭載部と、外部回路への接続
のための平面状のパターンを備えると共に前記半導体素
子搭載部が固定されたプリント板と、前記半導体素子の
パッドと前記プリント板のパターンとを電気的に接続す
るワイヤと、前記ワイヤ及び前記ワイヤによる接続部を
封止成型する樹脂と、を備えている。
【０００７】また、請求項７記載の半導体装置の製造方
法は、半導体素子搭載部にパッドを備えた半導体素子を
搭載すると共に、外部回路への接続のための平面状のパ
ターンが備えられたプリント板に前記半導体素子搭載部
を固定する工程と、前記半導体素子のパッドと前記プリ
ント板のパターンとをワイヤによって電気的に接続する
工程と、前記ワイヤ及び前記ワイヤによる接続部を樹脂
によって封止成型する工程と、を備えている。
【０００８】請求項１記載の半導体装置及び請求項７記
載の半導体装置の製造方法によれば、半導体素子搭載部
にパッドを備えた半導体素子が搭載されると共に、外部
回路への接続のための平面状のパターンが備えられたプ
リント板に半導体素子搭載部が固定される。
【０００９】その後、半導体素子のパッドとプリント板
のパターンとがワイヤによって電気的に接続された後
に、ワイヤ及びワイヤによる接続部が樹脂によって封止
成型される。
【００１０】このように請求項１記載の半導体装置及び
請求項７記載の半導体装置の製造方法によれば、外部回
路への接続のためのパターンを平面状としているので、
接続リード部に相当するパターンの高精度な形成及び微
細加工が可能であると共に、パターンの形成の自由度を
高めることができる。
【００１１】また、請求項２記載の半導体装置は、請求
項１記載の半導体装置において、前記プリント板は略中
央に貫通孔を備え、前記貫通孔内に前記半導体素子が位
置するように前記半導体素子搭載部を前記プリント板に
固定することを特徴としている。
【００１２】請求項２記載の半導体装置によれば、請求
項１記載の半導体装置におけるプリント板は略中央に貫
通孔が備えられ、該貫通孔内に半導体素子が位置するよ
うに半導体素子搭載部がプリント板に固定される。
【００１３】このように請求項２記載の半導体装置によ
れば、プリント板に備えられた貫通孔内に半導体素子が
位置するように半導体素子搭載部がプリント板に固定さ
れるので、半導体装置をより薄型化することができる。
【００１４】また、請求項３記載の半導体装置は、請求
項２記載の半導体装置において、前記プリント板のパタ
ーンは、前記プリント板の表面及び裏面に形成されると
共に、前記表面に形成されたパターンと前記裏面に形成
されたパターンとが前記プリント板を貫通して相互に接
続されていることを特徴としている。
【００１５】請求項３記載の半導体装置によれば、請求
項２記載の半導体装置におけるプリント板のパターンが
プリント板の表面及び裏面に形成されると共に、表面に
形成されたパターンと裏面に形成されたパターンとがプ
リント板を貫通して相互に接続される。なお、この際の
接続には、スルーホールによる接続、バイアホールによ
る接続等が適用できる。
【００１６】このように請求項３記載の半導体装置によ
れば、プリント板のパターンがプリント板の表面及び裏
面に形成されると共に、双方のパターンがプリント板を
貫通して相互に接続されるので、プリント板の表面及び
裏面のパターンを同一のパターンとして用いることがで
き、１つの半導体装置に別の半導体装置を積み重ねて各
々の半導体装置の対向する位置にあるパターン同士を接
続することにより、複数の半導体装置を積層して用いる
ことができる。
【００１７】また、請求項４記載の半導体装置は、請求
項２又は請求項３記載の半導体装置において、前記半導
体素子搭載部の前記半導体素子が搭載されている面とは
反対側の面に複数の半田ボールを固定したことを特徴と
している。
【００１８】請求項４記載の半導体装置によれば、請求
項２又は請求項３記載の半導体装置における半導体素子
搭載部の半導体素子が搭載されている面とは反対側の面
に複数の半田ボールが固定される。
【００１９】このように請求項４記載の半導体装置によ
れば、半導体素子搭載部の半導体素子が搭載されている
面とは反対側の面に複数の半田ボールが固定されるの
で、この半田ボールが半導体装置を回路基板に実装する
際に溶融されて半導体装置が回路基板に強固に固定さ
れ、半導体装置の回路基板への接続状態を強固なものと
することができると共に、高発熱の半導体素子を搭載し
た場合であっても良好な放熱特性を得ることができる。
【００２０】また、請求項５記載の半導体装置は、請求
項２又は請求項３記載の半導体装置において、前記プリ
ント板の貫通孔に複数の前記半導体素子搭載部を背面同
士を対向させて固定したことを特徴としている。
【００２１】請求項５記載の半導体装置によれば、請求
項２又は請求項３記載の半導体装置におけるプリント板
の貫通孔に複数の半導体素子搭載部が背面同士が対向さ
れて固定される。
【００２２】このように請求項５記載の半導体装置によ
れば、１つの半導体装置に複数の半導体素子が実装され
るので、回路基板上における半導体装置の実装面積を増
加させることなく半導体装置の処理容量を増加させるこ
とができる。
【００２３】さらに、請求項６記載の半導体装置は、請
求項３記載の半導体装置を複数積層するか、請求項３記
載の半導体装置及び請求項５記載の半導体装置を積層す
るか、請求項５記載の半導体装置を複数積層して、積層
した半導体装置のパターン同士を接続することにより構
成したものである。
【００２４】請求項６記載の半導体装置によれば、請求
項３記載の半導体装置が複数積層されるか、請求項３記
載の半導体装置及び請求項５記載の半導体装置が積層さ
れるか、請求項５記載の半導体装置が複数積層されて、
積層された半導体装置のパターン同士が接続される。
【００２５】このように請求項６記載の半導体装置によ
れば、複数の半導体装置が積層されるので、回路基板上
における半導体装置の実装面積を増加させることなく半
導体装置の処理容量を増加させることができる。
【００２６】
【発明の実施の形態】以下、図面を参照して、本発明に
係る半導体装置及びその製造方法の実施の形態を詳細に
説明する。
【００２７】〔第１実施形態〕まず、図１及び図２を参
照して、本第１実施形態に係る半導体装置の製造工程に
ついて説明する。
【００２８】図１（Ａ）の平面図及び図１（Ｂ）の端面
図に示すように、まず、金属等の薄板に対してプレス加
工等の手法を用いて、中央部に凹部８Ａを、周辺部にリ
ブ８Ｂを形成した半導体素子搭載部８を製作する。
【００２９】次に、図１（Ｃ）の端面図に示すように、
半導体素子搭載部８に対して、中心が凹部８Ａの中心に
略一致するように半導体素子１０を図示しない接着材等
により搭載固定する。なお、半導体素子１０の一方の面
には、後述するパッド１３（図１（Ｄ）参照）が複数形
成されており、半導体素子搭載部８への搭載固定の際に
は、パッド１３が形成されている面の逆の面を半導体素
子搭載部８に固定するようにする。
【００３０】次に、図１（Ｄ）の平面図及び図１（Ｅ）
の端面図に示すように、一方の表面に一端部が矩形状で
他端部が円形状のパターン１１がエッチング等の手法に
より平面状に複数形成されると共に、中央部に寸法が上
記半導体素子１０の外周寸法より若干大きくされた貫通
孔が設けられたプリント板１２に半導体素子１０を搭載
固定した半導体素子搭載部８のリブ８Ｂを、プリント板
１２の裏面（パターン１１が形成されている面の反対側
の面）に対して、プリント板１２の貫通孔から半導体素
子１０の表面（パッド１３が形成されている面）が露出
するように図示しない接着材等によって接着固定する。
従って、半導体素子１０に設けられたパッド１３は露出
された状態となる。なお、パターン１１の数は、半導体
素子１０に形成されたパッド１３と同一とされており、
この時点では、パッド１３とパターン１１の一端部とが
１対１に近接した状態となる。
【００３１】次に、図２（Ａ）の平面図及び図２（Ｂ）
の端面図に示すように、半導体素子１０の表面に形成さ
れたパッド１３とプリント板１２の表面に形成されたパ
ターン１１とをＡｕ等の素材のワイヤ１４を用いて配線
接続する。
【００３２】最後に、図２（Ｃ）の平面図及び図２
（Ｄ）の端面図に示すように、半導体素子１０の表面と
ワイヤ１４及びその配線接続部とを樹脂１５により封止
成型すると共に、パターン１１の露出している部分の一
部に半田ボール等の電極１６を固定する。
【００３３】図２（Ｅ）は、以上の工程によって製造し
た半導体装置８０Ａを、回路基板（ボード）１７上に実
装した状態を示したものである。同図に示すように、半
導体装置８０Ａを回路基板１７の表面に形成された図示
しないパターンに対して電極１６を用いて接続固定する
ことにより半導体装置として機能させる。
【００３４】以上詳細に説明したように、本第１実施形
態に係る半導体装置では、リード部品であるパターン１
１を平面状に形成しているので、パターン１１の高精度
な形成及び微細加工が可能であると共に、パターン１１
の形成の自由度を高めることができる。
【００３５】〔第２実施形態〕次に、図３及び図４を参
照して、本第２実施形態に係る半導体装置の製造工程に
ついて説明する。
【００３６】図３（Ａ）の平面図に示すように、まず、
上記第１実施形態と同様に、金属等の薄板に対してプレ
ス加工等の手法を用いて、中央部に凹部１８Ａを、周辺
部にリブ１８Ｂを形成した半導体素子搭載部１８を製作
した後、半導体素子搭載部１８に対して、中心が凹部１
８Ａの中心に略一致するように半導体素子１９を図示し
ない接着材等により搭載固定する。なお、半導体素子１
９の一方の面には、パッド２２が複数形成されており、
半導体素子搭載部１８への搭載固定の際には、パッド２
２が形成されている面の逆の面を半導体素子搭載部１８
に固定するようにする。
【００３７】次に、図３（Ｂ）の端面図に示すように、
表面及び裏面にスルーホール２０Ａで相互に接続された
矩形状のパターン２０がエッチング等の手法により平面
状に複数形成され、かつ中央部に寸法が上記凹部１８Ａ
の外周寸法より若干大きくされた貫通孔が設けられたプ
リント板２１に対して、プリント板２１の貫通孔に図３
（Ｂ）矢印Ａ方向に凹部１８Ａを嵌め込む形で半導体素
子搭載部１８を固定する。なお、プリント板２１の片面
のパターン２０の数は、半導体素子１９に形成されたパ
ッド２２と同一とされている。
【００３８】図３（Ｃ）及び図３（Ｄ）は各々、以上の
工程によって半導体素子搭載部１８がプリント板２１の
貫通孔に対して嵌め込まれて固定された後の状態を示す
平面図及び端面図である。同図に示すように、この時点
では、半導体素子１９に形成された複数のパッド２２が
外部に露出されると共に、パッド２２とパターン２０と
が１対１に近接した状態となる。
【００３９】次に、図４（Ａ）の平面図及び図４（Ｂ）
の端面図に示すように、半導体素子１９の表面に形成さ
れたパッド２２とプリント板２１の表面に形成されたパ
ターン２０とをＡｕ等の素材のワイヤ２３を用いて相互
に配線接続する。
【００４０】最後に、図４（Ｃ）の端面図に示すよう
に、半導体素子１９の表面とワイヤ２３及びその配線接
続部を樹脂２４により封止成型すると共に、裏面に形成
されたパターン２０の一部に半田ボール等の電極２５を
固定する。
【００４１】図４（Ｄ）は、以上の工程によって製造し
た半導体装置８０Ｂを、回路基板（ボード）２６上に実
装した状態を示したものである。同図に示すように、半
導体装置８０Ｂを回路基板２６の表面に形成された図示
しないパターンに対して電極２５を用いて接続固定する
ことにより半導体装置として機能させる。
【００４２】以上詳細に説明したように、本第２実施形
態に係る半導体装置では、半導体素子搭載部をプリント
板の貫通孔に嵌め込む形で固定しているので、上記第１
実施形態に比較して、半導体装置をより薄型化すること
ができると共に、製造工程の途中でワイヤトラブル等の
不具合が発生した場合においても半導体素子搭載部ごと
容易に交換（リワーク）することが可能となる。
【００４３】〔第３実施形態〕次に、図５を参照して、
本第３実施形態に係る半導体装置の製造工程について説
明する。
【００４４】図５（Ａ）の平面図に示すように、まず、
上記各実施形態と同様に、金属等の薄板に対してプレス
加工等の手法を用いて、中央部に凹部を、周辺部にリブ
を形成した半導体素子搭載部２７を製作し、半導体素子
搭載部２７に対して、中心が半導体素子搭載部２７の凹
部の中心に略一致するように半導体素子２８を図示しな
い接着材等により搭載固定した後、表面及び裏面にスル
ーホールで相互に接続されたパターン２９がエッチング
等の手法により平面状に複数形成され、かつ中央部に寸
法が上記凹部の外周寸法より若干大きくされた貫通孔が
設けられたプリント板３０に対して、プリント板３０の
貫通孔に凹部を嵌め込む形で半導体素子搭載部２７を固
定する。
【００４５】なお、半導体素子２８の一方の面には、パ
ッド３１が複数形成されており、半導体素子搭載部２７
への搭載固定の際には、パッド３１が形成されている面
の逆の面を半導体素子搭載部２７に固定するようにす
る。また、プリント板３０の片面のパターン２９の数
は、半導体素子２８に形成されたパッド３１と同一とさ
れている。さらに、パターン２９は、一端部が矩形状で
他端部が円形状とされており、後述する電極３５が容易
に固定できる形状とされている。
【００４６】次に、半導体素子２８の表面に形成された
パッド３１とプリント板３０の表面に形成されたパター
ン２９とをＡｕ等の素材のワイヤ３２を用いて配線接続
する。
【００４７】最後に、図５（Ｂ）の平面図に示すよう
に、半導体素子２８の表面とワイヤ３２及びその配線接
続部とを樹脂３３によって封止成型すると共に、プリン
ト板３０の裏面に形成された図示しないパターンの一部
に半田ボール等の電極３５を固定する。
【００４８】図５（Ｃ）は、以上の工程によって製造し
た半導体装置８０Ｃを、回路基板（ボード）３４上に実
装した状態を示したものである。同図に示すように、半
導体装置８０Ｃを回路基板３４の表面に形成された図示
しないパターンに対して電極３５を用いて接続固定し、
更に半導体装置８０Ｃの上方に同様の工程で製造された
別の半導体装置８０Ｃ’を積み重ねて実装することによ
り機能の向上を図る。
【００４９】以上詳細に説明したように、本第３実施形
態に係る半導体装置では、図１０で示した従来の技術で
は不可能であった積み重ね（スタック）実装が容易に可
能となるので、回路基板（ボード）上の実装面積を増加
させることなく半導体装置の処理容量を増加させること
ができる。
【００５０】なお、本第３実施形態では、半導体装置を
２つのみ積み重ねた場合について説明したが、本発明は
これに限定されるものではなく、半導体装置を３つ以上
積み重ねる形態としてもよいことは言うまでもない。
【００５１】〔第４実施形態〕次に、図６を参照して、
本第４実施形態に係る半導体装置の製造工程について説
明する。
【００５２】図６（Ａ）の平面図及び図６（Ｂ）の端面
図に示すように、まず、上記各実施形態と同様に、金属
等の薄板に対してプレス加工等の手法を用いて、中央部
に凹部を、周辺部にリブを形成した半導体素子搭載部３
７を製作し、半導体素子搭載部３７に対して、中心が半
導体素子搭載部３７の凹部の中心に略一致するように半
導体素子３８を図示しない接着材等により搭載固定した
後、上記第２実施形態と同様に、表面及び裏面にスルー
ホール３９Ａで相互に接続された矩形状のパターン３９
がエッチング等の手法により平面状に複数形成され、か
つ中央部に寸法が上記凹部の外周寸法より若干大きくさ
れた貫通孔が設けられたプリント板４０に対して、プリ
ント板４０の貫通孔に凹部を嵌め込む形で半導体素子搭
載部３７を固定する。
【００５３】なお、半導体素子３８の一方の面には、パ
ッド４１が複数形成されており、半導体素子搭載部３７
への搭載固定の際には、パッド４１が形成されている面
の逆の面を半導体素子搭載部３７に固定するようにす
る。また、プリント板４０の片面のパターン３９の数
は、半導体素子３８に形成されたパッド４１と同一とさ
れている。
【００５４】次に、半導体素子３８の表面に形成された
パッド４１とプリント板４０の表面に形成されたパター
ン３９とをＡｕ等の素材のワイヤ４２を用いて配線接続
する。
【００５５】最後に、図６（Ｃ）の端面図に示すよう
に、半導体素子３８の表面とワイヤ４２及びその配線接
続部とを樹脂４３によって封止成型すると共に、プリン
ト板４０の裏面に形成されたパターン３９の一部に半田
ボール等の電極４４を固定し、かつ裏面に露出した半導
体素子搭載部３７の一部にも同様に複数の半田ボールを
固定する。
【００５６】図６（Ｄ）は、以上の工程によって製造し
た半導体装置８０Ｄを、回路基板（ボード）４５上に実
装した状態を示したものである。同図に示すように、半
導体装置８０Ｄを回路基板４５の表面に形成された図示
しないパターンに対して電極４４を用いて接続固定する
ことにより半導体装置として機能させる。この接続固定
の際に、半導体装置８０Ｄの裏面側に露出した半導体素
子搭載部３７の一部に固定した複数の半田ボールも溶融
されて回路基板４５表面に予め形成された図示しないパ
ターンに強固に固定される。
【００５７】以上詳細に説明したように、本第４実施形
態に係る半導体装置では、半導体装置が回路基板（ボー
ド）上に、半導体素子搭載部の裏面の半田ボールを用い
て強固に固定されるので、半導体装置の回路基板への接
続状態を強固なものとすることができると共に、高発熱
の半導体素子を搭載した場合であっても良好な放熱特性
を得ることができる。
【００５８】〔第５実施形態〕次に、図７及び図８を参
照して、本第５実施形態に係る半導体装置の製造工程に
ついて説明する。
【００５９】図７（Ａ）の平面図に示すように、まず、
上記各実施形態と同様に、金属等の薄板に対してプレス
加工等の手法を用いて、中央部に凹部４６Ａを、周辺部
にリブ４６Ｂを形成した半導体素子搭載部４６を製作
し、半導体素子搭載部４６に対して、中心が半導体素子
搭載部４６の凹部４６Ａの中心に略一致するように半導
体素子４７を図示しない接着材等により搭載固定する。
なお、半導体素子４７の一方の面には、パッド５０が複
数形成されており、半導体素子搭載部４６への搭載固定
の際には、パッド５０が形成されている面の逆の面を半
導体素子搭載部４６に固定するようにする。
【００６０】次に、図７（Ｂ）の端面図に示すように、
表面及び裏面にスルーホール４８Ａで相互に接続された
一端部が矩形状で他端部が円形状とされたパターン４８
がエッチング等の手法により平面状に複数形成され、か
つ中央部に寸法が上記凹部４６Ａの外周寸法より若干大
きくされた貫通孔が設けられたプリント板４９に対し
て、プリント板４９の貫通孔に凹部４６Ａを図７（Ｂ）
矢印Ｂ方向に嵌め込む形で半導体素子搭載部４６を固定
する。なお、プリント板４９の片面のパターン４８の数
は、半導体素子４７に形成されたパッド５０と同一とさ
れている。
【００６１】次に、図７（Ｃ）の平面図に示すように、
半導体素子４７の表面に形成されたパッド５０とプリン
ト板４９の表面に形成されたパターン４８とをＡｕ等の
素材のワイヤ５１を用いて相互に配線接続した後、図７
（Ｄ）の端面図に示すように、半導体素子４７の表面と
ワイヤ５１及びその配線接続部とを樹脂５２によって封
止成型する。
【００６２】次に、図８（Ａ）の端面図に示すように、
以上の工程によって構成されたもの全体を表裏反転し、
プリント板４９の貫通孔に、半導体素子５３を搭載した
半導体素子搭載部５４を図８（Ａ）矢印Ｃ方向に移動し
て、半導体素子搭載部４６との各々の背面が対向するよ
うに嵌め込んで固定する。従って、プリント板４９は、
２つの半導体素子搭載部４６及び５４を同一の貫通孔に
収容できるように、予め厚さ方向の寸法を設定してお
く。
【００６３】次に、図８（Ｂ）の平面図及び図８（Ｃ）
の端面図に示すように、半導体素子５３の表面に形成さ
れたパッド５５とプリント板４９に形成されたパターン
４８とをＡｕ等の素材のワイヤ５６を用いて配線接続す
る。
【００６４】最後に、図８（Ｄ）の端面図に示すよう
に、半導体素子５３の表面とワイヤ５６及びその配線接
続部とを樹脂５７によって封止成型すると共に、プリン
ト板４９の一方の面に形成されたパターン４８の一部に
半田ボール等の電極５８を固定する。
【００６５】図８（Ｅ）は、以上の工程によって製造し
た半導体装置８０Ｅを、回路基板（ボード）５９上に実
装した状態を示したものである。同図に示すように、半
導体装置８０Ｅを回路基板５９の表面に形成された図示
しないパターンに対して電極５８を用いて接続固定する
ことにより半導体装置として機能させる。
【００６６】以上詳細に説明したように、本第５実施形
態に係る半導体装置では、複数の半導体素子を同一の半
導体装置に実装する、所謂マルチチップ実装を容易に実
現できるので、回路基板（ボード）上の実装面積を増加
させることなく半導体装置の処理容量を増加させること
ができる。
【００６７】また、本第５実施形態に係る半導体装置で
は、半導体素子搭載部５４をプリント板４９に固定する
際（図８（Ａ）参照）、必要であれば導電性の接着材等
を用いて各半導体素子搭載部の裏面を相互に接着するこ
とにより、各半導体素子間の電気的導通が可能となると
共に、樹脂封止を行なう前に電気特性の確認を実施する
ことによって、不具合の発生した半導体素子を半導体素
子搭載部ごと交換（リワーク）することができる。
【００６８】なお、本第５実施形態では、半導体装置８
０Ｅを１つのみ回路基板５９に実装する場合について説
明したが、本発明はこれに限定されるものではなく、図
９（Ａ）に示すように本第５実施形態に係る半導体装置
８０Ｅを複数積層する形態としてもよいし、図９（Ｂ）
に示すように本第５実施形態に係る半導体装置８０Ｅと
上記第３実施形態に係る半導体装置８０Ｃとを組み合わ
せて積層する形態としてもよい。この場合、回路基板
（ボード）上の実装面積を増加させることなく半導体装
置全体の処理容量を、より増加させることができる。
【００６９】また、上記第２実施形態乃至第５実施形態
では、プリント板の表面及び裏面に各々形成したパター
ンをスルーホールによって接続する場合について説明し
たが、本発明はこれに限定されるものではなく、例えば
バイアホールで接続する形態としてもよい。
【００７０】また、上記第２実施形態乃至第５実施形態
では、プリント板の片面に形成するパターンの数を半導
体素子のパッドの数と同一としてパターンとパッドとを
１対１で接続した場合について説明したが、本発明はこ
れに限定されるものではなく、例えばパターンをパッド
の数の整数倍形成して、１つのパッドに対して複数のパ
ターンを接続する形態としてもよい。
【００７１】また、上記各実施形態では、半導体素子を
半導体素子搭載部に搭載した後に半導体素子搭載部をプ
リント板に固定する場合について説明したが、本発明は
これに限定されるものではなく、半導体素子搭載部をプ
リント板に固定した後に半導体素子を半導体素子搭載部
に搭載する形態としてもよい。
【００７２】また、上記各実施形態では、プリント板に
貫通孔を設け、該貫通孔内に半導体素子が位置するよう
に半導体素子搭載部をプリント板に固定した場合につい
て説明したが、本発明はこれに限定されるものではな
く、プリント板に貫通孔を設けずに半導体素子搭載部を
プリント板に固定する形態としてもよい。
【００７３】
【発明の効果】請求項１記載の半導体装置及び請求項７
記載の半導体装置の製造方法によれば、外部回路への接
続のためのパターンを平面状としているので、接続リー
ド部に相当するパターンの高精度な形成及び微細加工が
可能であると共に、パターンの形成の自由度を高めるこ
とができる、という効果が得られる。
【００７４】また、請求項２記載の半導体装置によれ
ば、プリント板に備えられた貫通孔内に半導体素子が位
置するように半導体素子搭載部がプリント板に固定され
るので、半導体装置をより薄型化することができる、と
いう効果が得られる。
【００７５】また、請求項３記載の半導体装置によれ
ば、プリント板のパターンがプリント板の表面及び裏面
に形成されると共に、双方のパターンがプリント板を貫
通して相互に接続されるので、プリント板の表面及び裏
面のパターンを同一のパターンとして用いることがで
き、１つの半導体装置に別の半導体装置を積み重ねて各
々の半導体装置の対向する位置にあるパターン同士を接
続することにより、複数の半導体装置を積層して用いる
ことができる、という効果が得られる。
【００７６】また、請求項４記載の半導体装置によれ
ば、半導体素子搭載部の半導体素子が搭載されている面
とは反対側の面に複数の半田ボールが固定されるので、
この半田ボールが半導体装置を回路基板に実装する際に
溶融されて半導体装置が回路基板に強固に固定され、半
導体装置の回路基板への接続状態を強固なものとするこ
とができると共に、高発熱の半導体素子を搭載した場合
であっても良好な放熱特性を得ることができる、という
効果が得られる。
【００７７】また、請求項５記載の半導体装置によれ
ば、１つの半導体装置に複数の半導体素子が実装される
ので、回路基板上における半導体装置の実装面積を増加
させることなく半導体装置の処理容量を増加させること
ができる、という効果が得られる。
【００７８】さらに、請求項６記載の半導体装置によれ
ば、複数の半導体装置が積層されるので、回路基板上に
おける半導体装置の実装面積を増加させることなく半導
体装置の処理容量を増加させることができる、という効
果が得られる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造工程を示
す図であり、（Ａ）は半導体素子搭載部の状態を示す平
面図、（Ｂ）はＡ１−Ａ１線の端面図、（Ｃ）は（Ｂ）
に対して半導体素子搭載部に半導体素子を搭載した状態
を示す端面図、（Ｄ）は半導体素子搭載部をプリント板
に固定した状態を示す平面図、（Ｅ）はＡ２−Ａ２線の
端面図である。
【図２】第１実施形態に係る半導体装置の製造工程の図
１の続き及び製造された半導体装置の実装状態を示す図
であり、（Ａ）はパッドとパターンとをワイヤで接続し
た状態を示す平面図、（Ｂ）はＡ３−Ａ３線の端面図、
（Ｃ）は半導体素子の表面とワイヤ及びその配線接続部
とを樹脂により封止成型した状態を示す平面図、（Ｄ）
はＡ４−Ａ４線の端面図、（Ｅ）は製造された半導体装
置の回路基板への実装状態を示す端面図である。
【図３】第２実施形態に係る半導体装置の製造工程を示
す図であり、（Ａ）は半導体素子搭載部に半導体素子を
搭載した状態を示す平面図、（Ｂ）は半導体素子搭載部
をプリント板に固定する際の状態を示すＡ５−Ａ５線の
端面図、（Ｃ）は半導体素子搭載部をプリント板に固定
した状態を示す平面図、（Ｄ）はＡ６−Ａ６線の端面図
である。
【図４】第２実施形態に係る半導体装置の製造工程の図
３の続き及び製造された半導体装置の実装状態を示す図
であり、（Ａ）はパッドとパターンとをワイヤで接続し
た状態を示す平面図、（Ｂ）はＡ７−Ａ７線の端面図、
（Ｃ）は（Ｂ）に対して半導体素子の表面とワイヤ及び
その配線接続部とを樹脂により封止成型した状態を示す
端面図、（Ｄ）は製造された半導体装置の回路基板への
実装状態を示す端面図である。
【図５】第３実施形態に係る半導体装置の製造工程及び
製造された半導体装置の実装状態を示す図であり、
（Ａ）は半導体素子が搭載された半導体素子搭載部がプ
リント板に固定されかつパッドとパターンとをワイヤで
接続した状態を示す平面図、（Ｂ）は半導体素子の表面
とワイヤ及びその配線接続部とを樹脂により封止成型し
た状態を示す平面図、（Ｃ）は製造された半導体装置の
回路基板への実装状態を示すＡ８−Ａ８線に対応する端
面図である。
【図６】第４実施形態に係る半導体装置の製造工程及び
製造された半導体装置の実装状態を示す図であり、
（Ａ）は半導体素子が搭載された半導体素子搭載部がプ
リント板に固定されかつパッドとパターンとをワイヤで
接続した状態を示す平面図、（Ｂ）はＡ９−Ａ９線の端
面図、（Ｃ）は（Ｂ）に対して半導体素子の表面とワイ
ヤ及びその配線接続部とを樹脂により封止成型した状態
を示す端面図、（Ｄ）は製造された半導体装置の回路基
板への実装状態を示す端面図である。
【図７】第５実施形態に係る半導体装置の製造工程を示
す図であり、（Ａ）は半導体素子搭載部に半導体素子を
搭載した状態を示す平面図、（Ｂ）は半導体素子搭載部
をプリント板に固定する際の状態を示すＡ１０−Ａ１０
線の端面図、（Ｃ）は半導体素子が搭載された半導体素
子搭載部がプリント板に固定されかつパッドとパターン
とをワイヤで接続した状態を示す平面図、（Ｄ）は半導
体素子の表面とワイヤ及びその配線接続部とを樹脂によ
り封止成型した状態を示すＡ１１−Ａ１１線の端面図で
ある。
【図８】第５実施形態に係る半導体装置の製造工程の図
７の続き及び製造された半導体装置の実装状態を示す図
であり、（Ａ）は図７（Ｄ）で示したものに対して半導
体素子を搭載した別の半導体素子搭載部を追加固定する
状態を示した端面図、（Ｂ）は追加固定した半導体素子
搭載部の半導体素子に形成されたパッドとプリント板に
形成されたパターンとをワイヤで接続した状態を示す平
面図、（Ｃ）はＡ１２−Ａ１２線の端面図、（Ｄ）は
（Ｃ）に対して追加固定した半導体素子搭載部の半導体
素子の表面とワイヤ及びその配線接続部とを樹脂により
封止成型した状態を示す端面図、（Ｅ）は製造された半
導体装置の回路基板への実装状態を示す端面図である。
【図９】本発明に係る半導体装置を複数積層した状態を
示す図であり、（Ａ）は第５実施形態に係る半導体装置
を複数積層した状態を示す断面図、（Ｂ）は第３実施形
態に係る半導体装置及び第５実施形態に係る半導体装置
を複数積層した状態を示す断面図である。
【図１０】従来技術の説明に用いる断面図である。
【符号の説明】
８、１８、２７、３７、４６、５４ 半導体素子搭載
部 １０、１９、２８、３８、４７、５３ 半導体素子 １１、２０、２９、３９、４８ パターン １２、２１、３０、４０、４９ プリント板 １３、２２、３１、４１、５０、５５ パッド １４、２３、３２、４２、５１、５６ ワイヤ １５、２４、３３、４３、５２、５７ 樹脂 １６、２５、３５、４４、５８ 電極 １７、２６、３４、４５、５９ 回路基板

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 パッドを備えた半導体素子を搭載した半
    導体素子搭載部と、 外部回路への接続のための平面状のパターンを備えると
    共に前記半導体素子搭載部が固定されたプリント板と、 前記半導体素子のパッドと前記プリント板のパターンと
    を電気的に接続するワイヤと、 前記ワイヤ及び前記ワイヤによる接続部を封止成型する
    樹脂と、 を備えた半導体装置。
  2. 【請求項２】 前記プリント板は略中央に貫通孔を備
    え、前記貫通孔内に前記半導体素子が位置するように前
    記半導体素子搭載部を前記プリント板に固定することを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記プリント板のパターンは、前記プリ
    ント板の表面及び裏面に形成されると共に、前記表面に
    形成されたパターンと前記裏面に形成されたパターンと
    が前記プリント板を貫通して相互に接続されていること
    を特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記半導体素子搭載部の前記半導体素子
    が搭載されている面とは反対側の面に複数の半田ボール
    を固定したことを特徴とする請求項２又は請求項３記載
    の半導体装置。
  5. 【請求項５】 前記プリント板の貫通孔に複数の前記半
    導体素子搭載部を背面同士を対向させて固定したことを
    特徴とする請求項２又は請求項３記載の半導体装置。
  6. 【請求項６】 請求項３記載の半導体装置を複数積層す
    るか、請求項３記載の半導体装置及び請求項５記載の半
    導体装置を積層するか、請求項５記載の半導体装置を複
    数積層して、積層した半導体装置のパターン同士を接続
    することにより構成した半導体装置。
  7. 【請求項７】 半導体素子搭載部にパッドを備えた半導
    体素子を搭載すると共に、外部回路への接続のための平
    面状のパターンが備えられたプリント板に前記半導体素
    子搭載部を固定する工程と、 前記半導体素子のパッドと前記プリント板のパターンと
    をワイヤによって電気的に接続する工程と、 前記ワイヤ及び前記ワイヤによる接続部を樹脂によって
    封止成型する工程と、 を備えた半導体装置の製造方法。
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US09/906,745 US6867066B2 (en) 1998-04-02 2001-07-18 Method for production of a semiconductor device with package that includes an insulator frame on a metal member
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549312B1 (ko) * 2000-10-10 2006-02-02 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
JP2006080521A (ja) * 2004-09-10 2006-03-23 Samsung Electronics Co Ltd ミラー構造を有するスタックボードオンチップパッケージ及びそれを装着した両面実装型メモリモジュール
JP2007214274A (ja) * 2006-02-08 2007-08-23 Sony Corp 半導体装置
US7613010B2 (en) 2004-02-02 2009-11-03 Panasonic Corporation Stereoscopic electronic circuit device, and relay board and relay frame used therein

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19905055A1 (de) * 1999-02-08 2000-08-17 Siemens Ag Halbleiterbauelement mit einem Chipträger mit Öffnungen zur Kontaktierung
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
US6651236B2 (en) * 2000-09-13 2003-11-18 Ricoh Company, Ltd. Semiconductor integrated circuit device, and method of placement and routing for such device
US6380624B1 (en) * 2000-10-10 2002-04-30 Walsin Advanced Electronics Ltd. Stacked integrated circuit structure
US6882042B2 (en) * 2000-12-01 2005-04-19 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US6956284B2 (en) * 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US6916682B2 (en) * 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
SG105519A1 (en) * 2001-11-28 2004-08-27 Viswanadam Gautham Substrate level 3d package for semiconductor devices
US6885562B2 (en) * 2001-12-28 2005-04-26 Medtronic Physio-Control Manufacturing Corporation Circuit package and method for making the same
US20040217471A1 (en) * 2003-02-27 2004-11-04 Tessera, Inc. Component and assemblies with ends offset downwardly
TW200514484A (en) * 2003-10-08 2005-04-16 Chung-Cheng Wang Substrate for electrical device and methods of fabricating the same
US7233057B2 (en) * 2004-05-28 2007-06-19 Nokia Corporation Integrated circuit package with optimized mold shape
US7202106B2 (en) * 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector and method
US8125076B2 (en) * 2004-11-12 2012-02-28 Stats Chippac Ltd. Semiconductor package system with substrate heat sink
FI20041525L (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
US7968371B2 (en) * 2005-02-01 2011-06-28 Stats Chippac Ltd. Semiconductor package system with cavity substrate
TWI261350B (en) * 2005-09-02 2006-09-01 Wintek Corp Electronic member with conductive connection structure
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
US7833840B2 (en) * 2006-08-03 2010-11-16 Stats Chippac Ltd. Integrated circuit package system with down-set die pad and method of manufacture thereof
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7425758B2 (en) * 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
JP4751351B2 (ja) * 2007-02-20 2011-08-17 株式会社東芝 半導体装置とそれを用いた半導体モジュール
DE202009016622U1 (de) * 2008-12-05 2010-07-01 Aizo Ag Vorrichtung zur Anordnung elektronischer Bauelemente
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8169058B2 (en) 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
TWI462194B (zh) * 2011-08-25 2014-11-21 南茂科技股份有限公司 半導體封裝結構及其製作方法
CN105489542B (zh) * 2015-11-27 2019-06-14 矽力杰半导体技术(杭州)有限公司 芯片封装方法及芯片封装结构
CN112492752A (zh) * 2020-11-02 2021-03-12 苏州浪潮智能科技有限公司 一种芯片管脚扩充装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020943Y2 (ja) * 1979-08-29 1985-06-22 三菱電機株式会社 半導体装置
FR2498814B1 (fr) * 1981-01-26 1985-12-20 Burroughs Corp Boitier pour circuit integre, moyen pour le montage et procede de fabrication
DE3911711A1 (de) 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
JP3220264B2 (ja) * 1992-12-01 2001-10-22 株式会社東芝 半導体装置
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
JP3475306B2 (ja) 1994-10-26 2003-12-08 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
KR100232214B1 (ko) * 1996-06-19 1999-12-01 김영환 패키지 양면 실장형 피.씨.비 카드 및 그 제조방법
JP2828053B2 (ja) * 1996-08-15 1998-11-25 日本電気株式会社 半導体装置
US5949135A (en) * 1997-07-15 1999-09-07 Mitsubishi Denki Kabushiki Kaisha Module mounted with semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549312B1 (ko) * 2000-10-10 2006-02-02 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7613010B2 (en) 2004-02-02 2009-11-03 Panasonic Corporation Stereoscopic electronic circuit device, and relay board and relay frame used therein
JP2006080521A (ja) * 2004-09-10 2006-03-23 Samsung Electronics Co Ltd ミラー構造を有するスタックボードオンチップパッケージ及びそれを装着した両面実装型メモリモジュール
JP2007214274A (ja) * 2006-02-08 2007-08-23 Sony Corp 半導体装置

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