JPH11289086A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11289086A JPH11289086A JP15174398A JP15174398A JPH11289086A JP H11289086 A JPH11289086 A JP H11289086A JP 15174398 A JP15174398 A JP 15174398A JP 15174398 A JP15174398 A JP 15174398A JP H11289086 A JPH11289086 A JP H11289086A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 プロセスばらつきの影響を受けずに、駆動電
流の高い、低ソース・ドレイン耐圧の横形2重拡散絶縁
ゲート電界効果型トランジスタを提供する。 【解決手段】 ゲート電極１０の長さを従来より短くし
ないで、高濃度ドレイン領域２０側からドレインと同じ
導電型の不純物をゲート電極をマスクとして、ｓｅｌｆ
−ａｌｉｇｎでイオン注入している。この不純物注入量
は、半導体基板１９の濃度よりも高くなるように設定す
る。
流の高い、低ソース・ドレイン耐圧の横形2重拡散絶縁
ゲート電界効果型トランジスタを提供する。 【解決手段】 ゲート電極１０の長さを従来より短くし
ないで、高濃度ドレイン領域２０側からドレインと同じ
導電型の不純物をゲート電極をマスクとして、ｓｅｌｆ
−ａｌｉｇｎでイオン注入している。この不純物注入量
は、半導体基板１９の濃度よりも高くなるように設定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース・ドレイン
間耐圧が１５Ｖ以下の低耐圧の横形２重拡散絶縁ゲート
電界効果型トランジスタ（以下ＬＤＭＯＳと称す）及
び、このＬＤＭＯＳを含む半導体集積回路装置に関す
る。
間耐圧が１５Ｖ以下の低耐圧の横形２重拡散絶縁ゲート
電界効果型トランジスタ（以下ＬＤＭＯＳと称す）及
び、このＬＤＭＯＳを含む半導体集積回路装置に関す
る。
【０００２】
【従来の技術】Ｂｉｐｏｌａｒ−ＣＭＯＳ−ＤＭＯＳ
（以下ＢｉＣＤＭＯＳと称す）を混載した半導体集積回
路において、ＤＭＯＳはアンペアレベルの大電流を流す
出力ドライバー回路に主に用いられる。つまり、ＤＭＯ
Ｓの特性としては他の素子に比べ、高駆動能力が求めら
れる。特に、出力回路として相補型のインバータを用い
る場合には、ＮチャネルとＰチャネルの２つの異なった
導電型の高駆動能力を持つＤＭＯＳトランジスタが必要
とされる。同一半導体基板上に２つの異なった導電型の
ＤＭＯＳトランジスタを同時に集積化するには、一般的
にエピタキシャル層を用いたｐｎ接合による素子分離プ
ロセスを採用することで可能となる。
（以下ＢｉＣＤＭＯＳと称す）を混載した半導体集積回
路において、ＤＭＯＳはアンペアレベルの大電流を流す
出力ドライバー回路に主に用いられる。つまり、ＤＭＯ
Ｓの特性としては他の素子に比べ、高駆動能力が求めら
れる。特に、出力回路として相補型のインバータを用い
る場合には、ＮチャネルとＰチャネルの２つの異なった
導電型の高駆動能力を持つＤＭＯＳトランジスタが必要
とされる。同一半導体基板上に２つの異なった導電型の
ＤＭＯＳトランジスタを同時に集積化するには、一般的
にエピタキシャル層を用いたｐｎ接合による素子分離プ
ロセスを採用することで可能となる。
【０００３】図２は従来の、ＮチャネルＬＤＭＯＳとＰ
チャネルＬＤＭＯＳとを同一基板上に同時に形成した１
例の模式断面図である。図のように、一般的にはＰ型半
導体基板１上にＮ型エピタキシャル層２を形成し、この
Ｎ型エピタキシャル層２内に素子を形成する。１０１は
ＮチャネルのＬＤＭＯＳであり、これはＮ型ソース領域
４を含む領域にＰ型低濃度拡散領域５を熱拡散で形成
し、これをＬＤＭＯＳのボディ領域とすることによっ
て、ゲート電極１０下のソース領域とＰ型低濃度領域の
横方向の拡散量の差がチャネル長となるＭＯＳトランジ
スタとなる。このＮチャネルＬＤＭＯＳの外周は、分離
層としてＰ型ウェル層１１とＰ型埋込み層１２とで囲ん
でいる。ここで、Ｐ型ウェル層はＰ型埋込み層に達する
までの深さに拡散して形成される。
チャネルＬＤＭＯＳとを同一基板上に同時に形成した１
例の模式断面図である。図のように、一般的にはＰ型半
導体基板１上にＮ型エピタキシャル層２を形成し、この
Ｎ型エピタキシャル層２内に素子を形成する。１０１は
ＮチャネルのＬＤＭＯＳであり、これはＮ型ソース領域
４を含む領域にＰ型低濃度拡散領域５を熱拡散で形成
し、これをＬＤＭＯＳのボディ領域とすることによっ
て、ゲート電極１０下のソース領域とＰ型低濃度領域の
横方向の拡散量の差がチャネル長となるＭＯＳトランジ
スタとなる。このＮチャネルＬＤＭＯＳの外周は、分離
層としてＰ型ウェル層１１とＰ型埋込み層１２とで囲ん
でいる。ここで、Ｐ型ウェル層はＰ型埋込み層に達する
までの深さに拡散して形成される。
【０００４】１０２はＰチャネルのＬＤＭＯＳであり、
Ｐ型ウェル層を形成し、その内部に素子を形成する。こ
の場合はＮチャネルのＬＤＭＯＳとは逆に、Ｐ型ソース
領域７を含む領域にＮ型低濃度拡散領域８を熱拡散で形
成し、これをＬＤＭＯＳのボディ領域とし、ゲート電極
１０下のソース領域とＮ型低濃度領域の横方向の拡散量
の差をチャネル長とするＭＯＳトランジスタとしてい
る。ＰチャネルのＬＤＭＯＳの場合は、プロセス条件や
求める素子の性能により異なるが、縦方向や横方向の耐
圧の低下や寄生素子によるリークを防ぐために、ここで
は素子の周囲及び底面を、Ｎ型シンカー及びＮ型埋込み
層で囲んでいる。
Ｐ型ウェル層を形成し、その内部に素子を形成する。こ
の場合はＮチャネルのＬＤＭＯＳとは逆に、Ｐ型ソース
領域７を含む領域にＮ型低濃度拡散領域８を熱拡散で形
成し、これをＬＤＭＯＳのボディ領域とし、ゲート電極
１０下のソース領域とＮ型低濃度領域の横方向の拡散量
の差をチャネル長とするＭＯＳトランジスタとしてい
る。ＰチャネルのＬＤＭＯＳの場合は、プロセス条件や
求める素子の性能により異なるが、縦方向や横方向の耐
圧の低下や寄生素子によるリークを防ぐために、ここで
は素子の周囲及び底面を、Ｎ型シンカー及びＮ型埋込み
層で囲んでいる。
【０００５】ゲート電極は、上記のどの素子も多結晶シ
リコンで形成し、ソース領域及びボディ領域を形成する
ための低濃度拡散領域の不純物注入は、このゲート電極
をマスクとして、ｓｅｌｆ−ａｌｉｇｎでイオン注入法
により図３のように注入する。この時フォトレジスト１
８はドレイン領域に不純物が注入されないようにマスク
するために、ゲート電極の半ばまで覆うようにする。つ
まり、ゲート電極上のフォトレジスト端はソース・ドレ
イン領域のどちらの側にもかからないようにするため
に、ゲート電極のソース領域端からドレイン端までの長
さは十分大きくしておき、フォトレジスト端はその中央
に位置するように設定するとよい。フォトレジストやゲ
ート電極のパターニング時のプロセスばらつきを考慮す
ると、ゲート電極の長さの最小値は１．８μｍ前後であ
る。
リコンで形成し、ソース領域及びボディ領域を形成する
ための低濃度拡散領域の不純物注入は、このゲート電極
をマスクとして、ｓｅｌｆ−ａｌｉｇｎでイオン注入法
により図３のように注入する。この時フォトレジスト１
８はドレイン領域に不純物が注入されないようにマスク
するために、ゲート電極の半ばまで覆うようにする。つ
まり、ゲート電極上のフォトレジスト端はソース・ドレ
イン領域のどちらの側にもかからないようにするため
に、ゲート電極のソース領域端からドレイン端までの長
さは十分大きくしておき、フォトレジスト端はその中央
に位置するように設定するとよい。フォトレジストやゲ
ート電極のパターニング時のプロセスばらつきを考慮す
ると、ゲート電極の長さの最小値は１．８μｍ前後であ
る。
【０００６】ドレイン領域については、特にソース・ド
レイン間耐圧が１５Ｖ以下のような、低耐圧の場合、ド
レイン領域もソース領域と同時にゲート電極をマスクと
してｓｅｌｆーａｌｉｇｎにより形成する。以上の工程
により、ＮチャネルＬＤＭＯＳでは、ゲート酸化膜下は
チャネルが形成されるボディ領域と、低濃度ドレインと
なるエピタキシャル領域との２つの領域とからなり、高
濃度ソース領域及び高濃度ドレイン領域は、ボディ領域
側とエピタキシャル領域側に、それぞれゲート電極を中
心として左右に配置される。ＰチャネルＬＤＭＯＳの場
合は、先に述べた低濃度ドレインとなる領域はＰ型ウェ
ル層となり、図２に示すようになる。
レイン間耐圧が１５Ｖ以下のような、低耐圧の場合、ド
レイン領域もソース領域と同時にゲート電極をマスクと
してｓｅｌｆーａｌｉｇｎにより形成する。以上の工程
により、ＮチャネルＬＤＭＯＳでは、ゲート酸化膜下は
チャネルが形成されるボディ領域と、低濃度ドレインと
なるエピタキシャル領域との２つの領域とからなり、高
濃度ソース領域及び高濃度ドレイン領域は、ボディ領域
側とエピタキシャル領域側に、それぞれゲート電極を中
心として左右に配置される。ＰチャネルＬＤＭＯＳの場
合は、先に述べた低濃度ドレインとなる領域はＰ型ウェ
ル層となり、図２に示すようになる。
【０００７】このゲート電極下の、低濃度ドレインとな
る領域は、高駆動能力を目指す場合、ソース・ドレイン
間耐圧が許容できる限り短い方が望ましい。なぜなら、
この部分はトランジスタ動作中はドレイン寄生抵抗とな
り、トランジスタ動作時の非飽和条件下で駆動電流を低
下させるからである。低濃度ドレインの領域を短くする
ためにはゲート電極のソース端からドレイン端までの長
さを短くすればよい。但しこの長さを短くすると、同時
にソース・ドレイン間耐圧も低下するので、必要とする
耐圧を満たす範囲で短く設定する必要がある。
る領域は、高駆動能力を目指す場合、ソース・ドレイン
間耐圧が許容できる限り短い方が望ましい。なぜなら、
この部分はトランジスタ動作中はドレイン寄生抵抗とな
り、トランジスタ動作時の非飽和条件下で駆動電流を低
下させるからである。低濃度ドレインの領域を短くする
ためにはゲート電極のソース端からドレイン端までの長
さを短くすればよい。但しこの長さを短くすると、同時
にソース・ドレイン間耐圧も低下するので、必要とする
耐圧を満たす範囲で短く設定する必要がある。
【０００８】
【発明が解決しようとする課題】しかし、従来の方法で
は下記の課題があった。低耐圧ＬＤＭＯＳにおいて、駆
動電流を増加させるために、ゲート電極の長さを短くし
てドレイン寄生抵抗を低減させる場合、ソース・ドレイ
ン間耐圧に余裕があっても、先に述べたようにＬＤＭＯ
Ｓのボディ形成のためのマスク工程時のプロセスばらつ
きの制約により、この長さを１．８μｍ以下にすること
はできない。
は下記の課題があった。低耐圧ＬＤＭＯＳにおいて、駆
動電流を増加させるために、ゲート電極の長さを短くし
てドレイン寄生抵抗を低減させる場合、ソース・ドレイ
ン間耐圧に余裕があっても、先に述べたようにＬＤＭＯ
Ｓのボディ形成のためのマスク工程時のプロセスばらつ
きの制約により、この長さを１．８μｍ以下にすること
はできない。
【０００９】そこで、この発明の目的は、従来のこのよ
うな課題を解決するために、ＬＤＭＯＳのボディ形成の
ためのマスク工程時のプロセスばらつきに左右されずに
駆動電流を増加させることにある。
うな課題を解決するために、ＬＤＭＯＳのボディ形成の
ためのマスク工程時のプロセスばらつきに左右されずに
駆動電流を増加させることにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、第１導電型の半導体基板と、第1導電型
の半導体基板に互いに間隔を置いて設けられた第１導電
型で高濃度のソース領域及びドレイン領域と、この高濃
度ソース領域を含み高濃度ソース領域を囲む領域に形成
された第２導電型のボディ領域と、高濃度ドレイン領域
を含み高濃度ドレイン領域を囲む領域に形成された第１
導電型の拡散領域と、ソース領域及びドレイン領域との
間の第１導電型の半導体基板及び第２導電型のボディ領
域及び第１導電型の拡散領域の上にゲート絶縁膜を介し
て設けられたゲート電極とを有することを特徴とする、
２重拡散絶縁ゲート電界効果型トランジスタとした。
に、この発明は、第１導電型の半導体基板と、第1導電型
の半導体基板に互いに間隔を置いて設けられた第１導電
型で高濃度のソース領域及びドレイン領域と、この高濃
度ソース領域を含み高濃度ソース領域を囲む領域に形成
された第２導電型のボディ領域と、高濃度ドレイン領域
を含み高濃度ドレイン領域を囲む領域に形成された第１
導電型の拡散領域と、ソース領域及びドレイン領域との
間の第１導電型の半導体基板及び第２導電型のボディ領
域及び第１導電型の拡散領域の上にゲート絶縁膜を介し
て設けられたゲート電極とを有することを特徴とする、
２重拡散絶縁ゲート電界効果型トランジスタとした。
【００１１】また、第１導電型の半導体基板と、第１導
電型の半導体基板上に形成された第2導電型のエピタキ
シャル層と、第2導電型のエピタキシャル層に互いに間
隔を置いて設けられた第２導電型で高濃度のソース領域
及びドレイン領域と、エピタキシャル領域内で高濃度ソ
ース領域を含み高濃度ソース領域を囲む領域に形成され
た第１導電型のボディ領域と、高濃度ドレイン領域を含
み高濃度ドレイン領域を囲む領域に形成された第２導電
型の拡散領域とを有する２重拡散縁ゲート電界効果型ト
ランジスタ及び第１導電型の半導体基板上に形成された
第２導電型のエピタキシャル層内であって、第２導電型
のエピタキシャル層の主表面から形成された第１導電型
のウェル層と、ウェル層内に互いに間隔を置いて設けら
れた第１導電型で高濃度のソース領域及びドレイン領域
と、ウェル層内で高濃度ソース領域を含み高濃度ソース
領域を囲む領域に形成された第２導電型のボディ領域
と、高濃度ドレイン領域を含み高濃度ドレイン領域を囲
む領域に形成された第１導電型の拡散領域とを有する２
重拡散縁ゲート電界効果型トランジスタとを含む半導体
集積回路装置とした。
電型の半導体基板上に形成された第2導電型のエピタキ
シャル層と、第2導電型のエピタキシャル層に互いに間
隔を置いて設けられた第２導電型で高濃度のソース領域
及びドレイン領域と、エピタキシャル領域内で高濃度ソ
ース領域を含み高濃度ソース領域を囲む領域に形成され
た第１導電型のボディ領域と、高濃度ドレイン領域を含
み高濃度ドレイン領域を囲む領域に形成された第２導電
型の拡散領域とを有する２重拡散縁ゲート電界効果型ト
ランジスタ及び第１導電型の半導体基板上に形成された
第２導電型のエピタキシャル層内であって、第２導電型
のエピタキシャル層の主表面から形成された第１導電型
のウェル層と、ウェル層内に互いに間隔を置いて設けら
れた第１導電型で高濃度のソース領域及びドレイン領域
と、ウェル層内で高濃度ソース領域を含み高濃度ソース
領域を囲む領域に形成された第２導電型のボディ領域
と、高濃度ドレイン領域を含み高濃度ドレイン領域を囲
む領域に形成された第１導電型の拡散領域とを有する２
重拡散縁ゲート電界効果型トランジスタとを含む半導体
集積回路装置とした。
【００１２】また先の構造で、第１導電型のボディ領域
及び第1導電型の拡散領域が同じ不純物濃度と主表面か
らの領域深さをもち、同時に第２導電型のボディ領域及
び第２導電型の拡散領域が同じ不純物濃度と主表面から
の領域深さをもつことを特徴とする半導体集積回路装置
とした。また、先の構造は、２重拡散縁ゲート電界効果
型トランジスタのゲート電極の長さが、１．６μｍから
２μｍである半導体集積回路装置とした。
及び第1導電型の拡散領域が同じ不純物濃度と主表面か
らの領域深さをもち、同時に第２導電型のボディ領域及
び第２導電型の拡散領域が同じ不純物濃度と主表面から
の領域深さをもつことを特徴とする半導体集積回路装置
とした。また、先の構造は、２重拡散縁ゲート電界効果
型トランジスタのゲート電極の長さが、１．６μｍから
２μｍである半導体集積回路装置とした。
【００１３】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。図１は本発明のＬＤＭＯＳの断面
図である。本発明では、ゲート電極１０の長さを従来よ
り短くしないで、ドレイン領域側からドレインと同じ導
電型の不純物２３をゲート電極をマスクとして、ｓｅｌ
ｆ−ａｌｉｇｎでイオン注入している。この不純物注入
量は、半導体基板濃度よりも高くなるように設定する。
これにより従来よりも低濃度ドレインによる寄生抵抗が
小さくでき、駆動能力を高くすることができる。
に基づいて説明する。図１は本発明のＬＤＭＯＳの断面
図である。本発明では、ゲート電極１０の長さを従来よ
り短くしないで、ドレイン領域側からドレインと同じ導
電型の不純物２３をゲート電極をマスクとして、ｓｅｌ
ｆ−ａｌｉｇｎでイオン注入している。この不純物注入
量は、半導体基板濃度よりも高くなるように設定する。
これにより従来よりも低濃度ドレインによる寄生抵抗が
小さくでき、駆動能力を高くすることができる。
【００１４】このドレイン側から注入する不純物は、ゲ
ート電極をマスクとしてｓｅｌｆ−ａｌｉｇｎで形成す
るため、マスクずれによる影響が無く、特性の安定した
ＬＤＭＯＳを得ることができる。さらに、ゲート電極の
長さは従来と同じであるので、従来例で説明したボディ
領域形成時のフォトプロセスばらつきの影響はない。こ
の方法によりドレイン側の不純物濃度が増加するのでソ
ース・ドレイン間耐圧が低下することは考慮する必要が
ある。本発明は、これまでは耐圧に余裕があってもゲー
ト電極の長さをプロセスばらつきの制約により縮小でき
なかった場合に適用することで、純粋に耐圧と駆動電流
のバランスで注入不純物量等を決定することができ、電
気的特性を限界まで追求した高性能を実現できることに
なる。この方法は、Ｎチャネル、Ｐチャネルのどちらの
ＬＤＭＯＳに対しても適用できる。この低濃度拡散領域
２３のイオン注入量としては、１×１０13／ｃｍ2から
１×１０15／ｃｍ2の範囲で設定するとよい。
ート電極をマスクとしてｓｅｌｆ−ａｌｉｇｎで形成す
るため、マスクずれによる影響が無く、特性の安定した
ＬＤＭＯＳを得ることができる。さらに、ゲート電極の
長さは従来と同じであるので、従来例で説明したボディ
領域形成時のフォトプロセスばらつきの影響はない。こ
の方法によりドレイン側の不純物濃度が増加するのでソ
ース・ドレイン間耐圧が低下することは考慮する必要が
ある。本発明は、これまでは耐圧に余裕があってもゲー
ト電極の長さをプロセスばらつきの制約により縮小でき
なかった場合に適用することで、純粋に耐圧と駆動電流
のバランスで注入不純物量等を決定することができ、電
気的特性を限界まで追求した高性能を実現できることに
なる。この方法は、Ｎチャネル、Ｐチャネルのどちらの
ＬＤＭＯＳに対しても適用できる。この低濃度拡散領域
２３のイオン注入量としては、１×１０13／ｃｍ2から
１×１０15／ｃｍ2の範囲で設定するとよい。
【００１５】図４はＢｉＣＤプロセスの製造工程を経て
作製されるＮチャネル及びＰチャネルのＬＤＭＯＳを同
時に集積化した場合の模式断面図である。このような両
導電型のＬＤＭＯＳの同時集積化の場合は、一方の導電
型のＬＤＭＯＳ形成時に高濃度ドレイン領域から注入す
る本発明の不純物について、別の導電型のボディ領域に
用いられる低濃度不純物を同時に使うことができる。例
えば、ＮチャネルＬＤＭＯＳの場合は高濃度ドレイン領
域側から、ＰチャネルＬＤＭＯＳのボディ領域に用いら
れるＮ型低濃度不純物を、ＰチャネルＬＤＭＯＳのボデ
ィ領域の不純物注入と同時に行い、ＰチャネルＬＤＭＯ
Ｓの場合は高濃度ドレイン領域側から、ＮチャネルＬＤ
ＭＯＳのボディ領域に用いられるＰ型低濃度不純物を、
ＮチャネルＬＤＭＯＳのボディ領域の不純物注入と同時
に行う。これにより、従来に対してマスク工程の増加が
無いので、純粋に電気特性のみを向上させることができ
るという長所がある。
作製されるＮチャネル及びＰチャネルのＬＤＭＯＳを同
時に集積化した場合の模式断面図である。このような両
導電型のＬＤＭＯＳの同時集積化の場合は、一方の導電
型のＬＤＭＯＳ形成時に高濃度ドレイン領域から注入す
る本発明の不純物について、別の導電型のボディ領域に
用いられる低濃度不純物を同時に使うことができる。例
えば、ＮチャネルＬＤＭＯＳの場合は高濃度ドレイン領
域側から、ＰチャネルＬＤＭＯＳのボディ領域に用いら
れるＮ型低濃度不純物を、ＰチャネルＬＤＭＯＳのボデ
ィ領域の不純物注入と同時に行い、ＰチャネルＬＤＭＯ
Ｓの場合は高濃度ドレイン領域側から、ＮチャネルＬＤ
ＭＯＳのボディ領域に用いられるＰ型低濃度不純物を、
ＮチャネルＬＤＭＯＳのボディ領域の不純物注入と同時
に行う。これにより、従来に対してマスク工程の増加が
無いので、純粋に電気特性のみを向上させることができ
るという長所がある。
【００１６】その場合の製造プロセスを、本発明特有な
工程のみ具体的に図５（ａ）〜（ｄ）を用いて説明す
る。まず、ＮチャネルＬＤＭＯＳのボディ形成の工程に
おいて、図５（ａ）のようにマスク工程を１回用いて、
Ｐ型低濃度不純物としてボロンをソース領域からイオン
注入法により注入するが、このときこの不純物を同時に
ＰチャネルＬＤＭＯＳのドレイン領域にも注入する。次
に図５（ｂ）のように、ＰチャネルＬＤＭＯＳのボディ
領域形成のために、Ｎ型低濃度不純物としてリンを、Ｐ
チャネルＬＤＭＯＳのソース領域と、ＮチャネルＬＤＭ
ＯＳのドレイン領域に注入する。次に図５（ｃ）のよう
に、注入した不純物を熱拡散で拡散させる。そして図５
（ｄ）のように、通常の方法で、マスク工程を2回用
い、高濃度不純物をソース・ドレインに注入する。以上
の方法により、工程の増加無く、低濃度ドレイン領域の
濃度を増加させることができる。
工程のみ具体的に図５（ａ）〜（ｄ）を用いて説明す
る。まず、ＮチャネルＬＤＭＯＳのボディ形成の工程に
おいて、図５（ａ）のようにマスク工程を１回用いて、
Ｐ型低濃度不純物としてボロンをソース領域からイオン
注入法により注入するが、このときこの不純物を同時に
ＰチャネルＬＤＭＯＳのドレイン領域にも注入する。次
に図５（ｂ）のように、ＰチャネルＬＤＭＯＳのボディ
領域形成のために、Ｎ型低濃度不純物としてリンを、Ｐ
チャネルＬＤＭＯＳのソース領域と、ＮチャネルＬＤＭ
ＯＳのドレイン領域に注入する。次に図５（ｃ）のよう
に、注入した不純物を熱拡散で拡散させる。そして図５
（ｄ）のように、通常の方法で、マスク工程を2回用
い、高濃度不純物をソース・ドレインに注入する。以上
の方法により、工程の増加無く、低濃度ドレイン領域の
濃度を増加させることができる。
【００１７】次に実際の特性の例について説明する。図
６は、従来のＮチャネルＬＤＭＯＳのソース・ドレイン
間耐圧のゲート電極長さ依存性であるが、耐圧の仕様を
１５Ｖとした場合、ゲート電極の長さは１．０μｍ近く
まで短縮できる。しかし、先に述べたボディ領域形成時
のフォトプロセスのばらつきを考慮すると、ゲート電極
の長さは１．６μｍから２．０μｍ、平均的には１．８
μｍは必要である。このサイズを採用すると、耐圧仕様
に対しては十分余裕がある。ここで、ゲート電極長を
１．８μｍで、図７のプロセス条件を用いて本発明を採
用し、ドレイン領域からＮ型低濃度不純物を注入する。
この場合でも、ソース・ドレイン間耐圧は１５Ｖ以上の
ものが得られる。
６は、従来のＮチャネルＬＤＭＯＳのソース・ドレイン
間耐圧のゲート電極長さ依存性であるが、耐圧の仕様を
１５Ｖとした場合、ゲート電極の長さは１．０μｍ近く
まで短縮できる。しかし、先に述べたボディ領域形成時
のフォトプロセスのばらつきを考慮すると、ゲート電極
の長さは１．６μｍから２．０μｍ、平均的には１．８
μｍは必要である。このサイズを採用すると、耐圧仕様
に対しては十分余裕がある。ここで、ゲート電極長を
１．８μｍで、図７のプロセス条件を用いて本発明を採
用し、ドレイン領域からＮ型低濃度不純物を注入する。
この場合でも、ソース・ドレイン間耐圧は１５Ｖ以上の
ものが得られる。
【００１８】図７は、ゲート電極長を１．８μｍとした
場合の、ゲート電圧に対するドレイン電流の関係を、従
来の場合と、本発明の場合とで比較した特性グラフであ
る。この特性で分かるように、本発明は耐圧仕様を満た
しながら、駆動能力を約２０％増加させることができ
る。同様に、ＰチャネルＬＤＭＯＳも図７のプロセス条
件で、耐圧仕様を満たしながら、約２０％の駆動能力の
増加を得ることができる。
場合の、ゲート電圧に対するドレイン電流の関係を、従
来の場合と、本発明の場合とで比較した特性グラフであ
る。この特性で分かるように、本発明は耐圧仕様を満た
しながら、駆動能力を約２０％増加させることができ
る。同様に、ＰチャネルＬＤＭＯＳも図７のプロセス条
件で、耐圧仕様を満たしながら、約２０％の駆動能力の
増加を得ることができる。
【００１９】図７のプロセス条件は、異なった２つの導
電型のＬＤＭＯＳを１つの半導体基板上に同時集積化す
る場合の条件である。このためこの条件で、従来に対し
て工程増無く、上記の特性を得ることができることが分
かる。
電型のＬＤＭＯＳを１つの半導体基板上に同時集積化す
る場合の条件である。このためこの条件で、従来に対し
て工程増無く、上記の特性を得ることができることが分
かる。
【００２０】
【発明の効果】本発明によれば、低耐圧のＬＤＭＯＳに
おいて、プロセスばらつきの影響を受けることなく、安
定的に駆動能力の増加を実現させることができる。
おいて、プロセスばらつきの影響を受けることなく、安
定的に駆動能力の増加を実現させることができる。
【図1】図１は、本発明の、ＬＤＭＯＳの模式断面図であ
る。
る。
【図2】図２は、従来の、ＬＤＭＯＳを用いた半導体集
積回路の模式断面図である。
積回路の模式断面図である。
【図3】図３は、ＬＤＭＯＳ製作における１工程の模式
断面図である。
断面図である。
【図４】図４は、本発明の、ＬＤＭＯＳを用いた半導体
集積回路の模式断面図である。
集積回路の模式断面図である。
【図５】図５は、本発明の、ＬＤＭＯＳを用いた半導体
集積回路の製造方法の１部を示した工程断面図である。
集積回路の製造方法の１部を示した工程断面図である。
【図６】図６は、従来の、ＮチャネルＬＤＭＯＳにおけ
る、ゲート電極長とソース・ドレイン間耐圧との関係を
表すグラフである。
る、ゲート電極長とソース・ドレイン間耐圧との関係を
表すグラフである。
【図７】図７は、従来と本発明の、ＮチャネルＬＤＭＯ
Ｓにおける、ゲート電圧と単位チャネル幅あたりのドレ
イン電流との関係を表すグラフである。
Ｓにおける、ゲート電圧と単位チャネル幅あたりのドレ
イン電流との関係を表すグラフである。
１ Ｐ型半導体基板 ２ Ｎ型エピタキシャル層 ３ Ｎ型ドレイン領域 ４ Ｎ型ソース領域 ５ Ｐ型低濃度拡散領域 ６ Ｐ型ドレイン領域 ７ Ｐ型ソース領域 ８ Ｎ型低濃度拡散領域 ９ ゲート絶縁膜 １０ ゲート電極 １１ Ｐ型ウェル層 １２ Ｐ型埋込み層 １３ Ｎ型埋込み層 １４ Ｎ型シンカー １５ Ｎ型拡散領域 １６ Ｎ型埋込み層 １７ Ｎ型シンカー １８ フォトレジスト １９ 第1導電型の半導体基板 ２０ 第1導電型の高濃度ドレイン領域 ２１ 第1導電型の高濃度ソース領域 ２２ 第2導電型のボディ領域 ２３ 第１導電型の低濃度拡散領域 １０１ Ｎチャネル２重拡散絶ゲート電界効果型トラン
ジスタ １０２ Ｐチャネル２重拡散絶ゲート電界効果型トラン
ジスタ
ジスタ １０２ Ｐチャネル２重拡散絶ゲート電界効果型トラン
ジスタ
【手続補正書】
【提出日】平成１０年６月９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、前記第1導
電型の半導体基板に互いに間隔を置いて設けられた第１
導電型で高濃度のソース領域及びドレイン領域と、前記
高濃度のソース領域を含み前記高濃度のソース領域を囲
む領域に形成された第２導電型のボディ領域と、前記高
濃度のドレイン領域を含み前記高濃度のドレイン領域を
囲む領域に形成された第１導電型の拡散領域と、前記高
濃度のソース領域及びドレイン領域との間の前記第１導
電型の半導体基板及び前記第２導電型のボディ領域及び
前記第１導電型の拡散領域の上にゲート絶縁膜を介して
設けられたゲート電極とを有することを特徴とする、２
重拡散絶縁ゲート電界効果型トランジスタ - 【請求項２】 第１導電型の半導体基板と、前記第１導
電型の半導体基板上に形成された第2導電型のエピタキ
シャル層と、前記第2導電型の前記エピタキシャル層に
互いに間隔を置いて設けられた第２導電型で高濃度のソ
ース領域及びドレイン領域と、前記エピタキシャル領域
内で前記高濃度のソース領域を含み前記高濃度のソース
領域を囲む領域に形成された第１導電型のボディ領域
と、前記高濃度のドレイン領域を含み前記高濃度のドレ
イン領域を囲む領域に形成された第２導電型の拡散領域
とを有する２重拡散縁ゲート電界効果型トランジスタ及
び前記第１導電型の半導体基板上に形成された第２導電
型のエピタキシャル層内であって、前記第２導電型のエ
ピタキシャル層の主表面から形成された第１導電型のウ
ェル層と、前記ウェル層内に互いに間隔を置いて設けら
れた第１導電型で高濃度のソース領域及びドレイン領域
と、前記ウェル層内で前記高濃度のソース領域を含み前
記高濃度のソース領域を囲む領域に形成された第２導電
型のボディ領域と、前記ウェル層内で前記高濃度のドレ
イン領域を含み前記高濃度のドレイン領域を囲む領域に
形成された第１導電型の拡散領域とを有する２重拡散縁
ゲート電界効果型トランジスタとを含む半導体集積回路
装置。 - 【請求項３】 前記第１導電型のボディ領域及び前記第
1導電型の拡散領域が同じ不純物濃度と主表面からの領
域深さをもち、同時に前記第２導電型のボディ領域及び
前記第２導電型の拡散領域が同じ不純物濃度と主表面か
らの領域深さをもつことを特徴とする請求項２記載の半
導体集積回路装置。 - 【請求項４】 前記２重拡散縁ゲート電界効果型トラン
ジスタのゲート電極の、前記高濃度のソース領域からド
レイン領域へ向かう方向の長さが、１．６μｍから２μ
ｍであることを特徴とする請求項３記載の半導体集積回
路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15174398A JPH11289086A (ja) | 1997-12-24 | 1998-06-01 | 半導体集積回路装置 |
| US09/320,111 US6236084B1 (en) | 1998-06-01 | 1999-05-26 | Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35554097A JP3429654B2 (ja) | 1997-12-24 | 1997-12-24 | 半導体集積回路装置の製造方法 |
| JP9-355540 | 1997-12-24 | ||
| JP15174398A JPH11289086A (ja) | 1997-12-24 | 1998-06-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289086A true JPH11289086A (ja) | 1999-10-19 |
Family
ID=26480891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15174398A Pending JPH11289086A (ja) | 1997-12-24 | 1998-06-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067660A1 (en) * | 2002-02-07 | 2003-08-14 | Sony Corporation | Semiconductor device and its manufacturing method |
| JP2014143363A (ja) * | 2013-01-25 | 2014-08-07 | Rohm Co Ltd | ｎチャネル二重拡散ＭＯＳ型トランジスタおよび半導体複合素子 |
-
1998
- 1998-06-01 JP JP15174398A patent/JPH11289086A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067660A1 (en) * | 2002-02-07 | 2003-08-14 | Sony Corporation | Semiconductor device and its manufacturing method |
| US6903424B2 (en) | 2002-02-07 | 2005-06-07 | Sony Corporation | Semiconductor device and its manufacturing method |
| US7009259B2 (en) | 2002-02-07 | 2006-03-07 | Sony Corporation | Semiconductor device and method of fabricating same |
| US7015551B2 (en) | 2002-02-07 | 2006-03-21 | Sony Corporation | Semiconductor device and method of fabricating same |
| JP2014143363A (ja) * | 2013-01-25 | 2014-08-07 | Rohm Co Ltd | ｎチャネル二重拡散ＭＯＳ型トランジスタおよび半導体複合素子 |
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