JPH11289493A - 撮像装置 - Google Patents
撮像装置Info
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- JPH11289493A JPH11289493A JP10089914A JP8991498A JPH11289493A JP H11289493 A JPH11289493 A JP H11289493A JP 10089914 A JP10089914 A JP 10089914A JP 8991498 A JP8991498 A JP 8991498A JP H11289493 A JPH11289493 A JP H11289493A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 撮像装置において、ＣＣＤ撮像素子の駆動信
号を切り換えることなく、簡単な構成で高画質な複数の
走査方式の画像を得ること。 【解決手段】 ２次元ＣＣＤ受光素子１に蓄積された電
荷を転送する読み出しパルスを順次走査の１垂直走査期
間に１つにするモード１と２垂直走査期間に１つにする
モード２とを切り換える電荷読み出しパルス制御回路１
１と、ＣＣＤ撮像素子１に蓄積された電荷が読み出され
たときのみＣＣＤ撮像素子１から得られる出力信号をメ
モリー１２に書き込み、モード１のときは順次同期信号
に同期して読み出し、モード２のときは奇数フィールド
では奇数ラインを、偶数フィールドでは偶数ラインをメ
モリー１２から読み出すことによって、簡単な回路でか
つ性能の良い５２５／６０Ｐと５２５／３０Ｐの２方式
に対応できる撮像装置が得られる。
号を切り換えることなく、簡単な構成で高画質な複数の
走査方式の画像を得ること。 【解決手段】 ２次元ＣＣＤ受光素子１に蓄積された電
荷を転送する読み出しパルスを順次走査の１垂直走査期
間に１つにするモード１と２垂直走査期間に１つにする
モード２とを切り換える電荷読み出しパルス制御回路１
１と、ＣＣＤ撮像素子１に蓄積された電荷が読み出され
たときのみＣＣＤ撮像素子１から得られる出力信号をメ
モリー１２に書き込み、モード１のときは順次同期信号
に同期して読み出し、モード２のときは奇数フィールド
では奇数ラインを、偶数フィールドでは偶数ラインをメ
モリー１２から読み出すことによって、簡単な回路でか
つ性能の良い５２５／６０Ｐと５２５／３０Ｐの２方式
に対応できる撮像装置が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子の駆
動と映像信号処理により、順次走査を含む複数の走査方
式を撮像できる撮像装置に関するものである。
動と映像信号処理により、順次走査を含む複数の走査方
式を撮像できる撮像装置に関するものである。
【０００２】
【従来の技術】従来、順次走査の撮像装置は、例えば、
図１１に示すような構成を有している。図１１におい
て、撮像装置は、固体撮像素子として順次走査方式のＣ
ＣＤ（charge coupled device）撮像素子１、ＣＣＤ撮
像素子１を駆動すための撮像素子駆動回路２（以下、Ｃ
ＣＤ駆動回路２と称す。）、ＣＣＤ撮像素子１の出力信
号からＳＮ比の良い映像信号を得るためのプリアンプ
３、プリアンプ３の出力をデジタルに変換するためのＡ
Ｄ変換器４、映像に対して各種処理を施すデジタルプロ
セス回路５、デジタルプロセス回路５の出力信号を順次
走査ＶＴＲに記録できる信号に変換するＶＴＲＩ／Ｆ回
路６、映像信号を記録するための順次走査ＶＴＲ７、全
ての回路の同期をとる順次走査同期信号発生回路８とか
ら構成されている。
図１１に示すような構成を有している。図１１におい
て、撮像装置は、固体撮像素子として順次走査方式のＣ
ＣＤ（charge coupled device）撮像素子１、ＣＣＤ撮
像素子１を駆動すための撮像素子駆動回路２（以下、Ｃ
ＣＤ駆動回路２と称す。）、ＣＣＤ撮像素子１の出力信
号からＳＮ比の良い映像信号を得るためのプリアンプ
３、プリアンプ３の出力をデジタルに変換するためのＡ
Ｄ変換器４、映像に対して各種処理を施すデジタルプロ
セス回路５、デジタルプロセス回路５の出力信号を順次
走査ＶＴＲに記録できる信号に変換するＶＴＲＩ／Ｆ回
路６、映像信号を記録するための順次走査ＶＴＲ７、全
ての回路の同期をとる順次走査同期信号発生回路８とか
ら構成されている。
【０００３】ＣＣＤ撮像素子１から順次走査の同期信号
に従って順次走査された出力信号に含まれる低周波ノイ
ズ（一般的に１／ｆノイズと呼ばれる）は、相関２重サ
ンプリングで構成されるプリアンプ３において除去され
る。プリアンプ３の出力信号はＡＤ変換器４でＡＤ変換
され、デジタルプロセス回路５でガンマ処理、エンハン
サ処理、マトリクス処理など映像信号に関する種々の信
号処理がなされる。ＶＴＲＩ／Ｆ回路６では、デジタル
プロセス回路５の出力信号をＶＴＲ入力信号に合致させ
るための処理を行い、ＶＴＲ７において５２５／６０Ｐ
方式（水平ライン数が５２５本で水平周波数３３．５ｋ
Ｈｚ、垂直周波数は５９．９４Ｈｚの方式）の順次映像
信号が記録される。
に従って順次走査された出力信号に含まれる低周波ノイ
ズ（一般的に１／ｆノイズと呼ばれる）は、相関２重サ
ンプリングで構成されるプリアンプ３において除去され
る。プリアンプ３の出力信号はＡＤ変換器４でＡＤ変換
され、デジタルプロセス回路５でガンマ処理、エンハン
サ処理、マトリクス処理など映像信号に関する種々の信
号処理がなされる。ＶＴＲＩ／Ｆ回路６では、デジタル
プロセス回路５の出力信号をＶＴＲ入力信号に合致させ
るための処理を行い、ＶＴＲ７において５２５／６０Ｐ
方式（水平ライン数が５２５本で水平周波数３３．５ｋ
Ｈｚ、垂直周波数は５９．９４Ｈｚの方式）の順次映像
信号が記録される。
【０００４】この５２５／６０Ｐに加えて、水平ライン
数が５２５本で水平周波数１５．７５ｋＨｚ、垂直周波
数は２９．９７Ｈｚの順次走査方式（５２５／３０Ｐ方
式と呼ぶ）も撮像できるようにするためには、順次走査
同期信号からＣＣＤ撮像素子１を含む処理回路へ供給さ
れている全ての同期信号の周波数を１／２にすることで
実現できる。
数が５２５本で水平周波数１５．７５ｋＨｚ、垂直周波
数は２９．９７Ｈｚの順次走査方式（５２５／３０Ｐ方
式と呼ぶ）も撮像できるようにするためには、順次走査
同期信号からＣＣＤ撮像素子１を含む処理回路へ供給さ
れている全ての同期信号の周波数を１／２にすることで
実現できる。
【０００５】
【発明が解決しようとする課題】このような、５２５／
６０Ｐ方式と５２５／３０Ｐ方式の兼用撮像装置では、
全ての処理回路の処理周波数を２つの周波数で動作させ
ることが必要となるため、ＣＣＤ撮像素子１およびプリ
アンプ３の性能を最大限引き出すことは極めて困難であ
る。特に、ＣＣＤ受像素子１を水平転送させるための位
相の異なる２つの水平駆動パルスとＣＣＤ撮像素子１の
出力部のリセットパルスは、周波数（ＣＣＤ撮像素子１
の画素数によって異なるが、一般的には５２５／６０Ｐ
では３０〜５０ＭＨｚ、５２５／３０Ｐでは１５〜２５
ＭＨｚ）が高く、それぞれの位相関係と波形の形状がＣ
ＣＤ撮像素子１の性能（感度、周波数特性等）を決めて
いるため、周波数の異なる３つのパルスの位相関係と波
形を最適に保つことは極めて困難である。
６０Ｐ方式と５２５／３０Ｐ方式の兼用撮像装置では、
全ての処理回路の処理周波数を２つの周波数で動作させ
ることが必要となるため、ＣＣＤ撮像素子１およびプリ
アンプ３の性能を最大限引き出すことは極めて困難であ
る。特に、ＣＣＤ受像素子１を水平転送させるための位
相の異なる２つの水平駆動パルスとＣＣＤ撮像素子１の
出力部のリセットパルスは、周波数（ＣＣＤ撮像素子１
の画素数によって異なるが、一般的には５２５／６０Ｐ
では３０〜５０ＭＨｚ、５２５／３０Ｐでは１５〜２５
ＭＨｚ）が高く、それぞれの位相関係と波形の形状がＣ
ＣＤ撮像素子１の性能（感度、周波数特性等）を決めて
いるため、周波数の異なる３つのパルスの位相関係と波
形を最適に保つことは極めて困難である。
【０００６】また、ＣＣＤ出力信号を位相のことなる２
つのパルスでサンプリングし、サンプリングされた信号
の差をとることによって１／ｆノイズを除去してＳＮ比
の良い映像信号を作り出すプリアンプ３においも、ＣＣ
Ｄ駆動パルスと同様にパルスの位相関係と波形がＳＮ改
善の改善度を決めているために処理周波数の異なる２方
式の両方で最適にすることは極めて難しく、かつ回路が
複雑になる欠点を有しており、また、ＡＤ変換器４の前
処理としてアナログ処理するときに前記ＣＣＤ駆動パル
スとプリアンプ３のサンプリングパルスの影響を除去す
るためにパルスの周波数を遮断するフィルタが挿入され
ているが、異なるサンプリング周波数を除去するために
は２系統のフィルタが必要になり、回路が複雑になる欠
点も有していた。
つのパルスでサンプリングし、サンプリングされた信号
の差をとることによって１／ｆノイズを除去してＳＮ比
の良い映像信号を作り出すプリアンプ３においも、ＣＣ
Ｄ駆動パルスと同様にパルスの位相関係と波形がＳＮ改
善の改善度を決めているために処理周波数の異なる２方
式の両方で最適にすることは極めて難しく、かつ回路が
複雑になる欠点を有しており、また、ＡＤ変換器４の前
処理としてアナログ処理するときに前記ＣＣＤ駆動パル
スとプリアンプ３のサンプリングパルスの影響を除去す
るためにパルスの周波数を遮断するフィルタが挿入され
ているが、異なるサンプリング周波数を除去するために
は２系統のフィルタが必要になり、回路が複雑になる欠
点も有していた。
【０００７】本発明は、このような問題点を解決するも
のであり、簡単な回路でかつ性能の良い５２５／６０Ｐ
方式と５２５／３０Ｐの２方式あるいは５２５ｉ方式を
含めた３方式の撮像ができる撮像装置を提供することを
目的とする。
のであり、簡単な回路でかつ性能の良い５２５／６０Ｐ
方式と５２５／３０Ｐの２方式あるいは５２５ｉ方式を
含めた３方式の撮像ができる撮像装置を提供することを
目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明は、固体撮像素子に蓄積された電荷を転送する
読み出しパルスを、順次走査の１垂直走査期間に１つに
するモード１と２垂直走査期間に１つにするモード２と
を切り換える電荷読み出しパルス制御回路と、固体撮像
素子に蓄積された電荷が読み出されたときのみ固体撮像
素子から得られる出力信号をメモリーに書き込むよう制
御する書き込み制御回路と、モード１のときは順次同期
信号に同期して読み出し、モード２のときは奇数フィー
ルドでは奇数ラインを、偶数フィールドでは偶数ライン
をメモリーから読み出すよう制御する読み出し制御回路
とを備えるものである。
に本発明は、固体撮像素子に蓄積された電荷を転送する
読み出しパルスを、順次走査の１垂直走査期間に１つに
するモード１と２垂直走査期間に１つにするモード２と
を切り換える電荷読み出しパルス制御回路と、固体撮像
素子に蓄積された電荷が読み出されたときのみ固体撮像
素子から得られる出力信号をメモリーに書き込むよう制
御する書き込み制御回路と、モード１のときは順次同期
信号に同期して読み出し、モード２のときは奇数フィー
ルドでは奇数ラインを、偶数フィールドでは偶数ライン
をメモリーから読み出すよう制御する読み出し制御回路
とを備えるものである。
【０００９】これによって、簡単な回路で、かつ性能の
良い５２５／６０Ｐと５２５／３０Ｐの２方式に対応で
きる撮像装置が得られる。
良い５２５／６０Ｐと５２５／３０Ｐの２方式に対応で
きる撮像装置が得られる。
【００１０】
【発明の実施の形態】本発明の第１の発明は、固体撮像
素子と、順次走査同期信号を発生する順次走査同期信号
発生回路と、前記順次走査同期信号と同じ周波数の垂直
同期信号と前記順次走査同期信号の半分の周波数の水平
同期信号とを有するインターレース同期信号を発生する
インターレース同期信号発生回路と、前記順次走査同期
信号に同期して前記固体撮像素子を走査する駆動信号を
発生する撮像素子駆動回路と、前記駆動信号に含まれる
前記固体撮像素子に蓄積された電荷を転送する読み出し
パルスを、順次走査の１垂直走査期間に１つにするモー
ド１と２垂直走査期間に１つにするモード２とを切り換
える電荷読み出し制御回路と、前記固体撮像素子の出力
信号を記憶するメモリーと、前記固体撮像素子に蓄積さ
れた電荷が読み出されたときのみ前記固体撮像素子から
得られる出力信号を前記メモリーに書き込むよう制御す
る書き込み制御回路と、前記モード１のときは前記順次
走査同期信号に同期して読み出し、前記モード２のとき
は前記インターレース同期信号に同期して奇数フィール
ドでは奇数ラインを、偶数フィールドでは偶数ラインを
メモリーから読み出すよう制御する読み出し制御回路と
を備えたものである。
素子と、順次走査同期信号を発生する順次走査同期信号
発生回路と、前記順次走査同期信号と同じ周波数の垂直
同期信号と前記順次走査同期信号の半分の周波数の水平
同期信号とを有するインターレース同期信号を発生する
インターレース同期信号発生回路と、前記順次走査同期
信号に同期して前記固体撮像素子を走査する駆動信号を
発生する撮像素子駆動回路と、前記駆動信号に含まれる
前記固体撮像素子に蓄積された電荷を転送する読み出し
パルスを、順次走査の１垂直走査期間に１つにするモー
ド１と２垂直走査期間に１つにするモード２とを切り換
える電荷読み出し制御回路と、前記固体撮像素子の出力
信号を記憶するメモリーと、前記固体撮像素子に蓄積さ
れた電荷が読み出されたときのみ前記固体撮像素子から
得られる出力信号を前記メモリーに書き込むよう制御す
る書き込み制御回路と、前記モード１のときは前記順次
走査同期信号に同期して読み出し、前記モード２のとき
は前記インターレース同期信号に同期して奇数フィール
ドでは奇数ラインを、偶数フィールドでは偶数ラインを
メモリーから読み出すよう制御する読み出し制御回路と
を備えたものである。
【００１１】これにより、モード１の場合は、順次走査
同期信号に基づいて、例えば５２５／６０Ｐが得られ
る。また、モード２の場合は、ＣＣＤ撮像素子からは電
荷信号が読み出される垂直走査期間と電荷信号が読み出
されない垂直走査期間が交互になった信号（この信号
は、例えば１／３０ｓｅｃ毎に得られる順次信号であ
る。）が出力され、メモリーに２垂直走査期間に１度電
荷信号が読み出されたときのみ書き込み、インターレー
ス同期信号に同期して最初の垂直走査期間では奇数ライ
ンを、２度目の垂直走査期間では偶数ラインを読み出す
ことによって５２５ｉ方式と同じ形式の５２５／３０Ｐ
方式の信号を得て、簡単な回路でかつ性能の良い５２５
／６０Ｐと５２５／３０Ｐの２方式の撮像装置が得られ
るという作用を有する。
同期信号に基づいて、例えば５２５／６０Ｐが得られ
る。また、モード２の場合は、ＣＣＤ撮像素子からは電
荷信号が読み出される垂直走査期間と電荷信号が読み出
されない垂直走査期間が交互になった信号（この信号
は、例えば１／３０ｓｅｃ毎に得られる順次信号であ
る。）が出力され、メモリーに２垂直走査期間に１度電
荷信号が読み出されたときのみ書き込み、インターレー
ス同期信号に同期して最初の垂直走査期間では奇数ライ
ンを、２度目の垂直走査期間では偶数ラインを読み出す
ことによって５２５ｉ方式と同じ形式の５２５／３０Ｐ
方式の信号を得て、簡単な回路でかつ性能の良い５２５
／６０Ｐと５２５／３０Ｐの２方式の撮像装置が得られ
るという作用を有する。
【００１２】また、本発明の第２の発明は、上記第１の
発明に５２５／６０Ｐと５２５ｉ方式を記録できる記録
部（以下、記録部としてＶＴＲを用いて説明する。）を
加え、モード１のときは５２５／６０Ｐ方式の信号を、
モード２のときは５２５／３０Ｐ方式の信号を記録する
ことができるという作用を有する。
発明に５２５／６０Ｐと５２５ｉ方式を記録できる記録
部（以下、記録部としてＶＴＲを用いて説明する。）を
加え、モード１のときは５２５／６０Ｐ方式の信号を、
モード２のときは５２５／３０Ｐ方式の信号を記録する
ことができるという作用を有する。
【００１３】また、本発明の第３の発明は、上記第１の
発明に５２５／６０Ｐから５２５ｉ信号を生成するＰ／
Ｉ変換回路を加えて５２５ｉ信号を得ることによって、
５２５／６０Ｐ、５２５／３０Ｐと５２５ｉ方式の３方
式に対応できる撮像装置が得られるという作用を有す
る。
発明に５２５／６０Ｐから５２５ｉ信号を生成するＰ／
Ｉ変換回路を加えて５２５ｉ信号を得ることによって、
５２５／６０Ｐ、５２５／３０Ｐと５２５ｉ方式の３方
式に対応できる撮像装置が得られるという作用を有す
る。
【００１４】また、本発明の第４の発明は、上記第３の
発明に５２５／６０Ｐと５２５ｉ方式を記録できるＶＴ
Ｒを加え、ＶＴＲが５２５／６０Ｐモードのときに５２
５／６０Ｐ方式、ＶＴＲが５２５ｉモードのときに５２
５／３０Ｐ方式あるいは５２５ｉ方式の３方式の信号を
記録するできるという作用を有する。
発明に５２５／６０Ｐと５２５ｉ方式を記録できるＶＴ
Ｒを加え、ＶＴＲが５２５／６０Ｐモードのときに５２
５／６０Ｐ方式、ＶＴＲが５２５ｉモードのときに５２
５／３０Ｐ方式あるいは５２５ｉ方式の３方式の信号を
記録するできるという作用を有する。
【００１５】また、本発明の第５の発明は、順次走査同
期信号を発生する順次走査同期信号発生回路と、前記順
次走査同期信号と同じ周波数の垂直同期信号と前記順次
走査同期信号の半分の周波数の水平同期信号とを有する
インターレース同期信号を発生するインターレース同期
信号発生回路と、前記順次同期信号で走査され、かつ垂
直走査の前半に全ての奇数ラインを読み出し、後半に全
ての偶数ラインを読み出す、あるいは垂直走査期間の前
半に全ての偶数ラインを読み出し、後半に奇数ラインを
読み出す固体撮像素子と、前記順次走査同期信号に同期
して前記固体撮像素子を走査する駆動信号を発生する撮
像素子駆動回路と、前記駆動信号に含まれる前記固体撮
像素子に蓄積された電荷を転送する読み出しパルスを、
順次走査の１垂直走査期間に１つにするモード１と２垂
直走査期間に１つにするモード２とを切り換える電荷読
み出し制御回路と、前記固体撮像素子の出力信号を記憶
するメモリーと、前記固体撮像素子に蓄積された電荷が
読み出されたときのみ前記固体撮像素子から得られる出
力信号を前記メモリーに書き込むよう制御する書き込み
制御回路と、前記インターレース同期信号に同期して２
つのインターレース信号として、前記メモリーから信号
を読み出すよう制御する読み出し制御回路とを備えたも
のである。
期信号を発生する順次走査同期信号発生回路と、前記順
次走査同期信号と同じ周波数の垂直同期信号と前記順次
走査同期信号の半分の周波数の水平同期信号とを有する
インターレース同期信号を発生するインターレース同期
信号発生回路と、前記順次同期信号で走査され、かつ垂
直走査の前半に全ての奇数ラインを読み出し、後半に全
ての偶数ラインを読み出す、あるいは垂直走査期間の前
半に全ての偶数ラインを読み出し、後半に奇数ラインを
読み出す固体撮像素子と、前記順次走査同期信号に同期
して前記固体撮像素子を走査する駆動信号を発生する撮
像素子駆動回路と、前記駆動信号に含まれる前記固体撮
像素子に蓄積された電荷を転送する読み出しパルスを、
順次走査の１垂直走査期間に１つにするモード１と２垂
直走査期間に１つにするモード２とを切り換える電荷読
み出し制御回路と、前記固体撮像素子の出力信号を記憶
するメモリーと、前記固体撮像素子に蓄積された電荷が
読み出されたときのみ前記固体撮像素子から得られる出
力信号を前記メモリーに書き込むよう制御する書き込み
制御回路と、前記インターレース同期信号に同期して２
つのインターレース信号として、前記メモリーから信号
を読み出すよう制御する読み出し制御回路とを備えたも
のである。
【００１６】これにより、モード１のときに得られる２
つのインターレース信号を利用することによって２系統
から成る５２５／６０Ｐ方式の信号を得、モード２のと
きに得られるいずれか一方のインターレース信号を利用
することによって５２５／３０Ｐを得るという作用を有
する。
つのインターレース信号を利用することによって２系統
から成る５２５／６０Ｐ方式の信号を得、モード２のと
きに得られるいずれか一方のインターレース信号を利用
することによって５２５／３０Ｐを得るという作用を有
する。
【００１７】また、本発明の第６の発明は、上記第５の
発明に５２５／６０Ｐと５２５ｉ方式を記録できる記録
部を加え、モード１のときは５２５／６０Ｐ方式の信号
を、モード２のときは５２５／３０Ｐ方式の信号を記録
するできるという作用を有する。
発明に５２５／６０Ｐと５２５ｉ方式を記録できる記録
部を加え、モード１のときは５２５／６０Ｐ方式の信号
を、モード２のときは５２５／３０Ｐ方式の信号を記録
するできるという作用を有する。
【００１８】また、本発明の第７の発明は、上記第５の
発明に２つのインターレース信号から５２５ｉ信号を生
成するＰ／Ｉ変換回路を加えて５２５ｉ信号を得ること
によって、５２５／６０Ｐ、５２５／３０Ｐと５２５ｉ
方式の３方式に対応できる撮像装置が得られるという作
用を有する。
発明に２つのインターレース信号から５２５ｉ信号を生
成するＰ／Ｉ変換回路を加えて５２５ｉ信号を得ること
によって、５２５／６０Ｐ、５２５／３０Ｐと５２５ｉ
方式の３方式に対応できる撮像装置が得られるという作
用を有する。
【００１９】また、本発明の第８の発明は、上記第７の
発明に５２５／６０Ｐと５２５ｉ方式を記録できるＶＴ
Ｒを加え、ＶＴＲが５２５／６０Ｐモードのときに５２
５／６０Ｐ方式、ＶＴＲが５２５ｉモードのときに５２
５／３０Ｐ方式あるいは５２５ｉ方式の３方式の信号を
記録するできるという作用を有する。
発明に５２５／６０Ｐと５２５ｉ方式を記録できるＶＴ
Ｒを加え、ＶＴＲが５２５／６０Ｐモードのときに５２
５／６０Ｐ方式、ＶＴＲが５２５ｉモードのときに５２
５／３０Ｐ方式あるいは５２５ｉ方式の３方式の信号を
記録するできるという作用を有する。
【００２０】以下、本発明の実施の形態について図面を
用いて説明する。 （実施の形態１）図１は、本発明の実施の形態１による
撮像装置の構成を示すブロック図である。図１におい
て、１はＣＣＤ撮像素子（２次元ＣＣＤ受光素子）、２
はＣＣＤ撮像素子１を駆動するためのＣＣＤ駆動回路、
３はＣＣＤ撮像素子１の出力信号からＳＮ比の良い映像
信号を取り出すためのプリアンプ、４はプリアンプ３の
出力をデジタルに変換するためのＡＤ変換器、５は映像
信号処理するためのデジタルプロセス部、８は５２５／
６０Ｐの順次走査同期信号を生成する順次走査同期信号
発生回路、１０は５２５／６０Ｐに同期する５２５ｉの
同期信号を発生するインターレース走査同期信号発生回
路、１１はＣＣＤ撮像素子１に蓄積された電荷を転送す
る読み出しパルスを、５２５／６０Ｐの１垂直走査期間
（以下、フィールドと呼ぶ。）に１つにするモード１
（垂直毎に電荷信号を読み出すモード）と２フィールド
に１つにするモード２（２垂直期間に１回電荷信号を読
み出すモード）かを切り換える電荷読み出し制御回路、
１２はＡＤ変換された信号を記憶するメモリー、１３は
モード１のときは常に信号を書き込み、モード２のとき
即ち電荷信号がＣＣＤ撮像素子１から読み出されたとき
のみ信号を書き込むようメモリー１２を制御する書き込
み制御回路、１４はモード１のときは５２５／６０Ｐに
同期してメモリー１２に書き込まれた信号を読み出し、
モード２のときは５２５ｉに同期して奇数フィールドで
は奇数ラインを、偶数フィールドでは偶数ラインをメモ
リーから書き込まれた信号を読み出すようメモリー１２
を制御する読み出し制御回路、１５は他の映像機器との
シリアルデジタルインターフェース（以下、ＳＤＩと称
す）を可能にするＳＤＩ信号を生成するデジタル出力回
路、１６はモード１の場合は５２５／６０Ｐの同期信
号、モード２の場合は５２５ｉの同期信号をデジタル出
力回路１５に供給するＩ／Ｐ切り換え回路である。
用いて説明する。 （実施の形態１）図１は、本発明の実施の形態１による
撮像装置の構成を示すブロック図である。図１におい
て、１はＣＣＤ撮像素子（２次元ＣＣＤ受光素子）、２
はＣＣＤ撮像素子１を駆動するためのＣＣＤ駆動回路、
３はＣＣＤ撮像素子１の出力信号からＳＮ比の良い映像
信号を取り出すためのプリアンプ、４はプリアンプ３の
出力をデジタルに変換するためのＡＤ変換器、５は映像
信号処理するためのデジタルプロセス部、８は５２５／
６０Ｐの順次走査同期信号を生成する順次走査同期信号
発生回路、１０は５２５／６０Ｐに同期する５２５ｉの
同期信号を発生するインターレース走査同期信号発生回
路、１１はＣＣＤ撮像素子１に蓄積された電荷を転送す
る読み出しパルスを、５２５／６０Ｐの１垂直走査期間
（以下、フィールドと呼ぶ。）に１つにするモード１
（垂直毎に電荷信号を読み出すモード）と２フィールド
に１つにするモード２（２垂直期間に１回電荷信号を読
み出すモード）かを切り換える電荷読み出し制御回路、
１２はＡＤ変換された信号を記憶するメモリー、１３は
モード１のときは常に信号を書き込み、モード２のとき
即ち電荷信号がＣＣＤ撮像素子１から読み出されたとき
のみ信号を書き込むようメモリー１２を制御する書き込
み制御回路、１４はモード１のときは５２５／６０Ｐに
同期してメモリー１２に書き込まれた信号を読み出し、
モード２のときは５２５ｉに同期して奇数フィールドで
は奇数ラインを、偶数フィールドでは偶数ラインをメモ
リーから書き込まれた信号を読み出すようメモリー１２
を制御する読み出し制御回路、１５は他の映像機器との
シリアルデジタルインターフェース（以下、ＳＤＩと称
す）を可能にするＳＤＩ信号を生成するデジタル出力回
路、１６はモード１の場合は５２５／６０Ｐの同期信
号、モード２の場合は５２５ｉの同期信号をデジタル出
力回路１５に供給するＩ／Ｐ切り換え回路である。
【００２１】図２に示す各部の信号波形を用いて、実施
の形態１による撮像装置の動作を説明する。図２におい
て、２−ａは５２５／６０Ｐおよび５２５ｉの垂直同期
信号、２−ｂ〜２−ｅはモード１（５２５／６０Ｐ）に
おける各部波形図であり、２−ｂはＣＣＤ撮像素子１に
蓄積された電荷を毎フィールド転送するために電荷読み
出し制御回路１１の出力の制御によって、ＣＣＤ駆動回
路２からＣＣＤ撮像素子１へ供給される電荷読み出しパ
ルス、２−ｃはＣＣＤ撮像素子１から毎フィールド新た
に出力されるＣＣＤ撮像素子１の出力信号、２−ｄはハ
イレベルのときにメモリー１２にＣＣＤ撮像素子１の出
力信号の書き込みを許可するために書き込み制御回路１
３から出力される書き込みパルス、２−ｅはメモリー１
２に書き込まれた信号が読み出し制御回路１４の制御に
よって、書き込まれたときと同じ信号が読み出されたこ
とを示すメモリー１２出力信号を示している。
の形態１による撮像装置の動作を説明する。図２におい
て、２−ａは５２５／６０Ｐおよび５２５ｉの垂直同期
信号、２−ｂ〜２−ｅはモード１（５２５／６０Ｐ）に
おける各部波形図であり、２−ｂはＣＣＤ撮像素子１に
蓄積された電荷を毎フィールド転送するために電荷読み
出し制御回路１１の出力の制御によって、ＣＣＤ駆動回
路２からＣＣＤ撮像素子１へ供給される電荷読み出しパ
ルス、２−ｃはＣＣＤ撮像素子１から毎フィールド新た
に出力されるＣＣＤ撮像素子１の出力信号、２−ｄはハ
イレベルのときにメモリー１２にＣＣＤ撮像素子１の出
力信号の書き込みを許可するために書き込み制御回路１
３から出力される書き込みパルス、２−ｅはメモリー１
２に書き込まれた信号が読み出し制御回路１４の制御に
よって、書き込まれたときと同じ信号が読み出されたこ
とを示すメモリー１２出力信号を示している。
【００２２】また、２−ｆ〜２−ｉはモード２（５２５
／３０Ｐ）における各部波形図であり、２−ｆはＣＣＤ
撮像素子１に蓄積された電荷を２フィールドに一度転送
するために電荷読み出し制御回路１１の出力の制御によ
ってＣＣＤ駆動回路２からＣＣＤ撮像素子１へ供給され
る電荷読み出しパルス、２−ｇはＣＣＤ撮像素子１から
奇数フィールドのときのみ新たな映像信号が出力され、
偶数フィールドのときには映像信号が出力されないこと
を示すＣＣＤ撮像素子１の出力信号、２−ｈはハイレベ
ルのときにメモリー１２にＣＣＤ撮像素子１の出力信号
の書き込みを許可（ＣＣＤ撮像素子１から映像信号が出
力される奇数フィールドのみ）するために書き込み制御
回路１３から出力される書き込みパルス、２−ｉはメモ
リー１２に書き込まれた信号が読み出し制御回路１４の
制御によって、奇数フィールドでは奇数ラインを、偶数
フィールドでは偶数ラインをそれぞれ５２５ｉの同期信
号にしたがって配置するよう出力されたメモリー１２の
出力波形を示すものである。
／３０Ｐ）における各部波形図であり、２−ｆはＣＣＤ
撮像素子１に蓄積された電荷を２フィールドに一度転送
するために電荷読み出し制御回路１１の出力の制御によ
ってＣＣＤ駆動回路２からＣＣＤ撮像素子１へ供給され
る電荷読み出しパルス、２−ｇはＣＣＤ撮像素子１から
奇数フィールドのときのみ新たな映像信号が出力され、
偶数フィールドのときには映像信号が出力されないこと
を示すＣＣＤ撮像素子１の出力信号、２−ｈはハイレベ
ルのときにメモリー１２にＣＣＤ撮像素子１の出力信号
の書き込みを許可（ＣＣＤ撮像素子１から映像信号が出
力される奇数フィールドのみ）するために書き込み制御
回路１３から出力される書き込みパルス、２−ｉはメモ
リー１２に書き込まれた信号が読み出し制御回路１４の
制御によって、奇数フィールドでは奇数ラインを、偶数
フィールドでは偶数ラインをそれぞれ５２５ｉの同期信
号にしたがって配置するよう出力されたメモリー１２の
出力波形を示すものである。
【００２３】図１のメモリー１２の出力として得られる
２−ｅ（５２５／６０Ｐ）、２−ｉ（５２５／３０Ｐ）
の信号は、デジタル出力回路１５において、モード１の
ときには５２５／６０Ｐの標準ＳＤＩ信号へ、モード２
のときには実質上５２５／３０Ｐの信号であるにもかか
わらず５２５ｉの標準ＳＤＩへ変換されて、他の機器へ
伝送される。
２−ｅ（５２５／６０Ｐ）、２−ｉ（５２５／３０Ｐ）
の信号は、デジタル出力回路１５において、モード１の
ときには５２５／６０Ｐの標準ＳＤＩ信号へ、モード２
のときには実質上５２５／３０Ｐの信号であるにもかか
わらず５２５ｉの標準ＳＤＩへ変換されて、他の機器へ
伝送される。
【００２４】以上のように本実施の形態によれば、メモ
リー１２の書き込みまでの処理が、信号形態によらず
に、順次走査同期信号に同期して行われるので、従来の
撮像装置での課題を解決しつつ、簡単な回路構成で、５
２５／６０Ｐ方式と５２５／３０Ｐ方式の２方式の映像
信号を出力することができる。
リー１２の書き込みまでの処理が、信号形態によらず
に、順次走査同期信号に同期して行われるので、従来の
撮像装置での課題を解決しつつ、簡単な回路構成で、５
２５／６０Ｐ方式と５２５／３０Ｐ方式の２方式の映像
信号を出力することができる。
【００２５】なお、モード情報（モード１，モード２）
の制御等については、特に説明しなかったが、図示しな
いマイコンなどの制御手段により、適宜実現可能なもの
である。
の制御等については、特に説明しなかったが、図示しな
いマイコンなどの制御手段により、適宜実現可能なもの
である。
【００２６】（実施の形態２）図３は本発明の実施の形
態２による撮像装置の構成を示すブロック図である。図
３において、図１に示した構成要素と同じものには、同
一符号を付し、その説明は省略する。図１との相違点で
ある１７は、Ｉ／Ｐ切り換え回路１６の指示にもとづい
て、５２５／６０Ｐと５２５ｉの信号を記録することが
できる記録部としてのＶＴＲである。この結果、スタジ
オ標準規格として規格化されている５２５／６０Ｐはも
ちろんのこと、規格化されていない５２５／３０Ｐもス
タジオ標準規格されている５２５ｉの標準規格の形式で
ＶＴＲへ記録することができる。
態２による撮像装置の構成を示すブロック図である。図
３において、図１に示した構成要素と同じものには、同
一符号を付し、その説明は省略する。図１との相違点で
ある１７は、Ｉ／Ｐ切り換え回路１６の指示にもとづい
て、５２５／６０Ｐと５２５ｉの信号を記録することが
できる記録部としてのＶＴＲである。この結果、スタジ
オ標準規格として規格化されている５２５／６０Ｐはも
ちろんのこと、規格化されていない５２５／３０Ｐもス
タジオ標準規格されている５２５ｉの標準規格の形式で
ＶＴＲへ記録することができる。
【００２７】なお、本実施の形態では、記録部をＶＴＲ
としたが、５２５／６０Ｐと５２５ｉの信号を記録可能
なものであれば、この限りではない。
としたが、５２５／６０Ｐと５２５ｉの信号を記録可能
なものであれば、この限りではない。
【００２８】（実施の形態３）図４は本発明の実施の形
態３による撮像装置の構成を示すブロック図である。図
４において、１８はメモリー１２から５２５／６０Ｐ信
号が得られたときにメモリー１２の出力信号の２ライン
を加算し、この加算信号を１ライン毎に間引き、時間軸
を２倍に引き伸ばして、インターレース走査信号を得る
Ｐ／Ｉ変換回路である。これ以外の構成要件は、図１に
示したものと同一であるので、その説明は省略する。
態３による撮像装置の構成を示すブロック図である。図
４において、１８はメモリー１２から５２５／６０Ｐ信
号が得られたときにメモリー１２の出力信号の２ライン
を加算し、この加算信号を１ライン毎に間引き、時間軸
を２倍に引き伸ばして、インターレース走査信号を得る
Ｐ／Ｉ変換回路である。これ以外の構成要件は、図１に
示したものと同一であるので、その説明は省略する。
【００２９】以下、Ｐ／Ｉ変換の動作について述べる。
Ｐ／Ｉ変換回路１８において、１Ｈ（１水平走査期間）
メモリーを使用して２ラインの加算処理（インターレー
スの奇数フィールドでは１＋２、３＋４、５＋６、…
…、偶数フィルドでは２＋３、４＋５、６＋７、……、
と言うようなライン番号での加算処理）と、時間軸を２
倍にする処理（水平走査周波数を３３．５ｋＨｚから１
５．７５ｋＨｚへ時間伸長）することによって５２５ｉ
出力信号を得ることができる。このＰ／Ｉ変換回路１８
を実施形態１の構成に加えることによって、５２５／６
０Ｐ、５２５／３０Ｐ、５２５ｉの３方式に使用でき
る。
Ｐ／Ｉ変換回路１８において、１Ｈ（１水平走査期間）
メモリーを使用して２ラインの加算処理（インターレー
スの奇数フィールドでは１＋２、３＋４、５＋６、…
…、偶数フィルドでは２＋３、４＋５、６＋７、……、
と言うようなライン番号での加算処理）と、時間軸を２
倍にする処理（水平走査周波数を３３．５ｋＨｚから１
５．７５ｋＨｚへ時間伸長）することによって５２５ｉ
出力信号を得ることができる。このＰ／Ｉ変換回路１８
を実施形態１の構成に加えることによって、５２５／６
０Ｐ、５２５／３０Ｐ、５２５ｉの３方式に使用でき
る。
【００３０】よって、３方式の映像信号が出力可能な撮
像装置とすることができる。 （実施の形態４）図５は本発明の実施の形態４による撮
像装置の構成を示すブロック図である。図５は、言うな
れば、実施の形態２，３の組み合わせであり、図３，４
に示した構成要件を備えている。よって、詳細な説明は
省略する。
像装置とすることができる。 （実施の形態４）図５は本発明の実施の形態４による撮
像装置の構成を示すブロック図である。図５は、言うな
れば、実施の形態２，３の組み合わせであり、図３，４
に示した構成要件を備えている。よって、詳細な説明は
省略する。
【００３１】図５において、ＶＴＲ１７は、Ｉ／Ｐ切り
換え回路１６の指示にもとづいて、５２５／６０Ｐと５
２５ｉの信号を記録することができるＶＴＲであり、ま
た、Ｐ／Ｉ変換回路１８は、５２５／６０Ｐを５２５ｉ
に変換する回路であるので、この結果、スタジオ標準規
格として規格化されている５２５／６０Ｐと５２５ｉは
もちろんのこと、規格化されていない５２５／３０Ｐも
スタジオ標準規格されている５２５ｉの標準規格の形式
で前記ＶＴＲへ１７記録することができ、５２５／６０
Ｐ、５２５／３０Ｐ、５２５ｉの３方式にの記録ができ
る。
換え回路１６の指示にもとづいて、５２５／６０Ｐと５
２５ｉの信号を記録することができるＶＴＲであり、ま
た、Ｐ／Ｉ変換回路１８は、５２５／６０Ｐを５２５ｉ
に変換する回路であるので、この結果、スタジオ標準規
格として規格化されている５２５／６０Ｐと５２５ｉは
もちろんのこと、規格化されていない５２５／３０Ｐも
スタジオ標準規格されている５２５ｉの標準規格の形式
で前記ＶＴＲへ１７記録することができ、５２５／６０
Ｐ、５２５／３０Ｐ、５２５ｉの３方式にの記録ができ
る。
【００３２】（実施の形態５）図６は本発明の実施の形
態５による撮像装置の構成を示すブロック図である。図
６において、図１に示した構成要件と同じものには、同
一符号を付し、その説明を省略する。
態５による撮像装置の構成を示すブロック図である。図
６において、図１に示した構成要件と同じものには、同
一符号を付し、その説明を省略する。
【００３３】図６において、１９は順次走査同期信号で
走査され、フィールドの前半に全ての奇数ラインを読み
出し、後半に全ての偶数ラインを読み出す、あるいはフ
ィールドの前半に全ての偶数ラインを読み出し、後半に
奇数ラインを読み出すＣＣＤ撮像素子、２０はインター
レス同期信号に同期して、メモリー１２に書き込まれた
順次走査信号を、２つのインターレース信号に分離して
メモリー１２から読み出すための読み出し制御回路、２
１，２２はメモリー１２から読み出された２つのインタ
ーレース信号の映像処理をするデジタルプロセス部、２
３，２４はデジタルプロセス２１，２２の出力から各々
ＳＤＩ信号を生成するデジタル出力回路である。
走査され、フィールドの前半に全ての奇数ラインを読み
出し、後半に全ての偶数ラインを読み出す、あるいはフ
ィールドの前半に全ての偶数ラインを読み出し、後半に
奇数ラインを読み出すＣＣＤ撮像素子、２０はインター
レス同期信号に同期して、メモリー１２に書き込まれた
順次走査信号を、２つのインターレース信号に分離して
メモリー１２から読み出すための読み出し制御回路、２
１，２２はメモリー１２から読み出された２つのインタ
ーレース信号の映像処理をするデジタルプロセス部、２
３，２４はデジタルプロセス２１，２２の出力から各々
ＳＤＩ信号を生成するデジタル出力回路である。
【００３４】図７に示す各部の信号波形を用いて、第５
の実施の形態の動作を説明する。図７において、７−ａ
は５２５／６０Ｐおよび５２５ｉの垂直同期信号、７−
ｂ〜７−ｅはモード１（５２５／６０Ｐ）における各部
波形図であり、７−ｂはＣＣＤ撮像素子１９に蓄積され
た電荷を毎フィールド転送するために電荷読み出し制御
回路１１の出力の制御によってＣＣＤ駆動回路２からＣ
ＣＤ撮像素子１９へ供給される電荷読み出しパルス、７
−ｃはモード１の時のＣＣＤ撮像素子１９の出力波形、
７−ｄ，７−ｅはモード１の時に２つのインターレース
形式信号に変換されたメモリー１２の出力波形である。
の実施の形態の動作を説明する。図７において、７−ａ
は５２５／６０Ｐおよび５２５ｉの垂直同期信号、７−
ｂ〜７−ｅはモード１（５２５／６０Ｐ）における各部
波形図であり、７−ｂはＣＣＤ撮像素子１９に蓄積され
た電荷を毎フィールド転送するために電荷読み出し制御
回路１１の出力の制御によってＣＣＤ駆動回路２からＣ
ＣＤ撮像素子１９へ供給される電荷読み出しパルス、７
−ｃはモード１の時のＣＣＤ撮像素子１９の出力波形、
７−ｄ，７−ｅはモード１の時に２つのインターレース
形式信号に変換されたメモリー１２の出力波形である。
【００３５】図７において、７−ｆ〜７−ｈはモード２
（５２５／３０Ｐ）における各部波形図であり、７−ｆ
はＣＣＤ撮像素子１９に蓄積された電荷を２フィールド
に一度転送するために電荷読み出し制御回路１１の出力
の制御によってＣＣＤ駆動回路２からＣＣＤ撮像素子１
９へ供給される電荷読み出しパルス、７−ｇはＣＣＤ撮
像素子１９の出力波形、７−ｈはモード２において１フ
ィールド期間に得られたＣＣＤ撮像素子１９の出力信号
を２フィールド期間にまたがってインターレース形式の
信号に変換されたメモリー１２の出力波形である。
（５２５／３０Ｐ）における各部波形図であり、７−ｆ
はＣＣＤ撮像素子１９に蓄積された電荷を２フィールド
に一度転送するために電荷読み出し制御回路１１の出力
の制御によってＣＣＤ駆動回路２からＣＣＤ撮像素子１
９へ供給される電荷読み出しパルス、７−ｇはＣＣＤ撮
像素子１９の出力波形、７−ｈはモード２において１フ
ィールド期間に得られたＣＣＤ撮像素子１９の出力信号
を２フィールド期間にまたがってインターレース形式の
信号に変換されたメモリー１２の出力波形である。
【００３６】従って、モード１では、メモリー１２から
得られる２つのインターレース信号をそれぞれのデジタ
ルプロセス２１，２２で映像処理して、それぞれのイン
ターレース信号をインターレース用のデジタル出力回路
２３，２４でＳＤＩ信号に変換することによって２本の
ＳＤＩを用いたＢＴＡ Ｔ１００４規格に記載された
４：２：２ｐスタジオ規格に合致したＳＤＩ信号が得ら
れる。また、モード２では５２５／３０Ｐの信号がメモ
リー１２で１つのインターレース形式の信号に変換さ
れ、デジタルプロセス２１とデジタル出力回路２３から
５２５ｉ形式のスタジオ標準規格のＳＤＩ信号（ＳＭＰ
ＴＥ２５９Ｍ）として出力される。
得られる２つのインターレース信号をそれぞれのデジタ
ルプロセス２１，２２で映像処理して、それぞれのイン
ターレース信号をインターレース用のデジタル出力回路
２３，２４でＳＤＩ信号に変換することによって２本の
ＳＤＩを用いたＢＴＡ Ｔ１００４規格に記載された
４：２：２ｐスタジオ規格に合致したＳＤＩ信号が得ら
れる。また、モード２では５２５／３０Ｐの信号がメモ
リー１２で１つのインターレース形式の信号に変換さ
れ、デジタルプロセス２１とデジタル出力回路２３から
５２５ｉ形式のスタジオ標準規格のＳＤＩ信号（ＳＭＰ
ＴＥ２５９Ｍ）として出力される。
【００３７】なお、この実施の形態に用いられるＣＣＤ
撮像素子１９としては、テレビジョン学会における論文
「２／３インチ５２万画素１６：９イメージセンサ：Ｖ
ＯＬ．１７、Ｎｏ．１６ Ｍａｒ．１９９３」に掲載さ
れたのものが代表的なものである。このようなＣＣＤ撮
像素子は、性能は良いが、順次走査の信号を得るために
はメモリーによる走査変換（図７の７−ｃから７−ｄ，
７−ｅの変換）が必要となる。しかし、この走査変換に
必要なメモリーを、５２５／３０Ｐの信号を５２５ｉ形
式の出力に変換する場合にも活用することができる。
撮像素子１９としては、テレビジョン学会における論文
「２／３インチ５２万画素１６：９イメージセンサ：Ｖ
ＯＬ．１７、Ｎｏ．１６ Ｍａｒ．１９９３」に掲載さ
れたのものが代表的なものである。このようなＣＣＤ撮
像素子は、性能は良いが、順次走査の信号を得るために
はメモリーによる走査変換（図７の７−ｃから７−ｄ，
７−ｅの変換）が必要となる。しかし、この走査変換に
必要なメモリーを、５２５／３０Ｐの信号を５２５ｉ形
式の出力に変換する場合にも活用することができる。
【００３８】さらに、本実施の形態のような出力形式と
することで、現在最も普及しているインターレース方式
に使用されているデジタルプロセス、ＳＤＩが使用でき
るという利点をもっている。
することで、現在最も普及しているインターレース方式
に使用されているデジタルプロセス、ＳＤＩが使用でき
るという利点をもっている。
【００３９】（実施の形態６）図８は本発明の実施の形
態６による撮像装置の構成を示すブロック図である。図
８において、図６に示した構成要件と同じものについて
は、同一符号を付し、その説明は省略する。
態６による撮像装置の構成を示すブロック図である。図
８において、図６に示した構成要件と同じものについて
は、同一符号を付し、その説明は省略する。
【００４０】図８において、２５はモードの切り換えに
対応して５２５／６０Ｐと５２５ｉの信号を記録するこ
とができるＶＴＲである。この結果、スタジオ標準規格
として規格化されている５２５／６０Ｐはもちろんのこ
と、規格化されていない５２５／３０Ｐもスタジオ標準
規格されている５２５ｉの標準規格の形式でＶＴＲへ記
録することができる。
対応して５２５／６０Ｐと５２５ｉの信号を記録するこ
とができるＶＴＲである。この結果、スタジオ標準規格
として規格化されている５２５／６０Ｐはもちろんのこ
と、規格化されていない５２５／３０Ｐもスタジオ標準
規格されている５２５ｉの標準規格の形式でＶＴＲへ記
録することができる。
【００４１】（実施の形態７）図９は本発明の実施の形
態７による撮像装置の構成を示すブロック図である。図
９において、図６に示した構成要件と同じものについて
は、同一符号を付し、その説明は省略する。
態７による撮像装置の構成を示すブロック図である。図
９において、図６に示した構成要件と同じものについて
は、同一符号を付し、その説明は省略する。
【００４２】図９において、２６はモード１のときに、
デジタル信号処理回路部５から出力される２つのインタ
ーレース形式の信号から１つのインターレース信号を生
成するためのＰ／Ｉ変換回路である。このＰ／Ｉ変換２
６では、実施の形態５と同様にして得られる図７の７−
ｄ、７−ｅに示す構造を持ったデジタルプロセス２１，
２２の出力信号を加算することによって７−ｉに示す５
２５ｉ信号を得る。この５２５ｉの信号はデジタル出力
回路２３で５２５ｉの標準ＳＤＩに変換される。
デジタル信号処理回路部５から出力される２つのインタ
ーレース形式の信号から１つのインターレース信号を生
成するためのＰ／Ｉ変換回路である。このＰ／Ｉ変換２
６では、実施の形態５と同様にして得られる図７の７−
ｄ、７−ｅに示す構造を持ったデジタルプロセス２１，
２２の出力信号を加算することによって７−ｉに示す５
２５ｉ信号を得る。この５２５ｉの信号はデジタル出力
回路２３で５２５ｉの標準ＳＤＩに変換される。
【００４３】この結果、実施の形態５で得られた５２５
／６０Ｐ、５２５／３０Ｐに加えて５２５ｉの３方式の
スタジオ標準規格されたＳＤＩ出力を得ることができ
る。５２５／６０Ｐ動作をさせているときのデジタルプ
ロセス２１の出力信号は５２５ｉの信号の形態をしてい
るが、垂直周波数特性の高域成分が多くて映像としては
ラインフリッカが多くなり、５２５ｉの信号としては画
質が落ちる。そのためにＰ／Ｉ変換回路を使って垂直周
波数特性の最適化をはかり、ラインフリッカの少ない５
２５ｉ信号を得ている。
／６０Ｐ、５２５／３０Ｐに加えて５２５ｉの３方式の
スタジオ標準規格されたＳＤＩ出力を得ることができ
る。５２５／６０Ｐ動作をさせているときのデジタルプ
ロセス２１の出力信号は５２５ｉの信号の形態をしてい
るが、垂直周波数特性の高域成分が多くて映像としては
ラインフリッカが多くなり、５２５ｉの信号としては画
質が落ちる。そのためにＰ／Ｉ変換回路を使って垂直周
波数特性の最適化をはかり、ラインフリッカの少ない５
２５ｉ信号を得ている。
【００４４】また、２つのインターレース信号に分離し
て処理しているために、単に２つのインターレース信号
を加算するだけでＰ／Ｉ変換回路が構成される。
て処理しているために、単に２つのインターレース信号
を加算するだけでＰ／Ｉ変換回路が構成される。
【００４５】（実施の形態８）図１０は本発明の実施の
形態８による撮像装置の構成を示すブロック図である。
図１０において、図６，８または９に示した構成要件と
同じものについては、同一符号を付し、その説明は省略
する。
形態８による撮像装置の構成を示すブロック図である。
図１０において、図６，８または９に示した構成要件と
同じものについては、同一符号を付し、その説明は省略
する。
【００４６】図１０において、２６は実施形態７に用い
たＰ／Ｉ変換回路と構成も機能も同じものであり、２５
は実施形態６に用いた記録部としてのＶＴＲと構成も機
能も同じものである。この構成によって５２５／６０Ｐ
と５２５ｉ信号を記録できるＶＴＲ２５に実施の形態７
で得られた５２５／６０Ｐ、５２５／３０P、５２５ｉ
信号が記録できる。
たＰ／Ｉ変換回路と構成も機能も同じものであり、２５
は実施形態６に用いた記録部としてのＶＴＲと構成も機
能も同じものである。この構成によって５２５／６０Ｐ
と５２５ｉ信号を記録できるＶＴＲ２５に実施の形態７
で得られた５２５／６０Ｐ、５２５／３０P、５２５ｉ
信号が記録できる。
【００４７】なお、以上の説明では記録部をＶＴＲとし
て記述したが、映像信号を記録できる装置であれ同様に
実施可能である。
て記述したが、映像信号を記録できる装置であれ同様に
実施可能である。
【００４８】
【発明の効果】以上のように本発明によれば、ＣＣＤ受
光素子の電荷を読み出すパルス以外の駆動パルスは、５
２５／６０Ｐ、５２５／３０Ｐ、５２５ｉのどの方式に
もかかわらず、すべて全く同じパルスで駆動し、また、
プリアンプも同様におなじパルスで動作させることで、
ＣＣＤの駆動回路とプリアンプの回路が簡単になり、ま
たＣＣＤ駆動パルスの影響を除去するＡ／Ｄ変換前のフ
ィルタも少なくでき、ＣＣＤの性能を最大限引き出すこ
とができ、５２５／６０Ｐ、５２５／３０Ｐさらに５２
５ｉの方式に対応できる性能の良い撮像装置が得られ
る。
光素子の電荷を読み出すパルス以外の駆動パルスは、５
２５／６０Ｐ、５２５／３０Ｐ、５２５ｉのどの方式に
もかかわらず、すべて全く同じパルスで駆動し、また、
プリアンプも同様におなじパルスで動作させることで、
ＣＣＤの駆動回路とプリアンプの回路が簡単になり、ま
たＣＣＤ駆動パルスの影響を除去するＡ／Ｄ変換前のフ
ィルタも少なくでき、ＣＣＤの性能を最大限引き出すこ
とができ、５２５／６０Ｐ、５２５／３０Ｐさらに５２
５ｉの方式に対応できる性能の良い撮像装置が得られ
る。
【図１】本発明の実施の形態１による撮像装置の構成を
示すブロック図
示すブロック図
【図２】同撮像装置における各部の信号波形図
【図３】本発明の実施の形態２による撮像装置の構成を
示すブロック図
示すブロック図
【図４】同実施の形態３による撮像装置の構成を示すブ
ロック図
ロック図
【図５】同実施の形態４による撮像装置の構成を示すブ
ロック図
ロック図
【図６】同実施の形態５による撮像装置の構成を示すブ
ロック図
ロック図
【図７】同撮像装置における各部の信号波形図
【図８】同実施の形態６による撮像装置の構成を示すブ
ロック図
ロック図
【図９】同実施の形態７による撮像装置の構成を示すブ
ロック図
ロック図
【図１０】同実施の形態８による撮像装置の構成を示す
ブロック図
ブロック図
【図１１】従来の撮像装置の構成を示すブロック図
１ ＣＣＤ撮像素子 ２ ＣＣＤ駆動回路 ３ プリアンプ ４ Ａ／Ｄ変換器 ５ デジタル信号処理回路部 ８ 順次走査同期信号発生回路 １０ インターレース同期信号発生回路 １１ 電荷読み出し制御回路 １２ メモリー １３ 書き込み制御回路 １４ 読み出し制御回路 １５ デジタル出力回路 １６ Ｉ／Ｐ切換回路
Claims (8)
- 【請求項１】 固体撮像素子と、 順次走査同期信号を発生する順次走査同期信号発生回路
と、 前記順次走査同期信号と同じ周波数の垂直同期信号と前
記順次走査同期信号の半分の周波数の水平同期信号とを
有するインターレース同期信号を発生するインターレー
ス同期信号発生回路と、 前記順次走査同期信号に同期して前記固体撮像素子を走
査する駆動信号を発生する撮像素子駆動回路と、 前記駆動信号に含まれる前記固体撮像素子に蓄積された
電荷を転送する読み出しパルスを、順次走査の１垂直走
査期間に１つにするモード１と２垂直走査期間に１つに
するモード２とを切り換える電荷読み出し制御回路と、 前記固体撮像素子の出力信号を記憶するメモリーと、 前記固体撮像素子に蓄積された電荷が読み出されたとき
のみ前記固体撮像素子から得られる出力信号を前記メモ
リーに書き込むよう制御する書き込み制御回路と、 前記モード１のときは前記順次走査同期信号に同期して
読み出し、前記モード２のときは前記インターレース同
期信号に同期して奇数フィールドでは奇数ラインを、偶
数フィールドでは偶数ラインをメモリーから読み出すよ
う制御する読み出し制御回路とを備えた撮像装置。 - 【請求項２】 モード１のときは順次走査同期信号に同
期してメモリーの出力信号を、モード２のときはインタ
ーレース同期信号に同期してメモリーの出力信号を記録
する記録部を備えたことを特徴とする請求項１記載の撮
像装置。 - 【請求項３】 モード１のとき、メモリーの出力信号の
２ラインを加算し、この加算信号を１ラインごとに間引
き、時間軸を２倍に引き伸ばしてインターレース走査信
号を得るＰ／Ｉ変換回路を備えたことを特徴とする請求
項１記載の撮像装置。 - 【請求項４】 順次走査同期信号に同期したモード１に
おけるメモリーの出力信号、インターレス同期信号に同
期したモード２におけるメモリーの出力信号、またはＰ
／Ｉ変換回路の出力信号のいずれかを記録する記録部を
備えたことを特徴とする請求項３記載の撮像装置。 - 【請求項５】 順次走査同期信号を発生する順次走査同
期信号発生回路と、 前記順次走査同期信号と同じ周波数の垂直同期信号と前
記順次走査同期信号の半分の周波数の水平同期信号とを
有するインターレース同期信号を発生するインターレー
ス同期信号発生回路と、 前記順次同期信号で走査され、かつ垂直走査の前半に全
ての奇数ラインを読み出し、後半に全ての偶数ラインを
読み出す、あるいは垂直走査期間の前半に全ての偶数ラ
インを読み出し、後半に奇数ラインを読み出す固体撮像
素子と、 前記順次走査同期信号に同期して前記固体撮像素子を走
査する駆動信号を発生する撮像素子駆動回路と、 前記駆動信号に含まれる前記固体撮像素子に蓄積された
電荷を転送する読み出しパルスを、順次走査の１垂直走
査期間に１つにするモード１と２垂直走査期間に１つに
するモード２とを切り換える電荷読み出し制御回路と、 前記固体撮像素子の出力信号を記憶するメモリーと、 前記固体撮像素子に蓄積された電荷が読み出されたとき
のみ前記固体撮像素子から得られる出力信号を前記メモ
リーに書き込むよう制御する書き込み制御回路と、 前記インターレース同期信号に同期して２つのインター
レース信号として、前記メモリーから信号を読み出すよ
う制御する読み出し制御回路とを備えた撮像装置。 - 【請求項６】 モード１のときは２つのインターレース
信号を、モード２のときはいずれか一方のインターレー
ス信号を記録する記録部を備えたことを特徴とする請求
項５記載の撮像装置。 - 【請求項７】 メモリーの出力信号の２ラインを加算
し、この加算信号を１ラインごとに間引き、時間軸を２
倍に引き伸ばしてインターレース走査信号を得るＰ／Ｉ
変換回路を備えたことを特徴とする請求項５記載の撮像
装置。 - 【請求項８】 モード１におけるメモリーの出力の２つ
のインターレース信号、モード２におけるメモリーの出
力のいずれか一方のインターレース信号、またはＰ／Ｉ
変換回路の出力信号のいずれかを記録する記録部を備え
たことを特徴とする請求項７記載の撮像装置。
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- 1999-04-01 US US09/285,042 patent/US6657674B1/en not_active Expired - Fee Related
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