JPH11296344A - データバッファ回路 - Google Patents
データバッファ回路Info
- Publication number
- JPH11296344A JPH11296344A JP10862598A JP10862598A JPH11296344A JP H11296344 A JPH11296344 A JP H11296344A JP 10862598 A JP10862598 A JP 10862598A JP 10862598 A JP10862598 A JP 10862598A JP H11296344 A JPH11296344 A JP H11296344A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- data
- value
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 132
- 238000000034 method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】入力バッファ及び出力バッファのバッファサイ
ズを動的に変更可能とし、バッファの有効利用を図ると
ともに、データ転送効率を向上するデータバッファ装置
の提供。 【解決手段】データバッファを、その境を指示するレジ
スタ（７）の値により分割し、一方の連続領域を入力バ
ッファ（２）、他方の連続領域を出力バッファ（３）と
し、前記境を指示するレジスタ（８）の値が可変に設定
される。
ズを動的に変更可能とし、バッファの有効利用を図ると
ともに、データ転送効率を向上するデータバッファ装置
の提供。 【解決手段】データバッファを、その境を指示するレジ
スタ（７）の値により分割し、一方の連続領域を入力バ
ッファ（２）、他方の連続領域を出力バッファ（３）と
し、前記境を指示するレジスタ（８）の値が可変に設定
される。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の入
出力制御方式に関し、特に、ＣＰＵと入出力装置との間
のデータバッファ回路に関する。
出力制御方式に関し、特に、ＣＰＵと入出力装置との間
のデータバッファ回路に関する。
【０００２】
【従来の技術】プロセッサと、入出力機器（Ｉ／Ｏ装
置）との間のデータ転送は、通常、入出力バッファ装置
に一旦、データをバッファリングして行われる。この場
合、サイズが固定のデータバッファを入力用と出力用に
分割して使用すると、入力／出力のデータ転送速度の不
一致から、バッファ領域が無駄になっていることが多か
った。
置）との間のデータ転送は、通常、入出力バッファ装置
に一旦、データをバッファリングして行われる。この場
合、サイズが固定のデータバッファを入力用と出力用に
分割して使用すると、入力／出力のデータ転送速度の不
一致から、バッファ領域が無駄になっていることが多か
った。
【０００３】また、固定バッファサイズのバッファ回路
においては、入力データ量の増大等によりデータバッフ
ァに溢れ（オーバーフロー）が発生した場合、バッファ
に空きが生じるまで、受信データ待ちとなるようが制御
が行われ、データ転送効率の向上を難しくしていた。
においては、入力データ量の増大等によりデータバッフ
ァに溢れ（オーバーフロー）が発生した場合、バッファ
に空きが生じるまで、受信データ待ちとなるようが制御
が行われ、データ転送効率の向上を難しくしていた。
【０００４】なお、バッファサイズを可変に制御する方
式として、例えば特開平７−９３１９８号公報には、デ
ータバッファサイズのサイズを自動的に可変させること
で、データベースへの平均アクセス時間を短縮するため
のコンピュータシステムが、提案されている。また、特
開平５−１０８５６５号公報には、画面定義サイズに対
応する出力バッファサイズの変更をトランザクション処
理を停止させることなく可変に変更可能とする方式が提
案されている。
式として、例えば特開平７−９３１９８号公報には、デ
ータバッファサイズのサイズを自動的に可変させること
で、データベースへの平均アクセス時間を短縮するため
のコンピュータシステムが、提案されている。また、特
開平５−１０８５６５号公報には、画面定義サイズに対
応する出力バッファサイズの変更をトランザクション処
理を停止させることなく可変に変更可能とする方式が提
案されている。
【０００５】
【発明が解決しようとする課題】以上説明したように、
サイズが固定のデータバッファを入力用と出力用に分割
して使用する従来の入出力制御方式においては、下記記
載の問題点を有している。
サイズが固定のデータバッファを入力用と出力用に分割
して使用する従来の入出力制御方式においては、下記記
載の問題点を有している。
【０００６】第１の問題点は、入力／出力のデータ転送
速度の不一致から、バッファ領域が無駄となる場合が多
く、バッファの有効利用を図ることができない、という
ことである。
速度の不一致から、バッファ領域が無駄となる場合が多
く、バッファの有効利用を図ることができない、という
ことである。
【０００７】第２の問題点は、入力／出力データの増大
等によりバッファに溢れ（オーバーフロー）が発生した
場合、バッファに空きが生じるまで、受信／送信待ちと
なり、データ転送効率が低下する、ということである。
等によりバッファに溢れ（オーバーフロー）が発生した
場合、バッファに空きが生じるまで、受信／送信待ちと
なり、データ転送効率が低下する、ということである。
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、入力バッファ及
び出力バッファのバッファサイズを動的に変更可能と
し、バッファの有効利用を図るとともに、データ転送効
率を向上するバッファ管理方式を提供することにある。
てなされたものであって、その目的は、入力バッファ及
び出力バッファのバッファサイズを動的に変更可能と
し、バッファの有効利用を図るとともに、データ転送効
率を向上するバッファ管理方式を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、データバッファを、その値が境を決定す
るレジスタによって分割し、一方の連続領域を入力バッ
ファ、他方の連続領域を出力バッファとし、前記境を決
定するレジスタの値が可変に設定されるようにしたもの
である。
め、本発明は、データバッファを、その値が境を決定す
るレジスタによって分割し、一方の連続領域を入力バッ
ファ、他方の連続領域を出力バッファとし、前記境を決
定するレジスタの値が可変に設定されるようにしたもの
である。
【００１０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の実施の形態は、図１を参照すると、デー
タバッファ（１）はメモリあるいはレジスタよりなり、
入力バッファ（２）と出力バッファ（３）の２つの領域
に分割される。領域の境目はレジスタ（８）の値により
決定される。
する。本発明の実施の形態は、図１を参照すると、デー
タバッファ（１）はメモリあるいはレジスタよりなり、
入力バッファ（２）と出力バッファ（３）の２つの領域
に分割される。領域の境目はレジスタ（８）の値により
決定される。
【００１１】すなわち本発明の実施の形態においては、
データバッファ（１）を、その境を指示するスレショル
ドレジスタによって分割し、一方の連続領域を入出力機
器からのデータを入力するための入力バッファ（２）と
し、他方の連続領域を入出力機器にデータを出力するた
めの出力バッファ（３）とし、スレショルドレジスタ
（８）の値が、入力バッファ（２）がその範囲内に出力
バッファ（３）の領域に格納されるデータを含まず、且
つ、出力バッファ（３）がその範囲内に入力バッファ
（２）の領域に格納されるデータを含まないように、可
変に設定される。
データバッファ（１）を、その境を指示するスレショル
ドレジスタによって分割し、一方の連続領域を入出力機
器からのデータを入力するための入力バッファ（２）と
し、他方の連続領域を入出力機器にデータを出力するた
めの出力バッファ（３）とし、スレショルドレジスタ
（８）の値が、入力バッファ（２）がその範囲内に出力
バッファ（３）の領域に格納されるデータを含まず、且
つ、出力バッファ（３）がその範囲内に入力バッファ
（２）の領域に格納されるデータを含まないように、可
変に設定される。
【００１２】本発明の実施の形態においては、入力バッ
ファ（２）及び出力バッファ（３）が先入れ先出し型の
バッファとして構成され、現在の書き込み位置を示すラ
イトポインタ（WP）、現在の読み出し位置を示すリード
ポインタ（RP）によって各バッファへのアクセスが行わ
れ、入力バッファに対する書き込みポインタの値をINW
P、読み出しポインタの値をINRP、前記出力バッファに
対する書き込みポインタの値をOUTWP）、読み出しポイ
ンタの値をOUTRP、前記スレショルドレジスタの値をTHP
とした時、OUTRP＞OUTWP＞THP＞INWP＞INRP、もしく
は、INWP＞INRP＞THP＞OUTRP＞OUTWPの条件を満たす場
合に、スレショルドレジスタの値が可変に設定される。
ファ（２）及び出力バッファ（３）が先入れ先出し型の
バッファとして構成され、現在の書き込み位置を示すラ
イトポインタ（WP）、現在の読み出し位置を示すリード
ポインタ（RP）によって各バッファへのアクセスが行わ
れ、入力バッファに対する書き込みポインタの値をINW
P、読み出しポインタの値をINRP、前記出力バッファに
対する書き込みポインタの値をOUTWP）、読み出しポイ
ンタの値をOUTRP、前記スレショルドレジスタの値をTHP
とした時、OUTRP＞OUTWP＞THP＞INWP＞INRP、もしく
は、INWP＞INRP＞THP＞OUTRP＞OUTWPの条件を満たす場
合に、スレショルドレジスタの値が可変に設定される。
【００１３】。本発明の実施の形態においては、データ
バッファが使用中、すなわちデータがバッファに蓄積さ
れているときでも、入力バッファと出力バッファの領域
の境界の変更が可能であり、バッファ領域の有効利用を
図ることができる。
バッファが使用中、すなわちデータがバッファに蓄積さ
れているときでも、入力バッファと出力バッファの領域
の境界の変更が可能であり、バッファ領域の有効利用を
図ることができる。
【００１４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の一実施例について以下に説明
する。図１は、本発明の一実施例の構成を示す図であ
る。図１を参照すると、データバッファ１は、スレッシ
ョルドポインタレジスタ（THP）８により入力バッファ
（InputBuffer）２と出力バッファ（OutputBuffer）３
に分割される。
細に説明すべく、本発明の一実施例について以下に説明
する。図１は、本発明の一実施例の構成を示す図であ
る。図１を参照すると、データバッファ１は、スレッシ
ョルドポインタレジスタ（THP）８により入力バッファ
（InputBuffer）２と出力バッファ（OutputBuffer）３
に分割される。
【００１５】ライトポインタ（INWP）４は、入力バッフ
ァ２へのデータライト（書き込み）時のライトポイン
タ、リードポインタ（INRP）５は入力バッファ２からの
データリード（読み出し）時のリードポインタである。
同様にライトポインタ（OUTWP）６は出力バッファ３の
ライトポインタ、リードポインタ（OUTRP）７は出力バ
ッファ３のリードポインタである。
ァ２へのデータライト（書き込み）時のライトポイン
タ、リードポインタ（INRP）５は入力バッファ２からの
データリード（読み出し）時のリードポインタである。
同様にライトポインタ（OUTWP）６は出力バッファ３の
ライトポインタ、リードポインタ（OUTRP）７は出力バ
ッファ３のリードポインタである。
【００１６】レジスタ９（NTHP）は、ソフトウェアから
ライト可能なレジスタであり、ソフトウェアがバッファ
の境界を指定するために使用する。
ライト可能なレジスタであり、ソフトウェアがバッファ
の境界を指定するために使用する。
【００１７】コンパレータ（CMP）１０は、境界の変更
が可能かどうかの判断を行い、ライトイネーブル信号８
を生成する。
が可能かどうかの判断を行い、ライトイネーブル信号８
を生成する。
【００１８】図１を参照して、本発明の一実施例の動作
について説明する。
について説明する。
【００１９】まず、入力バッファ２の動作を説明する。
基本動作は一般的なFIFO（先入れ先出し型バッファメモ
リ）と同じである。
基本動作は一般的なFIFO（先入れ先出し型バッファメモ
リ）と同じである。
【００２０】入力バッファ２へデータをバッファリング
する場合、ライトポインタ（INWP）４が指すアドレスに
データがライトされると同時に、ライトポインタ４はカ
ウントアップする。
する場合、ライトポインタ（INWP）４が指すアドレスに
データがライトされると同時に、ライトポインタ４はカ
ウントアップする。
【００２１】バッファリングされたデータをリードする
ときはリードポインタ（INRP）５のリードポインタが指
すアドレスからデータがリードされると同時に、リード
ポインタ（INRP）５がカウントアップする。
ときはリードポインタ（INRP）５のリードポインタが指
すアドレスからデータがリードされると同時に、リード
ポインタ（INRP）５がカウントアップする。
【００２２】ライトポインタ（INWP）４がカウントアッ
プしていって、スレッショルドポインタレジスタ８と同
じ値になると、ライトポインタ（INWP）４は“０”にク
リアされる。リードポインタ（INRP）５も同様である。
プしていって、スレッショルドポインタレジスタ８と同
じ値になると、ライトポインタ（INWP）４は“０”にク
リアされる。リードポインタ（INRP）５も同様である。
【００２３】次に、出力バッファ３の動作を説明する。
出力バッファ３も入力バッファ２と同様の動作を行う
が、異なる点は、ライトポインタ（OUTWP）６およびリ
ードポインタ（OUTRP）７は、その初期値がデータバッ
ファ１の最大アドレスを指すように設定されており、ラ
イト、あるいはリード時にカウントアップではなく、カ
ウントダウンするということである。
出力バッファ３も入力バッファ２と同様の動作を行う
が、異なる点は、ライトポインタ（OUTWP）６およびリ
ードポインタ（OUTRP）７は、その初期値がデータバッ
ファ１の最大アドレスを指すように設定されており、ラ
イト、あるいはリード時にカウントアップではなく、カ
ウントダウンするということである。
【００２４】ライトポインタ（OUTWP）６およびリード
ポインタ（OUTRP）７はカウントダウンしていってスレ
ッショルドポインタレジスタ８の値よりも“１”大きく
なったときに、再び初期値に設定される。
ポインタ（OUTRP）７はカウントダウンしていってスレ
ッショルドポインタレジスタ８の値よりも“１”大きく
なったときに、再び初期値に設定される。
【００２５】データバッファ１は、スレショルドポイン
タレジスタ８の値を境にして入力バッファ２と出力バッ
ファ３の２つの領域にわけられている。
タレジスタ８の値を境にして入力バッファ２と出力バッ
ファ３の２つの領域にわけられている。
【００２６】スレショルドポインタレジスタ８の値は可
変である。データがバッファリングされていって、スレ
ショルドポインタレジスタ８の近辺に有効なデータが入
っていると、スレショルドポインタレジスタ８を変更し
たときに、入力バッファ２のデータが出力バッファ３の
領域に入ってしまったり、あるいはその逆が起きたりし
て、バッファの内容が破壊されてしまうことから、スレ
ショルドポインタレジスタ８の値の変更には、例えば次
式（１）の制約がある。
変である。データがバッファリングされていって、スレ
ショルドポインタレジスタ８の近辺に有効なデータが入
っていると、スレショルドポインタレジスタ８を変更し
たときに、入力バッファ２のデータが出力バッファ３の
領域に入ってしまったり、あるいはその逆が起きたりし
て、バッファの内容が破壊されてしまうことから、スレ
ショルドポインタレジスタ８の値の変更には、例えば次
式（１）の制約がある。
【００２７】 OUTRP＞OUTWP＞THP＞INWP＞INRP …（１）
【００２８】OUTRPはリードポインタ７、OUTWPはライト
ポインタ６、THPはスレショルドポインタ、INWPはライ
トポインタ４、INRPリードポインタ４の値である。上記
式（１）を満たすTHPにならば変更可能である。
ポインタ６、THPはスレショルドポインタ、INWPはライ
トポインタ４、INRPリードポインタ４の値である。上記
式（１）を満たすTHPにならば変更可能である。
【００２９】レジスタ（NTHP）９は、プロセッサで実行
されるソフトウェア命令がライト可能なレジスタであ
り、ソフトウェアが境界を変更したいときにここに新し
いTHP値のライトを行う。
されるソフトウェア命令がライト可能なレジスタであ
り、ソフトウェアが境界を変更したいときにここに新し
いTHP値のライトを行う。
【００３０】レジスタ９へのライトが行われると、コン
パレータ１０が式（１）を満たすか否かを判断し、式
（１）が満たされている場合には、レジスタ９からスレ
ショルドレジスタ８へのライトイネーブル信号を発生
し、境界が変更される。
パレータ１０が式（１）を満たすか否かを判断し、式
（１）が満たされている場合には、レジスタ９からスレ
ショルドレジスタ８へのライトイネーブル信号を発生
し、境界が変更される。
【００３１】なお、図１では、入力バッファ（２）を低
位アドレス側からスレショルドレジスタ８で指示される
値までの間のバッファ領域とし、出力バッファ（３）を
スレショルドレジスタ８の値とバッファの最大アドレス
の間のバッファ領域としたが、逆の配置としてもよいこ
とは勿論である。
位アドレス側からスレショルドレジスタ８で指示される
値までの間のバッファ領域とし、出力バッファ（３）を
スレショルドレジスタ８の値とバッファの最大アドレス
の間のバッファ領域としたが、逆の配置としてもよいこ
とは勿論である。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
バッファが使用中でも、領域の境界の変更が可能なた
め、データ送信あるいは受信中にバッファ領域が溢れそ
うになった場合、通信を中断することなく、バッファサ
イズを大きくでき、境界が固定の場合と比較して、より
効率的に瞬間的な転送速度の増大に対応でき、データバ
ッファのバッファ領域の有効利用を図ることができると
いう効果を奏する。
バッファが使用中でも、領域の境界の変更が可能なた
め、データ送信あるいは受信中にバッファ領域が溢れそ
うになった場合、通信を中断することなく、バッファサ
イズを大きくでき、境界が固定の場合と比較して、より
効率的に瞬間的な転送速度の増大に対応でき、データバ
ッファのバッファ領域の有効利用を図ることができると
いう効果を奏する。
【図１】本発明の一実施例の構成を示す図である。
１ データバッファ ２ 入力バッファ ３ 出力バッファ ４ 入力バッファのリードポインタ ５ 入力バッファのライトポインタ ６ 出力バッファのライトポインタ ７ 出力バッファのリードポインタ ８ スレショルドレジスタ ９ スレショルド値設定用のレジスタ １０ コンパレータ
Claims (7)
- 【請求項１】データバッファを、その値が前記データバ
ッファの境を決定するレジスタによって分割し、一方の
連続領域を入力バッファ、他方の連続領域を出力バッフ
ァとし、前記データバッファの境を決定するレジスタの
値が可変に設定される、ことを特徴とするデータバッフ
ァ回路。 - 【請求項２】入出力用のデータバッファを、その境を決
定するスレショルドレジスタで指示されるアドレスポイ
ンタにより分割し、一方の連続領域を入出力機器からの
入力データを一時的に蓄積する入力バッファ、他方の連
続領域を入出力機器にデータを出力するための出力デー
タを一時的に蓄積する出力バッファとし、 前記境を指示するスレショルドレジスタの値が、前記入
力バッファがその範囲内に前記出力バッファに格納され
るデータを含まず、且つ、前記出力バッファがその範囲
内に前記入力バッファに格納されるデータを含まないよ
うに、可変に設定される、ことを特徴とするデータバッ
ファ回路。 - 【請求項３】前記入力バッファ及び前記出力バッファが
先入れ先出し型のバッファとして構成され、現在の書き
込み位置を示すポインタ、現在の読み出し位置を示す読
み出しポインタによって前記各バッファへのアクセスが
行われる、ことを特徴とする請求項２記載のデータバッ
ファ回路。 - 【請求項４】前記入力バッファに対する書き込みポイン
タの値をINWP、読み出しポインタの値をINRPとし、前記
出力バッファに対する書き込みポインタの値をOUTWP、
読み出しポインタの値をOUTRPとし、前記スレショルド
レジスタの値をTHPとした時、 OUTRP＞OUTWP＞THP＞INWP＞INRP、もしくは、INWP＞INR
P＞THP＞OUTRP＞OUTWPの条件を満たす範囲内で、前記ス
レショルドレジスタの値THPが可変に設定されるように
制御する手段を備えたことを特徴とする請求項２記載の
データバッファ回路。 - 【請求項５】前記スレショルドレジスタの値を可変に設
定するためにソフトウェア命令でその値が設定される第
二のレジスタを備え、 前記第二のレジスタの値（NTHP）と、前記入力バッファ
に対する書き込みポインタの値（INWP）、読み出しポイ
ンタの値（INRP）、前記出力バッファに対する書き込み
ポインタの値（OUTWP）、読み出しポインタの値（OUTR
P）を比較するコンパレータと、 を備え、 OUTRP＞OUTWP＞NTHP＞INWP＞INRP、もしくは、INWP＞IN
RP＞NTHP＞OUTRP＞OUTWPの条件を満たす時に、前記第二
のレジスタの値（NTHP）が前記スレショルドレジスタに
書き込まれる、 ことを特徴とする、請求項２記載のデータバッファ回
路。 - 【請求項６】サイズが固定のデータバッファを、その境
を指示するスレショルドレジスタにより分割し、一方の
連続領域を入出力機器からの入力データを一時的に蓄積
する入力バッファとし、他方の連続領域を入出力機器に
データを出力するための出力データを一時的に蓄積する
出力バッファとし、 前記スレショルドレジスタの値を可変させるにあたっ
て、前記入力バッファの境が、使用中の前記出力バッフ
ァの領域に跨ることなく、前記出力バッファの境が、使
用中の前記入力バッファの領域に跨ることがないよう
に、前記スレショルドレジスタの値を可変に設定するた
めの手段を備えたことを特徴とするデータバッファの制
御方式。 - 【請求項７】前記スレショルドレジスタの値をソフトウ
ェア命令の実行で可変に設定するための手段を備えたこ
とを特徴とする請求項６記載のデータバッファの制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10862598A JP3307325B2 (ja) | 1998-04-03 | 1998-04-03 | データバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10862598A JP3307325B2 (ja) | 1998-04-03 | 1998-04-03 | データバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11296344A true JPH11296344A (ja) | 1999-10-29 |
| JP3307325B2 JP3307325B2 (ja) | 2002-07-24 |
Family
ID=14489550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10862598A Expired - Fee Related JP3307325B2 (ja) | 1998-04-03 | 1998-04-03 | データバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307325B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003242024A (ja) * | 2001-12-21 | 2003-08-29 | Agere Systems Inc | データ損失のないバッファ分割方法および装置 |
| WO2022075033A1 (ja) * | 2020-10-06 | 2022-04-14 | 株式会社オートネットワーク技術研究所 | 第１車載ｅｃｕ、プログラム、情報処理方法及び車載システム |
-
1998
- 1998-04-03 JP JP10862598A patent/JP3307325B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003242024A (ja) * | 2001-12-21 | 2003-08-29 | Agere Systems Inc | データ損失のないバッファ分割方法および装置 |
| KR100939649B1 (ko) * | 2001-12-21 | 2010-02-03 | 에이저 시스템즈 인크 | 데이터 손실없는 버퍼 분할 방법 및 장치 |
| WO2022075033A1 (ja) * | 2020-10-06 | 2022-04-14 | 株式会社オートネットワーク技術研究所 | 第１車載ｅｃｕ、プログラム、情報処理方法及び車載システム |
| JP2022061303A (ja) * | 2020-10-06 | 2022-04-18 | 株式会社オートネットワーク技術研究所 | 第１車載ｅｃｕ、プログラム、情報処理方法及び車載システム |
| CN116194331A (zh) * | 2020-10-06 | 2023-05-30 | 株式会社自动网络技术研究所 | 第一车载ecu、程序、信息处理方法及车载系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3307325B2 (ja) | 2002-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6192428B1 (en) | Method/apparatus for dynamically changing FIFO draining priority through asynchronous or isochronous DMA engines in response to packet type and predetermined high watermark being reached | |
| US6094695A (en) | Storage buffer that dynamically adjusts boundary between two storage areas when one area is full and the other has an empty data register | |
| US5636362A (en) | Programmable high watermark in stack frame cache using second region as a storage if first region is full and an event having a predetermined minimum priority | |
| EP0489504B1 (en) | Bidirectional FIFO buffer for interfacing between two buses | |
| KR100337056B1 (ko) | 상이한 주파수로 동작하는 버스사이에 전송되는 데이터를버퍼링하는 디바이스 및 방법 | |
| US5983293A (en) | File system for dividing buffer areas into different block sizes for system and user data | |
| KR100766732B1 (ko) | 고속의 낮은 오버헤드의 콘텍스트 전환을 실행하는 디바이스 및 방법 | |
| US6301630B1 (en) | Interrupt response in a multiple set buffer pool bus bridge | |
| EP2431884A1 (en) | Multi-ported memory controller with ports associated with traffic classes | |
| EP1006451B1 (en) | A DMA transfer device capable of high-speed consecutive access to pages in a memory | |
| KR19980015209A (ko) | 디엠에이 명령의 프리-로딩을 이용한 디엠에이 데이터 전송방법(a dma data transferring method using a pre-loading of dma instruction) | |
| US6219737B1 (en) | Read request performance of a multiple set buffer pool bus bridge | |
| JP2002354217A (ja) | 画像形成装置および画像形成方法 | |
| US6976110B2 (en) | Method and apparatus for reducing interrupt latency by dynamic buffer sizing | |
| US7216186B2 (en) | Controlling data flow between processor systems | |
| US6415365B1 (en) | Write buffer for use in a data processing apparatus | |
| US20090254710A1 (en) | Device and method for controlling cache memory | |
| CN114879584B (zh) | 一种基于fpga的dma控制器边界对齐方法及其电路 | |
| US20060218313A1 (en) | DMA circuit and computer system | |
| JP3307325B2 (ja) | データバッファ回路 | |
| CA2289192C (en) | Communication dma device | |
| US6697889B2 (en) | First-in first-out data transfer control device having a plurality of banks | |
| US20020032846A1 (en) | Memory management apparatus and method | |
| JPH03147157A (ja) | 情報処理装置 | |
| JP2000215154A (ja) | Ｄｍａコントロ―ラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090517 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100517 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110517 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |