JPH11296975A - 編集装置および方法、並びに提供媒体 - Google Patents

編集装置および方法、並びに提供媒体

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JPH11296975A
JPH11296975A JP10093632A JP9363298A JPH11296975A JP H11296975 A JPH11296975 A JP H11296975A JP 10093632 A JP10093632 A JP 10093632A JP 9363298 A JP9363298 A JP 9363298A JP H11296975 A JPH11296975 A JP H11296975A
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JP
Japan
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block
sub
controller
signal
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JP10093632A
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Seiji Tanizawa
成司 谷澤
Satoru Hida
悟 飛田
Hideaki Miyauchi
秀明 宮内
Kazushi Sato
一志 佐藤
Keiji Hirai
圭二 平井
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【課題】 多チャンネルのビデオデータとオーディオデ
ータの両方を、リアルタイムで記憶し、再生する。 【解決手段】 ハードディスク２０１−１乃至２０１−
２８は、RAID−５方式を採用したビデオ信号記録用とさ
れており、ハードディスク２０１−２９乃至２０１−３
２は、RAID−１方式を採用したオーディオ信号記録用と
されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、編集装置および方
法、並びに提供媒体に関し、特に、より迅速に編集を行
うことができるようにした編集装置および方法、並びに
提供媒体に関する。
【０００２】
【従来の技術】近年のコンピュータシステムの発展はめ
ざましいが、その発展に伴い、外部記憶装置に対する要
求も高まっている。その要求に答えるべく開発されたの
がディスクアレイ装置である。このディスクアレイ装置
は、複数のディスク装置を内蔵して、大容量化を図り、
各ディスク装置を並列に動かし、読み出しあるいは書き
込みを高速化するとともに、誤り訂正用データを取り入
れることにより、信頼性を上げている。
【０００３】ディスクアレイ装置にデータを格納する場
合、データを分割して複数のサブブロックとし、それら
のサブブロックを元に、誤り訂正用データを生成し、全
てのサブブロックと誤り訂正用データをそれぞれ別々の
ディスク装置に書き込む。
【０００４】逆に、ディスクアレイ装置からデータを取
り出す場合、データを構成するサブブロックと誤り訂正
用データが格納されているディスク装置から、複数のサ
ブブロックと誤り訂正用データを同時に読み出し、読み
出したサブブロックから元のデータを構成し、エラーが
なければそのまま送出する。そのとき、サブブロックが
格納されている記録エリアが壊れている等の理由で、正
常に読み出すことができない場合、他の正常に読み出さ
れたサブブロックと誤り訂正用データを元に、正しいデ
ータを復元した後、送出する。
【０００５】また、ディスクアレイ装置においては、１
つのディスク装置が完全に壊れた場合でも、壊れたディ
スク装置を新しいものに交換し、他のディスク装置のデ
ータを用いて、壊れたデータを復旧するという機能を備
えるようにすることもできる。
【０００６】誤り訂正用データを取り入れたディスクア
レイ装置にはいくつかの異なる方式がある。ＵＣバーク
レイ校のDvid A.Patterson教授らは、その方式を５段階
に分類し、RAID（Redundant Arrays of Inexpensive Di
sks）のレベルという用語を初めて提唱した。以下にそ
の内容を簡単に紹介する。
【０００７】RAID−１は、ディスク装置のデータを２重
化するものであり、ミラードディスクとも呼ばれる。RA
ID−１では、全く同一のデータが２つのディスク装置に
格納される。RAID−２，３は、入力データをビット単位
やバイト単位で分割し、複数のディスク装置に格納す
る。RAID−２ではハミング符号を、RAID−３ではパリテ
ィを、それぞれ誤り訂正用データとして使用する。RAID
−４，RAID−５は、データをセクタ単位でインタリーブ
する。RAID−４は、パリティを同一のディスク装置に格
納するのに対し、RAID−５では複数のディスク装置に分
散させる。
【０００８】これらのRAIDのレベルのうちで、通常のデ
ィスクアレイ装置に最もよく採用されている方式は、RA
ID−３とRAID−５である。図７５は、RAID−３の方式の
ディスクアレイ装置の一例の構成を表し、図７６は、RA
ID−５の方式のディスクアレイ装置の一例の構成を表し
ている。
【０００９】図７５に示したRAID−３方式のディスクア
レイ装置においては、入力データをバイト単位に分割
し、バイト単位に分割された各データを複数のディスク
装置に格納する。そして、訂正用データとしてのパリテ
ィを所定のディスク装置に格納する。ここでは、複数の
ディスク装置に格納された番号１乃至４のデータに対す
るパリティＰ1-4と、番号５乃至８のデータに対するパ
リティＰ5-8が格納されている。
【００１０】また、図７６に示したRAID−５方式のディ
スクアレイ装置においては、入力データをセクタ単位に
分割し、それらのデータをインタリーブして複数のディ
スク装置に分散させる。この場合、最初のディスク装置
にはデータＡ，Ｅ，Ｉ、次のディスク装置にはデータ
Ｂ，Ｆ，Ｊ、次のディスク装置にはデータＣ，Ｇ，とデ
ータＩ乃至Ｌに対するパリティＰI-Lが格納されてい
る。そして、次のディスクには、データＤ，Ｋと、デー
タＥ乃至Ｈに対するパリティＰE-Hが格納され、最後の
ディスク装置には、データＡ乃至Ｄに対するパリティＰ
A-Dと、データＨ，Ｌが格納されている。
【００１１】ところで、近年のコンピュータシステムの
発展により、画像や音声などに代表されるマルチメディ
アデータを扱うことが可能となったが、これらのマルチ
メディアデータ用のストレージは、マルチメディアサー
バと呼ばれることがある。マルチメディアサーバは、大
容量かつ高転送レートが要求されるので、ハードウェア
システムとしてはディスクアレイ装置として実現される
ことが多い。ただし、従来のコンピュータ用サーバにお
いては、処理を行う平均性能が重視されているのに対
し、マルチメディアサーバにおいては、処理を完了する
までに要する時間の最悪値をいかに抑えるかという点が
重視される。
【００１２】例えば、動画像の場合、毎秒３０枚の画像
が一定の間隔で次々に表示されないと、動きがぎこちな
くなる。また、ディスク装置の能力が追い付かず、音声
データが不足すれば音が途切れて不快なノイズを発す
る。最悪の場合でもこれだけの時間で処理できるという
上限を保証することをリアルタイム性を保証するとい
う。マルチメディアサーバでは、このリアルタイム性を
保証することができるかどうかも重要である。
【００１３】
【発明が解決しようとする課題】しかしながら、上記し
た装置においては、記録するデータの種類に対応してRA
ID方式を変更することができず、編集装置にこれを利用
した場合においても、迅速なデータの記録、およびハー
ドディスクの容量を効率的に利用できない課題があっ
た。
【００１４】本発明はこのような状況に鑑みてなされた
ものであり、迅速なデータの記録、およびハードディス
クの容量を効率的に利用できるようにするものである。
【００１５】
【課題を解決するための手段】請求項１に記載の編集装
置は、ビデオデータを記憶する第１の記憶手段と、オー
ディオデータを記憶する第２の記憶手段と、第１の記憶
手段をRAID−５方式かつFARADアルゴリズムに基づいて
制御し、第２の記憶手段をRAID−１方式で制御する制御
手段とを備えることを特徴とする。
【００１６】請求項２に記載の編集方法は、ビデオデー
タを記憶する第１の記憶ステップと、オーディオデータ
を記憶する第２の記憶ステップと、第１の記憶ステップ
をRAID−５方式かつFARADアルゴリズムに基づいて制御
し、第２の記憶ステップをRAID−１方式で制御する制御
ステップとを含むことを特徴とする。
【００１７】請求項３に記載の提供媒体は、ビデオデー
タを記憶する第１の記憶ステップと、オーディオデータ
を記憶する第２の記憶ステップと、第１の記憶ステップ
をRAID−５方式かつFARADアルゴリズムに基づいて制御
し、第２の記憶ステップをRAID−１方式で制御する制御
ステップとを含む処理を編集装置に実行させるプログラ
ムを提供することを特徴とする。
【００１８】請求項１に記載の編集装置においては、第
１の記憶手段が、ビデオデータを記憶し、第２の記憶手
段が、オーディオデータを記憶し、制御手段が、第１の
記憶手段をRAID−５方式かつFARADアルゴリズムに基づ
いて制御し、第２の記憶手段をRAID−１方式で制御す
る。
【００１９】請求項２に記載の編集方法、および請求項
３に記載の提供媒体においては、第１の記憶ステップ
で、ビデオデータを記憶し、第２の記憶ステップで、オ
ーディオデータを記憶し、制御ステップで、第１の記憶
ステップをRAID−５方式かつFARADアルゴリズムに基づ
いて制御し、第２の記憶ステップをRAID−１方式で制御
する。
【００２０】
【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。
【００２１】すなわち、請求項１に記載の編集装置は、
ビデオデータを記憶する第１の記憶手段（例えば、図７
のハードディスク２０１−１乃至２０１−２８）と、オ
ーディオデータを記憶する第２の記憶手段（例えば、図
７のハードディスク２０１−２９乃至２０１−３２）
と、第１の記憶手段をRAID−５方式かつFARADアルゴリ
ズムに基づいて制御し、第２の記憶手段をRAID−１方式
で制御する制御手段（例えば、図７のコントローラ２６
２）とを備えることを特徴とする。
【００２２】図１は、本発明を応用した編集システムの
構成例を表している。このシステムにおいては、編集装
置１にソースビデオテープレコーダ（VTR）９や、デイ
リーサーバ７などから、ビデオデータが入力され、編集
されるようになされている。この編集装置１は、ディス
クレコーダ２を制御し、編集処理を行うようになされて
いる。編集装置１は、２チャンネルのSDI(Serial Data
Interface)を介してディスクレコーダ２に、ビデオデー
タとオーディオデータを伝送し、また、ディスクレコー
ダ２は、それぞれ６チャンネルのビデオデータと、１６
チャンネルのオーディオデータをSDIを介して編集装置
１に供給するようになされている。さらに、編集装置１
は、SDIを介して、メインモニタ４、オンエアバッファ
８、ソースVTR９、並びにホストパーソナルコンピュー
タ３に、ビデオデータとオーディオデータを供給するよ
うになされている。また、編集装置１は、増幅器５にオ
ーディオ信号を出力し、スピーカ６から放音させるよう
になされている。
【００２３】一方、ホストパーソナルコンピュータ３
は、編集装置１に対して、ＲＳ４２２を介してコマンド
を送り、制御するようになされている。また、編集装置
１も、ディスクレコーダ２、デイリーサーバ７、ソース
VTR９などに、ＲＳ４２２を介してコマンドを送り、そ
れぞれを制御するようになされている。さらに編集装置
１は、ホストパーソナルコンピュータ３を介して、イー
サネットにより制御されたり、外部装置を制御すること
ができるようになされている。ディスクレコーダ２は、
SCSI(ANSI Small Computer System Interface)を介して
ホストパーソナルコンピュータ３に制御されるようにな
されている。
【００２４】図２は、編集装置１の内部の構成例を表し
ている。この編集装置１は、コントロールバス２５を介
して相互に接続されたマトリックススイッチャ部２１、
ビデオ処理部２２、オーディオ処理部２３、およびシス
テムコントロール部２４により構成されている。
【００２５】図３に示すように、システムコントロール
部２４は、コントロールバス２５を介して、マトリック
ススイッチャ部２１、ビデオ処理部２２、オーディオ処
理部２３などを制御するためのメインCPU１２１、ソー
スVTR９、ローカルストレージとしてのディスクレコー
ダ２、およびデイリーサーバ７などの各デバイスを制御
する、デバイス制御CPU１２２−１乃至１２２−３を有
している。また、システムコントロール部２４は、さら
に、ホストパーソナルコンピュータ３との間で、ＧＵＩ
のためのインタフェース処理を行ったり、リファレンズ
タイムレコードを授受したりする、コミュニケーション
CPU１２４を有している。
【００２６】図４に示すように、マトリックススイッチ
ャ部２１は、入力ラインと出力ラインを切り替えるため
のブロックである。このマトリックススイッチャ部２１
は、SDIフォーマットに基づいて供給されたビデオ信号
またはオーディオ信号を受け取る１２本の入力ライン３
１−１乃至３１−１２を有している。この１２本の入力
ラインに対して、マトリックス状に１２本の出力ライン
が配置されており、各出力ラインには、アウトプットプ
ロセッサ３２−１乃至３２−１２が配置されている。入
力ライン３１−１乃至３１−１２と、アウトプットプロ
セッサ３２−１乃至３２−１２が対応する１２本の出力
ラインは、図中、×印で示されるクロスポイントで、適
宜、接続されるようになされている。この接続は、マト
リックススイッチャ部２１の制御ブロック３４が、シス
テムコントロール部２４のメインCPU１２１からの指令
を、コントロールバス２５を介して受け取り、この指令
に対応して、制御するようになされている。
【００２７】この入力ラインには、図１に示す、デイリ
ーサーバ７、ソースVTR９、またはディスクレコーダ２
からのビデオ信号やオーディオ信号が供給されるだけで
なく、ビデオ処理部２２で処理されたビデオ信号も供給
される。制御ブロック３４は、クロスポイントを適宜切
り替えることにより、これらの入力の所定のものを、１
２本の出力ラインのアウトプットプロセッサ３２−１乃
至３２−１２のいずれかに供給させる。アウトプットプ
ロセッサ３２−１乃至３２−１２は、入力されたビデオ
信号をSDIフォーマットに変換する処理を行う。アウト
プットプロセッサ３２−１の出力は、キャプチャライン
の出力とされ、ホストパーソナルコンピュータ３に供給
される。アウトプットプロセッサ３２−２の出力は、プ
レビューラインの出力とされ、メインモニタ４に供給さ
れる。
【００２８】一方、アウトプットプロセッサ３２−３乃
至３２−１２の後段には、さらに、コンバイナ３３−１
乃至３３−１０が設けられており、これらのコンバイナ
３３−１乃至３３−１０は、対応するアウトプットプロ
セッサ３２−３乃至３２−１２より入力されたビデオ信
号に、オーディオ処理部２３から供給されたエンベデッ
ドオーディオ信号をSDIのビデオ信号に重畳する処理を
行う。コンバイナ３３−１乃至３３−１０の出力は、プ
ログラムアウトラインの出力として、ローカルストレー
ジとしてのディスクレコーダ２に供給される。なお、エ
ンベデッドオーディオ信号とは、ビデオ信号の水平ブラ
ンキング期間に時間軸圧縮して、重畳されたオーディオ
信号を意味する。
【００２９】図５に示すように、ビデオ処理部２２は、
マトリックススイッチャ部２１から供給されたビデオ信
号に対して、画像変換処理を施すためのブロックであ
る。この画像変換処理とは、例えば、ソースビデオ信号
に特殊効果をかけたり、バックグラウンドビデオ信号に
特殊効果のかかったビデオ信号を挿入するアニメーショ
ンエフェクトや、バックグラウンドビデオ信号から、フ
ォアグラウンドビデオ信号に映像を切り替えるトランジ
ションエフェクトの処理などのことである。
【００３０】このビデオ処理部２２は、マトリックスス
イッチャ部２１から入力されるSDIフォーマットの信号
から、キー信号またはビデオ信号（輝度信号とクロマ信
号）を抽出するデマルチプレクサブロック４１、キー信
号またはビデオ信号に対してワイプなどのトランジショ
ンエフェクトを付与するためのスイッチャブロック４
２、キー信号またはビデオ信号に対して３次元画像変換
などのアニメーションエフェクトを付与する特殊効果ブ
ロック４３、スイッチャブロック４２、特殊効果ブロッ
ク４３、およびマトリックススイッチャ部２１からのビ
デオ信号をミックスするミキサブロック４４、並びに、
これらのデマルチプレクサブロック４１、スイッチャブ
ロック４２、特殊効果ブロック４３、およびミキサブロ
ック４４を制御する制御ブロック４５により構成されて
いる。
【００３１】制御ブロック４５は、システムコントロー
ル部２４から、コントロールバス２５を介して制御信号
を受け取り、図示せぬ制御線を介して、デマルチプレク
サブロック４１、スイッチャブロック４２、特殊効果ブ
ロック４３、またはミキサブロック４４を制御する。
【００３２】デマルチプレクサブロック４１は、デマル
チプレクサ回路４１−１乃至４１−５を有しており、こ
れらのデマルチプレクサ回路４１−１乃至４１−５は、
マトリックススイッチャ部２１から供給されたSDIフォ
ーマットに準ずるようにパケット化されているビデオ信
号を抽出する回路であって、各パケットデータのペイロ
ード部の領域内に記録されているビデオ信号を、シリア
ル状に記録されている各ビデオ信号の先頭に記録された
同期信号およびヘッダ情報に基づいて抽出する。
【００３３】スイッチャブロック４２は、制御ブロック
４５からの制御コマンドに対応して、オペレータによっ
て指定されたトランジションエフェクトに対応するワイ
プ信号を生成するワイプ信号発生回路５２−１，５２−
２を有している。ワイプ信号発生回路５２−１は、生成
したワイプ信号をキー信号処理回路５１−１とビデオ信
号処理回路５１−２に供給し、ワイプ信号発生回路５２
−２は、生成したワイプ信号をキー信号処理回路５１−
３とビデオ信号処理回路５１−４に供給している。
【００３４】キー信号処理回路５１−１は、デマルチプ
レクサ回路４１−１より供給されたキー信号を、ワイプ
信号発生回路５２−１より供給されたワイプ信号に対応
して処理したり、新たなキー信号を生成するようになさ
れている。ビデオ信号処理回路５１−２は、デマルチプ
レクサ回路４１−２より供給されたビデオ信号を、ワイ
プ信号発生回路５２−１より供給されたワイプ信号に対
応して処理するようになされている。
【００３５】同様に、キー信号処理回路５１−３は、デ
マルチプレクサ回路４１−３より供給されたキー信号
を、ワイプ信号発生回路５２−２より供給されたワイプ
信号に対応して処理したり、新たなキー信号を生成す
る。ビデオ信号処理回路５１−４は、デマルチプレクサ
回路４１−４より供給されたビデオ信号を、ワイプ信号
発生回路５２−２より供給されたワイプ信号に対応して
処理するようになされている。
【００３６】特殊効果ブロック４３においては、フレー
ムメモリ６１−１またはフレームメモリ６１−２に、キ
ー信号処理回路５１−３またはビデオ信号処理回路５１
−４より供給されたキー信号またはビデオ信号が、それ
ぞれ記憶されるようになされている。３次元アドレス発
生回路６３は、制御ブロック４５からの特殊画像変換の
制御コマンドを受け取って、キー信号またはビデオ信号
を、それぞれ３次元的な画像に変換するための変換アド
レスを発生し、フレームメモリ６１−１，６１−２と、
インターポレータ６２−１，６２−２に出力するように
なされている。フレームメモリ６１−１，６１−２は、
キー信号またはビデオ信号の読み出しが、３次元アドレ
ス発生回路６３からの変換アドレスに対応して制御され
る。インターポレータ６２−１，６２−２は、それぞれ
フレームメモリ６１−１またはフレームメモリ６１−２
より供給されたキー信号またはビデオ信号の画素を空間
的に補間するための処理を、３次元アドレス発生回路６
３からの変換アドレスに基づいて行うようになされてい
る。
【００３７】ミキサブロック４４においては、ミックス
回路７１−１が、インターポレータ６２−１より供給さ
れる画像変形されたキー信号に基づいて、インターポレ
ータ６２−２より供給される、変形されたビデオ信号
と、デマルチプレクサ回路４１−５より供給されるバッ
クグラウンドビデオ信号とを合成するようになされてい
る。また、ミックス回路７１−２は、ミックス回路７１
−１より出力されるビデオ信号と、ビデオ信号処理回路
５１−２において、ワイプ信号に基づいて処理されたビ
デオ信号を、キー信号処理回路５１−１が出力する、ワ
イプ信号に基づいて処理されたキー信号に対応して合成
するようになされている。ミックス回路７１−１，７１
−２より出力されたビデオ信号は、マトリックススイッ
チャ部２１の１２本の入力ラインのうちの２つの入力ラ
インに供給されている。
【００３８】図６に示すように、オーディオ処理部２３
においては、セパレータブロック８１が、セパレータ８
１−１乃至８１−３を有しており、これらのセパレータ
８１−１乃至８１−３は、マトリックススイッチャ部２
１から供給されたSDIフォーマットの信号から、エンベ
デッドオーディオ(Embeded Audio)信号を分離するよう
になされている。これらの信号は、AES / EBU(Audio En
gineering Society /European Broadcasting Union)フ
ォーマットの信号とされている。
【００３９】ミキサブロック８３は、セパレータ８１−
１乃至８１−３の出力を、可変抵抗９１−１乃至９１−
３で所定のレベルに調整した後加算する加算器９２−１
と、セパレータ８１−１乃至８１−３の出力を、可変抵
抗９１−４乃至９１−６により、所定のレベルに調整し
た後加算する加算器９２−２を有している。
【００４０】エンベデッド回路８５は、加算器９２−
１，９２−２より出力されたオーディオ信号をSDIフォ
ーマット信号に重畳できるようにエンベデッドオーディ
オ信号に変換する処理を行う。エンベデッド回路８５の
出力は、マトリックススイッチャ部２１のコンバイナ３
３−１乃至３３−１０に供給され、アウトプットプロセ
ッサ３２−３乃至３２−１２によりSDIフォーマットに
変換されたビデオ信号に重畳され、ディスクレコーダ２
に供給されるようになされている。
【００４１】制御ブロック８６は、これらのセパレータ
ブロック８１、ミキサブロック８３、およびエンベデッ
ド回路８５の動作を、システムコントロール部２４から
の制御信号をコントロールバス２５を介して受け取っ
て、制御するようになされている。
【００４２】加算器９２−１，９２−２の出力は、図１
の増幅器５を介してスピーカ６から出力されるようにな
されている。
【００４３】図７は、ディスクレコーダ２の内部の構成
例を表している。なお、このディスクレコーダ２は、高
速リアルタイムランダムアクセスのためのハードディス
クマネージメントアルゴリズムFARAD(Fast Random Acce
ss Disk)（商標）を応用したものであり、比較的少ない
ディスクで、マルチチャンネルのデータを高速ランダム
アクセスすることができるようになされている。
【００４４】この構成例においては、ディスクアレイと
して、３２台のハードディスク２０１−１乃至２０１−
３２が設けられており、これらのうちのハードディスク
２０１−１乃至２０１−２８は、RAID−５方式を採用し
たビデオ信号記録用とされており、ハードディスク２０
１−２９乃至２０１−３２は、RAID−１方式を採用した
オーディオ信号記録用とされている。SPC(SCSI Periphe
ral Controller)としてのSCSIコントローラ２０２−１
乃至２０２−１６は、それぞれ２台のハードディスクを
制御するようになさている。例えば、SCSIコントローラ
２０２−１は、ハードディスク２０１−１とハードディ
スク２０１−２を制御し、SCSIコントローラ２０２−２
は、ハードディスク２０１−３とハードディスク２０１
−４を制御するようになされている。
【００４５】さらに、バッファブロック２０３−１乃至
２０３−８が設けられている。１つのバッファブロック
は、２つのSCSIコントローラを制御するようになされて
おり、例えば、バッファブロック２０３−１は、SCSIコ
ントローラ２０２−１とSCSIコントローラ２０２−２を
制御し、バッファブロック２０３−２は、SCSIコントロ
ーラ２０２−３とSCSIコントローラ２０２−４を制御す
るようになされている。各バッファブロック２０３−ｉ
（なお、ｉは任意の値であり、ここでは、ｉ＝１，２，
・・・，８）には、データバッファ２１２−ｉと、これ
を制御するバッファコントローラ２１１−ｉが設けられ
ている。
【００４６】また、データバッファ２１２−１乃至２１
２−８は、CPUブロック２６１のコントローラ２６２に
より一義的に規定されるシリアルなアドレスが割り振ら
れ、そのアドレスによって、データの記憶位置を指定す
ることができる。従って、この複数のデータバッファ２
１２−１乃至２１２−８は、コントローラ２６２からみ
た場合、１つのデータバッファとなる。
【００４７】なお、このディスクレコーダ２において
は、合計３６台のハードディスクを装備することができ
るようになされているが、この構成例においては、３２
台のハードディスクが設けられている。
【００４８】これらのハードディスク２０１−２９乃至
２０１−３２に対して、オーディオデータを記録再生す
るためのブロックとして、オーディオブロック２３１が
設けられており、ハードディスク２０１−１乃至２０１
−２８に対して、ビデオデータを記録再生するために、
ビデオブロック２７１−１乃至２７１−６が設けられて
いる。
【００４９】オーディオブロック２３１は、１６チャン
ネル分のオーディオデータを処理することができるよう
になされている。オーディオブロック２３１は、入出力
（Ｉ／Ｏ）コントローラ２４２と、DMAコントローラ２
４１を有している。入出力コントローラ２４２は、図４
のマトリックススイッチャ部２１のコンバイナ３３−１
乃至３３−１０のいずれかから、１６チャンネル分のオ
ーディオ信号の供給を受け、これを処理して、DMAコン
トローラ２４１に供給するとともに、DMAコントローラ
２４１より供給された、最大１８チャンネル分のオーデ
ィオ信号を処理して、図４の編集装置１のマトリックス
スイッチャ部２１の入力ラインに出力する。
【００５０】DMAコントローラ２４１は、入出力コント
ローラ２４２より供給されたオーディオ信号を、DMAバ
ス２５１を介して、バッファコントローラ２１１−８に
供給し、対応するデータバッファ２１２−８にDMA転送
させる。また、データバッファ２１２−８より読み出さ
れたデータをDMAバス２５１を介して読み取り、入出力
コントローラ２４２にDMA転送する。
【００５１】ビデオブロック２７１−ｉ（ｉ＝１，２，
・・・，６）においては、DMAコントローラ２８１−ｉ
が、DMAバス２５１を介してデータバッファ２１２−１
乃至２１２−７と、RAIDコントローラ２８２−ｉとの間
で、ビデオデータをDMA転送するようになされている。
【００５２】RAIDコントローラ２８２−ｉは、ビデオプ
ロセッサ２８３−ｉより供給される、ハードディスク２
０１−１乃至２０１−２８に記録すべきビデオデータに
対して、誤り訂正のための処理を施して、DMAコントロ
ーラ２８１−ｉに供給するとともに、DMAコントローラ
２８１−ｉより供給された、ハードディスク２０１−１
乃至２０１−２８より再生されたデータに対して誤り訂
正処理を施し、ビデオプロセッサ２８３−ｉに出力する
ようになされている。このRAIDコントローラ２８２−ｉ
の処理については、その詳細を後述する。
【００５３】ビデオプロセッサ２８３−ｉは、入出力コ
ントローラ２８４−ｉより供給されたビデオデータをRA
IDコントローラ２８２−ｉ側で処理するのに必要なクロ
ックレートに変換する処理と、逆に、RAIDコントローラ
２８２−ｉより供給された再生データを、入出力コント
ローラ２８４−ｉの処理すべきクロックレートに変換す
る処理を行う。
【００５４】入出力コントローラ２８４−ｉは、編集装
置１のマトリックススイッチャ部２１のコンバイナ３３
−１乃至３３−１０のいずれかより供給されるビデオデ
ータを受け取り、これをスイッチングしてビデオプロセ
ッサ２８３−１乃至２８３−６のいずれかに供給すると
ともに、逆に、ビデオプロセッサ２８３−ｉより供給さ
れたビデオデータを編集装置１の入力ラインに供給する
ようになされている。
【００５５】この構成例においては、６個のビデオブロ
ック２７１−１乃至２７１−６が設けられているので、
合計６チャンネル分のビデオ信号を処理することが可能
となっている。
【００５６】CPUブロック２６１は、コントローラ２６
２とRAM２６３を有しており、制御バス２５２を介してS
CSIコントローラ２０２−ｉ、バッファブロック２０３
−ｉ、DMAコントローラ２４１−ｉ、入出力コントロー
ラ２４２−ｉ、DMAコントローラ２８１−ｉ、RAIDコン
トローラ２８２−ｉ、ビデオプロセッサ２８３−ｉ、お
よび入出力コントローラ２８４−ｉと接続されており、
適宜、それらを制御するようになされている。コントロ
ーラ２６２は、各ブロックを制御し、RAM２６３には、
コントローラ２６２が各種の処理を実行する上において
必要なソフトウェアプログラムや、テーブルデータなど
が記憶されている。コントローラ２６２は、決定したフ
ォーマットパラメータと、図８に示すように、RAM２６
３に形成されているゾーンビットレコーディング（ZB
R）テーブル３０１からのデータに基づいて、ブロック
マップ３０４を作成し、また、更新する。ここで、フォ
ーマットパラメータは、データの１ブロックの大きさ
Ｓ、データを分割する数ｎ、および最適なスキュー値θ
skewなどから構成されている。
【００５７】コントローラ２６２は、ブロックマップ３
０４を参照して、DMAコントローラ２８１−ｉやRAIDコ
ントローラ２８２−ｉの動作を制御するためのコマンド
を生成する。また、コントローラ２６２は、データバッ
ファ２１２−ｉにバッファリングされたビデオデータま
たはオーディオデータを、ハードディスク２０１−ｉに
記録する際、または、再生する際に、ヘッド移動量が最
小となるように、ヘッドのアクセス順序をスケジューリ
ングする処理を実行する。
【００５８】コントローラ２６２は、この他、図８に示
すように、RAM２６３に、物理アドレステーブル３０２
やアロケーションマップ３０３を生成し、記録する。
【００５９】ゾーンビットレコーディング（ZBR）テー
ブル３０１は、ハードディスクのシリンダアドレスと、
そのシリンダ位置での１トラック内で使用されるセクタ
数を対応づけた表である。図９と図１０は、このZBRテ
ーブルの例を表しており、図９は、ビデオ信号がNTSC規
格のビデオ信号である場合におけるZBRテーブルの例を
表しており、図１０は、ビデオ信号がPAL規格のビデオ
信号である場合におけるZBRテーブルを表している。
【００６０】図１１に示すように、ハードディスク２０
１−ｉは、複数のメディア（ディスク）により構成され
ており、各メディアには、複数のトラックが形成されて
いる。各トラックは、複数のセクタに区分され、各セク
タは、この実施の形態の場合、５１２バイトの大きさと
される。そして、各メディアの中心から同一径に位置す
るトラックにより構成される領域がシリンダと称され
る。このシリンダには、外周側から内周側に向かって順
番に連続の番号が振られ、これがシリンダアドレスとさ
れる。
【００６１】さらに、各ハードディスク２０１−ｉは、
ゾーンビットレコーディング法によるフォーマットが行
われている。すなわち、記録面がディスクの中心からの
距離に応じて複数のゾーンに区分され、外側のゾーンで
は、内側のゾーンより、トラック当たりのセクタ数が多
くなるようにフォーマットされる。この実施の形態の場
合、図９、図１０、および図１２に示すように、最外周
から最内周に向かって、０００１乃至６０００のシリン
ダアドレスで規定される６０００個のトラックが形成さ
れており、これらの各トラックが、５００本を単位とし
て、１２のゾーンに区分されている。そして、例えば、
図９に示すように、０００１乃至０５００のシリンダア
ドレスで規定される最も外周側の第１のゾーンにおいて
は、１トラック当たり５６７個のセクタが形成されてお
り、５５０１乃至６０００のシリンダアドレスで規定さ
れる最も内周側の第１２のゾーンにおいては、１トラッ
ク当たりのセクタ数は３９３個とされている。
【００６２】なお、具体的には後述するが、この１２個
のゾーンのうち、最外周の第１のゾーンと、最内周の第
１２のゾーンがペア（対）として使用され、以下同様
に、第２のゾーンと第１１のゾーン、第３のゾーンと第
１０のゾーン、第４のゾーンと第９のゾーン、第５のゾ
ーンと第８のゾーン、並びに、第６のゾーンと第７のゾ
ーンが、それぞれペアとして使用される。このように、
より外周のゾーンとより内周のゾーンを、それぞれペア
として使用することにより、ディスク容量を、最も効率
よく使用することが可能となる。この点については、後
に詳述する。
【００６３】このように、ZBRテーブル３０１には、各
ゾーンごとのトラック当たりのセクタ数が記憶されてい
るため、シリンダアドレスが特定されると、そのトラッ
クにおいて使用することが可能なセクタ数を決定するこ
とができる。なお、この実施の形態においては、１セク
タ当たり１２８ワード（１ワードは３２ビット）のデー
タを記録することができるようになされている。
【００６４】一方、図８に示す物理アドレステーブル３
０２は、ハードディスク２０１−ｉの論理セクタ番号
（この論理セクタ番号は論理ブロックアドレスとも称さ
れる）を物理アドレスと対応づけるためのテーブルであ
る。物理アドレスとは、シリンダ番号、メディア番号、
およびセクタ番号からなるアドレスをいう。
【００６５】図１３は、物理アドレステーブル３０２の
例を表している。論理セクタ(Logical Sector)番号Ｌki
は、各ハードディスク２０１−ｉにおいて、全てのメデ
ィアの各セクタに連続して付された番号であり、図９
（Ａ）に示すように、この論理セクタ番号Ｌkiは、シリ
ンダ番号ＣＹＬki、メディア番号ＭＥＤki、およびセク
タ番号ＳＥＣkiにより特定することができる。図９
（Ｂ）は、その具体的な例を表している。例えば、論理
セクタ番号２のセクタは、シリンダ番号０のメディア番
号０のセクタ番号２のセクタである。従って、この物理
アドレステーブル３０２を参照することにより、論理セ
クタ番号を物理セクタ番号に変換し、あるいは逆に、物
理セクタ番号を論理セクタ番号に変換することができ
る。
【００６６】図８のアロケーションマップ３０３は、ハ
ードディスク２０１−ｉの全てのメディア（ディスク）
の記録済みエリアと、未記録エリアのアドレスを管理す
るためのマップである。このアロケーションマップ３０
３を参照することにより、各ディスクの未記録のエリア
を検索することができる。
【００６７】ブロックマップ３０４は、ディスク上のど
の位置に、どのような大きさのデータが記憶されている
のかを示すテーブル上のマップであり、図１４に示すよ
うに、ｋ（データの総数を越えない任意の自然数）で示
されるブロック番号を有するブロックデータ（記録され
るデータまたは再生されるデータ）ごとに、ディスク上
での配置位置を管理するためのマップである。なお、こ
のブロック番号ｋで示される１つのブロックデータは、
例えば、１フレーム（所定の大きさの画像）のビデオデ
ータとされ、このブロック番号ｋは、全てのチャンネル
のビデオデータの各フレームデータに対して、それぞれ
一義的に指定された番号（ＩＤ番号）である。従って、
ビデオデータの再生の要求があった場合には、このブロ
ック番号ｋによって、ディスク上における配置位置を特
定することができる。
【００６８】図１５に示すように、１フレーム分のブロ
ックデータは、ｎ個のサブブロックデータと、１個の誤
り訂正用のパリティデータとにより構成され、それぞれ
は、異なるハードディスク２０１−ｉに記録される。パ
リティデータの配置場所は、ハードディスク２０１−ｉ
のディスクＩＤＤkp、パリティデータが記録されたエリ
アの記録開始位置を示す論理セクタ番号Ｌkp、およびパ
リティデータが記録されたエリアの大きさ（サイズ）を
示すセクタの数Ｓkpにより規定される。
【００６９】同様に、番号ｋのサブブロックの配置場所
は、ハードディスク２０１−ｉのディスクＩＤＤki、サ
ブブロックが記録されたエリアの記録開始位置を示す論
理セクタ番号Ｌki、並びに、サブブロックが記録された
エリアの大きさを示すセクタの数Ｓkiにより規定され
る。
【００７０】なお、ここで、ｎ（１フレームのビデオデ
ータを分割する数）は、その規格（NTSCまたはPAL）
（データ量）に応じて、適宜定めることができる。その
詳細は後述する。
【００７１】図１５は、１４４０×５１２画素のNTSC方
式の１フレームのビデオデータを、４つのサブブロック
に分割した場合のブロックマップ３０４の具体例を示し
ている。この例では、ブロック番号（フレーム番号）１
で示されるフレームのパリティデータＰ１は、ディスク
ＩＤが１で示されるハードディスク上の番号０の開始論
理セクタから、５６７セクタ分のエリア（最外周のエリ
ア）に記録されている。また、このブロック番号１で示
されるフレームの第１番目のサブブロックのデータＳ１
−１は、ディスクＩＤが２で示されるハードディスク上
の番号５９９６００の開始論理セクタから、３９３セク
タ分のエリア（最内周のエリア）に記録され、以下同様
に、このフレームの第２番目のサブブロックのデータＳ
１−２は、ディスクＩＤが３で示されるハードディスク
上の番号０の開始論理セクタから、５６７セクタ分のエ
リア（最外周のエリア）に記録され、第３番目のサブブ
ロックのデータＳ１−３は、ディスクＩＤが４で示され
るハードディスク上の番号５９９６００の開始論理セク
タから、３９３セクタ分のエリア（最内周のエリア）に
記録され、第４番目のサブブロックのデータＳ１−４
は、ディスクＩＤが５で示されるハードディスク上の番
号０の開始論理セクタから、５６７セクタ分のエリア
（最内周のエリア）に記録されている。
【００７２】１サブブロックのデータの大きさは、基本
的に、１フレームのデータの１／４の大きさであるが、
この１サブブロックのデータは、必ずしも、１フレーム
のビデオデータの連続する１／４の画素データから構成
されるデータではない。勿論、このサブブロックの画素
データを１フレームのビデオデータの連続する１／４の
領域の画素データとすることも可能であるが、そのよう
にすると、画素データが欠落した場合における影響が、
それだけ大きくなる。そこで、１フレームのビデオデー
タのうち、連続する領域ではなく、分散的に存在する所
定の領域の画素データで構成されるパケット転送ブロッ
クを複数個集めて、１つのサブブロックが構成される。
また、各サブブロックの大きさは必ずしも同一ではな
い。この点については、図４３、図４４などを用いて後
に詳述する。
【００７３】次に、CPUブロック２６１のコントローラ
２６２が行うブロックマップ３０４の作成処理につい
て、図１６のフローチャートを参照して説明する。な
お、以下においては、例えばハードディスク２０１−１
乃至２０１−３２を、個々に区別する必要がない場合、
単に、ハードディスク２０１と記述する。対応するデバ
イスが複数個存在するその他のデバイスについても同様
に記述する。
【００７４】コントローラ２６２は、フォーマットパラ
メータとして、記録すべきビデオデータの１サブブロッ
クの大きさ、SCANスケジュールを行なう時のヘッドの平
均移動距離Ｌａ、使用するハードディスク２０１のドラ
イブのシーク時間Ｔｓ（Ｌ）、ハードディスク２０１の
物理的フォーマット（シリンダ数、１トラック内のセク
タ数、シリンダを構成するメディアの枚数）を、予め決
定しておき（サブブロックのサイズの決定については、
図２７を参照して後述する）、これを参照して、各サブ
ブロックのハードディスク２０１上での位置を、図１６
に示すステップＳ１乃至Ｓ５の手順で決定する。
【００７５】ヘッドの平均移動距離Ｌａは、ハードディ
スク２０１の総シリンダ数Ｌｔと、１回のスキャンで処
理するアクセスの個数Ｎから下記式（１）で与えられる
（後述する図２４（Ｃ）参照）。 Ｌａ ＝ Ｌｔ ／（Ｎ−１） ・・・（１）
【００７６】ドライブのシーク時間Ｔｓ（Ｌ）はシーク
距離Ｌ（シリンダ数）の関数であり、その値は使用する
ディスクドライブの機械的特性によって決まる。図１７
にその例を示す。何個のアクセスリクエストをまとめて
スキャンで処理するかは、このディスクレコーダ２を使
用するアプリケーションの性格、そこで求められる性
能、使用できるデータバッファ２１２の量などから決定
する。まとめてスキャンするアクセスリクエストの数Ｎ
は大きいほどハードディスクのランダムアクセス性能が
向上するが、必要なデータバッファの量が増加するとと
もに、応答時間が増加するという逆効果がある。
【００７７】図１６のステップＳ１で１シリンダ内に存
在するサブブロックの数（Ｂｃ）を計算する。１シリン
ダ内のセクタの総数はトラック内のセクタ数にメディア
の枚数を乗じたものである。従って、１シリンダ内のセ
クタの総数を、１サブブロックのデータを格納するため
に必要なセクタ数で割れば、Ｂｃが求まる。
【００７８】ステップＳ２でギャップθgapを求める。
ギャップθgapは、サブブロックの先頭セクタと最終セ
クタとのディスクの中心から見た角度差である。例え
ば、図１８に示すように、影を付して示したサブブロッ
クは、その先頭がトラック「１」のセクタ「０」、その
末尾がトラック「２」のセクタ「６」であるから、その
ギャップθgapは、円周の５／１２、すなわち５π／６
ラジアンである。
【００７９】以上のデータをもとにステップＳ３でスキ
ューθskewを求める。ここで、スキューθskewとは、図
１９に示すように、ハードディスク２０１上の隣接する
サブブロックの先頭同士の円周方向におけるディスクの
中心から見た角度差をいう。まず、１つのサブブロック
の書き込みまたは読み出しが終わった時点でのヘッドの
位置を起点として、そこからＬシリンダ分だけ、半径方
向に例えば内周側に移動した位置（トラック）におい
て、データの先頭が円周方向の同じ角度に達するまでの
時間Ｔｄ（Ｌ）を式で表すと、下記式（２）に示すよう
になる。 Ｔｄ（Ｌ）＝（Ｌ・Ｂｃ・θskew＋θgap＋２・ｍ・π）／ω ・・・（２）
【００８０】ここで、Ｌはシーク距離で単位はシリンダ
数、Ｂｃは１シリンダ内に存在するサブブロック数、θ
skewはスキューで単位はラジアン、θgapはギャップで
単位はラジアン、ωはハードディスク２０１の回転速度
（ラジアン／秒）、ｍはＴｄ（Ｌ）が正となるような任
意の整数である。
【００８１】図２０は、上記式（２）の意味をハードデ
ィスク２０１上で説明するものである。図２０におい
て、いま丁度、サブブロック「０」のアクセスが終了し
たとする。このとき、ヘッドは中心から見て角度Ａの方
向にある。いま、同じサブブロック「０」を再度アクセ
スすることを考えると、ギャップθgapの分だけディス
クが回転するのを待たないといけないから、θgap／ω
の待ち時間が発生する。
【００８２】また、サブブロック「０」よりｎトラック
（サブブロック）分だけ内周のサブブロック「ｎ」の先
頭にアクセスするには、サブブロック「０」のスタート
位置から、ｎサブブロック分のスキュー（ｎθskew）と
の和の角度だけ、ハードディスク２０１の回転を待たな
くてはならない。これには、ｎθskew／ωの時間を要す
る。ハードディスク２０１は回転しているから、こうし
て得られた時間に、回転周期（Trot）の整数倍を加えた
時刻にもデータの先頭はヘッドの存在する位置に到達す
る。ｎサブブロックの移動は、シリンダ数では、ｎ／Ｂ
ｃシリンダの移動に相当するので、横軸をシリンダ数、
縦軸を先頭が到着するまでの待ち時間としてグラフを描
くと、図２１に示すようになる。スキューθskewを大き
くするほど図２１の直線群の傾きは大きくなる。
【００８３】なお、以上の議論では中心から見たヘッド
の円周方向の位置（角度）が、中心からの距離によらず
一定であるとした。実際にはヘッドの機構によっては正
確に位置が一定でない場合もあるが、その影響は十分に
小さいので通常は無視出来る。
【００８４】図２１に示すように、上記式（２）によっ
て、各シリンダにおいてサブブロックの先頭がヘッドの
下に到達するまでの時間が得られる。ただし、この時間
内にヘッドが所望のシリンダまで移動していないといけ
ないから、待ち時間はシーク後に、最初にブロックの先
頭が現れるまでの時間となる。これがシークと回転待ち
の両方を考慮したオーバヘッドＴｄ（Ｌ）である。図２
２にその例を示し、下記式（３）にその定義を示す。実
際のオーバヘッド（待ち時間）Ｔｄ（Ｌ）は図２２おい
て太線で示した。なおシーク時間Ｔｓ（Ｌ）の関数は点
線で示してある。図中、Trotは１回転周期である。
【００８５】ステップＳ３−１では、式（２）や図２１
におけるｍ＝０の直線の方程式、すなわち、下記式
（３）で示される方程式を求める。 Ｔｄ（Ｌ）＝（Ｌ・Ｂｃ・θskew＋θgap）／ω ・・・（３）
【００８６】続くステップＳ３−２，Ｓ３−３およびＳ
３−４は、この直線が常にシーク時間Ｔｓ（Ｌ）よりも
上で（大きく）、かつ、シーク時間Ｔｓ（Ｌ）にほぼ接
するように、スキューθskewを選択するステップであ
る。
【００８７】すなわち、ステップＳ３−２において、コ
ントローラ２６２は、スキューθskewに０を初期設定
し、ステップＳ３−３において、シーク時間Ｔｓ（Ｌ）
と、オーバヘッドＴｄ（Ｌ）の大きさを比較する。シー
ク時間Ｔｓ（Ｌ）の方が、オーバヘッドＴｄ（Ｌ）より
小さいと判定された場合、ステップＳ３−４に進み、コ
ントローラ２６２は、スキューθskewをdeltaだけイン
クリメントする。そして、ステップＳ３−３に戻り、再
びシーク時間Ｔｓ（Ｌ）とオーバヘッドＴｄ（Ｌ）の大
きさを比較する。
【００８８】以上のようにして、シーク時間Ｔｓ（Ｌ）
が、オーバヘッドＴｄ（Ｌ）と等しいか、それより大き
いと判定されるまで、ステップＳ３−３とステップＳ３
−４の処理が繰り返し実行される。ステップＳ３−３に
おいて、シーク時間Ｔｓ（Ｌ）が、オーバヘッドＴｄ
（Ｌ）と等しいか、それより大きいと判定された場合、
図２２において、シーク時間Ｔｓ（Ｌ）に最も近く、か
つ、それより上方に位置するｍ＝０の直線の傾き（スキ
ューθskew）が求められたことになる。
【００８９】ステップＳ４，Ｓ５は以上のようにして得
られたスキューθskewとギャップθgapを用いて、ハー
ドディスク２０１の全域にわたって、各サブブロックの
ディスク上の位置を決定するものである。ステップＳ４
でまず物理アドレス（シリンダ／メディア／セクタ）の
ポインタを（０／０／０）に初期化する。次のステップ
Ｓ５は全てのサブブロックについて繰り返すループであ
り、ループの内部では、まずステップＳ５−１におい
て、物理アドレステーブル３０２を参照して、物理アド
レスから論理セクタ番号を得、ステップＳ５−２におい
て、これと物理アドレスなどの情報をブロックマップ３
０４に書き込む。これにより、例えば、図１５に示した
ブロックマップ３０４において、最初のサブブロック
（パリティデータＰ１）に関する情報が書き込まれる。
【００９０】ここまでの処理が終わったら、次のサブブ
ロックの処理の準備として、物理アドレスのポインタＰ
ｐａをステップＳ５−３において更新する。ステップＳ
５−４では、全てのサブブロックについて、ステップＳ
５−１乃至Ｓ５−３の処理を行ったか否かを判断し、行
っていなければ、処理を行っていないサブブロックにつ
いて、ステップＳ５−１乃至Ｓ５−３の処理を行う。こ
こで、第Ｎ番目のサブブロックのハードディスク２０１
上の配置は、（１）割り当てたサブブロックより後方
（外周側から順次割り当てている場合は内周側、内周側
から順次割り当てている場合は外周側）で、（２）かつ
第０ブロックの先頭との角度差がＮθskewに最も近いセ
クタを先頭とする領域である。
【００９１】次に、この実施の形態における最悪のオー
バヘッドについて説明する。
【００９２】図２３は、図１９に示したように各サブブ
ロックが配置されたディスクのオーバヘッドタイムを表
している。横軸はシーク距離、即ち、ハードディスク２
０１のヘッドが移動するときに横切るシリンダ数Ｌを表
しており、縦軸はそのときにかかる時間Ｔｄ（Ｌ）を表
している。一点鎖線がシーク時間Ｔｓ（Ｌ）であり、実
線が全体のオーバヘッドタイムＴｄ（Ｌ）である。オー
バヘッドタイムは、シーク時間Ｔｓ（Ｌ）と回転待ち時
間Ｔrdとの和であるから、実線と一点鎖線の差が回転待
ち時間Ｔrdということになる。
【００９３】一般にアクセスリクエストはハードディス
ク２０１上のあらゆる場所に対して発生する。１回のス
キャンで処理する場所は、図２４（Ａ）や（Ｂ）に示す
ように、分布に偏りがあったり、逆に図２０（Ｃ）に示
すように、均等に分布したりする。図２４の例では、６
個のアクセスリクエストの間を移動するために、５回の
ランダムアクセスとそれに伴うオーバヘッドが発生す
る。その１つずつについて、図２２で太線で示すオーバ
ヘッドが発生する。この５回のランダムアクセスに対す
るオーバヘッドの総和が最悪になるのは、図２３に示す
ように、オーバヘッドの関数Ｔｄ（Ｌ）が上に凸である
場合、図２４（Ｃ）に示すように、すべてのアクセスが
均等に分布しているときである。分布に偏りがある時に
は、オーバヘッドの総和はこれよりも少なくなる。言い
換えれば、ヘッドの平均移動距離Ｌａ（＝Ｌ／５）にお
けるオーバヘッドが繰り返し発生する時、オーバヘッド
の総和は最悪（最大）になる。
【００９４】図１６に示すステップＳ３では、上記式
（２）で与えられる回転待ちの直線群の１つがシーク時
間Ｔｓ（Ｌ）よりも上で、かつ、なるべくそれに近いよ
うにスキューθskewを選択した。これによって、距離Ｌ
ａ付近においてＴｄ（Ｌ）を小さくすることができ、ひ
いては最悪のオーバヘッドＴmaxを小さくすることがで
きる。
【００９５】図２５は、上記した方法による（FARAD方
式による）アルゴリズムを用いた場合におけるオーバヘ
ッドの長さを模式的に表している。同図に示すように、
アクセスを発生した順番に行う従来の方式に較べて、ア
クセスを複数個まとめ、まとめた範囲の中で、外周から
内周に向かって、順番にアクセスを行い、また、逆に、
内周から外周に向かって、順番にアクセスを行うように
したSCAN方式においては、シーク時間を減少させること
ができ、それだけ、オーバヘッドを短くすることができ
る。しかしながら、このSCAN方式も、従来の場合に較べ
てシーク時間は短くすることができるが、回転待ち時間
は短くすることができない。それに対して、上記した方
法（FARAD方式）においては、シーク時間をSCAN方式と
同様に短くすることができるだけでなく、回転待ち時間
も、従来の場合（SCAN方式の場合）より短くすることが
でき、従って、トータルのオーバヘッドを、SCAN方式の
場合より短くすることができる。
【００９６】以上に説明したように、本実施の形態で
は、スキューθskewとギャップθgapを適切に（スキュ
ーθskewがギャップθgapに対応するように）選ぶこと
で、ヘッドの平均移動距離ＬａにおけるオーバヘッドＴ
ｄ（Ｌ）を最低限に抑えることが可能であり、これによ
って回転待ち時間を小さくすることができる。図１６に
示したフローチャートの処理では、サブブロックの大き
さは与えられた固定の値であったが、サブブロックの大
きさをある程度の範囲で選択可能である。この場合はギ
ャップθgapとスキューθskewの両方を変化させること
ができるので、平均移動距離Ｌａ付近でシーク時間に近
付くように、より細かく直線の位置を制御することがで
きる。この点については、後に、詳述する。
【００９７】以上の方法によって、サブブロック間の移
動に伴うオーバヘッドは大きく改善される。しかしサブ
ブロックが大きく、複数のトラック、あるいは複数のシ
リンダにまたがる場合には、トラック変更にともなう時
間や隣接シリンダへの移動時間も考慮しなくてはならな
い。トラックの変更も隣接シリンダへの移動も、必要な
時間はそれぞれ一定なので、この時間を経た後に、丁度
ヘッドの下にデータが到着するように、トラック間ある
いはシリンダ間でスキューを与えておくことにより、ト
ラックの変更やシリンダの移動に伴って、サブブロック
内で長い回転待ちが発生することを抑制することができ
る。
【００９８】次に、コントローラ２６２が、ヘッドの移
動量が最小となるように、ヘッドのアクセス順序を決定
するスケジューリングの処理について説明する。図２６
は、このスケジューリングの処理のフローチャートを示
すものである。ステップＳ１１でコントローラ２６２
は、SCSIコントローラ２０２を制御し、ハードディスク
２０１のヘッドを、シリンダ「＃０」に移動させる。次
いで実際のスケジュールを行なうステップＳ１２に移
る。
【００９９】ステップＳ１２では、ステップＳ１２−１
において、コントローラ２６２は、時間的に前の（古
い）ものから順にＮ個のアクセスリクエストを内蔵する
アクセスリクエストバッファ（図示せず）から読み込
む。このアクセスリクエストバッファには、ホストパー
ソナルコンピュータ３から供給されたアクセスリクエス
トが入力された順番に保持されている。アクセスリクエ
スト１個には、アクセスすべきサブブロックの番号と、
データ転送に使用するデータバッファ２１２の先頭アド
レスとが記述されている。また、個数Ｎは、あらかじめ
ホストパーソナルコンピュータ３から与えられている定
数である。
【０１００】ステップＳ１２−２において、コントロー
ラ２６２は、Ｎ個のアクセスリクエストのそれぞれにつ
いてブロックマップ３０４を参照し、アクセスすべきサ
ブブロックの物理アドレス（シリンダ番号、メディア番
号、セクタ番号）を知る。次いでステップＳ１２−３に
おいて、これらＮ個のアクセスリクエストをシリンダ番
号の小さい順に（外周側から内周側の順に）並べ替え
る。この操作によってSCANアルゴリズムのスケジュール
が実現される。
【０１０１】ステップＳ１２−４では、並べ替えられた
これらのアクセスリクエストを、シリンダ番号の小さい
ものから順に、SCSIコントローラ２０２を介してハード
ディスク２０１に送り、実際のアクセスとデータ転送を
行なう。１サブブロック分のアクセス指示を出したら、
ステップＳ１２−５でデータ転送の終了を待ち、次いで
次のアクセス指示を出す。ステップＳ１２−６で、全て
のリクエストの転送を完了したか否かを判定し、まだ、
転送していないリクエストがあるときは、ステップＳ１
２−４に戻り、同様の処理を実行する。これをＮ回繰り
返すことで、ステップＳ１２−６で、Ｎ個のアクセスリ
クエストの処理が終了したと判定される。
【０１０２】次に、ステップＳ１２−７においてＮ個の
アクセスの処理が終了したことをホストパーソナルコン
ピュータ３に通知して、当該Ｎ個のアクセスリクエスト
に関する一連の処理が終了する。
【０１０３】尚、最後のステップＳ１２−８において、
アクセス要求が全て処理され、アクセス要求バッファが
空になったかどうかが判断される。アクセス要求が残っ
ている場合、コントローラ２６２はステップＳ１２−１
に戻り、次のＮ個のアクセスリクエストを取り出して処
理を続行する。もしアクセスリクエストバッファにＮ個
のリクエストがなければ、Ｎ個のリクエストが蓄積され
るまで、このステップで待ち、Ｎ個のリクエストが蓄積
されたら、ステップＳ１２−１に戻り、同様の処理が実
行される。
【０１０４】尚、例えば、コントローラ２６２は、ハー
ドディスク２０１の外側から内側の全領域にわたってギ
ャップθgapが一定であるように、サブブロックの大き
さを変化させることで、アクセスのリアルタイム性をさ
らに高めることができる。
【０１０５】次に、図２７乃至図３２のフローチャート
を参照して、コントローラ２６２が、ｋ番目のサブブロ
ックを所定のハードディスク２０１の所定のトラックに
配置する場合の処理手順について説明する。
【０１０６】最初に、ステップＳ３１において、全部で
ｍ個（図７の実施の形態の場合、ｍ＝３２）あるハード
ディスク２０１から、誤り訂正用データとしてのパリテ
ィデータおよびｎ個のサブブロックのデータを格納する
合計ｎ＋１個のハードディスク２０１を選択する。この
例では、まず、パリティデータを格納するハードディス
ク２０１を選択し、次に、サブブロックのデータを内周
側から順次配置するハードディスク２０１と、サブブロ
ックのデータを外周側から順次配置するハードディスク
２０１を選択している。
【０１０７】各サブブロックに１乃至ｎの番号を付けた
とき、例えば、奇数番目のサブブロックはハードディス
ク２０１に内周側から順次配置し、偶数番目のサブブロ
ックはハードディスク２０１に外周側から順次配置す
る。さらに、少数のハードディスク２０１に集中してサ
ブブロックが配置されないように、データによって配置
するハードディスク２０１をずらして選択するようにす
る。
【０１０８】図２８は、図２７のステップＳ３１の処理
の詳細を示すフローチャートである。即ち、ステップＳ
４１において、パリティデータを配置するハードディス
ク２０１として、次式（４）で表されるｊ番目のハード
ディスク２０１を選択する。
【０１０９】 ｊ＝ＭＯＤ（ｋ−１，ｍ）＋１ ・・・（４） ここで、ＭＯＤは、ｋ−１をｍ（ハードディスク２０１
の総数）で割った余りを演算する演算子である。
【０１１０】この処理により、例えば、いま、ハードデ
ィスク２０１の数ｍを３２とするとき、ｊ＝１，２，
３，・・・，３１，３２，１，２，・・・といった順番
で、各ハードディスク２０１が選択される。
【０１１１】次に、ステップＳ４２において、第ｉ番目
（ｉ＝１，３，５，・・・）のサブブロックのデータ
を、内周側から順次配置するハードディスク２０１とし
て、次式（５）で表されるｊ番目のハードディスク２０
１を選択する。
【０１１２】 ｊ＝ＭＯＤ（ｋ＋ｉ−１，ｍ）＋１ ・・・（５）
【０１１３】これにより、例えば、ｉ＝１の場合（第１
番目のサブブロックを記録する場合）、ｊとして、２，
３，４，・・・，３２，１，２，．．．の順番に、ハー
ドディスク２０１が選択され、ｉ＝３の場合（第３番目
のサブブロックを記録する場合）、４，５，６，・・
・，３２，１，２，・・・の順番に、ハードディスク２
０１が選択される。
【０１１４】次に、ステップＳ４３に進み、第ｉ番目
（ｉ＝２，４，６，・・・）のサブブロックのデータ
を、外周側から順次配置するハードディスク２０１とし
て、上式（５）で表されるｊ番目のハードディスク２０
１を選択する。
【０１１５】これにより、例えば、ｉ＝２の場合（第２
番目のサブブロックを記録する場合）、ｊ＝３，４，
５，・・・，３２，１，２，．．．のハードディスク２
０１が選択され、ｉ＝４の場合（第４番目のサブブロッ
クを記録する場合）、ｊ＝５，６，７，・・・，３２，
１，２，・・・のハードディスク２０１が、順次、選択
される。
【０１１６】このように、外周側のトラックと内周側の
トラックを交互にペア（対）として用いることにより、
より内周側のサブブロックの大きさを、より外周側のサ
ブブロックの大きさより小さくすることが可能となり、
各サブブロックのギャップθgapを一定にすることがで
きる。
【０１１７】図２８に示したフローチャートでは、サブ
ブロックのデータを、内周側から順次配置するサブブロ
ックと、外周側から順次配置するサブブロックを交互に
決めていったが、バランスが取れていれば、交互でなく
とも構わない。即ち、サブブロックを順番に、内周側か
ら順次ハードディスク２０１に配置し、次に、残りのサ
ブブロックを順番に、外周側から順次ハードディスク２
０１に配置するようにしてもよい。
【０１１８】また、サブブロックが少数のハードディス
ク２０１に集中しないのであれば、上記式（４）と式
（５）で表されるｊ番目のハードディスク２０１を選択
しなくとも構わない。例えば、内周側から順次サブブロ
ックを配置するハードディスク２０１は、内周をあまり
使用していないハードディスク２０１の中から選択し、
また、外周側から順次サブブロックを配置するハードデ
ィスク２０１は、外周をあまり使用していないハードデ
ィスク２０１の中から選択する方法も有効である。いず
れにしても、パリティデータは、ステップＳ４１で選択
されたハードディスク２０１上の外周側から順次配置す
る。
【０１１９】以上のようにして、ハードディスク２０１
を決定するとリターンし、次に、図２７のステップＳ３
２に進む。
【０１２０】ステップＳ３２においては、選択された各
ハードディスク２０１上において、パリティデータおよ
びサブブロックのデータの配置を開始する開始論理セク
タを決定する。
【０１２１】図２９は、この開始論理セクタを決定する
処理手順を示すフローチャートである。まず、ステップ
Ｓ５１において、外周側から順次パリティデータを配置
するハードディスク２０１に関して、開始論理セクタア
ドレスＬkpを求める。
【０１２２】図３０は、図２９のステップＳ５１におけ
る処理の詳細を示すフローチャートである。最初に、ス
テップＳ６１において、サブブロック（いまの場合、パ
リティデータ）を配置するトラックとして、サブブロッ
ク（パリティデータ）が配置されていない未配置領域の
中における最外周トラックを選択する。未配置領域は、
アロケーションマップ３０３から知ることができる。こ
れにより、物理セクタアドレスのシリンダ番号（ＣＹＬ
ki）、メディア番号（ＭＥＤki）が決まり、ZBRテーブ
ル３０１を参照して、この配置場所における１トラック
あたりのセクタ数（Ｔki）が分かる。
【０１２３】次に、ステップＳ６２において、シリンダ
番号（ＣＹＬki）と最適なスキュー（θskew）の値か
ら、次式（６）によって、ステップＳ６１で選択され
た、未配置領域の中の最外周トラック（シリンダ番号Ｃ
ＹＬki）の先頭と、物理的な最外周トラック（最初のサ
ブブロックのデータが記録されたトラック）（シリンダ
番号０のトラック）の先頭との間（両トラックの間のシ
リンダ数は、ＣＹＬkiとなる）のなす角度θkiが求めら
れる。
【０１２４】 θki＝θskew×ＣＹＬki ・・・（６） ただし、θki＞２πのとき、θki＜２πとなるまで、θ
ki＝θki−２πの処理を繰り返す。
【０１２５】次に、ステップＳ６３に進み、式（６）に
おいて求めた角度θkiと、トラックあたりのセクタ数
（Ｔki）より、次式（７）によって、セクタ番号（ＳＥ
Ｃki）が求められる。
【０１２６】 ＳＥＣki＝ＲＯＵＮＤＵＰ（Ｔki×θki／２π） ・・・（７） ここで、ＲＯＵＮＤＵＰは、端数を切り上げた整数を求
める演算子を意味する。
【０１２７】次に、ステップＳ６４において、物理アド
レステーブル３０２（図１３）を参照して、ステップＳ
６１乃至Ｓ６３において求めた物理セクタアドレス（Ｃ
ＹＬki、ＭＥＤki、ＳＥＣki）から論理セクタアドレス
（Ｌki）（いまの場合、Ｌkp）を決定し、リターンす
る。
【０１２８】次に、図２９のステップＳ５２に進み、内
周側から順次配置する全てのハードディスク２０１に関
して、それぞれの開始論理セクタアドレスＬki（ｉ＝
１，３，５，・・・）を求める。
【０１２９】図３１は、図２９のステップＳ５２におけ
る処理の詳細を示すフローチャートである。最初に、ス
テップＳ７１において、物理アドレステーブル３０２
（図１３）を参照して、サブブロックを配置するトラッ
クとして、未配置領域の中における最内周トラックを選
択する。これにより、物理セクタアドレスのシリンダ番
号（ＣＹＬki）、メディア番号（ＭＥＤki）が決まり、
ZBRテーブル３０１を参照して、この配置場所における
１トラックあたりのセクタ数（Ｔki）が分かる。
【０１３０】次に、ステップＳ７２において、ステップ
Ｓ７１で選択された、未配置領域の中の最内周トラック
の先頭と、物理的な最内周トラック（最初のサブブロッ
クのデータが記録されたトラック）の先頭との間のなす
角度θkiを求め、ステップＳ７３においてセクタ番号
（ＳＥＣki）を求める。そして、ステップＳ７４におい
て、求めた物理セクタアドレス（ＣＹＬki、ＭＥＤki、
ＳＥＣki）から論理セクタアドレス（Ｌki）を決定し、
リターンする。上述したステップＳ７２乃至Ｓ７４にお
ける処理は、トラックを外周側からではなく、内周側か
ら順次選択する点を除き、基本的には、図３０のステッ
プＳ６２乃至Ｓ６４における処理と同様の処理であるの
で、ここではその詳細な説明は省略する。
【０１３１】次に、図２９のステップＳ５３に進み、サ
ブブロックのデータを、外周側から順次配置する全ての
ハードディスク２０１に関して、それぞれの開始論理セ
クタアドレスＬki（ｉ＝２，４，６，・・・）を求め
る。ここでの処理手順は、図３０のフローチャートを参
照して上述した場合と同様であるので、ここではその説
明は省略する。そして、処理が終了すると、リターンす
る。
【０１３２】図２９乃至図３１に示した処理例において
は、サブブロックを外周側から順次各トラックに配置す
る場合、サブブロックを配置するトラックを未配置領域
の中の最外周トラックから選択し、サブブロックを内周
側から順次各トラックに配置する場合、サブブロックを
配置するトラックを未配置領域の中の最内周トラックか
ら選択するものとしたが、必ずしも最外周トラックや最
内周トラックを選択する必要はない。例えば、ZBR方式
のフォーマットでは、同一のゾーンであれば、トラック
あたりのセクタ数も同一であり、各サブブロックのサイ
ズおよびギャップの値は変わらないからである。
【０１３３】以上のようにして、開始論理セクタアドレ
スが求められると、次に、図２７のステップＳ３３に進
み、パリティデータと各サブブロックのサイズが決定さ
れる。サブブロックのサイズを決定する場合の処理手順
については、図３２のフローチャートを参照して後述す
る。
【０１３４】次に、各サブブロック（パリティデータの
場合を含む）のサイズ（セクタ数）はどうあるべきかを
考えてみる。まず、各サブブロックのサイズの和は、元
の１ブロックのデータのサイズに等しい。即ち、各サブ
ブロックのサイズ（セクタ数）をＳki（ｉ＝１，２，
３，・・・，ｎ）とし、元の１ブロックのデータのサイ
ズ（セクタ数）をＳとすると、Ｓは次式（８）で表され
る。
【０１３５】 Ｓk1＋Ｓk2＋，・・・，＋Ｓkn＝Ｓ ・・・（８）
【０１３６】一方、各サブブロックの読み出し時間また
は書き込み時間が等しくなるためには、各サブブロック
のギャップθgapの値が等しくなければならない。即
ち、次の式（９）が成り立っていなければならない。
【０１３７】 Ｓk1／Ｔk1＝Ｓk2／Ｔk2＝，・・・，＝Ｓkn／Ｔkn ・・・（９）
【０１３８】上記式（９）において、Ｔki（ｉ＝１，
２，３，・・・，ｎ）は、ｉ番目のサブブロックが配置
されるトラックのセクタ数である。
【０１３９】式（８）および式（９）より、各サブブロ
ックのギャップθgapの値を一定にするための各サブブ
ロックのセクタ数Ｓkiは次式（１０）で与えられる。
【０１４０】 Ｓki＝Ｓ×Ｔki／Ｔ ・・・（１０） ただし、Ｔ＝Ｔk1＋Ｔk2＋，・・・，＋Ｔknとする。
【０１４１】実際には、セクタ数Ｓkiは整数で与えられ
るので、各サイズは若干の微調整が必要である。
【０１４２】一方、パリティデータのサイズＳkpは、各
サブブロックのサイズが決まっているとき、次式（１
１）で与えられる。
【０１４３】 Ｓkp＝ＭＡＸ（Ｓk1，Ｓk2，・・・，Ｓkn） ・・・（１１）
【０１４４】式（１１）において、ＭＡＸは、サブブロ
ックのサイズＳk1乃至Ｓknのうち、最も大きいものを求
める演算子である。
【０１４５】パリティデータは、図２７のステップＳ３
１およびステップＳ３２より、ハードディスク２０１の
外周よりのトラックに配置されることが保証されている
ので、次式（１２）が成立することがわかる。
【０１４６】 Ｓk1／Ｔk1＝Ｓk2／Ｔk2＝，・・・，＝Ｓkn／Ｔkn＝Ｓkp／Ｔkp ・・・（１２） ここで、Ｔkpは、サブブロックＳkpが配置されるトラッ
クのセクタ数である。
【０１４７】以上のサブブロックのサイズを決定する手
順を実現するフローチャートが図３２に示したものであ
る。最初に、ステップＳ８１において、ｎ個のサブブロ
ックが配置される配置場所に対応するトラックの１トラ
ックあたりのセクタ数Ｔki（ｉ＝１，２，・・・，ｎ）
の和Ｔを求める。次に、上記式（１０）で表される演算
を、変数ｉが１からｎまでについて行い、各サブブロッ
クのサイズＳki（ｉ＝１，２，・・・，ｎ）を求める。
【０１４８】次に、ステップＳ８２に進み、上記式
（８）で表される演算を行い、ステップＳ８１で求めた
各サブブロックのサイズＳkiの和が、元の１ブロックの
データのサイズＳと等しいか否かが判定される。各サブ
ブロックのサイズＳkiの和が、元の１ブロックのデータ
のサイズＳと等しくないと判定された場合、ステップＳ
８３に進み、各サブブロックのサイズＳkiの和が、元の
１ブロックのデータのサイズＳと等しくなるように、各
サブブロックのサイズＳkiを微増減させる。その後、ス
テップＳ８２に戻り、各サブブロックのサイズＳkiの和
が、元の１ブロックのデータのサイズＳと等しいと判定
されるまで、ステップＳ８２およびステップＳ８３の処
理が繰り返される。
【０１４９】一方、ステップＳ８２において、各サブブ
ロックのサイズＳkiの和が、元の１ブロックのデータの
サイズＳと等しいと判定された場合、ステップＳ８４に
進み、パリティデータのサイズＳkpが求められる。即
ち、サブブロックＳkiの中の最も大きいサイズがパリテ
ィデータのサイズＳkpとされる。
【０１５０】ステップＳ８４の処理が終了すると、リタ
ーンする。これにより、図２３に示したフローチャート
のステップＳ３３の処理が終了し、全ての処理を終了す
る。
【０１５１】以上のようにして、各ハードディスク２０
１において、各サブブロックのギャップθgapが一定と
なるように、内周側に配置されるサブブロックのサイズ
を小さくし、外周側に配置されるサブブロックのサイズ
を大きくする。
【０１５２】図３３は、以上のようにしてハードディス
ク２０１に分配されたサブブロックの例を表している。
ここでは、ハードディスク２０１の数ｍを６とし、サブ
ブロックの数ｎを４としている。
【０１５３】１番目のフレームのパリティデータは、ハ
ードディスク２０１−１に、それに対応する４個のサブ
ブロックは、ハードディスク２０１−２乃至２０１−５
に分配して配置される。ハードディスク２０１−１に配
置されるパリティデータと、ハードディスク２０１−
３，２０１−５に配置されるサブブロックは、最外周ト
ラックに入れられ、ハードディスク２０１−２，２０１
−４に配置されるサブブロックは、最内周トラックに入
れられる。
【０１５４】また、２番目のフレームのパリティデータ
は、ハードディスク２０１−２に、サブブロックは、ハ
ードディスク２０１−３乃至２０１−６に、それぞれ、
外周より、内周より、外周より、内周より、外周よりの
順番で入れられ、３番目のフレームのパリティデータ
は、ハードディスク２０１−３に、サブブロックは、ハ
ードディスク２０１−４乃至２０１−６、およびハード
ディスク２０１−１に、それぞれ、外周より、内周よ
り、外周より、内周より、外周よりの順番で入れられ
る。以下同様にして、各フレームのデータが配置され、
最後のフレームのデータは、例えば、ハードディスク２
０１−３乃至２０１−６およびハードディスク２０１−
１のシリンダのほぼ中間あたりに配置される。
【０１５５】このように配置されたパリティデータとサ
ブブロックを、１つのハードディスク２０１に注目して
観察してみると、各サブブロックのギャップθgapの値
がほとんど同一であるから、各サブブロックの読み出
し、および書き込みに要する時間がほぼ一定となる。
【０１５６】以上のように、上記実施の形態において
は、ハードディスク２０１上でのデータの格納場所に拘
らず、パリティデータおよびサブブロックを実際に読み
出しあるいは書き込みを行う時間を一定とすることがで
きる。
【０１５７】また、上記実施の形態においては、データ
にアクセスする場合、外周から内周方向にスキャンする
ようにしたが、内周から外周方向にスキャンするように
することも可能である。その場合、内周から外周にヘッ
ドを移動させながら、データにアクセスするときに最適
なスキューを設定するようにすることができる。
【０１５８】次に、RAIDコントローラ２８２における、
パリティデータを生成し、これを利用して誤りを補正す
る場合の動作について説明する。例えば、図１５に示し
たように、外周に記録されるサブブロックのサイズは、
内周に記録されるサブブロックのサイズより大きくされ
て、１つのブロックが４個のサブブロック＃１乃至＃４
に分割される。
【０１５９】パリティデータのサイズは、分割されたサ
ブブロックの中の最もサイズが大きいサブブロックのサ
イズと等しくなるように設定される。
【０１６０】基本的には、ｊ番目のパリティデータＰj
は、各サブブロックのｊ番目のデータから生成される。
図３４（Ａ）に示すように、ｊの値が小さい場合、全て
のサブブロックに対応するｊ番目のデータが存在するの
で、全てのサブブロック＃１乃至＃４のデータから、パ
リティデータＰjが生成される。一方、ｊがある程度よ
り大きくなると、図３０（Ｂ）に示すように、サブブロ
ック＃１，＃３ではｊ番目のデータが存在しないことに
なる。
【０１６１】このような場合、サイズがｊ以上であるサ
ブブロック＃２，＃４からｊ番目のデータに基づいて、
パリティデータＰjが生成される。あるいは、サブブロ
ック＃１，＃３に予め決められた所定のデータを付加
し、すべてのサブブロックのデータからパリティデータ
Ｐjを生成するようにすることもできる。なお、パリテ
ィデータを発生するアルゴリズムには様々な種類がある
が、ここではその詳細までを述べる必要がないので省略
する。
【０１６２】次に、データの誤りを訂正する場合におけ
る動作は次のようになる。すなわち、例えば、所定のサ
ブブロックのｊ番目のデータが誤っている場合、基本的
には他のサブブロックのｊ番目のデータとパリティデー
タを用いて誤りを訂正する。例えば、図３５（Ａ）に示
すように、ｊの値が小さい場合、全てのサブブロックの
ｊ番目のデータからパリティデータが生成されているの
で、パリティデータのｊ番目のデータと誤りのないサブ
ブロック＃１乃至＃３の全てのｊ番目のデータを用い
て、誤りのあるサブブロック＃４のｊ番目のデータの訂
正を行う。
【０１６３】一方、図３５（Ｂ）に示すように、ｊの値
がある程度大きくなると、サイズがｊ以上であるサブブ
ロックのｊ番目のデータからパリティデータが生成され
るので、サイズがｊ以上であるサブブロックの中の誤り
がないサブブロック＃２と、パリティデータを使用し
て、誤りのあるサブブロック＃４のｊ番目のデータの訂
正を行う。
【０１６４】本実施の形態においては、このようなパリ
ティデータの生成と、パリティデータを用いた誤り訂正
処理は、リアルタイムで行われるようになされている。
図３６は、そのような処理を行う部分の構成を表してい
る。
【０１６５】同図に示すように、ビデオブロック２７１
−１のRAIDコントローラ２８２−１は、データを１パケ
ット転送ブロック分だけ遅延させる遅延素子４０１−１
乃至４０３−１を有している。RAIDコントローラ２８２
−１は、ビデオプロセッサ２８３−１より１０ビットの
バスを介して供給される画素データからパリティデータ
を生成し、３２ビットのバスを介してFIFO４０４−１に
供給するとともに、画素データを３２ビットのバスを介
してFIFO４０５−１に供給するようになされている。ま
た、RAIDコントローラ２８２−１は、DMAコントローラ
２８１−１から６４ビットのバスとFIFO４０６−１を介
して供給された画素データ（再生データ）に対して、パ
リティデータに基づく誤り訂正処理を行い、１０ビット
の画素データ単位でビデオプロセッサ２８３−１に供給
するようになされている。
【０１６６】図３７は、RAIDコントローラ２８２−１に
おける１０ビットのデータと３２ビットのデータの変換
処理の例を表している。第１のモードが設定されている
場合、RAIDコントローラ２８２−１は、図３７（Ａ）に
示すように、ビデオプロセッサ２８３−１より１０ビッ
ト単位でデータが供給されると、その１０ビット単位の
データを３個集め、第１番目と第２番目の１０ビットの
データの間に、１ビットの０のダミーデータを挿入し、
また、第２番目と第３番目の１０ビットのデータの間
に、０のダミーデータを挿入して、合計３２ビットのデ
ータとする。また、逆に３２ビットのデータが、バスか
ら供給された場合、第１１番目のビットと第２２番目の
ビットを無視して、その前後の１０ビットずつのデータ
に３分割して処理する。
【０１６７】また、第２のモードが設定されている場
合、図３７（Ｂ）に示すように、RAIDコントローラ２８
２−１は、１０ビットで入力されるデータのうち、下位
２ビットを無視し、４組の８ビットのデータを組み合わ
せて、３２ビットのデータとする。また、逆に３２ビッ
トのデータが入力された場合には、これを８ビットずつ
に区分し、各８ビットのデータに、２ビットのダミーデ
ータを付加して、１０ビットのデータとする。
【０１６８】RAIDコントローラ２８２−１とDMAコント
ローラ２８１−１は、FIFO４０４−１乃至４０６−１を
介して相互に接続されている。FIFO４０４−１乃至４０
６−１のRAIDコントローラ２８２−１側は、３２ビット
のバスで構成されており、DMAコントローラ２８１−１
側は、６４ビットのバスで構成されている。各FIFOは、
３２ビットで構成されているため、例えば、FIFO４０４
−１は、最初に入力された３２ビットのパリティデータ
を６４ビットのバスの、例えば上位側の３２ビットのバ
スを介してDMAコントローラ２８１−１に出力し、次に
入力される３２ビットのパリティデータを、６４ビット
のバスの下位側の３２ビットのバスを介してDMAコント
ローラ２８１−１に供給する。
【０１６９】FIFO４０５−１も、FIFO４０４−１と同様
に、RAIDコントローラ２８２−１より供給される、最初
の３２ビットの画素データを、６４ビットのバスのMSB
側の３２ビットのバスを介してDMAコントローラ２８１
−１に出力し、次に、入力される３２ビットの画素デー
タを、６４ビットのバスのLSB側の３２ビットのバスを
介してDMAコントローラ２８１−１に出力する。
【０１７０】一方、DMAコントローラ２８１−１から６
４ビットのバスを介して供給される画素データ（再生画
素データ）を、RAIDコントローラ２８２−１に供給する
FIFO４０６−１は、図３８に示すように、それぞれ３２
ビットの容量を有するFIFO４０６Ａ−１と４０６Ｂ−１
により構成されている。DMAコントローラ２８１−１よ
り６４ビットのバスのMSB側の３２ビットのバスを介し
て供給された画素データは、FIFO４０６Ａ−１に供給さ
れ、LSB側の３２ビットのバスを介して供給された画素
データは、FIFO４０６Ｂ−１に供給される。そして、FI
FO４０６Ａ−１に記憶された画素データが、３２ビット
のバスを介してRAIDコントローラ２８２−１に供給され
た後、次にFIFO４０６Ｂ−１に記憶された３２ビットの
画素データが読み出され、３２ビットのバスを介してRA
IDコントローラ２８２−１に供給される。
【０１７１】DMAコントローラ２８１−１は、６４ビッ
トのDMAバス２５１に接続されている。また、FIFO４０
７−１は、３２ビットの制御バス２５２に接続されてお
り、制御バス２５２を介して入力されたコマンドを、RA
IDコントローラ２８２−１に出力するようになされてい
る。
【０１７２】なお、図示は省略するが、ビデオブロック
２７１−２乃至２７１−６も、ビデオブロック２７１−
１と同様に構成されている。
【０１７３】ボード４２１−１には、３枚のSCSIボード
４３１−１乃至４３１−３が設けられている。そして、
SCSIボード４３１−１には、S-DRAMで構成されるデータ
バッファ２１２−１が設けられており、その入出力が、
バッファコントローラ２１１−１により制御されるよう
になされている。バッファコントローラ２１１−１に
は、３２ビットのバスを介して、２つのSCSIコントロー
ラ２０２−１，２０２−２が接続されており、SCSIコン
トローラ２０２−１は、２台のハードディスク２０１−
１，２０１−２を制御するようになされている。また、
SCSIコントローラ２０２−２は、２台のハードディスク
２０１−３，２０１−４を制御するようになされてい
る。
【０１７４】図示は省略するが、SCSIボード４３１−
２，４３１−３も、SCSIボード４３１−１と同様に構成
されている。また、ボード４２１−２，４２１−３も、
ボード４２１−１と同様に構成されている。従って、こ
の構成例においては、１枚のボード４２１−ｉにより、
１２台のハードディスク２０１を制御することができる
ようになされており、３枚のボードが設けられているの
で、合計３６台のハードディスク２０１を制御する機能
を有するものとされている。但し、実際には、３２台の
ハードディスク２０１が接続されている。
【０１７５】上述したように、１フレーム分の画像デー
タは、例えば、４つのサブブロックに区分されるが、こ
のサブブロックは、さらに１２８ワード分の画素データ
を単位とするパケット転送ブロックに区分されて、パリ
ティデータの生成と、これを利用した誤り訂正処理が実
行される。
【０１７６】すなわち、例えば、NTSC方式の１フレーム
分の画像データは、図３９に示すように、１４４０×５
１２画素により構成される。１画素は、１０ビットの輝
度（Ｙ）データと、１０ビットの色差（ＵまたはＶ）デ
ータで構成される。
【０１７７】１ワードは３２ビットで構成されるため、
１ワードの中に、１０ビットの輝度データを３個配置す
ることができる。そして、３個の輝度データの間に、図
３７（Ａ）に示したように、２ビットのダミーデータを
付加することで、１ワードにより、結局、３画素分のデ
ータを配置することができる。このような観点からする
と、図４０に示すように、１パケット転送ブロックに、
３８４画素のデータを配置することになる。
【０１７８】但し、１０ビットの輝度データと１０ビッ
トの色差データにより、１画素分のデータが構成される
ものと考えると、１パケット転送ブロック（１２８ワー
ド）に配置される画素数は、１ワードに１．５画素分を
配置することができることになるので、１２９画素分の
データを配置することになる。
【０１７９】なお、ここでは簡単のために、図４０に示
すように、１つの画素が１０ビットの輝度データで構成
されるものと考えて、１パケット転送ブロックに３８４
画素が配置されるものとする。
【０１８０】上述したように、DMAコントローラ２８１
は、RAIDコントローラ２８２とデータバッファ２１２と
の間において、パケット転送ブロックを単位とするDMA
転送を行う。図４１は、制御バス２５２を介して、コン
トローラ２６２からDMAコントローラ２８１に、供給さ
れるDMAコマンドの例を表している。この例は、RAIDコ
ントローラ２８２からデータバッファ２１２に対して、
記録すべき画素データをDMA転送する場合のコマンドの
例を表している。
【０１８１】図４１に示すように、このDMAコマンド
は、コマンドとオペランドとにより構成されており、オ
ペランドには、画素データを記録すべきデータバッファ
２１２のアドレスが保持されている。また、コマンドに
は、パケット転送ブロックを転送する回数（ループ回
数）が規定されている。
【０１８２】なお、このコマンドとしては、ループ回数
の他、各種の制御を指令するコマンドを配置することが
できるのはもとよりである。例えば、RAIDコントローラ
２８２に対するコマンドには、RAID比が設定されてい
る。
【０１８３】例えば、いま、図４０に示すように、１フ
レーム分の画素データが、１パケット転送ブロックごと
にＡ０，Ｂ０，Ｃ０，Ｄ０，Ａ１，Ｂ１，Ｃ１，Ｄ１，
・・・のように、左上から右下方向に、順次区分された
ものとする。このパケット転送ブロックを、図４１に示
すようなDMAコマンドで、DMAコントローラ２８１に転送
を指令すると、DMAコントローラ２８１は、そのFIFO５
０１−１でこのコマンドを受け取り、図４２に示すよう
に、データバッファ２１２に対して、データの書き込み
を行う。
【０１８４】すなわち、図４１に示すように、コマンド
には、４つのサブブロックに対応して、データバッファ
２１２のアドレスａ０乃至ｄ０がそのオペランドに規定
されており、また、その４個のサブブロックに対応する
パリティデータの記録すべきデータバッファ２１２のア
ドレスとして、ｐ０がオペランドに記述されている。そ
して、コマンドとして、ループ回数ｎが記述されてい
る。この場合、図４２に示すように、データバッファ２
１２のアドレスａ０にパケット転送ブロックＡ０が書き
込まれる。アドレスｂ０にパケット転送ブロックＢ０が
書き込まれ、アドレスｃ０にパケット転送ブロックＣ０
が書き込まれ、アドレスｄ０にパケット転送ブロックＤ
０が書き込まれる。そして、４個のサブブロックに対応
して生成されたパリティデータのうち、最初の１パケッ
ト転送ブロック分のパリティデータＰ０が、データバッ
ファ２１２のアドレスｐ０に書き込まれる。
【０１８５】次に、データバッファ２１２のアドレスａ
０＋１２８（ワード）にパケット転送ブロックＡ１が書
き込まれ、アドレスｂ０＋１２８にパケット転送ブロッ
クＢ１が書き込まれ、アドレスｃ０＋１２８にパケット
転送ブロックＣ１が書き込まれ、さらにアドレスｄ０＋
１２８にパケット転送ブロックＤ１が書き込まれる。そ
して、アドレスｐ０＋１２８に、パリティデータＰ１が
書き込まれる。
【０１８６】以下、同様に、アドレスａ０から連続する
領域に、データＡ０，Ａ１，Ａ２，・・・Ａ（ｎ−１）
が書き込まれ、アドレスｂ０から連続する領域に、デー
タＢ０，Ｂ１，Ｂ２，・・・Ｂ（ｎ−１）が書き込まれ
る。また、アドレスｃ０から連続する領域に、データＣ
０，Ｃ１，Ｃ２，・・・Ｃ（ｎ−１）が書き込まれ、ア
ドレスｄ０から連続する領域に、データＤ０，Ｄ１，Ｄ
２，・・・Ｄ（ｎ−１）が書き込まれ、アドレスｐ０か
ら連続する領域に、パリティデータＰ０乃至Ｐ（ｎ−
１）が書き込まれる。
【０１８７】図４３は、１フレームの画像の画素データ
を４：１のRAIDで転送する領域Ｒ1と、２：１のRAIDを
行う領域Ｒ2の範囲を示している。同図に示すように、
Ａ０，Ｂ０，Ｃ０，Ｄ０，Ａ１，Ｂ１，Ｃ１，Ｄ１，・
・・，Ａｎ，Ｂｎ，Ｃｎ，Ｄｎの連続するパケット転送
ブロックが、４：１のRAIDで転送される。そして、それ
に続く領域Ｒ2のパケット転送ブロックＡ（ｎ＋１），
Ｃ（ｎ＋１），Ａ（ｎ＋２），Ｃ（ｎ＋２），・・・，
Ａｒ，Ｃｒが、２：１のRAIDで転送される。
【０１８８】上記したパケット転送ブロックＡｉ，Ｂ
ｉ，Ｃｉ，Ｄｉは、それぞれ第１乃至第４のサブブロッ
クを構成している。
【０１８９】すなわち、図４４に示すように、第１のサ
ブブロックは、Ａ０乃至Ａｒのパケット転送ブロックで
構成され、第２のサブブロックは、Ｂ０乃至Ｂｎのパケ
ット転送ブロックで構成され、第３のサブブロックは、
Ｃ０乃至Ｃｒのパケット転送ブロックで構成され、第４
のサブブロックは、Ｄ０乃至Ｄｎのパケット転送ブロッ
クで構成されている。そして、パリティデータは、Ｐ０
乃至Ｐｒのパケット転送ブロックで構成されている。
【０１９０】この図４３と図４４を比較して明らかなよ
うに、例えば、第１のサブブロックを構成するパケット
転送ブロックＡｉは、図４３に示す１フレームの画像上
の連続する画素ではなく、所定の位置に分散して配置さ
れている画素で構成されている（勿論、１つのパケット
転送ブロック内においては、画素が連続している）。
【０１９１】そして、図４４に示すように、各サブブロ
ックのｎ＋１個のパケット転送ブロックは、ｎ＋１個の
パリティデータとともに、４：１のRAIDを構成してい
る。
【０１９２】これに対して、第１のサブブロックのパケ
ット転送ブロックＡｎ＋１からパケット転送ブロックＡ
ｒまでのパケット転送ブロック、第３のサブブロックの
パケット転送ブロックＣｎ＋１からパケット転送ブロッ
クＣｒまでのパケット転送ブロック、さらにパケット転
送ブロックＰｎ＋１からパケット転送ブロックＰｒまで
のパリティデータにより、２：１のRAIDが構成されてい
る。
【０１９３】４：１のRAIDの領域のパケット転送ブロッ
クは、図４４の左側に示すようなDMAコマンドにより、
データバッファ２１２にDMA転送される。すなわち、第
１のサブブロックのデータＡ１は、データバッファ２１
２のアドレスａ０に記憶され、第２のサブブロックのパ
ケット転送ブロックＢ１は、データバッファ２１２のア
ドレスｂ０に記憶され、第３のサブブロックのパケット
転送ブロックＣ１は、データバッファ２１２のアドレス
ｃ０に記憶され、さらに第４のサブブロックのパケット
転送ブロックＤ１は、データバッファ２１２のアドレス
ｄ０に記憶される。そして、パリティデータは、データ
バッファ２１２のアドレスｐ０に記憶される。次に、第
２番目のパケット転送ブロックＡ２，Ｂ２，Ｃ２，Ｄ２
と、パリティデータＰ２が、順次転送される。以下、同
様にして、この４：１のRAIDの領域のパケット転送ブロ
ックに対しては、ｎ＋１回の転送が行われる。
【０１９４】これに対して、２：１のRAIDの領域のパケ
ット転送ブロックは、図４４において右側に示すDMAコ
マンドで、データバッファ２１２にDMA転送される。す
なわち、第１のサブブロックのパケット転送ブロックＡ
ｎ＋１は、データバッファ２１２のアドレスａ０に記憶
される。同様に、第３のサブブロックのパケット転送ブ
ロックＣｎ＋１は、データバッファ２１２のアドレスｃ
０に記憶され、パリティデータＰｎ＋１は、データバッ
ファ２１２のアドレスｐ０に記憶される。以下、同様
に、第２番目以降のパケット転送ブロックＡｎ＋２，Ｃ
ｎ＋２，Ｐｎ＋２，Ａｎ＋３，Ｃｎ＋３，Ｐｎ＋３，・
・・が順次転送される。そして、この場合のパケット転
送ブロックの転送回数は、ｒ−ｎ＋２回とされる。
【０１９５】図４５と図４６は、データバッファ２１２
からパケット転送ブロックを読み出す場合のDMAコマン
ドを表している。図４５は、各パケット転送ブロックに
誤りがない場合を表しており、図４６は、誤りがある場
合を表している。
【０１９６】図４５に示すように、各パケット転送ブロ
ックに誤りがない場合には、各パケット転送ブロックが
記憶されているデータバッファ２１２のアドレスａ０乃
至ｄ０と、転送回数が記述されている。すなわち、この
場合、データバッファ２１２のアドレスａ０から第１の
サブブロックの１つのパケット転送ブロックが読み出さ
れ、アドレスｂ０から第２のサブブロックの１つのパケ
ット転送ブロックが読み出され、アドレスｃ０から第３
のサブブロックの１つのパケット転送ブロックが読み出
され、さらに、アドレスｄ０から第４のサブブロックの
１つのパケット転送ブロックが読み出される。このよう
な読み出しが、ループ回数分だけ行われる。
【０１９７】これに対して、図４６に示すように、例え
ば第３のブロックのパケット転送ブロックに誤りがある
場合には、その誤りがあるパケット転送ブロックが記憶
されているアドレスｃ０に代えて、パリティデータが記
憶されているアドレスｐ０が記述される。そして、コマ
ンドとして、ループ回数が指定されるとともに、アドレ
スｃ０に記憶されている第３のサブブロックのデータに
誤りがあることを表すフラグが記述される。従って、こ
の場合には、データバッファ２１２から第３のサブブロ
ックのデータは読み出されず、それに代えて、パリティ
データが読み出されることになる。
【０１９８】次に、RAIDコントローラ２８２において、
リアルタイムでパリティデータを生成し、また、リアル
タイムでパリティデータを利用して、誤り訂正を行うた
めのより具体的な構成と動作について説明する。図４７
は、このような、RAIDコントローラ２８２のリアルタイ
ムでパリティデータを生成し、また、これを利用して、
誤り訂正を行う部分の構成例を表している。
【０１９９】セレクタ４５１は、ビデオプロセッサ２８
３より供給される記録データ（画素データ）と、データ
バッファ２１２から供給される画素データ（再生デー
タ）の、いずれか一方を選択し、入力データとして、図
示せぬ他の回路に供給させるとともに、遅延素子４０１
−４並びにセレクタ４５４，４５５の入力Ａに供給させ
る。遅延素子４０１−４は、入力されたデータを、１パ
ケット転送ブロック分だけ遅延した後、後段の遅延素子
４０１−３に出力する。遅延素子４０１−３も、入力さ
れたデータを１パケット転送ブロック分だけ遅延させた
後、後段の遅延素子４０１−２に出力する。遅延素子４
０１−２も、入力されたデータを１パケット転送ブロッ
ク分だけ遅延した後、後段の遅延素子４０１−１に出力
する。遅延素子４０１−１は、入力されたデータを１パ
ケット転送ブロック分だけ遅延した後、セレクタ４５３
の入力Ａに供給する。
【０２００】なお、この遅延素子４０１−１乃至４０１
−４は、この図４７のブロック図においては４個示され
ているが、実際には、図３６における１個の遅延素子４
０１により構成されており、この遅延素子４０１をルー
プ回数分（いまの場合、４個）だけ繰り返し使用するこ
とで、ループ回数分のパケット転送ブロックの遅延を得
ることが可能である。
【０２０１】セレクタ４５４は、遅延素子４０２の出力
が供給されている入力Ｂと、セレクタ４５１の出力が供
給されている入力Ａの一方を選択するか、２つの入力の
排他的論理和を演算して、遅延素子４０２に出力する。
遅延素子４０２の出力は、セレクタ４５２の入力Ａに供
給されている。
【０２０２】セレクタ４５５も、セレクタ４５１の出力
が供給される入力Ａと、遅延素子４０３の出力が供給さ
れている入力Ｂの一方を選択するか、または、両者の排
他的論理和を演算し、遅延素子４０３に出力するととも
に、図示せぬ回路にパリティデータとして出力するよう
になされている。遅延素子４０３の出力は、セレクタ４
５２の入力Ｂに供給されている。
【０２０３】セレクタ４５２は、入力ＡとＢのうちの一
方を選択し、セレクタ４５３の入力Ｂに供給している。
セレクタ４５３は、遅延素子４０１−１からの入力Ａ
と、セレクタ４５２からの入力Ｂの一方を選択し、選択
結果をビデオプロセッサ２８３に出力するようになされ
ている。
【０２０４】次に、パリティデータを生成する場合の動
作について図４８を参照して説明する。ビデオプロセッ
サ２８３からRAIDコントローラ２８２に、データバッフ
ァ２１２に記録すべき画素データが入力されると、RAID
コントローラ２８２は、これを１０ビットを単位とする
データから、３２ビット（１ワード）を単位とするデー
タに変換する。そして、さらに、このデータを１２８ワ
ード分（１パケット転送ブロック分）まとめ、この記録
データをセレクタ４５１の入力Ａに供給する。いま、最
初に入力されたパケット転送ブロックの番号を０とす
る。この番号０のパケット転送ブロックは、セレクタ４
５１により選択され、セレクタ４５５の入力Ａに供給さ
れるとともに、入力データとして、そのまま図示せぬ回
路に出力される。このとき、遅延素子４０３にはまだ、
パケット転送ブロックが保持されていないので、セレク
タ４５５は、入力Ａを、そのまま選択する。セレクタ４
５５の出力（番号０のパケット転送ブロック）は、遅延
素子４０３に供給され、保持される。以上の動作をまと
めると、図４８に示すようになる。
【０２０５】次に、番号１のパケット転送ブロックが、
セレクタ４５１に供給されると、セレクタ４５１は、こ
のパケット転送ブロックを選択し、セレクタ４５５に供
給する。セレクタ４５５の入力Ｂには、遅延素子４０３
に保持されている番号０のパケット転送ブロックが供給
されているので、セレクタ４５５は、セレクタ４５１よ
り供給される番号１のパケット転送ブロックと、遅延素
子４０３より供給される番号０のパケット転送ブロック
の排他的論理和を演算し、これを遅延素子４０３に供給
し、保持させる。
【０２０６】以下同様に、図４８に示すように、番号２
のパケット転送ブロックが、セレクタ４５１に供給され
ると、セレクタ４５５により、番号０、番号１、および
番号２のパケット転送ブロックの排他的論理和が演算出
力され、さらに番号３のパケット転送ブロックが入力さ
れたとき、番号０乃至番号３のパケット転送ブロックの
排他的論理和が、演算出力される。４：１のRAIDの場合
には、これが求めるパリティとなる。
【０２０７】以下、同様に、新たな番号のパケット転送
ブロックが順次入力されると、図４８に示すように、パ
リティデータが、リアルタイムで順次生成出力される。
【０２０８】セレクタ４５１より選択出力された入力デ
ータは、RAIDコントローラ２８２から３２ビットのバス
を介してFIFO４０５−１に入力され、そこから６４ビッ
トのバスを介してDMAコントローラ２８１に供給され
る。また、セレクタ４５５より出力されたパリティデー
タは、RAIDコントローラ２８２から３２ビットのバスを
介してFIFO４０４−１に供給され、そこから、さらに６
４ビットのバスを介してDMAコントローラ２８１に供給
される。
【０２０９】DMAコントローラ２８１には、コントロー
ラ２６２から、図４１に示すようなDMAコマンドが入力
されている。DMAコントローラ２８１は、このDMAコマン
ドに対応して、FIFO４０５−１またはFIFO４０４−１に
記憶されている画素データまたはパリティデータを読み
出し、DMAバス２５１を介してバッファコントローラ２
１１に供給する。バッファコントローラ２１１は、DMA
バス２５１を介して供給されてきたデータを、データバ
ッファ２１２に書き込む処理を実行する。これにより、
例えば、図４２に示すような状態で、画素データとパリ
ティデータが、データバッファ２１２に記憶される。
【０２１０】SCSIコントローラ２０２は、コントローラ
２６２から制御バス２５２を介してコマンドの供給を受
け、このコマンドに対応して、バッファコントローラ２
１１に制御信号を出力し、データバッファ２１２に記憶
されている画素データとパリティデータを再生させ、こ
れを取り込む。そして、SCSIコントローラ２０２は、バ
ッファコントローラ２１１を介して取り込んだデータバ
ッファ２１２からのデータを、対応する所定のハードデ
ィスク２０１の所定のトラックに書き込む。このように
して、ハードディスク２０１には、例えば、図３３に示
すような状態で、１フレーム分の画素データが、４個の
サブブロックに分割され、各サブブロックごとに、異な
るハードディスク２０１に記録される。また、そのフレ
ームの画素データに対応するパリティデータも、異なる
ハードディスク２０１上に記録される。
【０２１１】次に、ハードディスク２０１から再生され
たデータの誤りを訂正して出力する場合の動作について
図４９を参照して説明する。コントローラ２６２は、制
御バス２５２を介してSCSIコントローラ２０２にコマン
ドを出力し、ハードディスク２０１に記録されている所
定のフレームの画素データと対応するパリティデータを
再生させる。この再生データは、SCSIコントローラ２０
２からバッファコントローラ２１１を介して、データバ
ッファ２１２に書き込まれる。コントローラ２６２は、
制御バス２５２を介してDMAコントローラ２８１に対し
て、このようにしてデータバッファ２１２に書き込まれ
たデータのRAIDコントローラ２８２へのDMA転送を指令
する。DMAコントローラ２８１は、このコマンドに対応
して、バッファコントローラ２１１を介してデータバッ
ファ２１２に書き込まれているデータを読み出し、DMA
バス２５１を介して転送を受ける。そして、このデータ
を６４ビットのバスを介してFIFO４０６Ａ−１，４０６
Ｂ−１に供給し、記憶させる。FIFO４０６Ａ−１，４０
６Ｂ−１に書き込まれたデータは、３２ビットのバスを
介してRAIDコントローラ２８２に供給される。
【０２１２】RAIDコントローラ２８２においては、この
ようにしてFIFO４０６Ａ−１，４０６Ｂ−１より供給さ
れたデータを、セレクタ４５１の入力Ｂで受け取る。
【０２１３】セレクタ４５１に、このようにして、例え
ば番号０のパケット転送ブロックが入力されたとする
と、これがセレクタ４５１で選択され、図４９に示すよ
うに、遅延素子４０１−４に供給されるとともに、セレ
クタ４５４と４５５の入力Ａにそれぞれ供給される。図
４９に示すように、セレクタ４５５は、このとき入力Ｂ
を選択するように制御されているので、その入力Ａに供
給されたデータは、遅延素子４０３には供給されない。
これに対して、セレクタ４５４においては、入力Ａが選
択されるように制御されているため、セレクタ４５４
は、番号０のパケット転送ブロックを選択し、後段の遅
延素子４０２に供給し、保持させる。
【０２１４】次に、番号１のパケット転送ブロックが、
セレクタ４５１に入力され、選択されると、これが、遅
延素子４０１−４に供給され、それまで遅延素子４０１
−４に保持されていた番号０のパケット転送ブロック
は、後段の遅延素子４０１−３に転送され、保持され
る。
【０２１５】また、セレクタ４５４は、このとき、入力
Ａから供給されるセレクタ４５１からの番号１のパケッ
ト転送ブロックと、遅延素子４０２に保持されている番
号０のパケット転送ブロックの排他的論理和を演算し、
これを遅延素子４０２に供給し、記憶させる。
【０２１６】次に、本来ならば、番号３のパケット転送
ブロックが入力されるのであるが、いま、この番号３の
パケット転送ブロックに誤りが発生したとすると、DMA
コントローラ２８１は、この番号３のパケット転送ブロ
ックに代えて、パリティデータを選択し、これをデータ
バッファ２１２から読み出させ、RAIDコントローラ２８
１に供給させる。このパリティデータは、セレクタ４５
１から遅延素子４０１−４に供給されるとともに、セレ
クタ４５４の入力Ａに供給される。このとき、セレクタ
４５４は、入力Ａからのデータと入力Ｂからのデータの
排他的論理和を演算するが、入力Ａには、パリティデー
タが入力され、遅延素子４０２には、番号０のパケット
転送ブロックと番号１のパケット転送ブロックの排他的
論理和が保持されているので、結局、セレクタ４５４
は、番号０のパケット転送ブロック、番号１のパケット
転送ブロック、およびパリティデータの排他的論理和を
演算し、これを遅延素子４０２に出力する。
【０２１７】さらに、番号３のパケット転送ブロック
が、セレクタ４５１から入力されると、これが遅延素子
４０１−４に供給され、それまで遅延素子４０１−４に
保持されていたパリティデータは、後段の遅延素子４０
１−３に供給される。それまで、遅延素子４０１−３に
保持されていた番号１のパケット転送ブロックは、後段
の遅延素子４０１−２に供給され、保持される。そし
て、それまで遅延素子４０１−２に保持されていた番号
０のパケット転送ブロックは、さらに後段の遅延素子４
０１−１に供給され、保持される。
【０２１８】セレクタ４５４は、セレクタ４５１から供
給される番号３のパケット転送ブロックと、遅延素子４
０２に保持されている番号０のパケット転送ブロック、
番号１のパケット転送ブロック、およびパリティデータ
の排他的論理和を演算したデータとの排他的論理和を演
算する。この演算結果は、結局、番号２のパケット転送
ブロックの誤りを訂正したデータとなっており、これが
遅延素子４０２に保持される。
【０２１９】次に、番号４のパケット転送ブロックが、
セレクタ４５１に入力されると、これが選択され、遅延
素子４０１−４に保持される。それまで、遅延素子４０
１−４の保持されていた、番号３のパケット伝送ブロッ
クは、後段の遅延素子４０１−３に供給される。それま
で、遅延素子４０１−３に保持されていたパリティデー
タは、後段の遅延素子４０１−２に供給され、保持され
る。それまで、遅延素子４０１−２に保持されていた番
号１のパケット転送ブロックは、後段の遅延素子４０１
−１に供給され、保持される。そして、それまで遅延素
子４０１−１に保持されていた番号０のパケット転送ブ
ロックは、セレクタ４５３の入力Ａに供給され、セレク
タ４５３で選択されて、ビデオプロセッサ２８３に出力
される。
【０２２０】次に、番号５のパケット転送ブロックが、
セレクタ４５１に入力されると、上述した場合と同様の
処理が行われ、それまで遅延素子４０１−１に保持され
ていた番号１のパケット転送ブロックが、セレクタ４５
３により選択され、出力される。
【０２２１】そして、次に、番号６のパケット転送ブロ
ックが、セレクタ４５１に入力されるタイミングである
が、この番号６のパケット転送ブロックに誤りが検出さ
れた場合、セレクタ４５１に、番号６のパケット転送ブ
ロックに代えて、パリティデータが供給される。その結
果、このパリティデータが、遅延素子４０１−４に供給
され、保持されるとともに、セレクタ４５５を介して遅
延素子４０３に供給され、保持される。
【０２２２】セレクタ４５４と遅延素子４０２の組み合
わせと、セレクタ４５５と遅延素子４０３の組み合わせ
は、１フレームごとに（４パケット転送ブロックごと
に）交互に用いられる。従って、番号０乃至番号３のパ
ケット転送ブロックが、セレクタ４５４を介して遅延素
子４０２に供給されるようになされている場合、次の１
フレーム分の番号４乃至番号８のパケット転送ブロック
のデータは、セレクタ４５５を介して遅延素子４０３に
供給される。そして、セレクタ４５４における場合と同
様に、セレクタ４５５は、セレクタ４５１から、新たな
番号のパケット転送ブロックが入力されると、それま
で、遅延素子４０３に保持されていたパケット転送ブロ
ック、または、それまでの排他的論理和の演算結果との
新たな排他的論理和を演算し、その演算結果を遅延素子
４０３に供給し、保持させる。
【０２２３】従って、番号４、番号５、さらに番号６
（パリティデータ）のパケット転送ブロックが、セレク
タ４５１から入力されたタイミングにおいて、セレクタ
４５５は、セレクタ４５１から入力されたパリティデー
タと、それまで遅延素子４０３に保持されていた番号４
と番号５のパケット転送ブロックの排他的論理和の演算
結果との排他的論理和を演算し、これを遅延素子４０３
に供給し、保持させる。一方、遅延素子４０２は、その
前のフィールドの誤りを訂正したデータ（番号２のパケ
ット転送ブロック）を保持している。
【０２２４】そして、番号６のパケット転送ブロック
が、セレクタ４５１に入力されたタイミングにおいて、
遅延素子４０１−１は、誤りを含む番号２のパケット転
送ブロックに代えて入力されたパリティデータを出力す
ることになる。これが、セレクタ４５３により、そのま
ま選択出力されると、パリティデータが、出力されてし
まうことになる。そこで、このタイミングにおいて、セ
レクタ４５３は、入力Ａからのデータに代えて、入力Ｂ
からのデータを選択するように切り替えられる。セレク
タ４５３の入力Ｂには、セレクタ４５２の出力が供給さ
れており、セレクタ４５２は、入力Ａに供給されている
遅延素子４０２が保持している番号２の訂正済みのパケ
ット転送ブロックを選択し、出力している。その結果、
スイッチ４５３からパリティデータが出力されず、訂正
済みの番号２のパケット転送ブロックが出力される。
【０２２５】以下、同様にして、図４９に示すように、
セレクタ４５１に番号１０のパケット転送ブロックが入
力されたタイミングにおいては、遅延素子４０１−１か
ら、番号６の誤りを含むパケット転送ブロックに代えて
入力されたパリティデータが、セレクタ４５３の入力Ａ
に供給されるのであるが、このとき、セレクタ４５３
は、入力Ｂ側に切り替えられ、そのとき、セレクタ４５
２が、入力Ｂに供給されている遅延素子４０３が保持し
ている番号６の誤りを訂正したパケット転送ブロックを
選択しているので、セレクタ４５３からこれが出力され
る。
【０２２６】このようにして、DMAコントローラ２８１
から再生データが順次入力されると、リアルタイムで、
順次、誤りが訂正され、訂正されたデータが、ビデオプ
ロセッサ２８３に供給される。
【０２２７】次に、図７に示すディスクレコーダ２にお
ける記録時の動作についてまとめると、次のようにな
る。なお、いま編集装置１からディスクレコーダ２に供
給されるビデオデータは、NTSC方式のビデオデータであ
るとする。
【０２２８】ホストパーソナルコンピュータ３から、SC
SIを介して記録コマンドを受け取ると、ディスクレコー
ダ２のコントローラ２６２は、RAM２６３上のアロケー
ションマップ３０３を参照して、編集装置１より供給さ
れたビデオデータが、記録可能な空きエリアを検索す
る。この空きエリア検索は、１フレーム分のビデオデー
タを４つに分割したサブブロックのそれぞれと、これら
の画素データから生成したパリティデータのそれぞれに
対して行われる。この時点において、パリティデータの
セクタ数と、４つのサブブロックのセクタ数は、まだ、
正確には判っていないので、この空きエリア検索は、セ
クタ単位で行われるのではなく、トラック単位で行われ
る。
【０２２９】コントローラ２６２は、検索した空きエリ
アの状況に基づいて、パリティデータと、４つのサブブ
ロックのデータをハードディスク２０１に記録するため
の記録位置を決定する。この記録位置は、ハードディス
ク２０１のディスクＩＤと、記録を開始するセクタの開
始論理セクタ番号によって指定される。具体的には、図
１５に示すように、パリティデータは、ディスクＩＤが
１のハードディスク２０１−１の論理セクタ番号０（最
も外側のトラックのセクタ）が、記録開始位置とされ
る。第１のサブブロックデータは、ディスクＩＤが２の
ハードディスク２０１−２の論理セクタ番号５９９６０
０（最も内側のトラックのセクタ）が、記録開始位置と
される。第２のサブブロックデータは、ディスク１Ｄが
３のハードディスク２０１−３の論理セクタ番号０（最
も外側のトラックのセクタ）が、記録開始位置とされ
る。さらに、第３のサブブロックデータは、ディスクＩ
Ｄが４のハードディスク２０１−４の論理セクタ番号５
９９６００（最も内側のトラックのセクタ）が、記録開
始位置とされる。また、第４のサブブロックデータは、
ディスクＩＤが５のハードディスク２０１−５の論理セ
クタ番号０（最も外側のトラックのセクタ）が記録開始
位置とされる。
【０２３０】コントローラ２６２は、次に、物理アドレ
ステーブル３０２を参照して、データの記録位置として
決定された開始論理セクタ番号から、シリンダアドレ
ス、メディア番号、およびセクタ番号からなる物理アド
レスを求める。
【０２３１】さらに、コントローラ２６２は、ZBRテー
ブル３０１を参照して、物理アドレステーブル３０２を
参照して求めたシリンダアドレスが、１２個のゾーンの
うちのどのゾーンに含まれるのかを決定し、それに応じ
て、１トラックにおいて使用されるセクタ数を決定す
る。
【０２３２】さらに、コントローラ２６２は、以上の制
御で求められたパリティデータのディスクＩＤ、論理セ
クタ番号、およびセクタ数、並びに第１乃至第４のサブ
ブロックのディスクＩＤ、論理セクタ番号、およびセク
タ数に基づいて、ブロックマップ３０４を生成する。
【０２３３】以上のようにして、第１のフレーム（番号
１のフレーム）に指定されるビデオデータに対応するブ
ロックマップが作成されたことになる。
【０２３４】次に、コントローラ２６２は、ブックマッ
プ３０４を参照して、DMAコントローラ２８１と、RAID
コントローラ２８２に供給するシーケンスプログラムを
生成する。このシーケンスプログラムは、図４１を参照
して説明したように、パリティデータとビデオデータの
データバッファ２１２上における格納位置を示すための
アドレスを含むオペランドと、パリティデータおよびビ
デオデータのパケット転送のループ回数と、RAID比を指
定するコマンドから構成されている。
【０２３５】コントローラ２６２は、制御バス２５２を
介してFIFO４０７に対して、このシーケンスプログラム
のうちのコマンドの部分を転送する。RAIDコントローラ
２８２は、FIFO４０７を介して供給された、このコマン
ドを参照し、ビデオデータ対パリティデータの比（RAID
比）と転送ループ回数（転送ループ期間）を検出する。
すなわち、RAIDコントローラ２８２は、このコマンドを
受け取ることにより、ビデオプロセッサ２８３から供給
されているビデオデータから、何対何のRAID比でパリテ
ィを生成し、その処理を、何回繰り返すのかを検出す
る。
【０２３６】RAIDコントローラ２８２は、このRAID比
が、４：１の時、４つのパケット転送ブロック（サブブ
ロック）からパリティデータを演算し、RAID比が２：１
の時、２つのパケット転送ブロック（サブブロック）か
らパリティデータを演算する。
【０２３７】演算されたパリティデータは、１ワードご
とにFIFO４０４に供給され、画素データは、１ワードご
とにFIFO４０５に供給される。
【０２３８】一方、コントローラ２６２は、供給された
ビデオデータのサブブロックをデータバッファ２１２の
どの位置に記憶させるかを示すDMAコマンド（図４１）
をDMAコントローラ２８１内のFIFO５０１に供給する。
そして、DMAコントローラ２８１は、FIFO４０４に記憶
されているパリティデータと、FIFO４０５に記憶されて
いる画素データを、FIFO５０１に記憶されたDMAコマン
ドのオペランドに記述されているアドレスによって指定
されたデータバッファ２１２上の位置に、１パケット転
送ブロック（＝１２８ワード）ごとに、DMA転送を行
う。この転送は、DMAコマンドに記述されているループ
回数だけ、繰り返し行われる。
【０２３９】図５０は、図１５において、番号１で示す
フレームの４つのサブブロックと、１つのパリティデー
タのサイズを模式的に表している。図５０に示すよう
に、第１のサブブロックＳ１−１の大きさは３９３セク
タとされ、第２のサブブロックＳ１−２の大きさは５６
７セクタ、第３のサブブロックＳ１−３の大きさは３９
３セクタ、第４のサブブロックＳ１−４の大きさは５６
７セクタとされている。そして、パリティデータの大き
さは、第１乃至第４のサブブロックの大きさのうち、最
大の大きさである５６７セクタに対応して、５６７セク
タとして設定されている。
【０２４０】１セクタには、１２８ワードのデータを記
録するものとすると、第１のサブブロックのデータ量
は、５０３０４ワード（＝３９３セクタ×１２８ワー
ド）となり、第２のサブブロックのデータ量は、７２５
７６ワード（＝５６７セクタ×１２８ワード）となる。
第４のサブブロックとパリティデータの大きさは、第２
のサブブロックの大きさと同一とされ、第３のサブブロ
ックの大きさは、第１のサブブロックと同一の大きさと
される。
【０２４１】なお、図４３と図４４を参照して説明した
ように、この４つのサブブロックの画素データは、１フ
レームの画像を構成する連続する画素を１／４に分割し
たものではなく、１枚の画像上の所定の位置に分散され
ている１２８ワード（パケット転送ブロック）単位のデ
ータを所定数集めたものである。
【０２４２】図５０の例の場合、図中、左側から３９３
セクタ分の範囲Ｔ1においては、４：１のRAIDが行わ
れ、範囲Ｔ1より右側の範囲Ｔ2においては、２：１のRA
IDが行われる。範囲Ｔ1における転送回数（ループ回
数）を３９３回とし、範囲Ｔ2におけるループ回数を１
７４（＝５６７−３９３）回とすることにより、１フレ
ーム分の画像データをデータバッファ２１２に転送する
ことができる。
【０２４３】この例の場合、４：１のRAIDと、２：１の
RAIDが必要となるので、範囲Ｔ1の４：１のRAIDの転送
を行うDMAコマンドと、範囲Ｔ2の２：１のRAIDの転送を
行うDMAコマンドが必要となる。
【０２４４】そして、上述したように、RAIDコントロー
ラ２８２においては、入力された画素データに対して、
シーケンシャルにパリティデータが生成されるので、４
つの各サブブロックのパケット転送ブロックが、順次入
力されると、それが順次データバッファ２１２に出力さ
れるとともに、RAID比に１回の割合で、それに対応する
パリティデータが、順次生成され、データバッファ２１
２に出力される。
【０２４５】範囲Ｔ1においては、４：１のRAIDを指定
するDMAコマンドに対応して転送が行われる。この場
合、ディスクＩＤが２乃至５のハードディスク２０１−
２乃至２０１−５に対応するデータバッファ２１２の第
２乃至第５のアドレスに、第１乃至第４のサブブロック
の３９３個のパケット転送ブロックのビデオデータ（５
０３０４ワードの画素データ）がDMA転送され、書き込
まれる。また、ディスクＩＤが１のハードディスク２０
１−１に対応するデータバッファ２１２の第１のアドレ
スに、３９３回のループ転送によって、３９３個のパケ
ット転送ブロックのパリティデータ（５０３０４ワード
のパリティデータ）が記憶される。
【０２４６】次に、２：１のRAIDのDMAコマンドに対応
して、DMAコントローラ２８１は、第２のサブブロック
の範囲Ｔ2に対応する１７４セクタ分の画素データを、
ディスクＩＤが３のハードディスク２０１−３の第７の
アドレス（範囲Ｔ1の第２のサブブロックの３９３セク
タ分の画素データを記録したエリアの次のアドレス）に
１７４回のループ転送により書き込ませる。さらに同様
に、ディスクＩＤが５のハードディスク２０１−５に対
応するデータバッファ２１２の第８のアドレス（範囲Ｔ
1の第４のサブブロックの３９３セクタ分のビデオデー
タを記録した領域の次のアドレス）に１７４回のループ
転送により、転送し、書き込ませる。また、１７４個の
パケット転送ブロックのパリティデータ（２２２７２ワ
ードのパリティデータ）をディスクＩＤが１のハードデ
ィスク２０１−１に対応する第６のアドレス（範囲Ｔ1
の３９３セクタ分のパリティデータを記録した領域の次
のアドレス）に、書き込ませる。
【０２４７】以上のようにして、図１５の番号が１のフ
レームのビデオデータが、データバッファ２１２に転送
され、記憶されることになる。以下同様に、番号２，
３，・・・のビデオデータが、順次、データバッファ２
１２に転送され、バッファリングされる。
【０２４８】図５０は、パリティデータを、図９に示す
ZBRテーブルの最外周の１トラック当たり、５６７個の
セクタを有するゾーン１のトラックと、最内周の１トラ
ック当たり、３９３個のセクタを有するゾーン１２のト
ラックに記録する場合の例である。すなわち、例えば、
５６７セクタ分のパリティデータは、ハードディスク２
０１−１の最外周のゾーン１のトラックに記録され、サ
ブブロックのうちの３９３セクタ分の第１のサブブロッ
クのデータは、ハードディスク２０１−２の最内周のゾ
ーン１２のトラックに記録され、５６７セクタ分の第２
のサブブロックのデータは、ハードディスク２０１−３
の最外周のゾーン１のトラックに記録され、３９３セク
タ分の第３のサブブロックのデータは、ハードディスク
２０１−４の最内周のゾーン１２のトラックに記録さ
れ、５６７セクタ分の第４のサブブロックのデータは、
ハードディスク２０１−５の最外周のゾーン１のトラッ
クに記録される。
【０２４９】このように、最外周側のトラックと最内周
側のトラックが、対で利用される。従って、例えば、ゾ
ーン１とゾーン１２の対がいっぱいになり使用できなく
なった場合には、ゾーン１についで、外周側に位置する
１トラック当たり５４４個のセクタを有するゾーン２
と、ゾーン１２についで、より内周側に位置する１トラ
ック当たり４１６個のセクタを有するゾーン１１が、対
として用いられる。
【０２５０】図５１は、この場合におけるパリティデー
タと、サブブロックのデータの構成例を表している。こ
の例においては５４４セクタ分のパリティデータは、例
えば、ハードディスク２０１−２の最外周から２番目の
ゾーン２のトラックに記録され、サブブロックのうち、
４１６セクタ分の第１のサブブロックのデータは、ハー
ドディスク２０１−３の内周側から２番目の、１トラッ
ク当たり４１６個のセクタを有するトラックに記録さ
れ、第２番目の５４４セクタ分のサブブロックのデータ
は、ハードディスク２０１−４のゾーン２のトラックに
記録され、４１６セクタ分の第３のサブブロックのデー
タは、ハードディスク２０１−５のゾーン１１のトラッ
クに記録され、５４４セクタ分の第４のサブブロックの
データは、ハードディスク２０１−６のゾーン２のトラ
ックに記録される。そして、この場合においては、図
中、左側から、４１６個セクタ分の範囲Ｔ1において
は、４：１のRAIDが行われ、それより後の１２８セクタ
分の範囲Ｔ2においては、２：１のRAIDが行われる。
【０２５１】以下同様に、図５２乃至図５５は、それぞ
れゾーン３とゾーン１０を対として用い、ゾーン４とゾ
ーン９を対として用い、ゾーン５とゾーン８を対として
用い、または、ゾーン６とゾーン７を対として用いる場
合の例を表している。
【０２５２】このように、より外周側のゾーンと、より
内周側のゾーンを対として用いることにより、１個のハ
ードディスク２０１に着目すると、各サブブロックのギ
ャップθgapの値がほとんど同一となるように各サブブ
ロックのサイズを設定することができ、各サブブロック
の読み出しと書き込みに要する時間が、ほぼ一定とな
る。
【０２５３】以上の、図５０乃至図５５の構成は、NTSC
方式の場合の構成を示したものであるが、ビデオデータ
がPAL方式の場合、図５６乃至図６１に示すように、パ
リティデータとサブブロックのサイズを設定することが
できる。PAL方式の場合、１フレームの画素数が、１４
４０×６１２と、NTSC方式の場合より多くなり、図１０
示したように、各ゾーンの１トラック当たりのセクタ数
が規定されている。図５６乃至図６１は、図１０におけ
るゾーン１とゾーン１２を対として用いる場合、ゾーン
２とゾーン１１を対として用いる場合、ゾーン３とゾー
ン１０を対として用いる場合、ゾーン４とゾーン９を対
として用いる場合、ゾーン５とゾーン８を対として用い
る場合、または、ゾーン６とゾーン７を対として用いる
場合を、それぞれ表している。
【０２５４】図５６の設定例においては、５６１セクタ
分のパリティが、第１のハードディスク２０１の最外周
のゾーン１のトラックに記録され、サブブロックのう
ち、３９１セクタ分の第１のサブブロックのデータは、
第２のハードディスクの最内周のゾーン１２のトラック
に配置され、５６１セクタ分の第２のサブブロックのデ
ータは、第３のハードディスクのゾーン１のトラックに
記録され、３９１セクタ分の第３のサブブロックのデー
タは、第４のハードディスクのゾーン１２のトラックに
記録され、５６１セクタ分の第４のサブブロックのデー
タは、第５のハードディスクのゾーン１のトラックに記
録され、３９１セクタ分の第５のサブブロックのデータ
は、第６のハードディスクの最内周のゾーン１２のトラ
ックに記録される。そして、図中、左側から３９１セク
タ分の範囲Ｔ1のデータは、５：１のRAIDで転送され、
その右側の１７０セクタ分のデータは、２：１のRAIDで
転送される。なお、この場合も、１パケット転送ブロッ
クの大きさは、１２８ワードとされる。従って、範囲Ｔ
1においては、３９１回の転送ループとされ、範囲Ｔ2に
おいては、１７０回の転送ループとされる。
【０２５５】図５７乃至図６１に例においても、転送ル
ープの回数が、図５６における場合と異なるだけで、そ
の他の動作は、図５６における場合と同様となる。
【０２５６】図２６のフローチャートのステップＳ１２
−８において説明したように、データバッファ２１２
に、例えば、１フレーム分のパリティデータとサブブロ
ックデータが記憶されたとき、その１フレーム分のパリ
ティデータとサブブロックデータが、ハードディスク２
０１に直ちに転送されるわけではなく、例えば、１０フ
レーム分のパリティデータとサブブロックデータが、デ
ータバッファ２１２に記憶されたとき、SCANアルゴリズ
ムに従って、データ転送の順番が、コントローラ２６２
によりスケジューリングされる。
【０２５７】例えば、いま、ハードディスク２０１の台
数が６台であり、図６２に示すように、データが記録さ
れるものとすると、ディスクＩＤが３のハードディスク
２０１に転送されるデータを保持している場所を示す第
３のアドレスにバッファリングされているデータは、フ
レーム番号１の第２のサブブロックデータＳ１−２、フ
レーム番号２の第１のサブブロックデータＳ２−１、フ
レーム番号３のパリティデータＰ３、フレーム番号５の
第４のサブブロックデータＳ５−４、フレーム番号６の
第３のサブブロックデータＳ６−３、フレーム番号７の
第２のサブブロックデータＳ７−２、フレーム番号８の
第１のサブブロックデータＳ８−１、フレーム番号９の
パリティデータＰ９などである。
【０２５８】サブブロックデータＳ１−２は外周側に配
置され、サブブロックデータＳ２−１は内周側に配置さ
れ、パリティデータＰ３は外周側に配置され、サブブロ
ックデータＳ５−４は外周側に配置され、サブブロック
データＳ６−３は内周側に配置され、サブブロックデー
タＳ７−２は外周側に配置され、サブブロックデータＳ
８−１は内周側に配置され、パリティデータＰ９は外周
側に配置される。従って、これらのデータをＳ１−２か
ら順番に、Ｓ２−１，Ｐ３，Ｓ５−４，Ｓ６−３，Ｓ７
−２，Ｓ８−１，Ｐ９の順番にデータを記録するように
すると、ディスクＩＤ３のハードディスクのヘッドが、
ハードディスクの外周側と内周側の間をいったりきたり
して、アクセスが遅くなってしまう。
【０２５９】そこで、コントローラ２６２は、フレーム
番号１からフレーム番号１０のビデオデータに対して、
それぞれ作成したブロックマップ３０４（図１５）を参
照して、これらの複数のデータを最も外周側に配置する
データから順番に、ハードディスク２０１に転送するよ
うに、スケジューリングが行われる。すなわち、図１５
のブロックマップ３０４を参照して、最も外周側に記録
されるデータから順番に並べかえると、データは、Ｓ１
−２，Ｐ３，Ｓ５−４，Ｓ７−２，Ｐ９，Ｓ８−１，Ｓ
６−３，Ｓ２−１の順番になる。コントローラ２６２
は、このように、データの配置の順番をスケジューリン
グすることにより、これらの複数のデータを記録するた
めのヘッド移動量を最小限に抑え、アクセス速度を向上
させるようにする。
【０２６０】このようにして、ハードディスク２０１に
記録したデータを再生する場合は、記録する場合と逆の
動作となる。これを簡単にまとめると、つぎのようにな
る。
【０２６１】すなわち、コントローラ２６２は、ホスト
パーソナルコンピュータ３から、１以上のフレームの再
生が指令されると、ブロックマップ３０４を参照して再
生を指令された番号のフレームの開始論理セクタを読み
取り、さらに、物理アドレステーブル３０２を参照し
て、その論理セクタに対応する物理アドレスを求める。
そして、コントローラ６２は、この求められた物理アド
レスに対するアクセスを、制御バス２５２を介してバッ
ファコントローラ２１１に要求する。バッファコントロ
ーラ２１１は、この要求に対応して、SCSIコントローラ
２０２を制御し、ハードディスク２０１の物理アドレス
で規定されるアドレスからデータを再生させる。この再
生データは、SCSIコントローラ２０２からバッファコン
トローラ２１１に供給され、さらに、データバッファ２
１２に書き込まれる。
【０２６２】この場合においても、上述したように、コ
ントローラ２６２は、１０フレーム分の再生要求が集ま
るまで待機し、１０フレーム分の再生要求が受け付けら
れたとき、外周側から順番に、ヘッドの移動量を最小限
に抑制することが可能な順番にスケジューリングする。
そして、このスケジュールに従って、１０フレーム分の
画像データの再生をバッファコントローラ２１２に要求
する。
【０２６３】コントローラ２６２はまた、ブロックマッ
プ３０４を参照して、データバッファ２１２に記憶され
たデータをRAIDコントローラ２８２にDMA転送させるた
めのシーケンスプログラムを生成する。このシーケンス
プログラムは、制御バス２５２を介してDMAコントロー
ラ２８１のFIFO５０１に供給される。このシーケンスプ
ログラム（DMAコマンド）には、上述したように、その
オペランドにデータバッファ２１２のアドレスが規定さ
れており、そのコマンドにループ回数が規定されてい
る。DMAコントローラ２８１は、このコマンドに対応し
て、データバッファ２１２に書き込まれているデータを
読み出し、DMAバス２５１を介して、これを受け取り、
さらに、これをRAIDコントローラ２８２に転送する。
【０２６４】RAIDコントローラ２８２は、入力されたデ
ータを上述したようにして、リアルタイムで、シーケン
シャルに順次訂正する。
【０２６５】RAIDコントローラ２８２より出力された誤
り訂正処理後のビデオデータは、ビデオプロセッサ２８
３に供給され、そのクロックが低い周波数のクロックに
変更される。そして、このビデオプロセッサ２８３より
出力されたデータが、入出力コントローラ２８４からSD
Iを介して編集装置１のマトリックススイッチャ部２１
に供給される。
【０２６６】マトリックススイッチャ部２１は、SDIの
所定のチャンネルから入力されたビデオデータをアウト
プットプロセッサ３２−２にSDIフォーマットのビデオ
信号に変換させ、メインモニタ４に出力させ、表示させ
る。このようにして、使用者は、ハードディスク２０１
に記録した画像を見ることができる。
【０２６７】また、ホストパーソナルコンピュータ３か
ら所定の指令を入力すると、編集装置１のマトリックス
スイッチャ部２１において、ディスクレコーダ２から取
り込まれたビデオデータが、ビデオ処理部２２に入力さ
れる。ビデオ処理部２２においては、デマルチプレクサ
回路４１−１が、入力されたSDIフォーマットのビデオ
パケットに含まれるキー信号を取り込み、これをキー信
号処理回路５１−１に出力する。デマルチプレクサ回路
４１−２は、入力されたSDIフォーマットのビデオパケ
ットから、取り出したビデオ信号成分をビデオ信号処理
回路５１−２に出力する。
【０２６８】使用者が、ホストパーソナルコンピュータ
３を制御して、所定の指令を入力すると、ビデオ処理部
２２の制御ブロック４５は、コントロールバス２５を介
して、ホストパーソナルコンピュータ３からの指令を受
け取り、この指令に対応して、ワイプ信号発生回路５２
−１を制御する。ワイプ信号発生回路５２−１は、制御
ブロック４５からの指令に対応するワイプ信号を発生
し、このワイプ信号をキー信号処理回路５１−１とビデ
オ信号処理回路５１−２に供給する。キー信号処理回路
５１−１とビデオ信号処理回路５１−２は、それぞれワ
イプ信号発生回路５２−１より入力されたワイプ信号に
対応して、キー信号とビデオ信号を処理し、ミックス回
路７１−２に出力する。
【０２６９】デマルチプレクサ４１−３とデマルチプレ
クサ回路４１−４も、デマルチプレクサ回路４１−１と
デルチプレクサ回路４１−２と同様に、他のチャンネル
のキー信号とビデオ信号を抽出し、それぞれキー信号処
理回路５１−３とビデオ信号処理回路５１−４に出力す
る。ワイプ信号発生回路５２−２は、制御ブロック４５
からの指令に対応してワイプ信号を発生し、キー信号処
理回路５１−３とビデオ信号処理回路５１−４に出力す
る。キー信号処理回路５１−３とビデオ信号処理回路５
１−４は、ワイプ信号発生回路５２−２より入力された
ワイプ信号に対応して、キー信号とビデオ信号を処理
し、それぞれフレームメモリ６１−１とフレームメモリ
６１−２に出力する。
【０２７０】３次元アドレス発生回路６３は、制御ブロ
ック４５を介してホストパーソナルコンピュータ３から
の指令を受け取り、この指令に対応する３次元アドレス
座標をフレームメモリ６１−１とフレームメモリ６１−
２に出力する。その結果、フレームメモリ６１−１とフ
レームメモリ６１−２から、それぞれ３次元座標に変換
されたキー信号とビデオ信号が読み出され、インターポ
レータ６２−１とインターポレータ６２−２にそれぞれ
供給される。インターポレータ６２−１とインターポレ
ータ６２−２は、それぞれ入力されたキー信号またはビ
デオ信号に対して、３次元アドレス発生回路６３からの
３次元座標アドレスに対応して補間処理を施して、ミッ
クス回路７１−２に出力する。
【０２７１】ミックス回路７１−１にはまた、デマルチ
プレクサ回路４１−５が、マトリックススイッチャ部２
１の所定の入力から抽出したバックグラウンドビデオ信
号が供給されている。ミックス回路７１−１は、インタ
ーポレータ６２−１，６２−２より出力された特殊効果
のかかったビデオ信号と、デマルチプレクサ回路４１−
５より出力されたバックグラウンドビデオ信号を適宜混
合し、その混合したビデオ信号をミックス回路７１−２
に出力する。ミックス回路７１−２は、ミックス回路７
１−１の出力を、トランジションエフェクトの付加され
たキー信号処理回路５１−１の出力とビデオ信号処理回
路５１−２の出力に適宜混合し、混合したビデオ信号を
出力する。
【０２７２】ミックス回路７１−２とミックス回路７１
−１の出力は、マトリックススイッチャ部２１に供給さ
れる。
【０２７３】マトリックススイッチャ部２１においては
また、ホストパーソナルコンピュータ３から所定の指令
が入力されたとき、ビデオ処理部２２で処理したビデオ
信号が、適宜選択され、アウトプットプロセッサ３２−
３乃至３２−１２のいずれかに供給され、そこからさら
に、コンバイナ３３−１乃至３３−１０のいずれかか
ら、再びディスクレコーダ２に供給され、ハードディス
ク２０１に書き込まれる。
【０２７４】一方、オーディオ信号がマトリックススイ
ッチャ部２１に入力されている場合には、制御ブロック
３４は、適宜、これを選択し、オーディオ処理部２３に
供給する。オーディオ処理部２３においては、セパレー
タ８１−１乃至８１−３が入力されたSDI信号からエン
ベデッドオーディオ信号を分離し、ミキサブロック８３
に供給する。ミキサブロック８３においては、ホストパ
ーソナルコンピュータ３からの指令に対応して、制御ブ
ロック８６が、可変抵抗器９１−１乃至９１−６を適宜
所定の値に調整する。その結果、セパレータ８１−１乃
至８１−３で分離されたオーディオ信号が、所定のレベ
ルに調整された後、加算器９２−１または加算器９２−
２に供給され、加算される。
【０２７５】加算器９２−１または加算器９２−２より
出力されたオーディオ信号は、エンベデッド回路８５に
入力され、時間軸圧縮され、エンベデッドオーディオ信
号に変換された後、マトリックススイッチャ部２１のコ
ンバイナ３３−１乃至３３−１０の所定のものに供給さ
れる。コンバイナ３３−１乃至３３−１０は、入力され
たオーディオ信号をアウトプットプロセッサ３２−３乃
至３３−１２より入力されているビデオ信号の垂直帰線
区間に重畳して、ディスクレコーダ２に供給し、ハード
ディスク２０１に記録させる。
【０２７６】また、ミキサブロック８３の加算器９２−
１または加算器９２−２より出力されたオーディオ信号
は、増幅器５を介してスピーカ６から放音される。
【０２７７】編集装置１で処理したビデオデータは、ア
ウトプットプロセッサ３２−１から、ホストパーソナル
コンピュータ３に対して適宜供給される。
【０２７８】このディスクレコーダ２においては、高速
のアクセスが可能となるため、マルチチャンネルのビデ
オデータを同時にハードディスク２０１から再生し、ビ
デオブロック２７１において、同時に処理することが可
能である。従って、ハードディスク２０１から同時に再
生した複数チャンネルのビデオデータを合成して１チャ
ンネルの合成画像とすることも可能である。
【０２７９】また、図６３に示すように、ハードディス
ク２０１には、例えば、ソースVTR９からストリーム
Ａ、ストリームＢ、ストリームＣが、それぞれ再生さ
れ、記録されているものとする。ストリームＡは、時間
的に連続したフレームＡ1乃至フレームＡ5などから構成
され、ストリーム２は、時間的に連続したフレームＢ1
乃至フレームＢ5などから構成され、ストリームＣは、
時間的に連続したフレームＣ1乃至フレームＣ5などから
構成されている。これらのフレームＡ1乃至フレーム
Ａ5、フレームＢ1乃至フレームＢ5、またはフレームＣ1
乃至フレームＣ5は、添字で示す数字の順番で再生が行
われるストリームである。
【０２８０】このように、ストリームＡ乃至ストリーム
Ｃが、ハードディスク２０１に記憶されている状態にお
いて、ホストパーソナルコンピュータ３から、例えば、
ストリームＡのフレームＡ4、ストリームＢのフレーム
Ｂ1、ストリームＡのフレームＡ1、ストリームＣのフレ
ームＣ3，Ｃ1の順に、各フレームをフレーム単位で指定
すると、この順番に各フレームをリアルタイムで再生
し、メインモニタ４に出力し、表示させることができ
る。この場合、フレームＡ4，Ｂ1，Ａ1，Ｃ3，Ｃ1のス
トリームが、ハードディスク２０１上に実際に記録され
ているわけではなく、単に再生するフレームの順番をホ
ストパーソナルコンピュータ３側において指定しただけ
のことである。すなわち、ホストパーソナルコンピュー
タ３からディスクレコーダ２のCPUブロック２６１のコ
ントローラ２６２に、ストリーム１に対応するフレーム
のデータ列が供給されると、コントローラ２６２は、こ
れをRAM２６３に記憶させる。CPUブロック２６１のコン
トローラ２６２は、このRAM２６３に記憶されているデ
ータ列に対応する順番で、各フレームの画像データをハ
ードディスク２０１から順次読み出させ、再生させるこ
とができる。
【０２８１】同様に、図６３に示すように、フレームＢ
3，Ｂ2，Ｃ1，Ａ1，Ａ2のデータ列をホストパーソナル
コンピュータ３で指定し、これをディスクレコーダ２に
転送し、RAM２６３に記憶させるだけで、コントローラ
２６２に、この記憶されたデータ列に対応するストリー
ムをストリーム２としてハードディスク２０１から読み
出させ、再生させることができる。モニタとして、複数
のモニタが用意されている場合には、このストリーム１
とストリーム２を同時に各モニタにそれぞれ出力し、表
示させることができる。
【０２８２】次に、オーディオ信号が供給されるディス
クレコーダ２のオーディオブロック２３１の詳細な構成
について、図６４を参照して説明する。DMAコントロー
ラ２４１は、FIFO５０２から供給されたオーディオ信号
を、DMAバス２５１を介して、バッファコントローラ２
１１−８に供給し、対応するデータバッファ２１２−８
にDMA転送させるとともに、データバッファ２１２−８
より読み出されたオーディオ信号をDMAバス２５１を介
して読み取り、FIFO５０１に供給するようになされてい
る。
【０２８３】FIFO５０１は、DMAコントローラ２４１か
ら供給されたオーディオ信号を、コントローラ２６２か
らFIFO５０３に制御バス２５２を介して入力されたコマ
ンドに基づいて、FIFO５０４−１乃至５０４−２４のう
ちのいずれかのFIFOに出力する。FIFO５０２は、FIFO５
０５−１乃至５０５−２４から入力されたオーディオ信
号をDMAコントローラ２４１に供給する。
【０２８４】FIFO５０４−ｉ、FIFO５０５−ｉ、チャン
ネルDSP５０６−ｉ、リングバッファ５０７−ｉ、およ
びインタフェイス(I/F)５０８−ｉ（ｉ＝１，２，・・
・，２４）は、オーディオ信号の記録再生機能を持つ１
つのスロットモジュールを構成する。従って、オーディ
オブロック２３１には２４チャンネル分のスロットモジ
ュールが存在する。なお、スロットモジュールの動作に
ついては、図６６を参照して後述する。
【０２８５】チャンネルDSP５０６−ｉは、FIFO５０４
−ｉから供給されたオーディオ信号をリングバッファ５
０７−ｉに記憶させるとともに、そのデータを再生し、
フェード処理等を施してインタフェイス５０８−ｉに出
力する。また、チャンネルDSP５０６−ｉは、インタフ
ェイス５０８−ｉから供給されたオーディオ信号をリン
グバッファ５０７−ｉに記憶させるとともに、そのデー
タを再生し、FIFO５０５−ｉに出力する。インタフェイ
ス５０８−ｉは、リングバッファ５０７−ｉから再生さ
れたオーディオ信号を、固定速再生系のノーマルバス５
１４と変速再生系のバリアブルバス５１５に出力する。
【０２８６】並列ミキサ５０９−１，５０９−２は、そ
れぞれ、クロスフェードDSP５１３の制御により、各ス
ロットモジュールからノーマルバス５１４を介して入力
された２４個の再生信号をクロスフェードし、８チャン
ネル分の合成信号を出力する。なお、並列ミキサ５０９
−１，５０９−２において合成出力される１６チャンネ
ル分の合成信号Ｏ0乃至Ｏ15は、次式（１３）に示すよ
うに、係数Ｋi（Ｋi＝０、または１）が乗算された２４
チャンネル分の再生信号Ｉ0乃至Ｉ23が加算されたもの
である。 Ｏn＝Ｋ0Ｉ0＋Ｋ1Ｉ1＋・・・＋Ｋ23Ｉ23 （ｎ＝０乃至１５） ・・・（１３）
【０２８７】可変速再生処理部５１０は、バリアブルバ
ス５１５を介して入力された２４チャンネル分の再生信
号を並列ミキサ５０９と同様に合成して４チャンネル分
の合成信号を生成し、さらに時間軸の伸張または圧縮等
の変速再生（プログラムプレイ）処理を施して出力を行
う。なお、可変速再生処理部５１０より出力される再生
信号の音程は、変速再生の程度に拘わらず変化され一定
である。この可変速再生処理部５１０の処理の詳細につ
いては、図７６を参照して後述する。
【０２８８】並列ミキサ５０９−１，５０９−２、およ
び可変速再生処理部５１０は、全く独立して動作するの
で、同一のスロットモジュールから供給された再生信号
を並列ミキサ５０９−１，５０９−２、および可変速再
生処理部５１０で処理することが可能である。
【０２８９】ルータ(ROUTER)DSP５１１は、RAM５１２に
記録されているプログラムに基づいて、並列ミキサ５０
９と可変速再生処理部５１０の処理時間の違いに起因す
る遅延の補償を実行し、コントローラ２６２からのコマ
ンドに従って、並列ミキサ５０９（固定速再生系）から
の出力である１６チャンネル分の信号と可変速再生処理
部５１０（変速再生系）からの出力である４チャンネル
分の信号を合計した２０チャンネルのうちの１６チャン
ネル分の信号を入出力(I/O)コントローラ２４２に出力
する。また、ルータDSP５１１は、入出力コントローラ
２４２からの１６チャンネルの入力信号を記録させるた
めに、２４チャンネル分のうちの所定の１６チャンネル
分のスロットモジュールに分配する。
【０２９０】本実施の形態においては、オーディオ信号
を再生しながら、その音に同期して、その一部を書き換
えることが可能である。すなわち、図６５(A)に示すよ
うに、修正したい（入れ替えたい）部分Ａを含むオーデ
ィオ信号を再生し、同図(B)に示すように、修正したい
部分Ａが再生されるのと同時に、入れ替えるデータＢの
入力を受け付けて、同図(C)に示すように、修正したい
部分Ａが記録されていた位置に入れ替えるデータＢを記
録することができる。
【０２９１】図６６は、そのような処理を実行する部分
の構成を示しており、主に図６４のオーディオブロック
２３１の各構成に相当する。
【０２９２】基準信号発生部６０１は、基準信号を発生
して再生リングバッファ６０３および記録リングバッフ
ァ６１１に供給するようになされている。ただし、基準
信号の周波数は任意であり、その同時性だけが必要とさ
れている。基準信号発生部６０１は、コントローラ２６
２に相当し、本実施の形態の場合、ビデオ信号の１フレ
ームの期間毎に基準信号を発生する。このようにするこ
とで、ビデオ信号が通常再生（ノーマル再生）から変速
再生（プログラムプレイ）に変更されても、常に適切な
基準信号を発生することができる。
【０２９３】バスコントローラ６０２は、DMAコントロ
ーラ２４１に相当し、DMAバス２５１を介してハードデ
ィスク２０１からオーディオ信号を読み出して再生リン
グバッファ６０３に転送する。この転送は、時間的に不
連続に行われる。
【０２９４】再生リングバッファ６０３および記録リン
グバッファ６１１は、論理的には独立したバッファであ
り、リング状にアドレス管理されている。ただし、再生
リングバッファ６０３および記録リングバッファ６１１
は、物理的には一体であって、リングバッファ５０７に
相当する。再生リングバッファ６０３は、バスコントロ
ーラ６０２から指定されたアドレスに、転送されたデー
タを記録するとともに、基準信号発生部６０１から基準
信号が供給されたタイミングを示すアドレスをメモリコ
ントローラ６０４に出力する。
【０２９５】メモリコントローラ６０４は、再生リング
バッファ６０３に記録されている不連続データを４８KH
zの固定周波数のクロックで再生し、連続信号として再
生信号処理部６０５に出力する。再生信号処理部６０５
は、この連続信号に対してレベル演算や可変速再生時の
補間処理、周波数特性の変更等の所定の処理を実施して
クロスフェーダ６０７に出力する。なお、メモリコント
ローラ６０４と再生処理部６０５は、チャンネルDSP５
０６に相当する。
【０２９６】クロスフェーダ６０７は、クロスフェード
DSP５１３に相当し、信号処理部６０５からの再生信号
とデジタル入力部６０６（入出力コントローラ２４２に
相当する）からのデジタル入力信号の２つの入力信号の
いずれかを切り替えて後段に出力するようになされてい
る。この切り換えが再生信号側になっているときには、
再生信号処理部６０５の出力する再生信号が後段に出力
され、切り換えがデジタル入力信号側になっているとき
には、デジタル入力部６０６からのデジタル入力信号が
後段に出力され、切り換えが遷移中であるときにおいて
は、図６７に示すように、再生信号およびデジタル入力
信号がフェードイン、またはフェードアウトされて合成
され、後段に出力される。
【０２９７】クロスフェーダ６０７からの出力信号は、
デジタル出力部６０９（入出力コントローラ２４２に相
当する）から装置外部に出力され、モニタされるととも
に、記録信号処理部６０８に出力されて、レベルの変
更、周波数特性の変更等の処理が施され、メモリコント
ローラ６１０に出力される。メモリコントローラ６１０
は、この信号を記録リングバッファ６１１の任意のアド
レスに連続的に記憶させる。記録信号処理部６０８とメ
モリコントローラ６１０は、チャンネルDSP５０６に相
当する。
【０２９８】記録リングバッファ６１１は、基準信号発
生部６０１から基準信号が供給されたタイミングを示す
アドレスをメモリコントローラ６１０に出力する。
【０２９９】ところで、再生リングバッファ６０３およ
び記録リングバッファ６１１に記録されるオーディオ信
号は、任意のデータサイズにブロック化されて管理され
るのが一般的であり、ここから再生される信号もブロッ
ク単位で管理されている。本実施の形態では、ビデオ信
号の２０フレーム分に対応する１２８キロバイト分のオ
ーディオ信号が１ブロックとされる。
【０３００】例えば図６８に示すように、再生リングバ
ッファ６０３から再生された再生信号のブロックＢ２の
途中から、デジタル入力部６０６より入力されたデジタ
ル入力信号に切り替え、記録リングバッファ６１１に記
録する場合、クロスフェーダ６０７からの出力は、上述
したように再生信号がフェードアウトされ、デジタル入
力信号がフェードインされる。この出力信号（記録信
号）が記録リングバッファ６１１に記録されるタイミン
グは、メモリコントローラ６０４、再生信号処理部６０
５、クロスフェーダ６０７、記録信号処理部６０８、お
よびメモリコントローラ６１０における処理に起因する
分だけ再生信号より遅延する。
【０３０１】この記録信号を再びブロック化するとき、
再生信号のブロックの区切りと全く同一の位相でブロッ
ク単位に区切ることができれば、元の再生信号のブロッ
クＢ２，Ｂ３を上書きブロックＷＢ２，ＷＢ３と置き換
えてハードディスク２０１の容量を無駄なく利用でき
る。また、上書きブロックＷＢ２，ＷＢ３をブロックＢ
２，Ｂ３に上書きせず、他の領域に記憶させた場合で
も、再生の順番をＢ１，ＷＢ２，ＷＢ３とするだけでよ
い。
【０３０２】さて、記録信号を再生信号のブロックの区
切りと全く同一の位相でブロック化するためには、記録
リングバッファ６１１における記録ブロック（上書きブ
ロックＷＢ２）の先頭アドレスを正確に知る必要があ
る。
【０３０３】この記録ブロックの先頭アドレスを求める
処理について、図６９のフローチャートを参照して説明
する。ステップＳ１０１において、再生リングバッファ
６０３におけるブロックＢ２の先頭アドレスと、基準信
号が供給されたときの再生リングバッファ６０３の位置
(PB_REF)が、メモリコントローラ６０４により読み出さ
れ、コントローラ２６２に出力される。このとき、メモ
リコントローラ６１０により、同一の基準信号に対応す
る記録リングバッファ６１１の位置(REC_REF)がコント
ローラ２６２に出力される。
【０３０４】ステップＳ１０２において、コントローラ
２６２は、再生リングバッファ６０３からの再生信号
が、メモリコントローラ６０４、再生信号処理部６０
５、クロスフェーダ６０７、記録信号処理部６０８、お
よびメモリコントローラ６１０において処理される間に
記録リングバッファ６１１が回転したアドレス量（信号
処理遅延）を演算する。
【０３０５】ステップＳ１０３において、コントローラ
２６２は、次式（１４）に示すように、再生リングバッ
ファ６０３における再生ブロックの先頭アドレスに信号
処理遅延を加算し、さらに、同一の基準信号が供給され
たときの再生リングバッファ６０３の位置(PB_REF)と記
録リングバッファ６１１の位置(REC_REF)の差分(REC_RE
F-PB_REF)を加算することにより、記録信号ブロックの
先頭アドレスを演算する。 記録ブロック先頭アドレス ＝再生ブロック先頭アドレス＋信号処理遅延＋REC_REF−PB_REF ・・・（１４）
【０３０６】例えば、図７０に示すように、再生リング
バッファ６０３と記録リングバッファ６１１のアドレス
を、それぞれの任意の基準位置からの回転角で表した場
合、再生ブロック先頭アドレスは４５°であり、PB_REF
は９０°であり、さらにREC_REFは１５０°である。信
号処理遅延が７５°であるとき、記録再生ブロック先頭
アドレスは１８０°（＝４５＋７５＋１５０−９０）と
なり、記録リングバッファ６１１の任意の基準位置から
１８０°の位置であると演算することができる。
【０３０７】コントローラ２６２は、この記録ブロック
先頭アドレスを記憶して、記録ブロックのデータ（上書
きブロックＷＢ２）をハードディスク２０１に記録する
ときに、演算して記憶した記録ブロック先頭アドレスに
記録されたデータからバスコントローラ６１２を介して
DMAバス２５１にDMA転送する。
【０３０８】図６６に戻る。バスコントローラ６１２
は、記録リングバッファ６１１に記録されている信号を
不連続なバーストデータとして読み取り、DMAバス２５
１に出力する。このデータは、ハードディスク２０１に
記録される。
【０３０９】図７１は、図６６に示した構成の再生信号
ブロック（バスコントローラ６０２、再生リングバッフ
ァ６０３、メモリコントローラ６０４、および再生処理
部６０５）と、記録信号ブロック（記録信号処理部６０
８、デジタル出力部６０９、メモリコントローラ６１
０、記録リングバッファ６１１、バスコントローラ６１
２）をそれぞれ複数にして、経路変更部６２１を追加し
たものである。なお、図７１においては、２個の再生リ
ングバッファ６０３−１，６０３−２と２個の記録リン
グバッファ６１１−１，６１１−２が記載されている
が、実際にはそれぞれが２４個ずつ存在する。
【０３１０】経路変更部６２１は、ルータDSP５１１に
相当し、再生信号処理部６０５−１，６０５−２からの
再生信号を、記録信号処理部６０８−１、または記録信
号処理部６０８−２に通じるマルチクロスフェーダ６２
２の任意の入力に供給するようになされている。マルチ
クロスフェーダ６２２は、入力された再生信号とデジタ
ル入力部６０６−１，６０６−２から入力されたデジタ
ル入力信号を徐々に混合し、記録処理部６０８−１，６
０８−２に出力する。なお、経路変更部６２１の入力と
出力（マルチクロスフェーダ６２２の入力）は、必ずし
も同一数である必要はないので、例えば、再生リングバ
ッファ６０３−１，６０３−２の両方の出力を記録信号
処理部６０８−１に供給し、記録リングバッファ６１１
−１に記録させることが可能である。
【０３１１】例えば、再生リングバッファ６０３−１か
ら再生された再生信号が記録リングバッファ６１１−２
に記録されるときの記録バッファ６１１−２における記
録ブロック先頭アドレス２は、次式（１５）から演算さ
れる。 記録ブロック先頭アドレス2 ＝再生ブロック先頭アドレス1＋信号処理遅延＋REC_REF2−PB_REF1 ・・・（１５） ただし、REC_REF2は、基準信号に対応する記録リングバ
ッファ６１１−２のアドレスであり、PB_REF1は、同じ
基準信号に対応する再生リングバッファ６０３−１のア
ドレスである。また、再生ブロック先頭アドレス1は、
再生リングバッファ６０３−１の再生ブロックの先頭ア
ドレスである。
【０３１２】このように、経路変更部６２１によれば、
再生リングバッファ６０３−１，６０３−２と記録リン
グバッファ６１１−１，６１１−２を任意に組み合わせ
て使用することが可能となり、再生信号ブロックと、記
録信号ブロックの独立性が高くなる。
【０３１３】図７２は、図７１に示した構成に、さらに
再生信号合成部６３１を追加したものであり、再生信号
合成部６３１はルータDSP５１１に制御される並列ミキ
サ５０９に相当する。再生信号合成部６３１は、複数の
再生信号処理部６０５（この例の場合、再生信号処理部
６０５−１，６０５−２）からの再生信号を任意に組み
合わせて合成する。例えば、４個の再生信号処理部６０
５からの再生信号Ｐ1乃至Ｐ4を任意に組み合わせて合成
信号Ｍ1乃至Ｍ4を合成する場合、合成信号Ｍ1乃至Ｍ4は
次式（１６）によって計算される。 合成信号Ｍ1＝Ｋ1Ｐ1＋Ｋ2Ｐ2＋Ｋ3Ｐ3＋Ｋ4Ｐ4 合成信号Ｍ2＝Ｋ5Ｐ1＋Ｋ6Ｐ2＋Ｋ7Ｐ3＋Ｋ8Ｐ4 合成信号Ｍ3＝Ｋ9Ｐ1＋Ｋ10Ｐ2＋Ｋ11Ｐ3＋Ｋ12Ｐ4 合成信号Ｍ4＝Ｋ13Ｐ1＋Ｋ14Ｐ2＋Ｋ15Ｐ3＋Ｋ16Ｐ4 ・・・（１６） ただし、係数Ｋ1乃至Ｋ16は、０または１である。
【０３１４】図７２に示した構成によれば、図７３に示
すような複数の再生信号を断続的に接続した合成信号を
生成することができる。すなわち、再生信号１のブロッ
クＢ２に再生信号２のブロックＢ４を合成し、その合成
信号（ブロックＢ５）を記録することができる。この記
録信号が再生される場合、ブロックＢ１、ブロックＢ
５、ブロックＢ３の順に再生される。
【０３１５】上述したように、再生信号処理ブロックと
記録信号処理ブロックは、独立性が強く、その組み合わ
せが任意に行えるので、例えば、特定の信号処理ブロッ
クが故障している場合、その信号処理ブロックが実行す
る処理を他の信号処理ブロックに代行させることができ
る。また、例えば、短時間に多数の再生信号を合成する
必要がある場合、多数の再生信号のうちの所定の数の再
生信号を合成して、一度記録し、その記録信号に残りの
再生信号を合成すれば、同時に稼働させる再生信号処理
ブロックの数を削減することができる。
【０３１６】さらに、例えば、それぞれ２４チャンネル
分の再生信号処理ブロックと記録信号処理ブロックを、
それぞれ４チャンネル分の再生信号処理ブロックと記録
信号処理ブロックを有する６台の独立した装置として機
能させることができる。また、６チャンネルのビデオ信
号に対応するオーディオ信号として、それぞれ２４チャ
ンネル分の再生信号処理ブロックと記録信号処理ブロッ
クを任意の数ずつ割り当てて使用することができる。
【０３１７】次に、基準信号発生部６０１により発生さ
れる基準信号について説明する。上述したように、本実
施の形態の場合、基準信号はビデオ信号の１フレームの
同期信号が再生されるタイミング（ビデオフレーム周波
数）で発生される。従って、ビデオ信号と対応するオー
ディオ信号が通常の速度で再生される場合は、１フレー
ムが再生される周期が固定であると考えた場合、基準信
号の発生タイミングは、計算することができるので、必
ずしも各フレーム毎に基準信号を発生する必要はない。
【０３１８】しかしながら、NTSC方式におけるビデオフ
レーム周波数は、30000/1001Hzであり、オーディオサン
プリング周波数である48KHzとの比は、30000/1001:4800
0=1:1601.6となり、整数比に直した場合、5フレーム:80
08ワードとなる。この比から明らかなように、オーディ
オ信号のサンプリング周期は、ビデオ信号の５フレーム
中に１回しかビデオフレーム周期に一致しない。従っ
て、任意のビデオフレームからビデオ信号と対応するオ
ーディオ信号を再生した場合、時間の経過に伴って、ビ
デオ信号とオーディオ信号のずれが次第に蓄積する。そ
こで、任意のフレームに対してオーディオ信号のサンプ
リング周期を一致させるために、ビデオ信号の５フレー
ムに対応するサンプリング数である8008ワードを、1602
+1601+1602+1601+1602（ワード）のように分割すること
が一般的である。従って、各フレームに対応するオーデ
ィオ信号に着目した場合、そのワード数は、1601ワード
または1602ワードであって一定ではないので、１回の基
準信号の発生タイミングを用いて、その前後のREC_REF
の発生タイミングを正確に計算することはできない。
【０３１９】そこで、任意のフレームにおける基準信号
から、その前後のREC_REFを正確に計算できるように、
図７４に示すように、ビデオ信号のフレーム０乃至フレ
ーム４に対応するオーディオ信号にフェーズ０乃至フェ
ーズ４を設定し、その情報を記録するようにする。な
お、フェーズ０、フェーズ２、およびはフェーズ４は16
02ワードから構成され、フェーズ１、およびフェーズ３
は1601ワードから構成される。
【０３２０】例えば、再生リングバッファ６０３から再
生されたオーディオ再生信号のフェーズ１以降を記録リ
ングバッファ６１１に記録するときに、オーディオ信号
と共に、その記録ブロック（記録BLOCK1）の先頭がフェ
ーズ１であるという情報を同時に記録する。この記録ブ
ロックは、バスコントローラ６１２、およびDMAバス２
５１を介してハードディスク２０１に記録される。この
記録ブロック（記録BLOCK1）を再生する場合、先頭のフ
ェーズ情報を参照することにより、例えば、対応するビ
デオ信号の先頭から３番目のフレームの位置から再生す
る場合、先頭がフェーズ１なので、３番目のフレームの
位置は1601+1602+1601（ワード）を演算することにより
正確に求められる。
【０３２１】なお、このフェーズ情報は、記録の有無に
拘わらず、常に全ての記録リングバッファ６１１に同一
となる。
【０３２２】上述したように、可変速再生処理部５１０
は、入力されたオーディオ信号を音程を変化させずに可
変速再生して出力することが可能である。このような処
理を行うには、図７５(A)に示すように、原音データ列X
(n)を所定のサンプル数N（Nは２のべき乗の数）毎の区
間（この例の場合、区間[0]乃至区間[E]）に分けて、圧
縮再生する場合は、図７５(B)に示すように、隣接する
２つの区間から、その２つの区間にまたがる基本ピッチ
周期（後述）分のデータを間引き、伸張再生する場合
は、図７５(C)に示すように、隣接する２つの区間の間
に基本ピッチ周期分のデータを挿入する。
【０３２３】図７６は、このような処理を行う可変速再
生処理部５１０の詳細な構成を示している。メモリ７０
１は、入力されたオーディオ信号を記憶し、メモリ制御
部７０３の制御に基づいて、記憶したオーディオ信号を
ピッチ抽出部７０２、およびオーディオつなぎ処理部７
０４に出力する。ピッチ抽出部７０２は、入力されたオ
ーディオ信号の基本ピッチ周期Ｐを抽出し、オーディオ
つなぎ処理部７０４とメモリ制御部７０３に供給する。
【０３２４】一般に、離散時間数列（原音データ数列）
X(n)の基本ピッチ周期Ｐを求めるには、自己相関関数法
が用いられる。離散時間数列（原音データ数列）X(n)の
自己相関間数φ(m)は、次式（１７）によって求められ
る。 φ(m)＝(ΣX(n)・X(n+m))/N m=0,1,2,・・・・,N-1 ・・・（１７） ただし、mは相関ラグであり、Σは、nが0乃至N-1までの
総和である。
【０３２５】ここで、式（１７）のNを２のべき乗の数
とすれば、1/Nの演算はシフト回路により実行できるの
で、自己相関関数φ(m)は、次式（１８）の結果から簡
単に求められる。 φ'(m)＝(ΣX(n)・X(n+m)) m=0,1,2,・・・・,N-1 ・・・（１８） ただし、mは相関ラグであり、Σは、nが0乃至N-1までの
総和である。
【０３２６】図７７は、式（１８）の演算を実行するピ
ッチ抽出部７０２の詳細な構成を示している。メモリ７
１１，７１２に、図７８に示すような原音データ数列X
(0)乃至X(2N)の全てが入力された後、メモリコントロー
ラ７１６は、メモリ７１１，７１２を制御し、それぞれ
同時に原音データ数列X(n)、またはX(n+m)を１個ずつ乗
算器７１３に出力させる。乗算器７１３は、入力された
原音データ数列X(n)、およびX(n+m)を乗算し、アキュム
レータ７１４に出力する。アキュムレータ７１４は、乗
算器７１３から順次入力されるX(n)・X(n+m)のnが0乃至N
-1までの累積和を演算する。メモリ７１５は、メモリコ
ントローラ７１６の制御により、アキュムレータ７１４
の演算結果であるφ'(m)を記憶する。タイミングコント
ローラ７１７は、乗算器７１３、アキュムレータ７１
４、およびメモリコントローラ７１６の動作タイミング
を制御する。
【０３２７】メモリ７１５に記憶されたφ'(m)(m=0,1,
2,・・・,N-1)のうち、その値が最大となるときのｍの値が
基本ピッチ周期Ｐとして抽出される。
【０３２８】また、本実施の形態においては、メモリ７
１１，７１２に原音データ数列X(0)乃至X(2N)の全てが
入力された後、自己相関関数を演算するとしたが、式
（１８）のφ'(m)の演算を行うには、原音データ数列X
(0)乃至X(N-1+m)があればよいので、メモリ７１１，７
１２に原音データ数列X(0)乃至X(N-1+m)が書き込まれた
時点でφ'(m)の演算を開始し、この演算が終了した後、
原音データ数列X(N-1+m+1)をメモリ７１１，７１２に書
き込み、それを後段に供給してφ'(m+1)を演算するよう
してもよい。
【０３２９】図７９は、オーディオつなぎ処理部７０４
による時間軸圧縮再生処理を示している。この処理は、
同図(A)に示すような、N個の原音データ列を含む連続し
た（隣接した）期間[K]と期間[K+1]から、基本ピッチ周
期分の原音データであるX(0)乃至X(P)を間引くことによ
り実行される。
【０３３０】すなわち、オーディオつなぎ処理部７０４
は、ピッチ抽出部７０２からのピッチ周期Ｐの入力に対
応して、同図(B)に示すように、同図(A)の信号のうち、
区間[K]のピッチ周期Ｐの部分を除去した（間引いた）
データ列を生成する。この原音データ列X(P+1)乃至X(2N
-1)は、その再生時間が基本ピッチ周期Ｐだけ時間軸上
を左に移動される（早められる）。ただし、このデータ
列をそのまま再生すると、時間的に不連続な部分が連続
して再生されることになるため、その部分でノイズが発
生する。このノイズの発生を抑制するため、フェード処
理が行われる。
【０３３１】すなわち、同図(B)のデータ列がクロスフ
ェードDSP５１３へのフェードインデータ列Xin(n)とさ
れる。このフェードインデータ列Xin(n)には、同図(C)
に示すフェードインゲイン係数列Kin(n)が乗算される。
その値は、０乃至１に直線的に増加する。一方、同図
(D)に示す間引かれる原音データ列X(0)乃至X(P)（同図
(A)のピッチ周期Ｐのデータ列）がフェードアウトデー
タ列Xout(n)とされる。同図(E)は、フェードアウトデー
タ列Xout(n)に乗算されるフェードアウトゲイン係数列K
out(n)を示しており、その値は、１乃至０に直線的に減
少する。
【０３３２】以上のデータ列が用いられて、オーディオ
つなぎ処理部７０４に内蔵される図８０に示す回路によ
り、次式（１９）に示す演算が行われ、図７９(F)に示
す出力データ列Y(n)が出力される。 Y(n)=Kin(n)・Xin(n)+Kout(n)・Xout(n) ・・（１９）
【０３３３】上記式の右辺の最初の項の乗算は、乗算器
７３１により行われ、次の項の乗算は、乗算器７３３で
行われ、両者の加算は、加算器７３２により行われる。
【０３３４】以上の処理を図７５に示した区間[0]乃至
区間[E]のうちの所定のペアに対して行うことにより、
音程が変化されずに再生時間が短縮され、かつイオンの
発生が抑制された出力データ列Ym(n)を得ることができ
る。
【０３３５】図８１は、オーディオつなぎ処理部７０４
による時間軸伸張再生処理を示している。この処理は、
同図(A)に示すような、N個の原音データ列を含む連続し
た（隣接した）期間[K]と期間[K+1]に基本ピッチ周期分
の原音データを追加することにより実行される。
【０３３６】すなわち、オーディオつなぎ処理部７０４
は、ピッチ抽出部７０２からのピッチ周期Ｐに対応し
て、同図(B)に示すように、原音データ列X(N-P)乃至X(2
N-1)を、基本ピッチ周期Ｐの分だけ時間軸上を右に移動
した（遅くした）データ列（基本ピッチ周期Ｐ分だけデ
ータを挿入したデータ列）を生成する。これがフェード
インデータ列Xin(n)とされる。同図(C)は、フェードイ
ンデータ列Xin(n)に乗算されるフェードインゲイン係数
列Kin(n)を示しており、その値は、０乃至１に直線的に
増加する。同図(D)は、原音データ列X(0)乃至X(2N-1)を
示しており、これがフェードアウトデータ列Xout(n)と
される。このデータ列は同図(A)のデータ列と同一のデ
ータ列である。同図(E)は、フェードアウトデータ列Xou
t(n)に乗算されるフェードアウトゲイン係数列Kout(n)
を示しており、その値は、１乃至０に直線的に減少す
る。
【０３３７】以上のデータ列が用いられて、オーディオ
つなぎ処理部７０４に内蔵される図８０に示す回路によ
り、式（１９）に示す演算が行われ、図８１(F)に示す
出力データ列Y(n)が出力される。
【０３３８】以上の処理を図７５に示した区間[0]乃至
区間[E]のうちの所定のペアに対して行うことにより、
音程が変化されずに再生時間が伸張された出力データ列
Yp(n)を得ることができる。
【０３３９】なお、上記実施の形態における各ブロック
や、バス、SDIなどのチャンネル数は、例に過ぎず、必
要に応じて変更することが可能である。また、１フレー
ムのデータを分割するサブブロックの数や、各サブブロ
ックをさらに分割するパケット転送ブロックのワード数
なども、適宜変更することが可能である。さらに、RAID
も任意の値に設定することができる。
【０３４０】上記各処理を行うコンピュータプログラム
は、磁気ディスク、CD-ROM等の情報記録媒体よりなる提
供媒体のほか、インターネット、デジタル衛星などのネ
ットワーク提供媒体を介してユーザに提供することがで
きる。
【０３４１】
【発明の効果】以上のように、請求項１に記載の編集装
置、請求項２に記載の編集方法、および請求項３に記載
の提供媒体によれば、ビデオデータをRAID−５方式かつ
FARADアルゴリズムに基づいて記録し、オーディオデー
タをRAID−１方式で記憶するようにしたので、データの
迅速な記録、およびハードディスク容量の効率的な利用
が可能となる。また、多チャンネルのビデオデータとオ
ーディオデータの両方を、リアルタイムで記憶し、再生
することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した編集システムの構成例を示す
ブロック図である。
【図２】図１の編集装置の構成を示すブロック図であ
る。
【図３】図２のシステムコントロール部の構成を示すブ
ロック図である。
【図４】図２のマトリックススイッチャ部の構成を示す
ブロック図である。
【図５】図２のビデオ処理部の構成を示すブロック図で
ある。
【図６】図２のオーディオ処理部の構成を示すブロック
図である。
【図７】図１のディスクレコーダの構成例を示すブロッ
ク図である。
【図８】図７のCPUブロックの構成例を示すブロック図
である。
【図９】NTSC方式の場合の図８のZBRテーブルの例を示
す図である。
【図１０】PAL方式の場合の図８のZBRテーブルの例を示
す図である。
【図１１】シリンダ、トラック、およびセクタの関係を
説明する図である。
【図１２】ZBRの記録の原理を示す図である。
【図１３】図８の物理アドレステーブルの例を示す図で
ある。
【図１４】図８のブロックマップのフォーマットを示す
図である。
【図１５】図８のブロックマップの例を示す図である。
【図１６】ブロックマップ作成の処理を説明するフロー
チャートである。
【図１７】シーク時間の特性を示す図である。
【図１８】ギャップθgapを説明する図である。
【図１９】ギャップθgapとスキューθskewを説明する
図である。
【図２０】複数シリンダの間におけるスキューを説明す
る図である。
【図２１】ギャップθgapのシリンダに対する関係を説
明する図である。
【図２２】ギャップθgapのシリンダに対する関係を説
明する図である。
【図２３】ギャップθgapのシリンダに対する関係を説
明する図である。
【図２４】スケジューリングを説明する図である。
【図２５】オーバヘッドを説明する図である。
【図２６】図７のコントローラのスケジューリング処理
を説明するフローチャートである。
【図２７】図７のコントローラのｋ番目のデータの配置
処理を説明するフローチャートである。
【図２８】図２７のステップＳ３１のより詳細な処理を
説明するフローチャートである。
【図２９】図２７のステップＳ３２のより詳細な処理を
説明するフローチャートである。
【図３０】図２９のステップＳ５１のより詳細な処理を
説明するフローチャートである。
【図３１】図２９のステップＳ５２におけるより詳細な
処理を説明するフローチャートである。
【図３２】図２７のステップＳ３３のより詳細な処理を
説明するフローチャートである。
【図３３】図２８の処理により実現されるハードディス
ク上のデータの配置を説明する図である。
【図３４】パリティデータの生成を説明する図である。
【図３５】パリティデータによる誤りの訂正を説明する
図である。
【図３６】図７のRAIDコントローラとDMAコントローラ
のより詳細な構成例を示すブロック図である。
【図３７】図３６のRAIDコントローラのビット変換処理
を説明する図である。
【図３８】図３６のFIFOの動作を説明する図である。
【図３９】１フレーム分の画像の画素データを説明する
図である。
【図４０】パケット転送ブロックを説明する図である。
【図４１】DMAコマンドを説明する図である。
【図４２】図３６のデータバッファにおけるデータの書
き込みの状態を説明する図である。
【図４３】１フレームの画像のRAIDの領域を説明する図
である。
【図４４】図４３で示される１フレームの画像のサブブ
ロックの構成を説明する図である。
【図４５】誤りが存在しない場合の再生時のDMAコマン
ドを説明する図である。
【図４６】誤りが存在する場合の再生時のDMAコマンド
を説明する図である。
【図４７】図３６のRAIDコントローラのより詳細な構成
を示すブロック図である。
【図４８】図４７のRAIDコントローラにおけるパリティ
生成の処理を説明する図である。
【図４９】図４７のRAIDコントローラにおけるデータ訂
正の処理を説明する図である。
【図５０】NTSC方式におけるパリティデータとサブブロ
ックの構成例を示す図である。
【図５１】NTSC方式におけるパリティデータとサブブロ
ックの構成例を示す図である。
【図５２】NTSC方式におけるパリティデータとサブブロ
ックの構成例を示す図である。
【図５３】NTSC方式におけるパリティデータとサブブロ
ックの構成例を示す図である。
【図５４】NTSC方式におけるパリティデータとサブブロ
ックの構成例を示す図である。
【図５５】NTSC方式におけるパリティデータとサブブロ
ックの構成例を示す図である。
【図５６】PAL方式の場合のパリティデータとサブブロ
ックの構成例を示す図である。
【図５７】PAL方式の場合のパリティデータとサブブロ
ックの構成例を示す図である。
【図５８】PAL方式の場合のパリティデータとサブブロ
ックの構成例を示す図である。
【図５９】PAL方式の場合のパリティデータとサブブロ
ックの構成例を示す図である。
【図６０】PAL方式の場合のパリティデータとサブブロ
ックの構成例を示す図である。
【図６１】PAL方式の場合のパリティデータとサブブロ
ックの構成例を示す図である。
【図６２】各フレームのサブブロックのデータの各ディ
スク上における配置を説明する図である。
【図６３】ストリームの構成を説明する図である。
【図６４】図７のオーディオブロック２３１のより詳細
な構成例を示すブロック図である。
【図６５】オーディオのインサート処理を説明する図で
ある。
【図６６】図６４のオーディオブロック２３１の処理を
説明するブロック図である。
【図６７】図６６のクロスフェーダ６０７の処理を説明
する図である。
【図６８】図６６のクロスフェーダ６０７の処理を説明
する図である。
【図６９】記録ブロックの先頭アドレス演算処理を説明
するフローチャートである。
【図７０】記録ブロックの先頭アドレス演算処理を説明
する図である。
【図７１】図６４のオーディオブロック２３１の処理を
説明するブロック図である。
【図７２】図６４のオーディオブロック２３１の処理を
説明するブロック図である。
【図７３】図７２のマルチクロスフェーダ６２２が合成
する信号の例を示す図である。
【図７４】オーディオ信号のフェーズを説明する図であ
る。
【図７５】図６４の可変速再生処理部５１０の処理を説
明する図である。
【図７６】図６４の可変速再生処理部５１０の詳細な構
成を示すブロック図である。
【図７７】図７６のピッチ抽出部７０２の詳細な構成を
示すブロック図である。
【図７８】原音データ列を示す図である。
【図７９】オーディオつなぎ処理部７０４の処理を説明
する図である。
【図８０】オーディオつなぎ処理部７０４が内蔵する演
算回路を示す図である。
【図８１】オーディオつなぎ処理部７０４の処理を説明
する図である。
【図８２】従来のRAIDを説明する図である。
【図８３】従来のRAIDを説明する図である。
【符号の説明】
１ 編集装置， ２ ディスクレコーダ， ３ ホスト
パーソナルコンピュータ， ４ メインモニタ， ９
ソースVTR， ２１ マトリックススイッチャ部， ２
２ ビデオ処理部， ２３ オーディオ処理部， ２４
システムコントロール部， ２０１，２０１−１乃至
２０１−３２ ハードディスク， ２０２，２０２−１
乃至２０２−１６ SCSIコントローラ， ２１２，２１
２−１乃至２１２−８ データバッファ， ２３１ オ
ーディオブロック， ２４１ DMAコントローラ， ２
４２ 入出力コントローラ， ２６１ CPUブロック，
２６２ コントローラ， ２６３ RAM， ２７１，
２７１−１乃至２７１−６ビデオブロック， ２８１，
２８１−１ DMAコントローラ， ２８２，２８２−１
RAIDコントローラ， ２８３，２８３−１ ビデオプ
ロセッサ， ２８４，２８４−１ 入出力コントロー
ラ， ３０１ ZBRテーブル， ３０２ 物理アドレス
テーブル， ３０３ アロケーションマップ， ３０４
ブロックマップ， ４０１乃至４０３ 遅延素子，
４０４乃至４０７ FIFO， ４５１乃至４５５ セレク
タ， ５０１乃至５０５ FIFO， ５０６ チャンネル
DSP，５０７ リングバッファ， ５０８ インタフェ
ース， ５０９ 並列ミキサ，５１０ 可変速再生処理
部， ５１１ ルータDSP， ５１２ RAM， ５１３ク
ロスフェードDSP， ５１４ ノーマルバス， ５１５
バリアブルバス，６０１ 基準信号発生部， ６０２
バスコントロール， ６０３ 再生リングバッファ，
６０４ メモリコントローラ， ６０５ 再生信号処
理部， ６０６ デジタル入力部， ６０７ クロスフ
ェーダ， ６０８ 記録信号処理部， ６０９ デジタ
ル信号処理部， ６１０ メモリコントローラ， ６１
１記録リングバッファ， ６１２ バスコントローラ，
６２１ 経路変更部，６２２ マルチクロスフェー
ダ， ６３１ 再生信号合成部， ７０１ メモリ，
７０２ ピッチ抽出部， ７０３ メモリ制御部， ７
０４ オーディオつなぎ処理部， ７１１ ，７１２
メモリ， ７１３ 乗算器， ７１４ アキュムレー
タ， ７１５ メモリ， ７１６ メモリコントロー
ラ， ７１７ タイミングコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 一志 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 平井 圭二 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ビデオデータおよびオーディオデータを
    編集する編集装置において、 前記ビデオデータを記憶する第１の記憶手段と、 前記オーディオデータを記憶する第２の記憶手段と、 前記第１の記憶手段をRAID−５方式かつFARADアルゴリ
    ズムに基づいて制御し、前記第２の記憶手段をRAID−１
    方式で制御する制御手段とを備えることを特徴とする編
    集装置。
  2. 【請求項２】 ビデオデータおよびオーディオデータを
    編集する編集方法において、 前記ビデオデータを記憶する第１の記憶ステップと、 前記オーディオデータを記憶する第２の記憶ステップ
    と、 前記第１の記憶ステップをRAID−５方式かつFARADアル
    ゴリズムに基づいて制御し、前記第２の記憶ステップを
    RAID−１方式で制御する制御ステップとを含むことを特
    徴とする編集方法。
  3. 【請求項３】 ビデオデータおよびオーディオデータを
    編集する編集装置に、 前記ビデオデータを記憶する第１の記憶ステップと、 前記オーディオデータを記憶する第２の記憶ステップ
    と、 前記第１の記憶ステップをRAID−５方式かつFARADアル
    ゴリズムに基づいて制御し、前記第２の記憶ステップを
    RAID−１方式で制御する制御ステップとを含む処理を実
    行させるプログラムを提供することを特徴とする提供媒
    体。
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