JPH11297851A - 静電放電保護回路を有する半導体素子 - Google Patents

静電放電保護回路を有する半導体素子

Info

Publication number
JPH11297851A
JPH11297851A JP11063391A JP6339199A JPH11297851A JP H11297851 A JPH11297851 A JP H11297851A JP 11063391 A JP11063391 A JP 11063391A JP 6339199 A JP6339199 A JP 6339199A JP H11297851 A JPH11297851 A JP H11297851A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
well region
drain
transistor
protection circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11063391A
Other languages
English (en)
Other versions
JP4123318B2 (ja
Inventor
Jun Hyuk-Chai
ジュン ヒュク−チャイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH11297851A publication Critical patent/JPH11297851A/ja
Application granted granted Critical
Publication of JP4123318B2 publication Critical patent/JP4123318B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】静電界を形成する静電気の放電の際、半導体素
子、特にｎチャンネル素子の破壊現象を未然に防止する
静電放電保護回路を有する半導体素子を提供する。 【解決手段】p 型半導体基板１のＮウェル領域３に、Vc
c 端子５に接続されたソース３２と、パッド２に接続さ
れたドレイン３３と、を有するPMOSトランジスタを形成
し、該PMOSトランジスタの両方側であって半導体基板１
の内部にVcc拡散層３４，３５と該各Vcc 拡散層３４，
３５よりも導電経路を含むほど浸透量が深いn+領域３４
a 、３５a をそれぞれ形成し、前記p 型半導体基板１の
Ｐウェル領域４にはVss 端子６に接続されているソース
４２とパッド２に接続されるドレイン４３とを有するNM
OSトランジスタを形成して、静電放電保護回路を有する
半導体素子を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、静電放電保護回路
を有する半導体素子に係るもので、詳しくは、入出力用
のパッド周辺に形成されたCMOSバッファを利用して素子
の破壊現象を防止し得るように構成した静電放電保護回
路を有する半導体素子に関する。
【０００２】
【従来の技術】一般に、DRAMの入出力バッファは、１６
ＭビットDRAMが出現して以来、CMOSバッファとして広用
され、該CMOSバッファはバッファ本来の役割以外にも、
静電放電保護回路の役割も有している。
【０００３】以下、従来の静電放電保護回路を有する半
導体素子の構造及び動作について、図面に基づいて説明
する。図３は従来の半導体素子の静電放電保護回路のCM
OSバッファを示した平面図、図４は図３のII−II線縦断
面図であって、図示したように、P 型半導体基板１０１
の上面に入出力用のパッド１０２が形成され、該パッド
１０２の左側にゲート電極１３１、ソース１３２及びド
レイン１３３を有するPMOSトランジスタが形成され、前
記ソース１３２及びドレイン１３３は半導体基板１０１
内にP 型不純物を注入して形成された後、ソース１３２
が電源電圧端子（以下、Vcc 端子１０５という。）に接
続され、ドレイン１３３はパッド１０２に接続されてい
る。
【０００４】また、前記PMOSトランジスタのソース１３
２及びドレイン１３３の側方には各素子離隔領域a によ
り離隔され、Vcc 端子１０５と接続したn+領域のVcc 拡
散層１３４、１３５が半導体基板１０１の内部に形成さ
れている。
【０００５】また、前記パッド１０２の右側にはゲート
電極１４１、ソース１４２及びドレイン１４３を有した
NMOSトランジスタが形成され、前記ソース１４２及びド
レイン１４３はP 型半導体基板１０１の内部にn 型不純
物を注入して形成されて、前記ソース１４２は接地電圧
端子（以下、Vss 端子１０６という。）に接続され、ド
レイン１４３はパッド１０２に接続されている。
【０００６】更に、前記NMOSトランジスタのソース１４
２及びドレイン１４３の側方には素子離隔領域a により
離隔され、Vss 端子１０６に接続されたn+領域のVss 拡
散層１４４、１４５が形成され、半導体基板１０１の内
部にＰウェル領域１０４及びＮウェル領域１０３が形成
されて、Ｐウェル領域１０４の内部に前記NMOSトランジ
スタが形成され、Ｎウェル領域１０３の内部に前記PMOS
トランジスタが形成されている。
【０００７】即ち、図４に示したように、P 型半導体基
板１０１の内部にＮウェル領域１０３及びＰウェル領域
１０４がそれぞれ形成され、前記Ｎウェル領域１０３の
内部にはゲート電極１３１、ソース１３２及びドレイン
１３３を有したPMOSトランジスタが形成され、該PMOSト
ランジスタのソース１３２、Ｎウェル領域１０３及びド
レイン１３３をそれぞれエミッタ、ベース及びコレクタ
とする水平方向の寄生pnp バイポーラ型のトランジスタ
Ｑ２０が形成されている。また、該トランジスタＱ２０
のドレイン１３３及びＮウェル領域１０３とp 型半導体
基板１０１をそれぞれエミッタ、ベース及びコレクタと
する垂直方向の寄生pnp バイポーラ型のトランジスタＱ
１０が前記トランジスタＱ２０と直列接続され、前記p
型半導体基板１の内部には前記トランジスタＱ２０の左
右両側に素子隔離領域a により離隔されたn+領域のVcc
拡散層１３４、１３５がそれぞれ形成されている。ま
た、前記トランジスタＱ１０のエミッタ−ベース間に形
成されたダイオードとVcc 拡散層１３５間には該トラン
ジスタＱ１０のベース抵抗Rn１１が接続され、前記各Vc
c 拡散層１３４、１３５はVcc 端子１０５に接続されて
いる。
【０００８】さらに、前記Ｐウェル領域１０４にはゲー
ト電極１４１、ソース１４２及びドレイン１４３を有し
たNMOSトランジスタが形成され、該NMOSトランジスタの
ソース１４２、Ｐウェル領域１０４及びドレイン１４３
をそれぞれエミッタ、ベース及びコレクタとする水平方
向の寄生npn バイポーラ型のトランジスタＱ３０が形成
され、該トランジスタＱ３０の左右両側にVss 拡散層１
４４、１４５がそれぞれ形成され、該各Vss 拡散層１４
４、１４５はVss 端子１０６に接続されている。
【０００９】次に、このように構成された従来の静電放
電保護回路を有する半導体素子の動作について説明す
る。まず、図３及び図４に基づいて、Vss よりも低い電
圧を生じる静電界（以下、ネガティブストレスとい
う。）がパッド１０２に作用する状態では、次のような
放電経路（path）で放電される。
【００１０】即ち、パッド１０２に印加するネガティブ
ストレスはＰウェル領域１０４のトランジスタＱ３０の
ドレイン１４３に印加し、前記ドレイン１４３とＰウェ
ル領域１０４間に正方向バイアスが形成されてＰウェル
領域１０４内に電子が移動する。
【００１１】次に、該Ｐウェル領域１０４は、n+領域で
あるドレイン１４３から流入してきた電子により電圧が
降下し、Ｐウェル領域１０４とn+領域であるソース１４
２間にも正方向バイアスが形成されるため、電子はソー
ス１４２を通って相対的に電圧の高いVss 端子１０６側
に移動して放電される。
【００１２】このようにパッド１０２にネガティブスト
レスが作用するときは、比較的簡単な経路で静電気が放
電され、特に、放電経路が正方向バイアスにより行われ
るため、半導体素子は損傷されることもなく、何の問題
もない。
【００１３】次に、パッド１０２に所定の電圧Vp（Vss
＜Vp又は、Vcc＜Vp）を生じる静電界（以下、ポジティ
ブストレスという。）が作用する状態では、放電経路
（path）は比較的複雑な経路となり、特に、トランジス
タＱ３０のn+領域であるドレイン１４３とＰウェル領域
１０４間に逆方向バイアスが形成されて半導体素子が破
壊される可能性がある。
【００１４】以下に、パッド１０２に静電界が作用する
場合の放電経路について説明する。 （１）トランジスタＱ１０のエミッタ−ベース間に形成
された正方向ダイオードと直列接続したベース抵抗Rn１
１とにより形成される放電経路の場合は、低エネルギー
を有するポジティブストレスに対して有効である。 （２）トランジスタＱ３０を通って形成されており、高
圧電流を生じる静電界が作用する放電経路であって、こ
の場合に、まず、トランジスタＱ１０の正方向エミッタ
−ベース間に形成されたダイオード及びベース抵抗Rn１
１を電流が通れることによって、パッド電圧が上昇し、
該上昇したパッド電圧はトランジスタＱ３０のドレイン
１４３に印加して、該ドレイン１４３とＰウェル領域１
０４間に逆方向ダイオードを形成する。
【００１５】更に前記パッド１０２に印加する電圧が継
続して上昇し、ドレイン１４３とＰウェル領域１０４間
に形成されたダイオードに印加する電圧が電子雪崩れ
（avalanche ）降伏電圧以上になると、トランジスタＱ
３０がターンオンして多量の電流が流れ、パッド１０２
からドレイン１４３を通って入力したポジティブストレ
スを形成よる静電気はソース１４２を通って低電圧のVs
s 端子１０６に放電される。
【００１６】しかしながら、このような高電圧が継続的
に印加すると、半導体素子には再降伏（second breakd
own ）が発生し、最終的には半導体素子が破壊される。 （３）トランジスタＱ１０を経てｐ型半導体基板１０１
に静電気が流れる場合には、ｐ型半導体基板１０１がVs
s 端子１０６に接続していれば、該ｐ型半導体基板１０
１を経てVss 端子１０６側に放電されるが、その他の場
合は、半導体基板１０１に流れる電流が増加して、トラ
ンジスタＱ３０がターンオンされる。
【００１７】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の静電放電保護回路を有する半導体
素子の各パッドに静電界により生じた電圧が印加する場
合の放電経路については、前記（１）及び（３）に記載
の場合は別に問題がないが、（２）の場合には、ベース
抵抗が大きいとき、該ベース抵抗及び垂直方向の寄生pn
p バイポーラ型のトランジスタのエミッタ−ベース間に
形成されたダイオードを通ってポジティブストレスを形
成する静電気が充分に放電されず、その結果、他の経路
の水平方向の寄生npn バイポーラ型のトランジスタを経
て放電され、水平方向の寄生npn バイポーラ型のトラン
ジスタのドレインとＰウェル領域間に逆方向のバイアス
が形成されて電子雪崩れ降伏電圧以上にパッドに印加す
る電圧が上昇すると、半導体素子が破壊される可能性が
あるという問題がある。
【００１８】そこで、本発明はこのような従来の課題に
鑑みてなされたもので、静電界を形成する静電気の放電
の際、半導体素子、特にｎチャンネル素子の破壊現象を
未然に防止する静電放電保護回路を有する半導体素子を
提供することを目的とする。
【００１９】また、本発明の他の目的は、静電界を形成
する静電気の放電の際、垂直方向の寄生pnp バイポーラ
型のトランジスタのベース抵抗を減らして、パッドの電
圧上昇を防止する静電放電保護回路を有する半導体素子
を提供することを目的とする。
【００２０】
【課題を解決するための手段】請求項１に係る発明は、
半導体基板と、該半導体基板の上面に形成された入出力
用のパッドと、該入出力用のパッドにドレインが接続さ
れて半導体基板の内部に形成されたPMOSトランジスタ
と、該PMOSトランジスタのドレインと所定間隔離隔して
半導体基板の内部に形成され、電源端子に接続されるn+
型拡散層と、前記PMOSトランジスタのドレインと前記n+
型拡散層間の導電経路を含むように半導体基板の内部に
深く形成されたn+型拡散層と、前記入出力用のパッドに
ドレインが接続したNMOSトランジスタと、該NMOSトラン
ジスタのソース及びドレインとそれぞれ所定間隔離隔し
て前記半導体基板の内部に形成され、接地端子と接続さ
れるn+型拡散層と、を備えて構成されていることを特徴
とする。
【００２１】請求項２に係る発明は、前記半導体基板
は、p 型半導体基板であり、Ｎウェル領域のみ又はＮウ
ェル領域及びＰウェル領域を有することを特徴とする。
請求項３に係る発明は、前記半導体基板は、ｎ型半導体
基板であり、Ｐウェル領域のみ又はＰウェル領域及びＮ
ウェル領域を有することを特徴とする。
【００２２】請求項４に係る発明は、前記NMOSトランジ
スタは前記Ｐウェル領域の内部に形成され、前記PMOSト
ランジスタは前記Ｎウェル領域の内部に形成されること
を特徴とする。
【００２３】
【発明の効果】本発明に係る静電放電保護回路を有する
半導体素子は、接地電圧の拡散層の側方であって、半導
体基板の内部に、導電経路に達するほどに浸透量が深い
複数のn+型層をそれぞれ形成し、前記接地電圧の拡散層
と垂直方向の寄生pnp バイポーラ型のトランジスタのエ
ミッタ間に前記n+型層を形成しているため、ベース抵抗
が減少して、ポジティブストレスを形成する静電気が前
記垂直方向の寄生pnp バイポーラ型のトランジスタのエ
ミッタ−ベース間に形成されたダイオード及びベース抵
抗を経て迅速に放電される。
【００２４】そのため、パッド電圧の上昇を減らして水
平方向の寄生npn バイポーラ型のトランジスタのn+領域
のドレインとＰウェル領域間の逆方向ダイオードの再降
伏（second breakdown ）を防止するので、半導体素子
の破壊現象を未然に防止して、半導体素子の信頼性を向
上できる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づいて説明する。図１及び図２に示したよ
うに、半導体基板１の上面に入出力用のパッド２が形成
され、該パッド２の左右両側にゲート電極３１、ソース
３２及びドレイン３３を有するPMOSトランジスタが形成
され、前記ソース３２及びドレイン３３は半導体基板１
の内部にp 型不純物を注入して形成され、前記ソース３
２はVcc 端子５に接続され、ドレイン３３はパッド２に
接続されている。
【００２６】また、前記PMOSトランジスタのソース３２
及びドレイン３３の側方の半導体基板１内には素子隔離
領域a により離隔されてVcc 端子５に接続されたn+領域
のVcc 拡散層３４、３５が形成され、それらVcc 拡散層
３４、３５の外方側であって半導体基板１の内部に各n+
型層３４a 、３５a が前記PMOSトランジスタのソース３
２及びドレイン３３にそれぞれ当接して形成されてい
る。
【００２７】すなわち、前記ソース３２、ドレイン３
３、Ｎウェル領域３及びp 型半導体基板１によって形成
される垂直方向の寄生pnp バイポーラ型のトランジスタ
Ｑ１のエミッタ３３とVcc 拡散層３５間に、導電経路に
含むほど浸透量が深いn+型層３５a を形成して、ベース
抵抗Ｒｎ１を減少させる。
【００２８】また、前記パッド２の側方にはゲート電極
４１、ソース４２及びドレイン４３を有したNMOSトラン
ジスタが形成され、前記ソース４２及びドレイン４３は
半導体基板１の内部にn 型不純物を注入して形成され、
ソース４２がVss 端子６に接続され、ドレイン４３はパ
ッド２に接続されている。
【００２９】さらに、前記ソース４２及びドレイン４３
の側方であって半導体基板１内には、素子隔離領域a に
より離隔されてVss 端子６に接続されたVss 拡散層４
４、４５がそれぞれ形成されている。
【００３０】この場合、p 型半導体基板１の内部にＮウ
ェル領域３及びＰウェル領域４を形成して、静電放電保
護回路を構成する場合を説明したが、p 型半導体基板１
を利用するときはＮウェル領域３のみを形成して静電放
電保護回路を構成し、n 型半導体基板１を利用するとき
はＰウェル領域４のみを形成して静電放電保護回路を構
成することもできる。
【００３１】以下に、このように構成される本発明に係
る静電放電保護回路を有する半導体素子の構成を一層詳
しく説明する。p 型半導体基板１の内部にＮウェル領域
３及びＰウェル領域４が形成され、前記Ｎウェル領域３
には、ゲート電極３１、ソース３２及びドレイン３３を
有するPMOSトランジスタが形成されるが、該PMOSトラン
ジスタのソース３２、Ｎウェル領域３及びドレイン３３
をそれぞれエミッタ、ベース及びコレクタとする水平方
向の寄生pnp バイポーラ型のトランジスタＱ２が形成さ
れ、該トランジスタＱ２のドレイン３３、Ｎウェル領域
３及びp 型半導体基板１をそれぞれエミッタ、ベース及
びコレクタとするトランジスタＱ１が前記トランジスタ
Ｑ２と直列接続して形成されている。
【００３２】また、該トランジスタＱ２の両方側であっ
て半導体基板１の内部には、素子隔離領域a により離隔
されてVcc 拡散層３４、３５がそれぞれ形成され、それ
らVcc 拡散層３４、３５の外方側であって半導体基板１
の内部に各n+型層３４a 、３５a が前記ソース３２及び
ドレイン３３に接して形成され、前記トランジスタＱ１
のエミッタとVcc 拡散層３５間に前記n+型層３５a が形
成されている。
【００３３】また、前記Ｐウェル領域４にはゲート電極
４１、ソース４２及びドレイン４３を有するNMOSトラン
ジスタが形成され、該NMOSトランジスタのソース４２、
Ｐウェル領域４及びドレイン４３をそれぞれエミッタ、
ベース及びコレクタとする水平方向の寄生npn バイポー
ラ型のトランジスタＱ３が形成され、該トランジスタＱ
３の左右両側にVss 拡散層４４、４５がそれぞれ形成さ
れ、該各Vss 拡散層４４、４５はVss 端子６にそれぞれ
接続されている。
【００３４】このように構成された本発明に係る静電放
電保護回路を有する半導体素子は、Vcc 拡散層３４、３
５の側方であって半導体基板１の内部に導電経路に達す
るほどに浸透量が深いn+型層３４a 、３５a をそれぞれ
形成し、前記Vcc 拡散層３５とトランジスタＱ１のエミ
ッタ間に前記n+型層３５a を形成しているため、ベース
抵抗Rn１が減少して、ポジティブストレスを形成する静
電気が前記トランジスタＱ１のエミッタ−ベース間に形
成されたダイオード及びベース抵抗Rn１を経て迅速に放
電される。
【００３５】そのため、パッド電圧の上昇を減らしてト
ランジスタＱ３のn+領域のドレイン４３とＰウェル領域
４間の逆方向ダイオードの再降伏を防止し、半導体素子
の破壊現象を未然に防止するので、半導体素子の信頼性
を向上できる。
【図面の簡単な説明】
【図１】本発明に係る静電放電保護回路を有する半導体
素子の平面図
【図２】図１のIV−IV線縦断面図
【図３】従来の静電放電保護回路を有する半導体素子の
平面図
【図４】図３のII−II線縦断面図
【符号の説明】
１：半導体基板 ２：パッド ３：Ｎウェル領域 ４：Ｐウェル領域 ５：Vcc 端子 ６：Vss 端子 ３１：水平方向の寄生pnp バイポーラ型のトランジスタ
Ｑ２のゲート電極 ３２：ソース ３３：ドレイン ３４、３５：Vcc 拡散層 ３４a 、３５a ：n+型層 ４１：水平方向の寄生npn バイポーラ型のトランジスタ
Ｑ３のゲート電極 ４２：ソース ４３：ドレイン ４４、４５：Vss 拡散層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 該半導体基板の上面に形成された入出力用のパッドと、 該入出力用のパッドにドレインが接続されて半導体基板
    の内部に形成されたPMOSトランジスタと、 該PMOSトランジスタのドレインと所定間隔離隔して半導
    体基板の内部に形成され、電源端子に接続されるn+型拡
    散層と、 前記PMOSトランジスタのドレインと前記n+型拡散層間の
    導電経路を含むように半導体基板の内部に深く形成され
    たn+型拡散層と、 前記入出力用のパッドにドレインが接続したNMOSトラン
    ジスタと、 該NMOSトランジスタのソース及びドレインとそれぞれ所
    定間隔離隔して前記半導体基板の内部に形成され、接地
    端子と接続されるn+型拡散層と、を備えて構成されてい
    ることを特徴とする静電放電保護回路を有する半導体素
    子。
  2. 【請求項２】前記半導体基板は、p 型半導体基板であ
    り、Ｎウェル領域のみ又はＮウェル領域及びＰウェル領
    域を有することを特徴とする請求項１に記載の静電放電
    保護回路を有する半導体素子。
  3. 【請求項３】前記半導体基板は、ｎ型半導体基板であ
    り、Ｐウェル領域のみ又はＰウェル領域及びＮウェル領
    域を有することを特徴とする請求項１に記載の静電放電
    保護回路を有する半導体素子。
  4. 【請求項４】前記NMOSトランジスタは前記Ｐウェル領域
    の内部に形成され、前記PMOSトランジスタは前記Ｎウェ
    ル領域の内部に形成されることを特徴とする請求項１〜
    請求項３のいずれか１つに記載の静電放電保護回路を有
    する半導体素子。
JP06339199A 1998-03-12 1999-03-10 静電放電保護回路を有する半導体素子 Expired - Fee Related JP4123318B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980008271A KR19990074584A (ko) 1998-03-12 1998-03-12 정전방전 보호 회로를 갖는 반도체 소자
KR8271/1998 1998-03-12

Publications (2)

Publication Number Publication Date
JPH11297851A true JPH11297851A (ja) 1999-10-29
JP4123318B2 JP4123318B2 (ja) 2008-07-23

Family

ID=19534654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06339199A Expired - Fee Related JP4123318B2 (ja) 1998-03-12 1999-03-10 静電放電保護回路を有する半導体素子

Country Status (3)

Country Link
US (1) US6084272A (ja)
JP (1) JP4123318B2 (ja)
KR (1) KR19990074584A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223499A (ja) * 1999-01-28 2000-08-11 Mitsumi Electric Co Ltd 静電保護装置
CN100339988C (zh) * 2004-02-26 2007-09-26 威盛电子股份有限公司 结构重复的静电放电保护电路
CN100420014C (zh) * 2004-06-14 2008-09-17 旺宏电子股份有限公司 静电放电保护电路
KR100750588B1 (ko) * 2005-05-04 2007-08-20 삼성전자주식회사 정전기 방전 보호회로
US8853825B2 (en) * 2011-09-27 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. ESD protection apparatus
TWI653733B (zh) * 2017-12-28 2019-03-11 Egalax_Empia Technology Inc. 應用於ｃｍｏｓ製程中之靜電放電保護元件結構

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0734476B2 (ja) * 1989-10-23 1995-04-12 三菱電機株式会社 半導体集積回路
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit

Also Published As

Publication number Publication date
JP4123318B2 (ja) 2008-07-23
KR19990074584A (ko) 1999-10-05
US6084272A (en) 2000-07-04

Similar Documents

Publication Publication Date Title
US5903420A (en) Electrostatic discharge protecting circuit having a plurality of current paths in both directions
JP3983067B2 (ja) 半導体集積回路の静電保護回路
US6750515B2 (en) SCR devices in silicon-on-insulator CMOS process for on-chip ESD protection
JP5174301B2 (ja) 半導体装置
US5895940A (en) Integrated circuit buffer devices having built-in electrostatic discharge protection thyristors
US6573566B2 (en) Low-voltage-triggered SOI-SCR device and associated ESD protection circuit
US6236087B1 (en) SCR cell for electrical overstress protection of electronic circuits
JP4401500B2 (ja) 静電放電における寄生バイポーラ効果を低減する半導体装置および方法
US5272371A (en) Electrostatic discharge protection structure
US6858902B1 (en) Efficient ESD protection with application for low capacitance I/O pads
US6420221B1 (en) Method of manufacturing a highly latchup-immune CMOS I/O structure
EP0703621B1 (en) Electrostatic discharge protection device for MOS integrated circuits
CN107403797A (zh) 高压 esd 保护器件、电路及装置
JPS6341065A (ja) Ｃｍｏｓ半導体装置
US10163888B2 (en) Self-biased bidirectional ESD protection circuit
JP3317345B2 (ja) 半導体装置
EP0822596A2 (en) Improvements in or relating to integrated circuits
US20030205765A1 (en) Semiconductor device and method for manufacturing the same
TWI243524B (en) A semiconductor device equipped with a protection circuit to protect the internal circuit
US7456440B2 (en) Electrostatic protection device
US6707653B2 (en) Semiconductor controlled rectifier for use in electrostatic discharge protection circuit
JPH11297851A (ja) 静電放電保護回路を有する半導体素子
US5607867A (en) Method of forming a controlled low collector breakdown voltage transistor for ESD protection circuits
JPS6197858A (ja) 半導体装置
JP3425574B2 (ja) 半導体集積回路の入出力保護装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050311

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050506

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070815

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20071109

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20071114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080402

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080422

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120516

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130516

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees