JPH11297960A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH11297960A JPH11297960A JP10106023A JP10602398A JPH11297960A JP H11297960 A JPH11297960 A JP H11297960A JP 10106023 A JP10106023 A JP 10106023A JP 10602398 A JP10602398 A JP 10602398A JP H11297960 A JPH11297960 A JP H11297960A
- Authority
- JP
- Japan
- Prior art keywords
- storage node
- forming
- insulating
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02D—CONTROLLING COMBUSTION ENGINES
- F02D41/00—Electrical control of supply of combustible mixture or its constituents
- F02D41/0025—Controlling engines characterised by use of non-liquid fuels, pluralities of fuels, or non-fuel substances added to the combustible mixtures
- F02D41/003—Adding fuel vapours, e.g. drawn from engine fuel reservoir
- F02D41/0032—Controlling the purging of the canister as a function of the engine operating conditions
- F02D41/004—Control of the valve or purge actuator, e.g. duty cycle, closed loop control of position
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02M—SUPPLYING COMBUSTION ENGINES IN GENERAL WITH COMBUSTIBLE MIXTURES OR CONSTITUENTS THEREOF
- F02M25/00—Engine-pertinent apparatus for adding non-fuel substances or small quantities of secondary fuel to combustion-air, main fuel or fuel-air mixture
- F02M25/08—Engine-pertinent apparatus for adding non-fuel substances or small quantities of secondary fuel to combustion-air, main fuel or fuel-air mixture adding fuel vapours drawn from engine fuel reservoir
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02M—SUPPLYING COMBUSTION ENGINES IN GENERAL WITH COMBUSTIBLE MIXTURES OR CONSTITUENTS THEREOF
- F02M25/00—Engine-pertinent apparatus for adding non-fuel substances or small quantities of secondary fuel to combustion-air, main fuel or fuel-air mixture
- F02M25/08—Engine-pertinent apparatus for adding non-fuel substances or small quantities of secondary fuel to combustion-air, main fuel or fuel-air mixture adding fuel vapours drawn from engine fuel reservoir
- F02M2025/0845—Electromagnetic valves
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Combustion & Propulsion (AREA)
- Mechanical Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明はメモリセルの小型化に好適なストレ
ージノードキャパシタ構造を備える半導体装置に関し、
ストレージノードの倒れを有効に防止することを目的と
する。 【解決手段】 半導体の表面に対して垂直方向に延在す
る垂直面３０を備えるストレージノード２２を形成す
る。隣接する複数のストレージノード２２の垂直面３０
の間に、酸化膜等の絶縁膜で構成される倒れ防止用絶縁
膜３２を形成する。
ージノードキャパシタ構造を備える半導体装置に関し、
ストレージノードの倒れを有効に防止することを目的と
する。 【解決手段】 半導体の表面に対して垂直方向に延在す
る垂直面３０を備えるストレージノード２２を形成す
る。隣接する複数のストレージノード２２の垂直面３０
の間に、酸化膜等の絶縁膜で構成される倒れ防止用絶縁
膜３２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、メモリセルの構成要素であ
るストレージノードの小型化に好適なストレージノード
キャパシタ構造を有する半導体装置およびその製造方法
に関する。
その製造方法に係り、特に、メモリセルの構成要素であ
るストレージノードの小型化に好適なストレージノード
キャパシタ構造を有する半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】従来、例えばDRAM等のメモリICにおいて
は、ストレージノードを構成要素とするキャパシタが用
いられている。上記のキャパシタ(以下、ストレージノ
ードキャパシタと称す)は、ポリシリコンなどを基材と
して構成されるストレージノードおよびセルプレート
と、両者間に介在して、両者を絶縁状態に維持する絶縁
膜とを備えている。上記の構造によれば、ストレージノ
ードとセルプレートとに電圧を印加することにより、そ
れらに電荷を蓄えさせることができる。
は、ストレージノードを構成要素とするキャパシタが用
いられている。上記のキャパシタ(以下、ストレージノ
ードキャパシタと称す)は、ポリシリコンなどを基材と
して構成されるストレージノードおよびセルプレート
と、両者間に介在して、両者を絶縁状態に維持する絶縁
膜とを備えている。上記の構造によれば、ストレージノ
ードとセルプレートとに電圧を印加することにより、そ
れらに電荷を蓄えさせることができる。
【０００３】ストレージノードキャパシタを小型化する
うえでは、ストレージノードキャパシタの専有面積に対
して、効率良くストレージノードの表面積を確保するこ
とが有効である。ストレージノードの表面積は、例え
ば、ストレージノードを筒状に形成することにより大き
く確保することができる。このため、従来、ストレージ
ノードキャパシタの構造としては、筒状に形成されたス
トレージノードを用いる構造が知られている。
うえでは、ストレージノードキャパシタの専有面積に対
して、効率良くストレージノードの表面積を確保するこ
とが有効である。ストレージノードの表面積は、例え
ば、ストレージノードを筒状に形成することにより大き
く確保することができる。このため、従来、ストレージ
ノードキャパシタの構造としては、筒状に形成されたス
トレージノードを用いる構造が知られている。
【０００４】
【発明が解決しようとする課題】上記従来の構造を用い
て小型で大容量のストレージノードキャパシタを得るた
めには、ストレージノードを、細く、かつ、高い筒状と
することが必要である。しかし、ストレージノードを細
く、また、高い筒状とするほど、ストレージノードには
倒れが生じ易くなる。このため、上記従来の構造によっ
ては、小型かつ大容量のストレージノードキャパシタを
高い歩留まりで製造することが困難であった。
て小型で大容量のストレージノードキャパシタを得るた
めには、ストレージノードを、細く、かつ、高い筒状と
することが必要である。しかし、ストレージノードを細
く、また、高い筒状とするほど、ストレージノードには
倒れが生じ易くなる。このため、上記従来の構造によっ
ては、小型かつ大容量のストレージノードキャパシタを
高い歩留まりで製造することが困難であった。
【０００５】本発明は、上記のような課題を解決するた
めになされたもので、ストレージノードの倒れを有効に
防止するストレージノードキャパシタ構造を有する半導
体装置を提供することを第１の目的とする。
めになされたもので、ストレージノードの倒れを有効に
防止するストレージノードキャパシタ構造を有する半導
体装置を提供することを第１の目的とする。
【０００６】また、本発明は、ストレージノードの倒れ
を有効に防止するストレージノードキャパシタ構造を有
する半導体装置を実現する製造方法を提供することを第
２の目的とする。
を有効に防止するストレージノードキャパシタ構造を有
する半導体装置を実現する製造方法を提供することを第
２の目的とする。
【０００７】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、半導体基板の表面に対して垂直方向に延
在する垂直面を備えるストレージノードと、前記垂直面
の側面に密着して、前記垂直面の倒れを防止する倒れ防
止用絶縁膜と、を備えることを特徴とするものである。
半導体装置は、半導体基板の表面に対して垂直方向に延
在する垂直面を備えるストレージノードと、前記垂直面
の側面に密着して、前記垂直面の倒れを防止する倒れ防
止用絶縁膜と、を備えることを特徴とするものである。
【０００８】本発明の請求項２に係る半導体装置は、前
記ストレージノードを複数備えると共に、前記倒れ防止
用絶縁膜が、前記複数のストレージノードの垂直面の間
に介在していることを特徴とするものである。
記ストレージノードを複数備えると共に、前記倒れ防止
用絶縁膜が、前記複数のストレージノードの垂直面の間
に介在していることを特徴とするものである。
【０００９】本発明の請求項３に係る半導体装置は、前
記ストレージノードが、前記半導体基板の表面に沿って
延在し、かつ、前記垂直面と電気的に導通する水平面を
備え、前記倒れ防止用絶縁膜の、前記ストレージノード
の先端側の端面が、前記水平面に比して前記先端側に位
置することを特徴とするものである。
記ストレージノードが、前記半導体基板の表面に沿って
延在し、かつ、前記垂直面と電気的に導通する水平面を
備え、前記倒れ防止用絶縁膜の、前記ストレージノード
の先端側の端面が、前記水平面に比して前記先端側に位
置することを特徴とするものである。
【００１０】本発明の請求項４に係る半導体装置は、前
記垂直面が筒状に形成されており、前記倒れ防止用絶縁
膜が、前記垂直面の周囲を取り巻くように形成されてい
ることを特徴とするものである。
記垂直面が筒状に形成されており、前記倒れ防止用絶縁
膜が、前記垂直面の周囲を取り巻くように形成されてい
ることを特徴とするものである。
【００１１】本発明の請求項５に係る半導体装置は、前
記倒れ防止用絶縁膜が酸化膜であることを特徴とするも
のである。
記倒れ防止用絶縁膜が酸化膜であることを特徴とするも
のである。
【００１２】本発明の請求項６に係る半導体装置は、前
記倒れ防止用絶縁膜が窒化膜であることを特徴とするも
のである。
記倒れ防止用絶縁膜が窒化膜であることを特徴とするも
のである。
【００１３】本発明の請求項７に係る半導体装置は、前
記倒れ防止用絶縁膜が酸化膜および窒化膜の双方を含む
ことを特徴とするものである。
記倒れ防止用絶縁膜が酸化膜および窒化膜の双方を含む
ことを特徴とするものである。
【００１４】本発明の請求項８に係る半導体装置の製造
方法は、半導体基板の表面に対して垂直方向に延在する
垂直面を備えるストレージノードと、前記垂直面の側面
に密着して、前記垂直面の倒れを防止する倒れ防止用絶
縁膜とを有するストレージノードキャパシタ構造を備え
る半導体装置の製造方法であって、前記半導体基板の表
面に、絶縁膜を用いて、前記垂直面を形成するための筒
状スペースを形成するスペース形成ステップと、前記筒
状スペース内に、前記垂直面を含むストレージノードを
形成するストレージノード形成ステップと、前記垂直面
が形成された後に、前記絶縁膜を利用して、前記垂直面
の倒れを防止する倒れ防止用絶縁膜を形成する倒れ防止
用絶縁膜形成ステップと、を備えるものである。
方法は、半導体基板の表面に対して垂直方向に延在する
垂直面を備えるストレージノードと、前記垂直面の側面
に密着して、前記垂直面の倒れを防止する倒れ防止用絶
縁膜とを有するストレージノードキャパシタ構造を備え
る半導体装置の製造方法であって、前記半導体基板の表
面に、絶縁膜を用いて、前記垂直面を形成するための筒
状スペースを形成するスペース形成ステップと、前記筒
状スペース内に、前記垂直面を含むストレージノードを
形成するストレージノード形成ステップと、前記垂直面
が形成された後に、前記絶縁膜を利用して、前記垂直面
の倒れを防止する倒れ防止用絶縁膜を形成する倒れ防止
用絶縁膜形成ステップと、を備えるものである。
【００１５】本発明の請求項９に係る半導体装置の製造
方法は、前記ストレージノード形成ステップでは、前記
半導体基板の表面に沿って延在する水平面と、前記水平
面を取り囲む筒状の垂直面とを備えるストレージノード
が形成され、前記倒れ防止用絶縁膜形成ステップでは、
前記ストレージノードの先端側の端面が前記水平面に比
して前記先端側に位置する倒れ防止用絶縁膜が形成され
ることを特徴とするものである。
方法は、前記ストレージノード形成ステップでは、前記
半導体基板の表面に沿って延在する水平面と、前記水平
面を取り囲む筒状の垂直面とを備えるストレージノード
が形成され、前記倒れ防止用絶縁膜形成ステップでは、
前記ストレージノードの先端側の端面が前記水平面に比
して前記先端側に位置する倒れ防止用絶縁膜が形成され
ることを特徴とするものである。
【００１６】本発明の請求項１０に係る半導体装置の製
造方法は、前記絶縁膜が酸化膜であることを特徴とする
ものである。
造方法は、前記絶縁膜が酸化膜であることを特徴とする
ものである。
【００１７】本発明の請求項１１に係る半導体装置の製
造方法は、前記倒れ防止用絶縁膜が窒化膜であることを
特徴とするものである。
造方法は、前記倒れ防止用絶縁膜が窒化膜であることを
特徴とするものである。
【００１８】本発明の請求項１２に係る半導体装置の製
造方法は、前記スペース形成ステップが、前記半導体基
板の表面に信号線を形成する信号線形成ステップと、第
１絶縁材料で、前記信号線の表面を覆う第１絶縁層を形
成する第１絶縁層形成ステップと、前記第１絶縁材料と
異なる第２絶縁材料で、前記第１絶縁層を覆う第２絶縁
層を形成する第２絶縁層形成ステップと、前記第２絶縁
材料と異なる第３絶縁材料で、前記第２絶縁層を覆う第
３絶縁層を形成する第３絶縁層形成ステップと、前記第
３絶縁材料の除去と、前記第２絶縁材料の保存との双方
に適した手法で、前記筒状スペースを形成すべき領域の
エッチングを行う第１エッチングステップと、前記第１
絶縁材料および前記第３絶縁材料の保存と、前記第２絶
縁材料の除去との双方に適した手法で、前記筒状スペー
スを形成すべき領域のエッチングを行う第２エッチング
ステップと、を備えることを特徴とするものである。
造方法は、前記スペース形成ステップが、前記半導体基
板の表面に信号線を形成する信号線形成ステップと、第
１絶縁材料で、前記信号線の表面を覆う第１絶縁層を形
成する第１絶縁層形成ステップと、前記第１絶縁材料と
異なる第２絶縁材料で、前記第１絶縁層を覆う第２絶縁
層を形成する第２絶縁層形成ステップと、前記第２絶縁
材料と異なる第３絶縁材料で、前記第２絶縁層を覆う第
３絶縁層を形成する第３絶縁層形成ステップと、前記第
３絶縁材料の除去と、前記第２絶縁材料の保存との双方
に適した手法で、前記筒状スペースを形成すべき領域の
エッチングを行う第１エッチングステップと、前記第１
絶縁材料および前記第３絶縁材料の保存と、前記第２絶
縁材料の除去との双方に適した手法で、前記筒状スペー
スを形成すべき領域のエッチングを行う第２エッチング
ステップと、を備えることを特徴とするものである。
【００１９】本発明の請求項１３に係る半導体装置の製
造方法は、前記第２絶縁層が、前記倒れ防止用絶縁膜に
必要な所定膜厚を有し、前記倒れ防止用絶縁膜形成ステ
ップが、前記垂直面が形成された後に、前記第２絶縁層
の上部に残存する前記第３絶縁層を除去することで、前
記倒れ防止用絶縁膜を形成することを特徴とするもので
ある。
造方法は、前記第２絶縁層が、前記倒れ防止用絶縁膜に
必要な所定膜厚を有し、前記倒れ防止用絶縁膜形成ステ
ップが、前記垂直面が形成された後に、前記第２絶縁層
の上部に残存する前記第３絶縁層を除去することで、前
記倒れ防止用絶縁膜を形成することを特徴とするもので
ある。
【００２０】本発明の請求項１４に係る半導体装置の製
造方法は、前記第１絶縁材料および前記第３絶縁材料が
酸化膜であると共に、前記第２絶縁材料が窒化膜である
ことを特徴とするものである。
造方法は、前記第１絶縁材料および前記第３絶縁材料が
酸化膜であると共に、前記第２絶縁材料が窒化膜である
ことを特徴とするものである。
【００２１】本発明の請求項１５に係る半導体装置の製
造方法は、半導体基板の表面に対して垂直方向に延在す
る垂直面と前記半導体基板の表面に沿って延在する水平
面とを備えるストレージノードと、前記垂直面の側面に
密着して、前記垂直面の倒れを防止する倒れ防止用絶縁
膜と、を有するストレージノードキャパシタ構造を備え
る半導体装置の製造方法であって、前記半導体基板の表
面に前記水平面を形成する水平面形成ステップと、前記
水平面の上部に、第４絶縁材料で構成された所定膜厚の
第４絶縁層を形成する第４絶縁層形成ステップと、前記
水平面および前記第４絶縁層の外周面に密着させて前記
垂直面を形成する垂直面形成ステップと、前記垂直面の
周囲に、第４絶縁材料と異なる第５絶縁材料で構成され
た第５絶縁層を形成する第５絶縁層形成ステップと、前
記第４絶縁材料の除去と、前記第５絶縁材料の保存とに
適した手法でエッチングを行うことにより、前記第４絶
縁層を除去する第４絶縁層除去ステップと、を備えるも
のである。
造方法は、半導体基板の表面に対して垂直方向に延在す
る垂直面と前記半導体基板の表面に沿って延在する水平
面とを備えるストレージノードと、前記垂直面の側面に
密着して、前記垂直面の倒れを防止する倒れ防止用絶縁
膜と、を有するストレージノードキャパシタ構造を備え
る半導体装置の製造方法であって、前記半導体基板の表
面に前記水平面を形成する水平面形成ステップと、前記
水平面の上部に、第４絶縁材料で構成された所定膜厚の
第４絶縁層を形成する第４絶縁層形成ステップと、前記
水平面および前記第４絶縁層の外周面に密着させて前記
垂直面を形成する垂直面形成ステップと、前記垂直面の
周囲に、第４絶縁材料と異なる第５絶縁材料で構成され
た第５絶縁層を形成する第５絶縁層形成ステップと、前
記第４絶縁材料の除去と、前記第５絶縁材料の保存とに
適した手法でエッチングを行うことにより、前記第４絶
縁層を除去する第４絶縁層除去ステップと、を備えるも
のである。
【００２２】本発明の請求項１６に係る半導体装置の製
造方法は、前記第５絶縁層の表面から前記垂直面の先端
部が所定長だけ突出するように、前記第５絶縁層を、そ
の膜厚が所定長となるまでエッチングする第５絶縁層エ
ッチングステップを備えることを特徴とするものであ
る。
造方法は、前記第５絶縁層の表面から前記垂直面の先端
部が所定長だけ突出するように、前記第５絶縁層を、そ
の膜厚が所定長となるまでエッチングする第５絶縁層エ
ッチングステップを備えることを特徴とするものであ
る。
【００２３】本発明の請求項１７に係る半導体装置の製
造方法は、前記第４絶縁材料が窒化膜であると共に、前
記第５絶縁材料が酸化膜であることを特徴とするもので
ある。
造方法は、前記第４絶縁材料が窒化膜であると共に、前
記第５絶縁材料が酸化膜であることを特徴とするもので
ある。
【００２４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２５】実施の形態１．図１は、本発明の実施の形
態１のストレージノードキャパシタ構造を有するDRAM１
０の断面図を示す。DRAM１０は、シリコン基板１２を備
えている。シリコン基板１２の上部には第１TEOS（テト
ラエチルオルソシリケイト）層１４が形成されている。
第１TEOS層１４の底面付近には、平行に延在する複数の
トランスファゲート１６が形成されている。また、第１
TEOS層１４の上部には、第２TEOS層１８が形成されてい
る。第２TEOS層１８の底面付近には、平行に延在する複
数のビット線２０が、トランスファゲート１６と直行す
る方向に形成されている。
態１のストレージノードキャパシタ構造を有するDRAM１
０の断面図を示す。DRAM１０は、シリコン基板１２を備
えている。シリコン基板１２の上部には第１TEOS（テト
ラエチルオルソシリケイト）層１４が形成されている。
第１TEOS層１４の底面付近には、平行に延在する複数の
トランスファゲート１６が形成されている。また、第１
TEOS層１４の上部には、第２TEOS層１８が形成されてい
る。第２TEOS層１８の底面付近には、平行に延在する複
数のビット線２０が、トランスファゲート１６と直行す
る方向に形成されている。
【００２６】第２TEOS層１８の上部には、複数のストレ
ージノード２２が形成されている。ストレージノード２
２には、それぞれ、ストレージノードコンタクト２４が
接続されている。ストレージノードコンタクト２４は、
第１TEOS層１４および第２TEOS層１８を貫通してシリコ
ン基板１２に接触している。シリコン基板１２には、隣
接するストレージノードコンタクト２４の短絡を防止す
る複数の酸化層２６が形成されている。
ージノード２２が形成されている。ストレージノード２
２には、それぞれ、ストレージノードコンタクト２４が
接続されている。ストレージノードコンタクト２４は、
第１TEOS層１４および第２TEOS層１８を貫通してシリコ
ン基板１２に接触している。シリコン基板１２には、隣
接するストレージノードコンタクト２４の短絡を防止す
る複数の酸化層２６が形成されている。
【００２７】ストレージノード２２は、第２TEOS層１８
の表面に沿って延在する水平面２８と、第２TEOS層１８
の表面に対して垂直に延在する垂直面３０とを備えてい
る。垂直面３０は、水平面２８を取り囲むように筒状に
形成されている。第２TEOS層１８の上部には、また、隣
接するストレージノード２２間に介在する倒れ防止用絶
縁膜３２が形成されている。本実施形態のストレージノ
ードキャパシタ構造は、上記の倒れ防止用絶縁膜３２を
備える点に特徴を有している。
の表面に沿って延在する水平面２８と、第２TEOS層１８
の表面に対して垂直に延在する垂直面３０とを備えてい
る。垂直面３０は、水平面２８を取り囲むように筒状に
形成されている。第２TEOS層１８の上部には、また、隣
接するストレージノード２２間に介在する倒れ防止用絶
縁膜３２が形成されている。本実施形態のストレージノ
ードキャパシタ構造は、上記の倒れ防止用絶縁膜３２を
備える点に特徴を有している。
【００２８】ストレージノード２２および倒れ防止用絶
縁膜３２の上部には、それらを被覆する窒化膜３４を介
してセルプレート３６が形成されている。また、セルプ
レート３６の上部には、DRAM１０を外部回路に接続する
アルミ配線等が内蔵される配線層３８が形成されてい
る。個々のストレージノード２２は、窒化膜３４および
セルプレート３６と共に、電圧が印加されることにより
電荷を蓄えるキャパシタとして機能する。
縁膜３２の上部には、それらを被覆する窒化膜３４を介
してセルプレート３６が形成されている。また、セルプ
レート３６の上部には、DRAM１０を外部回路に接続する
アルミ配線等が内蔵される配線層３８が形成されてい
る。個々のストレージノード２２は、窒化膜３４および
セルプレート３６と共に、電圧が印加されることにより
電荷を蓄えるキャパシタとして機能する。
【００２９】図２は、DRAM１０を図１に示すII-II線に
沿って切断することにより得られる断面図を示す。図２
に示す如く、シリコン基板１２には、トランスファゲー
ト１６を挟んでソース電極Ｓとドレイン電極Ｄとが形成
されている。ソース電極Ｓは、ストレージノードコンタ
クト２４に接続されている。一方、ドレイン電極Ｄは、
ビット線２０に接続されている。
沿って切断することにより得られる断面図を示す。図２
に示す如く、シリコン基板１２には、トランスファゲー
ト１６を挟んでソース電極Ｓとドレイン電極Ｄとが形成
されている。ソース電極Ｓは、ストレージノードコンタ
クト２４に接続されている。一方、ドレイン電極Ｄは、
ビット線２０に接続されている。
【００３０】ソース電極Ｓとドレイン電極Ｄとの間に
は、トランスファゲート１６に印加される電圧に応じて
オン状態またはオフ状態となるチャネルが形成されてい
る。ストレージノード２２へのデータの書き込みは、チ
ャネルをオン状態としてビット線２０に所定電圧を印加
することにより行われる。また、ストレージノード２２
に書き込まれたデータの読み出しは、チャネルをオン状
態としてビット線２０に現れる電圧を検出することによ
り行われる。
は、トランスファゲート１６に印加される電圧に応じて
オン状態またはオフ状態となるチャネルが形成されてい
る。ストレージノード２２へのデータの書き込みは、チ
ャネルをオン状態としてビット線２０に所定電圧を印加
することにより行われる。また、ストレージノード２２
に書き込まれたデータの読み出しは、チャネルをオン状
態としてビット線２０に現れる電圧を検出することによ
り行われる。
【００３１】次に図３〜図１６を参照して、図１および
図２に示すストレージノードキャパシタ構造の製造方法
について説明する。図３乃至図７は、シリコン基板１２
上に酸化層２６を形成する工程を説明するための図を示
す。酸化層２６の形成工程では、先ず、図３に示す如
く、 (第１ステップ)；シリコン基板ウェハ４０の表面に犠牲
酸化膜(SiO2)４２を形成する処理、 (第２ステップ)；犠牲酸化膜４２上に窒化膜(SiN)４４
をデポジションする処理、および、 (第３ステップ)；写真製版および窒化膜エッチングによ
り窒化膜４４に開口部４６を設ける処理が実行される。
図２に示すストレージノードキャパシタ構造の製造方法
について説明する。図３乃至図７は、シリコン基板１２
上に酸化層２６を形成する工程を説明するための図を示
す。酸化層２６の形成工程では、先ず、図３に示す如
く、 (第１ステップ)；シリコン基板ウェハ４０の表面に犠牲
酸化膜(SiO2)４２を形成する処理、 (第２ステップ)；犠牲酸化膜４２上に窒化膜(SiN)４４
をデポジションする処理、および、 (第３ステップ)；写真製版および窒化膜エッチングによ
り窒化膜４４に開口部４６を設ける処理が実行される。
【００３２】次に、図４に示す如く、 (第４ステップ)；酸化膜エッチングにより犠牲酸化膜４
２を除去する処理、および、 (第５ステップ)；シリコンウェハ４０にトレンチエッチ
ングを施して開口部４６を所定形状に拡大する処理が実
行される。
２を除去する処理、および、 (第５ステップ)；シリコンウェハ４０にトレンチエッチ
ングを施して開口部４６を所定形状に拡大する処理が実
行される。
【００３３】次に、図５に示す如く、 (第６ステップ)；シリコンウェハ４０に形成した開口部
４６の表面に酸化膜４８を形成する処理、および、 (第７ステップ)；開口部４６の内部および窒化膜４４の
上部にTEOS５０をデポジットする処理が実行される。
４６の表面に酸化膜４８を形成する処理、および、 (第７ステップ)；開口部４６の内部および窒化膜４４の
上部にTEOS５０をデポジットする処理が実行される。
【００３４】上記の処理が終了すると、次に、図６に示
す如く、 (第８ステップ)；TEOS５０のエッチバック、または、CM
P(ケミカルメカニカルポリッシング)により、シリコン
基板１２を平坦化する処理が実行される。
す如く、 (第８ステップ)；TEOS５０のエッチバック、または、CM
P(ケミカルメカニカルポリッシング)により、シリコン
基板１２を平坦化する処理が実行される。
【００３５】シリコン基板１２の平坦化が終了すると、
次に、図７に示す如く、 (第９ステップ)；窒化膜エッチングにより窒化膜４４を
除去する処理、および、 (第１０ステップ)；酸化膜エッチングにより犠牲酸化膜
４２を除去する処理が実行される。上記第１乃至第１０
ステップにより、シリコン基板１２上に酸化層２６を形
成することができる。
次に、図７に示す如く、 (第９ステップ)；窒化膜エッチングにより窒化膜４４を
除去する処理、および、 (第１０ステップ)；酸化膜エッチングにより犠牲酸化膜
４２を除去する処理が実行される。上記第１乃至第１０
ステップにより、シリコン基板１２上に酸化層２６を形
成することができる。
【００３６】上述した酸化層２６の形成工程が終了する
と、次に、シリコン基板１２上に、平行に延在する複数
のトランスファゲート１６を形成する処理が実行され
る。図８は、トランスファゲート１６の形成工程を説明
するための図を示す。トランスファゲート１６の形成工
程では、図８に示す如く、
と、次に、シリコン基板１２上に、平行に延在する複数
のトランスファゲート１６を形成する処理が実行され
る。図８は、トランスファゲート１６の形成工程を説明
するための図を示す。トランスファゲート１６の形成工
程では、図８に示す如く、
【００３７】(第１１ステップ）；シリコン基板１２の
表面にゲート酸化膜５２を形成する処理、 (第１２ステップ)；ゲート酸化膜５２の表面にドープト
ポリシリコン５４をデポジションする処理、 (第１３ステップ)；ドープトポリシリコン５４の上部に
タングステンシリサイド５６をデポジションする処理、
および、 (第１４ステップ)；写真製版およびエッチングによりタ
ングステンシリサイド５６およびドープトポリシリコン
５４を所定形状に成形する処理が実行される。
表面にゲート酸化膜５２を形成する処理、 (第１２ステップ)；ゲート酸化膜５２の表面にドープト
ポリシリコン５４をデポジションする処理、 (第１３ステップ)；ドープトポリシリコン５４の上部に
タングステンシリサイド５６をデポジションする処理、
および、 (第１４ステップ)；写真製版およびエッチングによりタ
ングステンシリサイド５６およびドープトポリシリコン
５４を所定形状に成形する処理が実行される。
【００３８】上述したトランスファゲート１６の形成工
程が終了すると、次に、トランスファゲート１６と直行
する複数のビット線２０を形成する処理が実行される。
図９および図１０は、ビット線２０の形成工程を説明す
るための図を示す。尚、図１０は、シリコン基板１２を
図９に示すＸ矢視で表した図を示す。ビット線２０の形
成工程では、先ず、
程が終了すると、次に、トランスファゲート１６と直行
する複数のビット線２０を形成する処理が実行される。
図９および図１０は、ビット線２０の形成工程を説明す
るための図を示す。尚、図１０は、シリコン基板１２を
図９に示すＸ矢視で表した図を示す。ビット線２０の形
成工程では、先ず、
【００３９】(第１５ステップ)；トランスファゲート１
６の上部に、第１TEOS層１４を構成するTEOSをデポジシ
ョンする処理、および、 (第１６ステップ)；写真製版および酸化膜エッチングに
より、第１TEOS層１４にコンタクトホール５８を形成す
る処理が実行される。
６の上部に、第１TEOS層１４を構成するTEOSをデポジシ
ョンする処理、および、 (第１６ステップ)；写真製版および酸化膜エッチングに
より、第１TEOS層１４にコンタクトホール５８を形成す
る処理が実行される。
【００４０】第１TEOS層１４にコンタクトホール５８が
形成されると、次に、 (第１７ステップ)；コンタクトホール５８の内部、およ
び、第１TEOS層１４の表面にドープトポリシリコン６０
をデポジションする処理、 (第１８ステップ)；ドープトポリシリコン６０の上部に
タングステンシリサイド６２をデポジションする処理、
および、 (第１９ステップ)；写真製版およびエッチングによりタ
ングステンシリサイド６０およびドープトポリシリコン
６２を所定形状に成形する処理が実行される。
形成されると、次に、 (第１７ステップ)；コンタクトホール５８の内部、およ
び、第１TEOS層１４の表面にドープトポリシリコン６０
をデポジションする処理、 (第１８ステップ)；ドープトポリシリコン６０の上部に
タングステンシリサイド６２をデポジションする処理、
および、 (第１９ステップ)；写真製版およびエッチングによりタ
ングステンシリサイド６０およびドープトポリシリコン
６２を所定形状に成形する処理が実行される。
【００４１】上述したビット線２０の形成工程が終了す
ると、次に、ストレージノードコンタクト２４を形成す
る処理が実行される。図１１および図１２は、ストレー
ジノードコンタクト２４の形成工程を説明するための図
を示す。ストレージノードコンタクト２４の形成工程で
は、先ず、図１１に示す如く、
ると、次に、ストレージノードコンタクト２４を形成す
る処理が実行される。図１１および図１２は、ストレー
ジノードコンタクト２４の形成工程を説明するための図
を示す。ストレージノードコンタクト２４の形成工程で
は、先ず、図１１に示す如く、
【００４２】(第２０ステップ)；ビット線２０の上部
に、第２TEOS層１８を構成するTEOSをデポジションする
処理、 (第２１ステップ)；写真製版および酸化膜エッチングに
より、第１TEOS層１４および第２TEOS層１８にコンタク
トホール２４を形成する処理、および、 (第２２ステップ)；コンタクトホール６４の内部、およ
び、第２TEOS層１８の表面にドープトポリシリコン６４
をデポジションする処理、が実行される。
に、第２TEOS層１８を構成するTEOSをデポジションする
処理、 (第２１ステップ)；写真製版および酸化膜エッチングに
より、第１TEOS層１４および第２TEOS層１８にコンタク
トホール２４を形成する処理、および、 (第２２ステップ)；コンタクトホール６４の内部、およ
び、第２TEOS層１８の表面にドープトポリシリコン６４
をデポジションする処理、が実行される。
【００４３】ストレージノードコンタクト２４の形成工
程では、次に、図１２に示す如く、 (第２３ステップ)；第２TEOS層１８の表面に堆積するド
ープトポリシリコンをエッチバックにより除去する処理
が実行される。上記の処理により、コンタクトホール６
４の内部にストレージノードコンタクト２４が形成され
る。
程では、次に、図１２に示す如く、 (第２３ステップ)；第２TEOS層１８の表面に堆積するド
ープトポリシリコンをエッチバックにより除去する処理
が実行される。上記の処理により、コンタクトホール６
４の内部にストレージノードコンタクト２４が形成され
る。
【００４４】ストレージノードコンタクト２４の形成工
程が終了すると、次に、ストレージノード２２を形成す
る処理が実行される。図１３および図１４は、ストレー
ジノード２２の形成工程を説明するための図を示す。ス
トレージノード２２の形成工程では、先ず、図１３に示
す如く、
程が終了すると、次に、ストレージノード２２を形成す
る処理が実行される。図１３および図１４は、ストレー
ジノード２２の形成工程を説明するための図を示す。ス
トレージノード２２の形成工程では、先ず、図１３に示
す如く、
【００４５】(第２４ステップ)；第２TEOS層１８の上部
に酸化膜６６（図１３中に破線および実線で示す部分）
をデポジションする処理、および、 (第２５ステップ)；写真製版および酸化膜エッチングに
より、酸化膜６６の１部（図１３中に破線で示す部分）
を除去して、筒状スペース６８を形成する処理が実行さ
れる。第２５ステップにおいて、筒状スペース６８は、
ストレージノード２２を形成すべき位置に形成される。
に酸化膜６６（図１３中に破線および実線で示す部分）
をデポジションする処理、および、 (第２５ステップ)；写真製版および酸化膜エッチングに
より、酸化膜６６の１部（図１３中に破線で示す部分）
を除去して、筒状スペース６８を形成する処理が実行さ
れる。第２５ステップにおいて、筒状スペース６８は、
ストレージノード２２を形成すべき位置に形成される。
【００４６】ストレージノード２２の形成工程では、次
に、図１４に示す如く、 (第２６ステップ)；筒状スペース６８の内部および残存
する酸化膜６６の上部にドープトポリシリコン７０（図
１４中に破線および実線で示す部分）をデポジションす
る処理、および、 (第２７ステップ)；酸化膜６６の上部に堆積するドープ
トポリシリコン７０（図１４中に破線で示す部分）をCM
Pにより除去する処理が実行される。
に、図１４に示す如く、 (第２６ステップ)；筒状スペース６８の内部および残存
する酸化膜６６の上部にドープトポリシリコン７０（図
１４中に破線および実線で示す部分）をデポジションす
る処理、および、 (第２７ステップ)；酸化膜６６の上部に堆積するドープ
トポリシリコン７０（図１４中に破線で示す部分）をCM
Pにより除去する処理が実行される。
【００４７】上記の処理により、筒状スペース６８の内
部に、ストレージノードコンタクト２４と導通する水平
面２８と、水平面２８を取り巻く筒状の垂直面３０とを
備えるストレージノード２２が形成される。DRAM１０の
製造工程においては、ストレージノード２２の形成工程
に次いで、本実施形態の要部である倒れ防止用絶縁膜３
２を形成する処理が実行される。
部に、ストレージノードコンタクト２４と導通する水平
面２８と、水平面２８を取り巻く筒状の垂直面３０とを
備えるストレージノード２２が形成される。DRAM１０の
製造工程においては、ストレージノード２２の形成工程
に次いで、本実施形態の要部である倒れ防止用絶縁膜３
２を形成する処理が実行される。
【００４８】図１５は、倒れ防止用絶縁膜３２の形成工
程を説明するための図を示す。倒れ防止用絶縁膜３２の
形成工程では、図１５に示す如く、 (第２８ステップ)；隣接するストレージノード２２の間
に介在する酸化膜６６の膜厚を、酸化膜エッチングによ
り所定膜厚まで減小させて、ストレージノード２２の先
端部を酸化膜６６の表面から突出させる処理が実行され
る。上記の処理によれば、ストレージノード２２の垂直
面３０の周囲に、所定膜厚を有し、垂直面３０に密着し
た酸化膜６６を形成することができる。
程を説明するための図を示す。倒れ防止用絶縁膜３２の
形成工程では、図１５に示す如く、 (第２８ステップ)；隣接するストレージノード２２の間
に介在する酸化膜６６の膜厚を、酸化膜エッチングによ
り所定膜厚まで減小させて、ストレージノード２２の先
端部を酸化膜６６の表面から突出させる処理が実行され
る。上記の処理によれば、ストレージノード２２の垂直
面３０の周囲に、所定膜厚を有し、垂直面３０に密着し
た酸化膜６６を形成することができる。
【００４９】本実施形態において、倒れ防止用絶縁膜３
２の膜厚は、ストレージノード２２の倒れを防止する上
で有効であり、かつ、ストレージノード２２に大きな表
面積を付与し得る膜厚に設定されている。より具体的に
は、本実施形態において、倒れ防止用絶縁膜３２の膜厚
は、ストレージノード２２の水平面２８より厚く、か
つ、垂直面３０の高さより薄い所定値に設定されてい
る。
２の膜厚は、ストレージノード２２の倒れを防止する上
で有効であり、かつ、ストレージノード２２に大きな表
面積を付与し得る膜厚に設定されている。より具体的に
は、本実施形態において、倒れ防止用絶縁膜３２の膜厚
は、ストレージノード２２の水平面２８より厚く、か
つ、垂直面３０の高さより薄い所定値に設定されてい
る。
【００５０】上述した製造方法によれば、倒れ防止用絶
縁膜３２が形成される以前にストレージノード２２に倒
れが生ずるのを有効に防止することができる。また、倒
れ防止用絶縁膜３２が形成されると、その後、倒れ防止
用絶縁膜３２が支えとなるため、ストレージノード２２
の倒れを防止しつつ後の工程を進めることが可能とな
る。このため、本実施形態のストレージノードキャパシ
タ構造によれば、細長い形状のストレージノード２２を
高い歩留まりで製造することができる。
縁膜３２が形成される以前にストレージノード２２に倒
れが生ずるのを有効に防止することができる。また、倒
れ防止用絶縁膜３２が形成されると、その後、倒れ防止
用絶縁膜３２が支えとなるため、ストレージノード２２
の倒れを防止しつつ後の工程を進めることが可能とな
る。このため、本実施形態のストレージノードキャパシ
タ構造によれば、細長い形状のストレージノード２２を
高い歩留まりで製造することができる。
【００５１】上述の如く、本実施形態のストレージノー
ドキャパシタ構造においては、倒れ防止用絶縁膜３２
が、酸化膜により構成されている。酸化膜は、半導体デ
バイスの層間膜として好適な膜である。このため、本実
施形態のストレージノードキャパシタ構造によれば、何
ら不都合を伴うことなくストレージノード２２の倒れ防
止機能を実現することができる。
ドキャパシタ構造においては、倒れ防止用絶縁膜３２
が、酸化膜により構成されている。酸化膜は、半導体デ
バイスの層間膜として好適な膜である。このため、本実
施形態のストレージノードキャパシタ構造によれば、何
ら不都合を伴うことなくストレージノード２２の倒れ防
止機能を実現することができる。
【００５２】倒れ防止用絶縁膜３２の形成工程が終了す
ると、次に、窒化膜３４の形成工程が実行される。図１
６は、窒化膜３４の形成工程、および、その工程に次い
で実行されるセルプレート３６の形成工程を説明するた
めの図を示す。窒化膜３４の形成工程では、 (第２９ステップ)；ストレージノード２２および倒れ防
止用絶縁膜３２の上部に窒化膜３４をデポジションする
処理が実行される。
ると、次に、窒化膜３４の形成工程が実行される。図１
６は、窒化膜３４の形成工程、および、その工程に次い
で実行されるセルプレート３６の形成工程を説明するた
めの図を示す。窒化膜３４の形成工程では、 (第２９ステップ)；ストレージノード２２および倒れ防
止用絶縁膜３２の上部に窒化膜３４をデポジションする
処理が実行される。
【００５３】次に、セルプレート３６の形成工程では、 (第３０ステップ)；窒化膜３４の上部にドープトポリシ
リコンをデポジションする処理、および、 (第３１ステップ)；写真製版およびエッチングにより、
ドープトポリシリコンを所望の形状に成形する処理が実
行される。
リコンをデポジションする処理、および、 (第３１ステップ)；写真製版およびエッチングにより、
ドープトポリシリコンを所望の形状に成形する処理が実
行される。
【００５４】上記の処理により、キャパシタとして機能
するストレージノード２２、窒化膜３４およびセルプレ
ート３６の形成が終了する。以後、セルプレート３６の
上部に、公知の手法で配線層３８を形成する(第３２ス
テップ)ことにより本実施形態のDRAM１０の製造工程が
終了する。
するストレージノード２２、窒化膜３４およびセルプレ
ート３６の形成が終了する。以後、セルプレート３６の
上部に、公知の手法で配線層３８を形成する(第３２ス
テップ)ことにより本実施形態のDRAM１０の製造工程が
終了する。
【００５５】ところで、上記の実施形態においては、倒
れ防止用絶縁膜３２を酸化膜で構成することとしている
が、本発明は、これに限定されるものではなく、倒れ防
止用絶縁膜３２は、窒化膜で構成してもよい。窒化膜
は、酸化膜に比して硬質である。このため、倒れ防止用
絶縁膜３２を窒化膜で構成することとすると、より優れ
た倒れ防止機能を実現することができる。
れ防止用絶縁膜３２を酸化膜で構成することとしている
が、本発明は、これに限定されるものではなく、倒れ防
止用絶縁膜３２は、窒化膜で構成してもよい。窒化膜
は、酸化膜に比して硬質である。このため、倒れ防止用
絶縁膜３２を窒化膜で構成することとすると、より優れ
た倒れ防止機能を実現することができる。
【００５６】また、上記の実施形態においては、個々の
ストレージノード２２に大きな容量を与えるために、ス
トレージノード２２を筒状とし、かつ、ストレージノー
ド２２の先端部を倒れ防止用絶縁膜３２の表面から突出
させることとしているが、本発明はこれに限定されるも
のではない。すなわち、ストレージノード２２に付与す
べき容量が確保できる場合には、ストレージノード２２
を柱状等、他の形状としても良く、また、上記第２８ス
テップの処理を省略して、ストレージノード２２の周囲
全面に倒れ防止用絶縁膜３２を密着させることとしても
よい。
ストレージノード２２に大きな容量を与えるために、ス
トレージノード２２を筒状とし、かつ、ストレージノー
ド２２の先端部を倒れ防止用絶縁膜３２の表面から突出
させることとしているが、本発明はこれに限定されるも
のではない。すなわち、ストレージノード２２に付与す
べき容量が確保できる場合には、ストレージノード２２
を柱状等、他の形状としても良く、また、上記第２８ス
テップの処理を省略して、ストレージノード２２の周囲
全面に倒れ防止用絶縁膜３２を密着させることとしても
よい。
【００５７】更に、上記の実施形態においては、倒れ防
止用絶縁膜３２の膜厚を水平面２８の膜厚に比して厚く
することとしているが、本発明は、これに限定されるも
のではなく、所望の倒れ防止機能を実現できる範囲で、
倒れ防止用絶縁膜３２の膜厚をより薄くすることとして
もよい。
止用絶縁膜３２の膜厚を水平面２８の膜厚に比して厚く
することとしているが、本発明は、これに限定されるも
のではなく、所望の倒れ防止機能を実現できる範囲で、
倒れ防止用絶縁膜３２の膜厚をより薄くすることとして
もよい。
【００５８】尚、上記の実施形態においては、第２５ス
テップにより前記請求項８記載の「スペース形成ステッ
プ」が、第２６および第２７ステップにより前記請求項
８記載の「ストレージノード形成ステップ」が、第２８
ステップにより前記請求項８記載の「倒れ防止用絶縁膜
形成ステップ」が、それぞれ実現されている。
テップにより前記請求項８記載の「スペース形成ステッ
プ」が、第２６および第２７ステップにより前記請求項
８記載の「ストレージノード形成ステップ」が、第２８
ステップにより前記請求項８記載の「倒れ防止用絶縁膜
形成ステップ」が、それぞれ実現されている。
【００５９】実施の形態２．次に、図１７乃至図２３を
参照して、本発明の実施の形態２について説明する。図
１７は、本発明の実施の形態２のストレージノードキャ
パシタ構造を有するDRAM７２の断面図を示す。
参照して、本発明の実施の形態２について説明する。図
１７は、本発明の実施の形態２のストレージノードキャ
パシタ構造を有するDRAM７２の断面図を示す。
【００６０】DRAM７２は、第１TEOS層１４の上部に複数
のビット線２０を備えている。ビット線２０の上部およ
び側部には、それぞれ、酸化膜で構成された上壁７４お
よび側壁７６が形成されている。また、第１TEOS層１４
の上部には、各ビット線２０の間にストレージノード７
８が配設されている。ビット線２０とストレージノード
７８とは、上記の上壁７４および側壁７６により絶縁さ
れている。
のビット線２０を備えている。ビット線２０の上部およ
び側部には、それぞれ、酸化膜で構成された上壁７４お
よび側壁７６が形成されている。また、第１TEOS層１４
の上部には、各ビット線２０の間にストレージノード７
８が配設されている。ビット線２０とストレージノード
７８とは、上記の上壁７４および側壁７６により絶縁さ
れている。
【００６１】ストレージノード７８は、第１TEOS層１４
の表面に沿って延在する水平面８０と、第１TEOS層１４
に対して垂直方向に延在する垂直面８２とを備えてい
る。水平面８０は、第１TEOS層１４を貫通するストレー
ジノードコンタクト２４と接触している。
の表面に沿って延在する水平面８０と、第１TEOS層１４
に対して垂直方向に延在する垂直面８２とを備えてい
る。水平面８０は、第１TEOS層１４を貫通するストレー
ジノードコンタクト２４と接触している。
【００６２】上記の構造は、第１TEOS層１４の上部に種
々の層を形成した後に、それらの層を貫通してストレー
ジノードコンタクト２４の表面を露出させる筒状スペー
スを形成し、その筒状スペースの内部にストレージノー
ド７８を形成することで実現される。本実施形態におい
て、上記の筒状スペースは、後述の如く、公知のセルフ
アラインコンタクト法（SAC法）により形成される。
々の層を形成した後に、それらの層を貫通してストレー
ジノードコンタクト２４の表面を露出させる筒状スペー
スを形成し、その筒状スペースの内部にストレージノー
ド７８を形成することで実現される。本実施形態におい
て、上記の筒状スペースは、後述の如く、公知のセルフ
アラインコンタクト法（SAC法）により形成される。
【００６３】隣接するストレージノード７８の間には、
窒化膜８４と酸化膜８６とで構成された倒れ防止用絶縁
膜８８が形成されている。倒れ防止用絶縁膜８８には、
実施の形態１の場合と同様に、ストレージノード７８の
倒れを有効に防止し、かつ、ストレージノードに所望の
容量を付与するために必要な膜厚が与えられている。ス
トレージノード７８および倒れ防止用酸化膜８８は、窒
化膜９０により被覆されている。また、窒化膜９０の上
部には、セルプレート９２および配線層９４が形成され
ている。
窒化膜８４と酸化膜８６とで構成された倒れ防止用絶縁
膜８８が形成されている。倒れ防止用絶縁膜８８には、
実施の形態１の場合と同様に、ストレージノード７８の
倒れを有効に防止し、かつ、ストレージノードに所望の
容量を付与するために必要な膜厚が与えられている。ス
トレージノード７８および倒れ防止用酸化膜８８は、窒
化膜９０により被覆されている。また、窒化膜９０の上
部には、セルプレート９２および配線層９４が形成され
ている。
【００６４】次に図１８〜図２３を参照して、図１７に
示すストレージノードキャパシタ構造の製造方法につい
て説明する。本実施形態のストレージノードキャパシタ
構造において、シリコン基板１２、第１TEOS層１４、ト
ランスファゲート１６、ビット線２０およびストレージ
ノードコンタクト２４は、上述した第１乃至第１９ステ
ップの処理（図３乃至図１０参照）、および、第２１乃
至第２３ステップの処理(図１１および図１２参照)によ
り形成される。
示すストレージノードキャパシタ構造の製造方法につい
て説明する。本実施形態のストレージノードキャパシタ
構造において、シリコン基板１２、第１TEOS層１４、ト
ランスファゲート１６、ビット線２０およびストレージ
ノードコンタクト２４は、上述した第１乃至第１９ステ
ップの処理（図３乃至図１０参照）、および、第２１乃
至第２３ステップの処理(図１１および図１２参照)によ
り形成される。
【００６５】図１８は、ビット線２０およびストレージ
ノードコンタクト２４の形成工程に次いで実行される上
壁形成工程を説明するための図を示す。上壁形成工程で
は、 (第３３ステップ)；ビット線２０の上部に酸化膜をデポ
ジションすることにより、上壁７４を形成する処理が実
行される。
ノードコンタクト２４の形成工程に次いで実行される上
壁形成工程を説明するための図を示す。上壁形成工程で
は、 (第３３ステップ)；ビット線２０の上部に酸化膜をデポ
ジションすることにより、上壁７４を形成する処理が実
行される。
【００６６】上壁形成工程が終了すると、次に、側壁形
成工程が実行される。図１９は、側壁形成工程を説明す
るための図を示す。側壁形成工程では、 (第３４ステップ)；ビット線２０および上壁７４を被覆
するため、図１９中に破線で示す如く酸化膜をデポジシ
ョンする処理、および、 (第３５ステップ)；酸化膜をエッチバックすることによ
り側壁７６を形成する処理が実行される。
成工程が実行される。図１９は、側壁形成工程を説明す
るための図を示す。側壁形成工程では、 (第３４ステップ)；ビット線２０および上壁７４を被覆
するため、図１９中に破線で示す如く酸化膜をデポジシ
ョンする処理、および、 (第３５ステップ)；酸化膜をエッチバックすることによ
り側壁７６を形成する処理が実行される。
【００６７】側壁形成工程が終了すると、次に、筒状ス
ペース形成工程が実行される。図２０および図２１は、
筒状スペース形成工程を説明するための図を示す。筒状
スペース形成工程では、先ず、図２０に示す如く、
ペース形成工程が実行される。図２０および図２１は、
筒状スペース形成工程を説明するための図を示す。筒状
スペース形成工程では、先ず、図２０に示す如く、
【００６８】(第３６ステップ)；ビット線２０およびス
トレージノードコンタクト２４が被覆されるように窒化
膜８４をデポジションする処理、 (第３７ステップ)；窒化膜８４の上部に酸化膜８６（図
２０中に破線および実線で示す部分）をデポジションす
る処理、および、 (第３８ステップ)；写真製版および酸化膜エッチングに
より、図２０中に破線で示す部分の酸化膜８６を除去す
る処理、すなわち、ストレージノードコンタクト２４の
上部において酸化膜８６を円筒状に除去する処理が実行
される。
トレージノードコンタクト２４が被覆されるように窒化
膜８４をデポジションする処理、 (第３７ステップ)；窒化膜８４の上部に酸化膜８６（図
２０中に破線および実線で示す部分）をデポジションす
る処理、および、 (第３８ステップ)；写真製版および酸化膜エッチングに
より、図２０中に破線で示す部分の酸化膜８６を除去す
る処理、すなわち、ストレージノードコンタクト２４の
上部において酸化膜８６を円筒状に除去する処理が実行
される。
【００６９】上記第３８ステップで実行される酸化膜エ
ッチングは、酸化膜８６の除去に適したエッチングであ
る。換言すると、酸化膜エッチングは、窒化膜８４の保
存に適したエッチングである。従って、上記第３８ステ
ップの処理によれば、窒化膜８４に被覆される上壁７４
および側壁７６を保護しつつ、酸化膜８６のみを除去す
ることができる。
ッチングは、酸化膜８６の除去に適したエッチングであ
る。換言すると、酸化膜エッチングは、窒化膜８４の保
存に適したエッチングである。従って、上記第３８ステ
ップの処理によれば、窒化膜８４に被覆される上壁７４
および側壁７６を保護しつつ、酸化膜８６のみを除去す
ることができる。
【００７０】筒状スペース形成工程では、次に、図２１
に示す如く、 (第３９ステップ)；写真製版および窒化膜エッチングに
より、図２１中に破線で示す部分の窒化膜８４を除去す
る処理、すなわち、ストレージノードコンタクト２４の
上部において窒化膜８４を円筒状に除去する処理が実行
される。本ステップ３９において、窒化膜エッチングの
対象領域は、ストレージノードコンタクト２４に比して
大きく設定されている。
に示す如く、 (第３９ステップ)；写真製版および窒化膜エッチングに
より、図２１中に破線で示す部分の窒化膜８４を除去す
る処理、すなわち、ストレージノードコンタクト２４の
上部において窒化膜８４を円筒状に除去する処理が実行
される。本ステップ３９において、窒化膜エッチングの
対象領域は、ストレージノードコンタクト２４に比して
大きく設定されている。
【００７１】上記第３９ステップで実行される窒化膜エ
ッチングは、窒化膜８４の除去に適し、かつ、酸化膜８
６の保存に適したエッチングである。従って、上記第３
９ステップの処理によれば、エッチングの対象領域に上
壁７４および側壁７６が含まれるにも関わらず、それら
を保存しつつ窒化膜８４のみを除去することができる。
ッチングは、窒化膜８４の除去に適し、かつ、酸化膜８
６の保存に適したエッチングである。従って、上記第３
９ステップの処理によれば、エッチングの対象領域に上
壁７４および側壁７６が含まれるにも関わらず、それら
を保存しつつ窒化膜８４のみを除去することができる。
【００７２】エッチングの対象領域が、上記の如くスト
レージノードコンタクト２４に比して大きく設定されて
いると、写真製版の重ね合わせにずれが生じた場合で
も、ストレージノードコンタクト２４の上面から確実に
窒化膜８４を除去することができる。このように、上記
の方法によれば、窒化膜８４が除去される領域を、自己
整合的にストレージノードコンタクト２４の領域に一致
させることができる。このため、本実施形態の方法によ
れば、ビット線２０の絶縁性を確保しつつ、ストレージ
ノードコンタクト２４の表面を完全に露出させる筒状ス
ペース９６を形成することができる。
レージノードコンタクト２４に比して大きく設定されて
いると、写真製版の重ね合わせにずれが生じた場合で
も、ストレージノードコンタクト２４の上面から確実に
窒化膜８４を除去することができる。このように、上記
の方法によれば、窒化膜８４が除去される領域を、自己
整合的にストレージノードコンタクト２４の領域に一致
させることができる。このため、本実施形態の方法によ
れば、ビット線２０の絶縁性を確保しつつ、ストレージ
ノードコンタクト２４の表面を完全に露出させる筒状ス
ペース９６を形成することができる。
【００７３】筒状スペース９６が形成されると、次に、
ストレージノード形成工程が実行される。図２２は、ス
トレージノード形成工程を説明するための図を示す。ス
トレージノード２２の形成工程では、 (第４０ステップ)；筒状スペース９６の内部および残存
する酸化膜８６の上部にドープトポリシリコン９８（図
２２中に破線および実線で示す部分）をデポジションす
る処理、および、 (第４１ステップ)；酸化膜８６の上部に堆積するドープ
トポリシリコン９８（図２２中に破線で示す部分）をCM
Pにより除去する処理が実行される。
ストレージノード形成工程が実行される。図２２は、ス
トレージノード形成工程を説明するための図を示す。ス
トレージノード２２の形成工程では、 (第４０ステップ)；筒状スペース９６の内部および残存
する酸化膜８６の上部にドープトポリシリコン９８（図
２２中に破線および実線で示す部分）をデポジションす
る処理、および、 (第４１ステップ)；酸化膜８６の上部に堆積するドープ
トポリシリコン９８（図２２中に破線で示す部分）をCM
Pにより除去する処理が実行される。
【００７４】上記の処理により、筒状スペース９６の内
部に、ストレージノードコンタクト２４と導通する水平
面８０と、水平面８０を取り巻く筒状の垂直面８２とを
備えるストレージノード７８が形成される。DRAM７２の
製造工程においては、ストレージノード７８の形成工程
に次いで、倒れ防止用絶縁膜８８を形成する処理が実行
される。
部に、ストレージノードコンタクト２４と導通する水平
面８０と、水平面８０を取り巻く筒状の垂直面８２とを
備えるストレージノード７８が形成される。DRAM７２の
製造工程においては、ストレージノード７８の形成工程
に次いで、倒れ防止用絶縁膜８８を形成する処理が実行
される。
【００７５】図２３は、倒れ防止用絶縁膜の形成工程を
説明するための図を示す。倒れ防止用絶縁膜８８の形成
工程では、図２３に示す如く、 (第４２ステップ)；隣接するストレージノード７８の間
に介在する酸化膜８６の膜厚を、酸化膜エッチングによ
り所定膜厚まで減少させて、ストレージノード７８の先
端部を酸化膜８６の表面から突出させる処理が実行され
る。上記の処理によれば、ストレージノード７８の垂直
面８２の周囲に、所定膜厚を有し、垂直面８２に密着し
た倒れ防止用絶縁膜８８を形成することができる。
説明するための図を示す。倒れ防止用絶縁膜８８の形成
工程では、図２３に示す如く、 (第４２ステップ)；隣接するストレージノード７８の間
に介在する酸化膜８６の膜厚を、酸化膜エッチングによ
り所定膜厚まで減少させて、ストレージノード７８の先
端部を酸化膜８６の表面から突出させる処理が実行され
る。上記の処理によれば、ストレージノード７８の垂直
面８２の周囲に、所定膜厚を有し、垂直面８２に密着し
た倒れ防止用絶縁膜８８を形成することができる。
【００７６】以後、実施の形態１の場合と同様に、スト
レージノード７８および倒れ防止用絶縁膜８８の上部に
窒化膜９０を形成し(第４３ステップ)、窒化膜９０の上
部にセルプレート９２を形成し(第４４ステップ)、ま
た、セルプレート９２の上部に配線層９４を形成する
(第４５ステップ)ことにより本実施形態のDRAM７２の製
造工程が終了する。
レージノード７８および倒れ防止用絶縁膜８８の上部に
窒化膜９０を形成し(第４３ステップ)、窒化膜９０の上
部にセルプレート９２を形成し(第４４ステップ)、ま
た、セルプレート９２の上部に配線層９４を形成する
(第４５ステップ)ことにより本実施形態のDRAM７２の製
造工程が終了する。
【００７７】上述した製造方法によれば、隣接するスト
レージノード７８の間に、酸化膜８６および窒化膜８４
の混成膜で構成される倒れ防止用絶縁膜８８を形成する
ことができる。このため、本実施形態のストレージノー
ドキャパシタ構造によれば、SAC法を用いつつ、細長い
形状のストレージノード７８を高い歩留まりで製造する
ことができる。
レージノード７８の間に、酸化膜８６および窒化膜８４
の混成膜で構成される倒れ防止用絶縁膜８８を形成する
ことができる。このため、本実施形態のストレージノー
ドキャパシタ構造によれば、SAC法を用いつつ、細長い
形状のストレージノード７８を高い歩留まりで製造する
ことができる。
【００７８】本実施形態のストレージノードキャパシタ
構造において倒れ防止用絶縁膜８８の１部を構成する酸
化膜は、上述の如く、半導体デバイスの層間膜として好
適な膜である。一方、倒れ防止用絶縁膜８８の残部を構
成する窒化膜は、酸化膜に比して硬く、優れた倒れ防止
機能を得るうえで好適な膜である。このため、本実施形
態のストレージノードキャパシタ構造によれば、両者の
長所を併せ持つ特性を実現することができる。
構造において倒れ防止用絶縁膜８８の１部を構成する酸
化膜は、上述の如く、半導体デバイスの層間膜として好
適な膜である。一方、倒れ防止用絶縁膜８８の残部を構
成する窒化膜は、酸化膜に比して硬く、優れた倒れ防止
機能を得るうえで好適な膜である。このため、本実施形
態のストレージノードキャパシタ構造によれば、両者の
長所を併せ持つ特性を実現することができる。
【００７９】ところで、上記の実施形態においては、上
壁７４および側壁７６を酸化膜で構成し、その上部に、
順に窒化膜８４および酸化膜８６を堆積させることとし
ているが、本発明はこれに限定されるものではなく、酸
化膜と窒化膜とを逆に用いることとしてもよい。
壁７４および側壁７６を酸化膜で構成し、その上部に、
順に窒化膜８４および酸化膜８６を堆積させることとし
ているが、本発明はこれに限定されるものではなく、酸
化膜と窒化膜とを逆に用いることとしてもよい。
【００８０】尚、上記の実施形態においては、第３３乃
至第３９ステップにより前記請求項８記載の「スペース
形成ステップ」が、第４０および第４１ステップにより
前記請求項８記載の「ストレージノード形成ステップ」
が、第４２ステップにより前記請求項８記載の「倒れ防
止用絶縁膜形成ステップ」が、それぞれ実現されてい
る。
至第３９ステップにより前記請求項８記載の「スペース
形成ステップ」が、第４０および第４１ステップにより
前記請求項８記載の「ストレージノード形成ステップ」
が、第４２ステップにより前記請求項８記載の「倒れ防
止用絶縁膜形成ステップ」が、それぞれ実現されてい
る。
【００８１】また、上記の実施形態においては、ビット
線２０を形成する処理により前記請求項１２記載の「信
号線形成ステップ」が、第３３乃至第３５ステップによ
り前記請求項１２記載の「第１絶縁層形成ステップ」
が、第３６ステップにより前記請求項１２記載の「第２
絶縁層形成ステップ」が、第３７ステップにより前記請
求項１２記載の「第３絶縁層形成ステップ」が、第３８
ステップにより前記請求項１２記載の「第１エッチング
ステップ」が、第３９ステップにより前記請求項１２記
載の「第２エッチングステップ」が、それぞれ実現され
ている。
線２０を形成する処理により前記請求項１２記載の「信
号線形成ステップ」が、第３３乃至第３５ステップによ
り前記請求項１２記載の「第１絶縁層形成ステップ」
が、第３６ステップにより前記請求項１２記載の「第２
絶縁層形成ステップ」が、第３７ステップにより前記請
求項１２記載の「第３絶縁層形成ステップ」が、第３８
ステップにより前記請求項１２記載の「第１エッチング
ステップ」が、第３９ステップにより前記請求項１２記
載の「第２エッチングステップ」が、それぞれ実現され
ている。
【００８２】実施の形態３．次に、図２４を参照して、
本発明の実施の形態３について説明する。図２４は、本
発明の実施の形態３のストレージノードキャパシタ構造
を有するDRAM１００の断面図を示す。本実施形態のスト
レージノードキャパシタ構造は、実施の形態２におい
て、窒化膜８４と酸化膜８６の混成膜で構成されていた
倒れ防止用絶縁膜８８に代えて、窒化膜のみで構成され
る倒れ防止用絶縁膜１０２を備えている点に特徴を有し
ている。
本発明の実施の形態３について説明する。図２４は、本
発明の実施の形態３のストレージノードキャパシタ構造
を有するDRAM１００の断面図を示す。本実施形態のスト
レージノードキャパシタ構造は、実施の形態２におい
て、窒化膜８４と酸化膜８６の混成膜で構成されていた
倒れ防止用絶縁膜８８に代えて、窒化膜のみで構成され
る倒れ防止用絶縁膜１０２を備えている点に特徴を有し
ている。
【００８３】本実施形態のストレージノードキャパシタ
構造は、上述した第３７ステップにおいて(図２０参
照)、デポジションされる窒化膜８４に倒れ防止用絶縁
膜１０２に要求される膜厚を付与し、かつ、上述した第
４２ステップで(図２３参照)、窒化膜８４の上部に堆積
する酸化膜８６をすべて除去することにより実現され
る。
構造は、上述した第３７ステップにおいて(図２０参
照)、デポジションされる窒化膜８４に倒れ防止用絶縁
膜１０２に要求される膜厚を付与し、かつ、上述した第
４２ステップで(図２３参照)、窒化膜８４の上部に堆積
する酸化膜８６をすべて除去することにより実現され
る。
【００８４】上記の構造によれば、倒れ防止用絶縁膜１
０２の膜厚が、窒化膜８４の膜厚のみで決定される。こ
のため、本実施形態の構造によれば、倒れ防止用絶縁膜
１０２の膜厚を容易に管理することができる。また、本
実施形態の構造によれば、倒れ防止用絶縁膜１０２が、
硬質の窒化膜のみで構成されるため、特に優れた倒れ防
止機能を実現することができる。
０２の膜厚が、窒化膜８４の膜厚のみで決定される。こ
のため、本実施形態の構造によれば、倒れ防止用絶縁膜
１０２の膜厚を容易に管理することができる。また、本
実施形態の構造によれば、倒れ防止用絶縁膜１０２が、
硬質の窒化膜のみで構成されるため、特に優れた倒れ防
止機能を実現することができる。
【００８５】実施の形態４．次に、図２５乃至図２９を
参照して、本発明の実施の形態４について説明する。図
２５は、本発明の実施の形態４のストレージノードキャ
パシタ構造を有するDRAM１０４の断面図を示す。
参照して、本発明の実施の形態４について説明する。図
２５は、本発明の実施の形態４のストレージノードキャ
パシタ構造を有するDRAM１０４の断面図を示す。
【００８６】図２５に示す如く、DRAM１０４は、ストレ
ージノード１０６を備えている。ストレージノード１０
６は、水平面１０８と垂直面１１０とを備えている。ス
トレージノード１０６の上部には、セルプレート１１２
および配線層１１４が形成されている。
ージノード１０６を備えている。ストレージノード１０
６は、水平面１０８と垂直面１１０とを備えている。ス
トレージノード１０６の上部には、セルプレート１１２
および配線層１１４が形成されている。
【００８７】図２５に示すDRAM１０４の構造は、図１に
示すDRAM１０の構造とほぼ同じである。図１に示すDRAM
１０の製造工程では、ストレージノード２２の形成に先
立って、酸化膜により筒状スペースを形成する処理が実
行される。本実施形態は、筒状スペースを用いることな
くストレージノード１０６を形成し、その後、ストレー
ジノード１０６を取り巻く酸化膜を形成する点に特徴を
有している。
示すDRAM１０の構造とほぼ同じである。図１に示すDRAM
１０の製造工程では、ストレージノード２２の形成に先
立って、酸化膜により筒状スペースを形成する処理が実
行される。本実施形態は、筒状スペースを用いることな
くストレージノード１０６を形成し、その後、ストレー
ジノード１０６を取り巻く酸化膜を形成する点に特徴を
有している。
【００８８】次に図２６〜図２９を参照して、図２５に
示すストレージノードキャパシタ構造の製造方法につい
て説明する。本実施形態のストレージノードキャパシタ
構造において、シリコン基板１２、第１TEOS層１４、ト
ランスファゲート１６、ビット線２０およびコンタクト
ホール６４は、上述した第１乃至第２０ステップの処理
（図３乃至図１１参照）により形成される。
示すストレージノードキャパシタ構造の製造方法につい
て説明する。本実施形態のストレージノードキャパシタ
構造において、シリコン基板１２、第１TEOS層１４、ト
ランスファゲート１６、ビット線２０およびコンタクト
ホール６４は、上述した第１乃至第２０ステップの処理
（図３乃至図１１参照）により形成される。
【００８９】図２６は、コンタクトホール６４の形成工
程に次いで実行されるストレージノード台形成工程を説
明するための図を示す。ストレージノード台形成工程で
は、 (第４６ステップ)；コンタクトホール６４の内部、およ
び、第２TEOS層１８の上部にパッド用ポリシリコン１１
６をデポジションする処理、 (第４７ステップ)；パッド用ポリシリコン１１６の上部
に窒化膜１１８をデポジションしてストレージノード台
１２０を形成する処理、および、 (第４８ステップ)；エッチングによりストレージノード
台１２０を所望の形状とする処理が実行される。
程に次いで実行されるストレージノード台形成工程を説
明するための図を示す。ストレージノード台形成工程で
は、 (第４６ステップ)；コンタクトホール６４の内部、およ
び、第２TEOS層１８の上部にパッド用ポリシリコン１１
６をデポジションする処理、 (第４７ステップ)；パッド用ポリシリコン１１６の上部
に窒化膜１１８をデポジションしてストレージノード台
１２０を形成する処理、および、 (第４８ステップ)；エッチングによりストレージノード
台１２０を所望の形状とする処理が実行される。
【００９０】ストレージノード台１２０の形成工程が終
了すると、次に、ストレージノード形成工程が実行され
る。図２７は、ストレージノード形成工程を説明するた
めの図を示す。ストレージノード形成工程では、 (第４９ステップ)；ストレージノード台１２０が被覆さ
れるように、ドープトポリシリコン１２２(図２７中に
破線で示す部分)をデポジションする処理、および、 (第５０ステップ)；窒化膜１１８が露出するまでドープ
トポリシリコン１２２をエッチバックして、ストレージ
ノード１０６の垂直面１１０(図２７中に実線で示す部
分)を形成する処理が実行される。
了すると、次に、ストレージノード形成工程が実行され
る。図２７は、ストレージノード形成工程を説明するた
めの図を示す。ストレージノード形成工程では、 (第４９ステップ)；ストレージノード台１２０が被覆さ
れるように、ドープトポリシリコン１２２(図２７中に
破線で示す部分)をデポジションする処理、および、 (第５０ステップ)；窒化膜１１８が露出するまでドープ
トポリシリコン１２２をエッチバックして、ストレージ
ノード１０６の垂直面１１０(図２７中に実線で示す部
分)を形成する処理が実行される。
【００９１】上記の処理が終了すると、次に酸化膜形成
工程が実行される。図２８は、酸化膜形成工程を説明す
るための図を示す。酸化膜形成工程では、 (第５１ステップ)；ストレージノード１０６および第２
TEOS層１８の上部に酸化膜１２４（図２８中に実線およ
び破線で示す部分）をデポジションする処理、および、 (第５２ステップ)；窒化膜１０６が露出するまでCMPに
より酸化膜１２４を研磨する処理が実行される。
工程が実行される。図２８は、酸化膜形成工程を説明す
るための図を示す。酸化膜形成工程では、 (第５１ステップ)；ストレージノード１０６および第２
TEOS層１８の上部に酸化膜１２４（図２８中に実線およ
び破線で示す部分）をデポジションする処理、および、 (第５２ステップ)；窒化膜１０６が露出するまでCMPに
より酸化膜１２４を研磨する処理が実行される。
【００９２】上記の処理によれば、隣接するストレージ
ノード１０６の間を酸化膜１２４で満たすことができ
る。上記の処理が終了すると、次に不要部除去工程が実
行される。図２９は、不要部除去工程を説明するための
図を示す。不要部分除去工程では、 (第５３ステップ)；ストレージノード１０６の内部に残
存する窒化膜１１８をエッチングにより除去する処理、
および、 (第５４ステップ)；酸化膜１２４を所定膜厚までエッチ
ングして、倒れ防止用絶縁膜１２６を形成する処理が実
行される。
ノード１０６の間を酸化膜１２４で満たすことができ
る。上記の処理が終了すると、次に不要部除去工程が実
行される。図２９は、不要部除去工程を説明するための
図を示す。不要部分除去工程では、 (第５３ステップ)；ストレージノード１０６の内部に残
存する窒化膜１１８をエッチングにより除去する処理、
および、 (第５４ステップ)；酸化膜１２４を所定膜厚までエッチ
ングして、倒れ防止用絶縁膜１２６を形成する処理が実
行される。
【００９３】以後、実施の形態１の場合と同様に、スト
レージノード１０６および倒れ防止用絶縁膜１２６の上
部に窒化膜３４を形成し(第５５ステップ)、窒化膜３４
の上部にセルプレート１１２を形成し(第５６ステッ
プ)、また、セルプレート１１２の上部に配線層１１４
を形成する(第５７ステップ)ことにより本実施形態のDR
AM１０４の製造工程が終了する。
レージノード１０６および倒れ防止用絶縁膜１２６の上
部に窒化膜３４を形成し(第５５ステップ)、窒化膜３４
の上部にセルプレート１１２を形成し(第５６ステッ
プ)、また、セルプレート１１２の上部に配線層１１４
を形成する(第５７ステップ)ことにより本実施形態のDR
AM１０４の製造工程が終了する。
【００９４】上述の如く、本実施形態の製造方法によれ
ば、筒状スペースを用いてストレージノードを形成する
方法と同様に、ストレージノード１０６の倒れを防止す
る倒れ防止用絶縁膜を形成することができる。従って、
本実施形態のストレージノードキャパシタ構造によって
も、細長い形状のストレージノード１０６を高い歩留ま
りで製造することができる。
ば、筒状スペースを用いてストレージノードを形成する
方法と同様に、ストレージノード１０６の倒れを防止す
る倒れ防止用絶縁膜を形成することができる。従って、
本実施形態のストレージノードキャパシタ構造によって
も、細長い形状のストレージノード１０６を高い歩留ま
りで製造することができる。
【００９５】尚、上記の実施形態においては、第４６ス
テップにより前記請求項１５記載の「水平面形成ステッ
プ」が、第４７ステップにより前記請求項１５記載の
「第４絶縁層形成ステップ」が、第４９および第５０ス
テップにより前記請求項１５記載の「垂直面形成ステッ
プ」が、第５１および第５２ステップにより前記請求項
１５記載の「第５絶縁層形成ステップ」が、第５３ステ
ップにより前記請求項１５記載の「第４絶縁層除去ステ
ップ」が、それぞれ実現されている。更に、上記の実施
形態においては、第５４ステップにより前記請求項１６
記載の「第５絶縁層エッチングステップ」が実現されて
いる。
テップにより前記請求項１５記載の「水平面形成ステッ
プ」が、第４７ステップにより前記請求項１５記載の
「第４絶縁層形成ステップ」が、第４９および第５０ス
テップにより前記請求項１５記載の「垂直面形成ステッ
プ」が、第５１および第５２ステップにより前記請求項
１５記載の「第５絶縁層形成ステップ」が、第５３ステ
ップにより前記請求項１５記載の「第４絶縁層除去ステ
ップ」が、それぞれ実現されている。更に、上記の実施
形態においては、第５４ステップにより前記請求項１６
記載の「第５絶縁層エッチングステップ」が実現されて
いる。
【００９６】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、ストレージノードの側面に密着し
て倒れ防止用絶縁膜が形成されているため、ストレージ
ノードの倒れを有効に防止することができる。
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、ストレージノードの側面に密着し
て倒れ防止用絶縁膜が形成されているため、ストレージ
ノードの倒れを有効に防止することができる。
【００９７】請求項２記載の発明によれば、倒れ防止用
絶縁膜が複数のストレージノードの間に設けられている
ため、簡単な構造で、複数のストレージノードの倒れを
有効に防止する機能を実現することができる。
絶縁膜が複数のストレージノードの間に設けられている
ため、簡単な構造で、複数のストレージノードの倒れを
有効に防止する機能を実現することができる。
【００９８】請求項３記載の発明によれば、倒れ防止用
絶縁膜の端面が、水平面の表面よりストレージノードの
先端側に位置している。ストレージノードの倒れを防止
するためには、倒れ防止用絶縁膜の端面の位置が垂直面
の先端部に近いほど有利である。このため、本発明の構
造によれば、倒れ防止用絶縁膜により、垂直面の倒れを
有効に防止することができる。
絶縁膜の端面が、水平面の表面よりストレージノードの
先端側に位置している。ストレージノードの倒れを防止
するためには、倒れ防止用絶縁膜の端面の位置が垂直面
の先端部に近いほど有利である。このため、本発明の構
造によれば、倒れ防止用絶縁膜により、垂直面の倒れを
有効に防止することができる。
【００９９】請求項４記載の発明によれば、筒状に形成
された垂直面を取り巻くように倒れ防止用絶縁膜が形成
されているため、ストレージノードキャパシタに大きな
容量を付与しつつ、ストレージノードキャパシタの倒れ
を有効に防止することができる。
された垂直面を取り巻くように倒れ防止用絶縁膜が形成
されているため、ストレージノードキャパシタに大きな
容量を付与しつつ、ストレージノードキャパシタの倒れ
を有効に防止することができる。
【０１００】請求項５記載の発明によれば、倒れ防止用
絶縁膜が、層間膜として一般に用いられる酸化膜で形成
されているため、倒れ防止用絶縁膜を形成することによ
り不都合が生ずるのを回避することができる。
絶縁膜が、層間膜として一般に用いられる酸化膜で形成
されているため、倒れ防止用絶縁膜を形成することによ
り不都合が生ずるのを回避することができる。
【０１０１】請求項６記載の発明によれば、倒れ防止用
絶縁膜が、酸化膜に比して硬質の窒化膜により形成され
ているため、倒れ防止用絶縁膜により高い倒れ防止機能
を実現することができる。
絶縁膜が、酸化膜に比して硬質の窒化膜により形成され
ているため、倒れ防止用絶縁膜により高い倒れ防止機能
を実現することができる。
【０１０２】請求項７記載の発明によれば、倒れ防止用
絶縁膜が、酸化膜と窒化膜の混成膜であるため、倒れ防
止用絶縁膜に伴う不都合の発生を回避しつつ、優れた倒
れ防止機能を実現することができる。
絶縁膜が、酸化膜と窒化膜の混成膜であるため、倒れ防
止用絶縁膜に伴う不都合の発生を回避しつつ、優れた倒
れ防止機能を実現することができる。
【０１０３】請求項８記載の発明によれば、筒状スペー
スの内部にストレージノードの垂直面を形成した後、筒
状スペースを形成していた絶縁膜にエッチングを施して
倒れ防止用絶縁膜を形成する。上記の方法によれば、広
い表面積を有するストレージノードと、ストレージノー
ドの倒れを防止する倒れ防止用絶縁膜とを簡単な工程で
製造することができる。
スの内部にストレージノードの垂直面を形成した後、筒
状スペースを形成していた絶縁膜にエッチングを施して
倒れ防止用絶縁膜を形成する。上記の方法によれば、広
い表面積を有するストレージノードと、ストレージノー
ドの倒れを防止する倒れ防止用絶縁膜とを簡単な工程で
製造することができる。
【０１０４】請求項９記載の発明によれば、水平面の表
面よりストレージノードの先端側に位置する端面を有す
る倒れ防止用絶縁膜を、簡単な工程で製造することがで
きる。このため、本発明によれば、簡単な工程で、優れ
た倒れ防止機能を有するストレージノードキャパシタ構
造を実現することができる。
面よりストレージノードの先端側に位置する端面を有す
る倒れ防止用絶縁膜を、簡単な工程で製造することがで
きる。このため、本発明によれば、簡単な工程で、優れ
た倒れ防止機能を有するストレージノードキャパシタ構
造を実現することができる。
【０１０５】請求項１０記載の発明によれば、何らの不
都合を伴うことなく倒れ防止機能を発揮するストレージ
ノードキャパシタ構造を実現することができる。
都合を伴うことなく倒れ防止機能を発揮するストレージ
ノードキャパシタ構造を実現することができる。
【０１０６】請求項１１記載の発明によれば、特に優れ
た倒れ防止機能を有するストレージノードキャパシタ構
造を実現することができる。
た倒れ防止機能を有するストレージノードキャパシタ構
造を実現することができる。
【０１０７】請求項１２記載の発明によれば、倒れ防止
用絶縁膜を有するストレージノードキャパシタ構造を簡
単な工程で実現できることに加え、セルフアラインコン
タクト法を用いてストレージノード用の筒状スペースを
形成することができる。このため、本発明によれば、写
真製版の重ね合わせにずれが生じた場合でも、適正にス
トレージノードを形成することができる。
用絶縁膜を有するストレージノードキャパシタ構造を簡
単な工程で実現できることに加え、セルフアラインコン
タクト法を用いてストレージノード用の筒状スペースを
形成することができる。このため、本発明によれば、写
真製版の重ね合わせにずれが生じた場合でも、適正にス
トレージノードを形成することができる。
【０１０８】請求項１３記載の発明によれば、第２絶縁
層の上部に形成されている第３絶縁層を除去することに
より倒れ防止用絶縁膜を形成することができる。上記方
法によれば、倒れ防止用絶縁膜形成ステップにおけるエ
ッチング条件の変動に関わらず安定した膜厚の倒れ防止
用絶縁膜を形成することができる。
層の上部に形成されている第３絶縁層を除去することに
より倒れ防止用絶縁膜を形成することができる。上記方
法によれば、倒れ防止用絶縁膜形成ステップにおけるエ
ッチング条件の変動に関わらず安定した膜厚の倒れ防止
用絶縁膜を形成することができる。
【０１０９】請求項１４記載の発明によれば、酸化膜の
除去に適したエッチングと、窒化膜の除去に適したエッ
チングとを組み合わせて実行することにより、セルフア
ラインコンタクト法による筒状スペースの形成を適正に
行うことができる。また、本発明によれば、倒れ防止用
絶縁膜を、窒化膜と酸化膜との混成膜により、または、
窒化膜だけで形成される膜により形成することができる
ため、優れた倒れ防止機能を実現することができる。
除去に適したエッチングと、窒化膜の除去に適したエッ
チングとを組み合わせて実行することにより、セルフア
ラインコンタクト法による筒状スペースの形成を適正に
行うことができる。また、本発明によれば、倒れ防止用
絶縁膜を、窒化膜と酸化膜との混成膜により、または、
窒化膜だけで形成される膜により形成することができる
ため、優れた倒れ防止機能を実現することができる。
【０１１０】請求項１５記載の発明によれば、半導体基
板上に筒状スペースを設けることなく水平面と垂直面と
を有するストレージノードを形成し、次いでストレージ
ノードを取り囲む倒れ防止用絶縁膜を形成し、その後垂
直面の内部に存在する第４絶縁層を除去することで、垂
直面を筒状とすることができる。上記の手法によれば、
簡単な工程で、倒れ防止用絶縁膜に囲まれた筒状の垂直
面を安定に形成することができる。
板上に筒状スペースを設けることなく水平面と垂直面と
を有するストレージノードを形成し、次いでストレージ
ノードを取り囲む倒れ防止用絶縁膜を形成し、その後垂
直面の内部に存在する第４絶縁層を除去することで、垂
直面を筒状とすることができる。上記の手法によれば、
簡単な工程で、倒れ防止用絶縁膜に囲まれた筒状の垂直
面を安定に形成することができる。
【０１１１】請求項１６記載の発明によれば、筒状の垂
直面を取り囲む倒れ防止用絶縁膜を所定長までエッチン
グすることにより、ストレージノードに大きな表面積を
付与することができる。このため、本発明によれば、小
型で大容量を有するストレージノードキャパシタを高い
歩留まりで構成することができる。
直面を取り囲む倒れ防止用絶縁膜を所定長までエッチン
グすることにより、ストレージノードに大きな表面積を
付与することができる。このため、本発明によれば、小
型で大容量を有するストレージノードキャパシタを高い
歩留まりで構成することができる。
【０１１２】請求項１７記載の発明によれば、倒れ防止
用絶縁膜を酸化膜で構成できるため、小型で大容量を有
し、かつ、倒れ防止用絶縁膜の形成に伴って何ら不都合
を生じないストレージノードキャパシタを製造すること
ができる。
用絶縁膜を酸化膜で構成できるため、小型で大容量を有
し、かつ、倒れ防止用絶縁膜の形成に伴って何ら不都合
を生じないストレージノードキャパシタを製造すること
ができる。
【図１】 本発明の実施の形態１のストレージノードキ
ャパシタ構造を有するDRAMの断面図である。
ャパシタ構造を有するDRAMの断面図である。
【図２】 実施の形態１のストレージノードキャパシタ
構造を有するDRAMを図１に示すII-II線に沿って切断す
ることにより得られる断面図である。
構造を有するDRAMを図１に示すII-II線に沿って切断す
ることにより得られる断面図である。
【図３】 図１に示すDRAMの製造方法の第１乃至第３ス
テップを説明するための図である。
テップを説明するための図である。
【図４】 図１に示すDRAMの製造方法の第４および第５
ステップを説明するための図である。
ステップを説明するための図である。
【図５】 図１に示すDRAMの製造方法の第６および第７
ステップを説明するための図である。
ステップを説明するための図である。
【図６】 図１に示すDRAMの製造方法の第８ステップを
説明するための図である。
説明するための図である。
【図７】 図１に示すDRAMの製造方法の第９および第１
０ステップを説明するための図である。
０ステップを説明するための図である。
【図８】 図１に示すDRAMの製造方法の第１１乃至第１
４ステップを説明するための図である。
４ステップを説明するための図である。
【図９】 図１に示すDRAMの製造方法の第１５乃至第１
９ステップを説明するための図である。
９ステップを説明するための図である。
【図１０】 図９に示す半導体基板を図９に示すＸ矢視
で表した図である。
で表した図である。
【図１１】 図１に示すDRAMの製造方法の第２０乃至第
２２ステップを説明するための図である。
２２ステップを説明するための図である。
【図１２】 図１に示すDRAMの製造方法の第２３ステッ
プを説明するための図である。
プを説明するための図である。
【図１３】 図１に示すDRAMの製造方法の第２４および
第２５ステップを説明するための図である。
第２５ステップを説明するための図である。
【図１４】 図１に示すDRAMの製造方法の第２６および
第２７ステップを説明するための図である。
第２７ステップを説明するための図である。
【図１５】 図１に示すDRAMの製造方法の第２８ステッ
プを説明するための図である。
プを説明するための図である。
【図１６】 図１に示すDRAMの製造方法の第２９および
第３０ステップを説明するための図である。
第３０ステップを説明するための図である。
【図１７】 本発明の実施の形態２のストレージノード
キャパシタ構造を有するDRAMの断面図である。
キャパシタ構造を有するDRAMの断面図である。
【図１８】 図１７に示すDRAMの製造方法の第３３ステ
ップを説明するための図である。
ップを説明するための図である。
【図１９】 図１７に示すDRAMの製造方法の第３４およ
び第３５ステップを説明するための図である。
び第３５ステップを説明するための図である。
【図２０】 図１７に示すDRAMの製造方法の第３６乃至
第３８ステップを説明するための図である。
第３８ステップを説明するための図である。
【図２１】 図１７に示すDRAMの製造方法の第３９ステ
ップを説明するための図である。
ップを説明するための図である。
【図２２】 図１７に示すDRAMの製造方法の第４０およ
び第４１ステップを説明するための図である。
び第４１ステップを説明するための図である。
【図２３】 図１７に示すDRAMの製造方法の第４２ステ
ップを説明するための図である。
ップを説明するための図である。
【図２４】 本発明の実施の形態３のストレージノード
キャパシタ構造を有するDRAMの断面図である。
キャパシタ構造を有するDRAMの断面図である。
【図２５】 本発明の実施の形態４のストレージノード
キャパシタ構造をゆするDRAMの断面図である。
キャパシタ構造をゆするDRAMの断面図である。
【図２６】 図２５に示すDRAMの製造方法の第４６乃至
第４８ステップを説明するための図である。
第４８ステップを説明するための図である。
【図２７】 図２５に示すDRAMの製造方法の第４９およ
び第５０ステップを説明するための図である。
び第５０ステップを説明するための図である。
【図２８】 図２５に示すDRAMの製造方法の第５１およ
び第５２ステップを説明するための図である。
び第５２ステップを説明するための図である。
【図２９】 図２５に示すDRAMの製造方法の第５３およ
び第５４ステップを説明するための図である。
び第５４ステップを説明するための図である。
１０；７２；１００；１０４ DRAM、 １２ シリコン
基板、 １４ 第１TEOS層、 １６ トランスファゲー
ト、 １８ 第２TEOS層、 ２０ ビット線、２２；１
０６ ストレージノード、 ２４；７８ ストレージノ
ードコンタクト、 ２８；８０；１０８ 水平面、
３０；８２；１１０ 垂直面、 ３２；８８；１０２；
１２６ 倒れ防止用絶縁膜、 ３４；８４，９０；１１
８ 窒化膜、 ３６；９２；１１２ セルプレート、
６６；８６；１２４ 酸化膜、６８；９６ 筒状スペー
ス、 ７４ 上壁、 ７６側壁、 １２０ ストレー
ジノード台。
基板、 １４ 第１TEOS層、 １６ トランスファゲー
ト、 １８ 第２TEOS層、 ２０ ビット線、２２；１
０６ ストレージノード、 ２４；７８ ストレージノ
ードコンタクト、 ２８；８０；１０８ 水平面、
３０；８２；１１０ 垂直面、 ３２；８８；１０２；
１２６ 倒れ防止用絶縁膜、 ３４；８４，９０；１１
８ 窒化膜、 ３６；９２；１１２ セルプレート、
６６；８６；１２４ 酸化膜、６８；９６ 筒状スペー
ス、 ７４ 上壁、 ７６側壁、 １２０ ストレー
ジノード台。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 衣笠 彰則 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岸田 健 兵庫県伊丹市東有岡４丁目42−８ 株式会 社エルテック内
Claims (17)
- 【請求項１】 半導体基板の表面に対して垂直方向に延
在する垂直面を備えるストレージノードと、前記垂直面
の側面に密着して、前記垂直面の倒れを防止する倒れ防
止用絶縁膜と、を有するストレージノードキャパシタ構
造を備えることを特徴とする半導体装置。 - 【請求項２】 前記ストレージノードを複数備えると共
に、前記倒れ防止用絶縁膜は、前記複数のストレージノ
ードの垂直面の間に介在していることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記ストレージノードは、前記半導体基
板の表面に沿って延在し、かつ、前記垂直面と電気的に
導通する水平面を備え、前記倒れ防止用絶縁膜の、前記
ストレージノードの先端側の端面は、前記水平面に比し
て前記先端側に位置することを特徴とする請求項１また
は２記載の半導体装置。 - 【請求項４】 前記垂直面は、筒状に形成されており、
前記倒れ防止用絶縁膜は、前記垂直面の周囲を取り巻く
ように形成されていることを特徴とする請求項１乃至３
の何れか１項記載の半導体装置。 - 【請求項５】 前記倒れ防止用絶縁膜は酸化膜であるこ
とを特徴とする請求項１乃至４の何れか１項記載の半導
体装置。 - 【請求項６】 前記倒れ防止用絶縁膜は窒化膜であるこ
とを特徴とする請求項１乃至４の何れか１項記載の半導
体装置。 - 【請求項７】 前記倒れ防止用絶縁膜は酸化膜および窒
化膜の双方を含むことを特徴とする請求項１乃至４の何
れか１項記載の半導体装置。 - 【請求項８】 半導体基板の表面に対して垂直方向に延
在する垂直面を備えるストレージノードと、前記垂直面
の側面に密着して、前記垂直面の倒れを防止する倒れ防
止用絶縁膜とを有するストレージノードキャパシタ構造
を備える半導体装置の製造方法であって、 前記半導体基板の表面に、絶縁膜を用いて、前記垂直面
を形成するための筒状スペースを形成するスペース形成
ステップと、 前記筒状スペース内に、前記垂直面を含むストレージノ
ードを形成するストレージノード形成ステップと、 前記垂直面が形成された後に、前記絶縁膜を利用して、
前記垂直面の倒れを防止する倒れ防止用絶縁膜を形成す
る倒れ防止用絶縁膜形成ステップと、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項９】 前記ストレージノード形成ステップで
は、前記半導体基板の表面に沿って延在する水平面と、
前記水平面を取り囲む筒状の垂直面とを備えるストレー
ジノードが形成され、 前記倒れ防止用絶縁膜形成ステップでは、前記ストレー
ジノードの先端側の端面が前記水平面に比して前記先端
側に位置する倒れ防止用絶縁膜が形成されることを特徴
とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記絶縁膜は酸化膜であることを特徴
とする請求項８または９記載の半導体装置の製造方法。 - 【請求項１１】 前記倒れ防止用絶縁膜は窒化膜である
ことを特徴とする請求項８または９記載の半導体装置の
製造方法。 - 【請求項１２】 前記スペース形成ステップは、前記半
導体基板の表面に信号線を形成する信号線形成ステップ
と、 第１絶縁材料で、前記信号線の表面を覆う第１絶縁層を
形成する第１絶縁層形成ステップと、 前記第１絶縁材料と異なる第２絶縁材料で、前記第１絶
縁層を覆う第２絶縁層を形成する第２絶縁層形成ステッ
プと、 前記第２絶縁材料と異なる第３絶縁材料で、前記第２絶
縁層を覆う第３絶縁層を形成する第３絶縁層形成ステッ
プと、 前記第３絶縁材料の除去と、前記第２絶縁材料の保存と
の双方に適した手法で、前記筒状スペースを形成すべき
領域のエッチングを行う第１エッチングステップと、 前記第１絶縁材料および前記第３絶縁材料の保存と、前
記第２絶縁材料の除去との双方に適した手法で、前記筒
状スペースを形成すべき領域のエッチングを行う第２エ
ッチングステップと、 を備えることを特徴とする請求項８または９記載の半導
体装置の製造方法。 - 【請求項１３】 前記第２絶縁層は、前記倒れ防止用絶
縁膜に必要な所定膜厚を有し、前記倒れ防止用絶縁膜形
成ステップは、前記垂直面が形成された後に、前記第２
絶縁層の上部に残存する前記第３絶縁層を除去すること
で、前記倒れ防止用絶縁膜を形成することを特徴とする
請求項８または９記載の半導体装置の製造方法。 - 【請求項１４】 前記第１絶縁材料および前記第３絶縁
材料が酸化膜であると共に、前記第２絶縁材料が窒化膜
であることを特徴とする請求項１２または１３記載の半
導体装置の製造方法。 - 【請求項１５】 半導体基板の表面に対して垂直方向に
延在する垂直面と前記半導体基板の表面に沿って延在す
る水平面とを備えるストレージノードと、前記垂直面の
側面に密着して、前記垂直面の倒れを防止する倒れ防止
用絶縁膜と、を備えるストレージノードキャパシタ構造
の製造方法であって、 前記半導体基板の表面に前記水平面を形成する水平面形
成ステップと、前記水平面の上部に、第４絶縁材料で構
成された所定膜厚の第４絶縁層を形成する第４絶縁層形
成ステップと、 前記水平面および前記第４絶縁層の外周面に密着させて
前記垂直面を形成する垂直面形成ステップと、 前記垂直面の周囲に、第４絶縁材料と異なる第５絶縁材
料で構成された第５絶縁層を形成する第５絶縁層形成ス
テップと、 前記第４絶縁材料の除去と、前記第５絶縁材料の保存と
に適した手法でエッチングを行うことにより、前記第４
絶縁層を除去する第４絶縁層除去ステップと、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項１６】 前記第５絶縁層の表面から前記垂直面
の先端部が所定長だけ突出するように、前記第５絶縁層
を、その膜厚が所定長となるまでエッチングする第５絶
縁層エッチングステップを備えることを特徴とする請求
項１５記載の半導体装置の製造方法。 - 【請求項１７】 前記第４絶縁材料が窒化膜であると共
に、前記第５絶縁材料が酸化膜であることを特徴とする
請求項１５または１６記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106023A JPH11297960A (ja) | 1998-04-16 | 1998-04-16 | 半導体装置およびその製造方法 |
| KR1019980055388A KR100281914B1 (ko) | 1998-04-16 | 1998-12-16 | 반도체 장치 및 그 제조방법 |
| TW087121142A TW413924B (en) | 1998-04-16 | 1998-12-18 | Semiconductor device, and method of manufacturing the same |
| DE19860052A DE19860052B4 (de) | 1998-04-16 | 1998-12-23 | Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Speicherknotenstruktur |
| US09/722,479 US6673671B1 (en) | 1998-04-16 | 2000-11-28 | Semiconductor device, and method of manufacturing the same |
| US10/748,303 US20040150030A1 (en) | 1991-07-01 | 2003-12-31 | Semiconductor device, and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106023A JPH11297960A (ja) | 1998-04-16 | 1998-04-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297960A true JPH11297960A (ja) | 1999-10-29 |
Family
ID=14423056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106023A Withdrawn JPH11297960A (ja) | 1991-07-01 | 1998-04-16 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040150030A1 (ja) |
| JP (1) | JPH11297960A (ja) |
| KR (1) | KR100281914B1 (ja) |
| DE (1) | DE19860052B4 (ja) |
| TW (1) | TW413924B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214688B1 (en) | 1998-04-09 | 2001-04-10 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having U-shaped electrodes |
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US6838719B2 (en) | 1998-04-09 | 2005-01-04 | Samsung Electronics Co. Ltd. | Dram cell capacitors having U-shaped electrodes with rough inner and outer surfaces |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100865011B1 (ko) * | 2002-06-29 | 2008-10-23 | 주식회사 하이닉스반도체 | 커패시터의 저장 전극 형성 방법 |
| DE102004063949B4 (de) | 2004-09-09 | 2008-10-16 | Qimonda Ag | Verfahren zum Herstellen eines eine becherförmige Elektrodenstruktur aufweisenden Kondensators |
| US8283236B2 (en) | 2011-01-20 | 2012-10-09 | Micron Technology, Inc. | Methods of forming capacitors |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723530B2 (ja) * | 1988-04-13 | 1998-03-09 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置の製造方法 |
| US5150276A (en) * | 1992-01-24 | 1992-09-22 | Micron Technology, Inc. | Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings |
| US5162248A (en) * | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| DE4404129C2 (de) * | 1993-02-12 | 2000-04-20 | Micron Technology Inc | Verfahren zum Herstellen einer mehrere Stifte aufweisenden leitfähigen Struktur |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| DE19527023C1 (de) * | 1995-07-24 | 1997-02-27 | Siemens Ag | Verfahren zur Herstellung eines Kondensators in einer Halbleiteranordnung |
| US5686337A (en) * | 1996-01-11 | 1997-11-11 | Vanguard International Semiconductor Corporation | Method for fabricating stacked capacitors in a DRAM cell |
| JP2795252B2 (ja) * | 1996-02-29 | 1998-09-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6083831A (en) * | 1996-03-26 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor |
| JP3466851B2 (ja) * | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5786250A (en) * | 1997-03-14 | 1998-07-28 | Micron Technology, Inc. | Method of making a capacitor |
| US6087226A (en) * | 1998-03-26 | 2000-07-11 | Samsung Electronics Co., Ltd. | Methods of forming capacitors including electrodes with hemispherical grained silicon layers on sidewalls thereof and related structures |
| US5895250A (en) * | 1998-06-11 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory |
-
1998
- 1998-04-16 JP JP10106023A patent/JPH11297960A/ja not_active Withdrawn
- 1998-12-16 KR KR1019980055388A patent/KR100281914B1/ko not_active Expired - Fee Related
- 1998-12-18 TW TW087121142A patent/TW413924B/zh not_active IP Right Cessation
- 1998-12-23 DE DE19860052A patent/DE19860052B4/de not_active Expired - Fee Related
-
2003
- 2003-12-31 US US10/748,303 patent/US20040150030A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214688B1 (en) | 1998-04-09 | 2001-04-10 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having U-shaped electrodes |
| US6838719B2 (en) | 1998-04-09 | 2005-01-04 | Samsung Electronics Co. Ltd. | Dram cell capacitors having U-shaped electrodes with rough inner and outer surfaces |
| US6710389B2 (en) | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7189616B2 (en) | 2001-02-09 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| US7285462B2 (en) | 2001-02-09 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW413924B (en) | 2000-12-01 |
| DE19860052B4 (de) | 2004-09-16 |
| DE19860052A1 (de) | 1999-10-28 |
| KR19990081807A (ko) | 1999-11-15 |
| US20040150030A1 (en) | 2004-08-05 |
| KR100281914B1 (ko) | 2001-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6114201A (en) | Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs | |
| US5907782A (en) | Method of forming a multiple fin-pillar capacitor for a high density dram cell | |
| KR0168346B1 (ko) | 고유전율 재료를 이용한 커패시터 및 그 제조방법 | |
| US7321150B2 (en) | Semiconductor device precursor structures to a double-sided capacitor or a contact | |
| JP2956482B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0821695B2 (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| JP2000340772A (ja) | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
| US12127398B2 (en) | Method for manufacturing memory using pseudo bit line structures and sacrificial layers | |
| US6064085A (en) | DRAM cell with a multiple fin-shaped structure capacitor | |
| US5851897A (en) | Method of forming a dram cell with a crown-fin-pillar structure capacitor | |
| US6461913B2 (en) | Semiconductor memory device having plug contacted to a capacitor electrode and method for fabricating a capacitor of the semiconductor memory device | |
| CN113130495B (zh) | 半导体器件及其形成方法 | |
| US6261849B1 (en) | Method of forming integrated circuit capacitors having recessed oxidation barrier spacers and method of forming same | |
| US7105417B2 (en) | Method for fabricating capacitor of semiconductor device | |
| JP2000164822A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3485683B2 (ja) | 半導体装置のキャパシタ製造方法 | |
| JP2000156479A (ja) | 半導体記憶装置およびその製造方法 | |
| US6607954B2 (en) | Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer | |
| US5933742A (en) | Multi-crown capacitor for high density DRAMS | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| JP2636194B2 (ja) | 半導体ｄｒａｍセルのキャパシタ製造方法及び半導体ｄｒａｍセル | |
| KR100281914B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US6057205A (en) | Method to form a ragged poly-Si structure for high density DRAM cells | |
| JPH10209394A (ja) | 半導体記憶装置およびその製造方法 | |
| CN118475120A (zh) | 一种半导体器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |