JPH11297985A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置における高耐圧素子形成技術に関す
る。素子分離特性、素子特性を犠牲にせず、ソースドレ
インの接合の高耐圧化を容易に図る。 【解決手段】ソースドレインの高濃度拡散領域９を、素
子分離領域３とチャンネル領域から、隔絶して配置する
構造にする。また、高濃度不純物導入を、コンタクト開
口部８を通して行い、上記の構造を容易かつ簡略に実現
する。 【効果】素子分離特性、素子特性を犠牲にせず、ソース
ドレインの接合の高耐圧化を容易に図ることができる

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に於け
る、高耐圧素子形成技術に関するものである。

【０００２】

【従来の技術】図２は、従来公知のＭＯＳトランジスタ
の主要断面工程図例及び構造例である。図２（ａ）に示
すように、第１導電型のシリコン基板上に、ウェル（図
２（ａ）１）、素子分離領域ＬＯＣＯＳ（図２（ａ）
２）を形成する。尚、この時、素子分離領域ＬＯＣＯＳ
の下部に、寄生ＭＯＳＦＥＴの反転防止のための、第１
導電型不純物（図２（ａ）３）が導入される。次にトラ
ンジスタのしきい値を調整する第１導電型の不純物注入
工程を経て、ゲート絶縁酸化膜（図２（ａ）４）を介し
て、ゲート電極（図２（ａ）５）を形成する。

【０００３】次に、図２（ｂ）に示すように、第２導電
型の低濃度不純物拡散領域（図２（ｂ）６）を形成した
後、スペーサー（図２（ｂ）１０）を形成、ソースドレ
インとなる、第２導電型の高濃度不純物拡散領域（図２
（ｂ）９）を自己整合的に形成する。

【０００４】次に、図２（ｃ）に示すように、第１の金
属配線層と絶縁をするために、絶縁酸化膜（図２（ｃ）
７）を堆積し、フォトリソ技術とエッチング技術によ
り、コンタクト（図２（ｃ）８）を開口し、スパッタ被
着などにより金属膜を堆積し、パターニングを行い、配
線層を形成していた。

【０００５】

【発明が解決しようとする課題】一般的にソースドレイ
ンの接合耐圧は、ソース、ドレインを形成する第２導電
型の高濃度不純物拡散領域の不純物と、第１導電型のウ
ェルの不純物、ゲート電極下のチャンネル部分の不純
物、素子分離領域などの不純物の濃度分布により決ま
り、電界集中が高くなるような構造をもつもの程、耐圧
が低くなる。微細化された半導体装置では、ゲート絶縁
酸化膜の薄膜化に伴いチャンネル領域の濃度が高くな
り、ソースドレイン領域と、チャンネル領域の電界強度
が上がる。素子分離領域も同様で、素子分離能力向上の
ため、やはり、第１導電型の不純物濃度が高くする必要
があるため、素子能動領域と素子分離領域の境界では、
電界強度が上昇する。結果として、ソースドレインの接
合耐圧が低くなる。一般的に素子の微細化と同時に回路
の電源電圧も下げるため、問題のない場合も多いが、実
際には、フラッシュメモリーやＬＣＤ駆動ＩＣなどの回
路では、素子が微細化して、外部との入出力は低電圧化
しても、内部昇圧などにより電源電圧より高い電圧で動
作しており、当該領域の素子の微細化を阻む壁となって
いる。

【０００６】従って、従来の技術により、高耐圧が必要
な領域を微細化しようとすると、素子分離能力とソース
ドレインの高耐圧化の間、そして、トランジスタの微細
化とソースドレインの高耐圧化の間で相反する状況が発
生する。

【０００７】つまり、素子分離能力を向上させようとす
ると、素子分離領域ＬＯＣＯＳの下部の第１導電型の不
純物濃度を上げる必要があり、ソースドレイン領域と素
子分離領域の境界では、電界集中が発生し、ソースドレ
インの接合耐圧が低下する。一方でソースドレインの高
耐圧化を図ろうとすると、素子分離能力が低下し、設計
上、素子分離領域を広くする必要がでてきて、微細化が
図れなくなる。

【０００８】また、素子の微細化に伴い、トランジスタ
の高駆動能力が求められ、ゲート絶縁酸化膜が薄膜化す
るとチャンネル領域の第１導電型の不純物濃度が上げる
必要があり、ソースドレインの接合耐圧が低下する。一
方で、ソースドレインの接合耐圧の低下を防止しようと
して、チャンネル領域の不純物濃度を下げると、ＭＯＳ
ＦＥＴのしきい値が低下し、素子としての動作を失うこ
とになる。

【０００９】そこで、本発明はこのような問題を解決す
るもので、その目的とする所は、微細化されるＭＯＳＦ
ＥＴ特性や素子分離特性を犠牲にすることなく、ソース
ドレインの接合耐圧の高耐圧化をはかる半導体装置の構
造及びその製造方法を提供することである。

【００１０】

【課題を解決するための手段】請求項１の発明が講じた
半導体装置の構造は、ＭＯＳＦＥＴに於いて、ソースド
レイン領域及びソースドレイン端が、素子分離領域及び
素子分離領域端、ゲート電極下のチャンネル領域と隔絶
して形成されている構造を特徴とする。

【００１１】請求項２の発明が講じた半導体装置の製造
方法は、 ａ)第１導電型のシリコン基板上に素子分離領域と素子
能動領域を形成する工程と、 ｂ）第１導電型の不純物を、少なくとも前記素子分離領
域下に形成する工程と、 ｃ）素子能動領域に、素子のしきい値を調整するための
第１導電型の不純物を導入する工程と、 ｄ）前記素子能動領域上に、ゲート絶縁酸化膜とゲート
電極を形成する工程と、 ｅ）前記ゲート電極をマスクにして、シリコン基板表面
かつ素子能動領域に、第２導電型の低濃度不純物拡散領
域を形成する工程と、 ｆ）前記、素子能動領域及び素子分離領域と、第１配線
層間の絶縁層間膜を形成する工程と、 ｇ）素子能動領域と、第１配線層間の接続を行なうため
のコンタクトを形成する工程と、 ｈ）前記工程による開口部より、第２導電型の不純物を
イオン注入により導入し、その後の熱処理により、シリ
コン基板中に高濃度不純物拡散領域を形成する工程とを
特徴とする。

【００１２】

【発明の実施の形態】以下、図面を追って、本発明の実
施の形態を説明する。ただし、説明する実施の形態は本
発明の実施する際の単なる具体的な一例であって、本発
明そのものを特定するものではない。

【００１３】以下の説明は、Ｎ型の高耐圧用ＭＯＳＦＥ
Ｔをもって説明することとする。

【００１４】１．出発材料として、結晶方位＜１００
＞、１０Ω・ｃｍのＰ型シリコン基板を用意する。

【００１５】２．温度、１１００℃の酸素分圧９５％雰
囲気で、シリコン基板上に３００オングストロームの酸
化膜を形成する。この後、この膜を通して、Ｂ^＋を６０
ＫｅＶ、８．０×１０^１２ａｔｏｍ/ｃｍ^２で注入し、
窒素雰囲気１１００℃で４時間アニールを行い、不純物
の押し込みを図る。これにより、シリコン基板表面のＰ
型不純物濃度は、３×１０^１６程度になるようなウェル
（図３（ａ）１）を形成する。次に、希釈されたフッ酸
により、上記したシリコン酸化膜を除去し、再度、１０
５０℃、酸素９５％雰囲気でシリコン基板を酸化し、２
００オングストロームのシリコン酸化膜を形成し、さら
に、ＬＰＣＶＤ（減圧化学気相成長法）により、窒化酸
化膜を１６００オングストローム堆積し、フォトリソと
エッチング技術により、窒化酸化膜を開口する。尚、こ
の時、下地のシリコン酸化膜は残される。次に、前記の
フォトレジストを残したまま、素子分離能力向上のた
め、Ｂ^＋を３０ＫｅＶ、５．０×１０^１３ａｔｏｍ/ｃ
ｍ^２で注入し、フォトレジストを剥離する。次に、上
記、窒化酸化膜を耐酸化マスクとして、９５０℃、水蒸
気９５％雰囲気で、窒化酸化膜開口部を５０００オング
ストロームのシリコン酸化膜を形成し、熱りん酸をもっ
て、窒化酸化膜を除去し、さらに、希釈フッ酸により、
窒化酸化膜下にあった、２００オングストロームのシリ
コン酸化膜を除去する。このようにして、素子分離領域
になるＬＯＣＯＳ（図３（ａ）２）を形成する。

【００１６】３．温度８５０℃、水蒸気９５％雰囲気に
て、犠牲酸化膜となる２５０オングストロームのシリコ
ン酸化膜を形成する。このシリコン酸化膜を通して、Ｂ
Ｆ^２＋を４０ＫｅＶ、３．０×１０^１２ａｔｏｍ/ｃｍ
^２で注入しＮＭＯＳＦＥＴのしきい値調整をおこなう。
この後、希釈フッ酸を用いて、２５０オングストローム
の犠牲酸化膜を除去し、改めて、温度８５０℃、水蒸気
９５％雰囲気にて、２００オングストロームのゲート酸
化膜（図３（ａ）４）を形成する。さらに、予め、リン
を気相拡散させながら、多結晶ポリシリコン１５００オ
ングストロームを堆積し、タングステンシリサイドを１
５００オングストロームをスパッタ被覆する。そして、
フォトリソとエッチング技術により、ゲート電極（図３
（ａ）５）を形成する。ここまでのプロセス工程は、一
般的に通常の工程に準ずるものである。

【００１７】４．次に、リンＢＦ^２＋を４０ＫｅＶ、
３．０×１０^１２ａｔｏｍ/ｃｍ^２で不純物導入を行い
低濃度不純物拡散領域（図３（ｂ）６）を形成する。概
して、通常は、ここで、１０^１５ａｔｏｍ/ｃｍ^２のオ
ーダーで、Ｎ型不純物を注入して、高濃度に拡散された
ソースドレイン領域を形成するか、サイドウォールスペ
ーサーなどを形成した後、追加で、やはり１０^１５ａｔ
ｏｍ/ｃｍ^２のオーダーの不純物を導入して、濃度の２
重構造をもったソースドレイン領域を形成するが、本発
明に於いては、この時点では、高濃度の不純物導入は行
わない。

【００１８】５．次に、ＬＰＣＶＤにより、不純物が拡
散されていないシリコン酸化膜を、１０００オングスト
ローム堆積し、さらに、ボロン、シリケートガラス（Ｂ
ＰＳＧ）層を８０００オングストローム被着し、８５０
℃、窒素雰囲気で、３０分程度アニール処理をして焼き
締め、基板と配線間を絶縁する層間膜（図３（ｃ）７）
を形成する。次に、フォトリソとエッチング技術によ
り、コンタクト領域（図３（ｃ）８）を形成し、フォト
レジストを剥離する ６．次に、前記に形成したコンタクト孔を通して、Ａｓ
^＋を５０ＫｅＶ、２．０×１０^１５ａｔｏｍ/ｃｍ^２で
イオン注入し、電気炉にて、１０００℃、３０秒程度ア
ニール処理を行い、不純物活性化し、高濃度不純物拡散
領域（図３（ｃ）９）を形成する。このようにして、高
濃度不純物拡散領域が、素子分離領域、チャンネル領域
から、強制的に離れることになる。

【００１９】７．これ以降の工程は、概して通常の工程
に準ずるものである。Ｔｉ層５００オングストローム及
びＴｉＮ層１０００オングストロームをスパッタ被覆
し、タングステンを堆積、全面エッチバックしコンタク
ト孔にタングステンを埋め込み、Ａｌ合金及びＴｉＮ層
をスパッタ被着し、フォトリソ及びエッチング技術によ
り、配線をパターニングする。

【００２０】このようにして、ソースドレインの耐圧低
下を招く、素子分離とソースドレイン境界、あるいは、
チャンネル領域とソースドレイン境界の電界集中を緩和
する構造をもつ半導体装置が実現できる。

【００２１】

【発明の効果】以上説明したように、請求項１によれ
ば、ソースドレイン領域端に於ける電界集中を緩和で
き、ソースドレインの高耐圧化が容易に図れるようにな
る。同時に、素子分離領域における寄生ＭＯＳＦＥＴの
反転防止のための不純物導入が、ソースドレインの高耐
圧化と独立に行えるため、容易に素子分離能力向上が図
れる。さらに、素子微細化によって、ゲート絶縁酸化膜
の薄膜化によって、チャンネル領域の不純物濃度が増加
するが、これも、また、ソースドレインの高耐圧化と独
立に行えるという効果もある。

【００２２】請求項２によれば、請求項１で述べた構造
を実現できるばかりではなく、製造工程数に於いても、
なんら増えることがなく、むしろ、サイドウォールスペ
ーサーを形成する工程が削減できるため、工程簡略化が
はかれる効果がある。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面図。

【図２】従来の半導体装置の主要工程断面図。

【図３】本発明の半導体装置の主要工程断面図。

【符号の説明】

１・・・第１導電型ウェル領域 ２・・・素子分離領域、ＬＯＣＯＳ ３・・・第１導電型素子分離向上用の低濃度不純物拡散
領域 ４・・・ゲート絶縁酸化膜 ５・・・ゲート電極 ６・・・第２導電型低濃度不純物拡散領域 ７・・・層間絶縁酸化膜 ８・・・コンタクト開口部 ９・・・高濃度不純物拡散領域 １０・・・サイドウォールスペーサー

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＭＯＳＦＥＴに於いて、ソースドレイン領
   域及びソースドレイン端が素子分離領域及び素子分離領
   域端、ゲート電極下のチャンネル領域と隔絶して形成さ
   れている構造を特徴とする半導体装置。
2. 【請求項２】ａ)第１導電型のシリコン基板上に素子分
   離領域と素子能動領域を形成する工程と、 ｂ）第１導電型の不純物を、少なくとも前記素子分離領
   域下に形成する工程と、 ｃ）素子能動領域に、素子のしきい値を調整するための
   第１導電型の不純物を導入する工程と、 ｄ）前記素子能動領域上に、ゲート絶縁酸化膜とゲート
   電極を形成する工程と、 ｅ）前記ゲート電極をマスクにして、シリコン基板表面
   かつ素子能動領域に、第２導電型の低濃度不純物拡散領
   域を形成する工程と、 ｆ）前記、素子能動領域及び素子分離領域と、第１配線
   層間の絶縁層間膜を形成する工程と、 ｇ）素子能動領域と、第１配線層間の接続を行なうため
   のコンタクトを形成する工程と、 ｈ）前記工程による開口部より、第２導電型の不純物を
   イオン注入により導入し、その後の熱処理により、シリ
   コン基板中に高濃度不純物拡散領域を形成する工程とを
   特徴とする半導体装置の製造方法。