JPH11297987A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 短チャネル効果を抑制しつつ寄生接合容量の
増大を防止することができる半導体装置およびその製造
方法を提供する。 【解決手段】 ＭＯＳトランジスタにおいて、半導体基
板１１の表面にゲート電極形成用の第１の領域１１ａ
と、ソース・ドレイン形成用の一対の第２の領域１１ｂ
とをそれぞれ備える。第２の領域１１ｂには窪み１２，
１３がそれぞれ形成される。半導体基板１１の内部に
は、第２の領域１１ｂに対応してソース領域１４とドレ
イン領域１５とがそれぞれ形成され、第１の領域１１ａ
に対応して濃度調整領域１９が形成される。濃度調整領
域１９を形成したのち、窪み１２，１３をそれぞれ形成
し、ソース領域１４とドレイン領域１５とをそれぞれ形
成する。ソース領域１４およびドレイン領域１５は窪み
１２，１３の分だけ基板１１の深い位置まで形成され、
最深部が濃度調整領域１９の高濃度領域と重ならない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ（Metal-Ox
ide-Semiconductor ）型構造の半導体装置およびその製
造方法に係り、特に短チャネル効果を抑制するための濃
度調整領域を有する半導体装置およびその製造方法に関
する。

【０００２】

【従来の技術】近年、半導体装置においては微細化が進
んでおり、トランジスタなどではゲート長の短縮化によ
り、しきい値電圧の低下やドレイン空乏層とソース空乏
層とが繋がってしまう（いわゆるパンチスルー）などの
短チャネル効果が問題となっている。そこで、このよう
な短チャネル効果による特性の劣化を防止するために、
ソース領域とドレイン領域との間の領域にソース領域お
よびドレイン領域とは導電型が異なる不純物を導入して
濃度調整領域を形成し、半導体基板の深さ方向における
不純物濃度を調節している（IEEE,IEDM 1978 p.487）。
また、ソース領域およびドレイン領域とチャネルとの接
合部分あるいはＬＤＤ（Lightly Doped Drain ）領域と
チャネルとの接合部分にソース領域およびドレイン領域
とは導電型が異なる不純物を導入して濃度調整領域を形
成し、その部分における不純物濃度を調節することも行
われている（IEEE,IEDM 1982 p.718）。

【０００３】なお、このような濃度調整領域を形成する
際には、本来であれば、ソース領域とドレイン領域との
間の領域やソース領域およびドレイン領域とチャネルと
の接合部分のみに不純物を導入することが好ましい。例
えば、ソース領域とドレイン領域との間の領域に濃度調
整領域を形成する場合には、リソグラフィ工程を利用す
ればその領域にのみ不純物を導入することも可能であ
る。しかし、リソグラフィ工程の利用は、工程の増加に
よるコストの増大や、合わせずれによる精度の不足もあ
り現実的ではない。また、ソース領域およびドレイン領
域とチャネルとの接合部分などに濃度調整領域を形成す
る場合には、導入する範囲が狭いので、目的部分にのみ
不純物を導入することは精度の面から基本的に難しい。

【０００４】そこで、一般には、ソース領域およびドレ
イン領域を含む全面に対して不純物を導入したり、ソー
ス領域およびドレイン領域とチャネルとの接合部分など
を含むある程度広い範囲に対して不純物を導入したりし
て濃度調整領域を形成している。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うにして不純物を導入すると、半導体装置の微細化に伴
いソース・ドレインの接合深さが浅くなってきているの
で、図１２に示したように、ソース領域１４およびドレ
イン領域１５の最深部が濃度調整領域１９を形成する際
に導入した不純物濃度の高い領域（図１２において梨子
地で示した領域）と重なってしまうという問題があっ
た。そのため、トランジスタの寄生接合容量が増加して
しまい、それにより負荷が増大し、微細化によって得ら
れた高い電流値による駆動能力の効果が半減してしまっ
ていた。

【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、短チャネル効果を抑制しつつ寄生接
合容量の増大を防止することができる半導体装置および
その製造方法を提供することにある。

【０００７】

【課題を解決するための手段】本発明による半導体装置
は、表面にゲート電極形成用の第１の領域とこの第１の
領域の両側に隣接して設けられたソース・ドレイン形成
用の一対の第２の領域とをそれぞれ有すると共に、第２
の領域それぞれの少なくとも一部が第１の領域よりも低
くなるように窪みが設けられた一方導電型の半導体基板
と、この半導体基板の内部に一対の第２の領域それぞれ
に対応して他方導電型の不純物を導入することにより形
成された一対の不純物領域とを備えている。

【０００８】本発明による半導体装置の製造方法は、一
方導電型の半導体基板の表面に、ゲート電極形成用の第
１の領域、およびこの第１の領域の両側に隣接してソー
ス・ドレイン形成用の一対の第２の領域をそれぞれ設け
ると共に、第２の領域それぞれの少なくとも一部を選択
的に除去して半導体基板の表面に窪みをそれぞれ形成す
る工程と、窪みが形成された半導体基板に対して他方導
電型の不純物を一対の第２の領域それぞれに対応して選
択的に導入することにより一対の不純物領域を形成する
工程とを含むものである。

【０００９】本発明による半導体装置では、半導体基板
の表面において、第２の領域それぞれの少なくとも一部
が第１の領域よりも低くなるように窪みが形成されてい
るので、その分、窪みがない場合に比べて不純物領域は
半導体基板の深い位置まで形成されている。すなわち、
この窪みが形成された半導体基板を用いることにより、
短チャネル効果抑制のための濃度調整領域を形成した場
合でも、不純物領域の最深部を、濃度調整領域における
不純物濃度の高い領域よりも深い位置とすることが可能
であり、それらの最深部における一方導電型の不純物濃
度を低くすることができる。

【００１０】本発明による半導体装置の製造方法では、
まず、半導体基板の表面のうち、第２の領域それぞれの
少なくとも一部が選択的に除去され窪みが形成される。
そののち、この第２の領域それぞれに対応して半導体基
板に対して他方導電型の不純物が選択的に導入され、窪
みの分だけ相対的に深い位置に一対の不純物領域が形成
される。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１２】（第１の実施の形態）図１は本発明の第１
の実施の形態に係る半導体装置の構成を表すものであ
る。この半導体装置はＭＯＳトランジスタであり、一方
導電型の例えばシリコン（Ｓｉ）よりなる半導体基板
（以下、基板１１という）を備えている。この基板１１
は、表面に、ゲート電極形成用の第１の領域１１ａと、
この第１の領域１１ａの両側に隣接して設けられたソー
ス・ドレイン形成用の一対の第２の領域１１ｂとをそれ
ぞれ有している。そのうち第２の領域１１ｂそれぞれに
は窪み１２，１３がそれぞれ設けられており、基板１１
の表面は第２の領域１１ｂそれぞれの方が第１の領域１
１ａよりも例えば１０ｎｍ〜２０ｎｍほど低くなってい
る。なお、これらの窪み１２，１３は例えばエッチング
により形成されたものである。

【００１３】基板１１の内部（具体的には表層部）に
は、一対の第２の領域１１ｂにそれぞれ対応して一対の
不純物領域としてのソース領域１４とドレイン領域１５
とがそれぞれ形成されている。これらソース領域１４お
よびドレイン領域１５は、基板１１の表面から深さ方向
に向かってそれぞれ形成されており、それらの深さは、
例えば、第２の領域１１ｂにおける基板１１の表面から
それぞれ０．１２μｍ程度となっている。すなわち、ソ
ース領域１４およびドレイン領域１５は、基板１１の表
面に形成された窪み１２，１３に対応してそれだけ深い
位置までその範囲が及んでいる。

【００１４】ソース領域１４およびドレイン領域１５
は、基板１１とは導電型が異なる他方導電型の不純物を
高濃度に導入することによりそれぞれ形成されている。
例えば、基板１１がｐ型である場合には砒素（Ａｓ）や
燐（Ｐ）などのｎ型の不純物、また、基板１１がｎ型で
ある場合にはボロン（Ｂ）などのｐ型の不純物によりそ
れぞれ形成される。なお、この不純物は、ソース領域１
４とドレイン領域１５とで種類が異なっていても同一で
もよい。

【００１５】ちなみに、ここにおいて基板１１の導電型
というのは、ソース領域１４およびドレイン領域１５が
それぞれ形成されている領域の導電型であり、例えば、
図２に示したように、基板１１の表層部にウェル領域１
６が形成されている場合には、ウェル領域１６の導電型
が基板１１の導電型となる。すなわち、ウェル領域１６
がｐ型のときソース領域１４およびドレイン領域１５に
導入される他方導電型の不純物はｎ型の不純物となり、
ウェル領域１６がｎ型のときそれらに導入される他方導
電型の不純物はｐ型の不純物となる。

【００１６】基板１１の内部（具体的には表層部）に
は、また、第１の領域１１ａに対応して、ドレイン近傍
での電界低減するための一対のＬＤＤ領域１７，１８が
ソース領域１４またはドレイン領域１５に隣接してそれ
ぞれ形成されている。これらＬＤＤ領域１７，１８は、
基板１１の表面から深さ方向に向かってそれぞれ形成さ
れており、例えば、それらの深さはそれらが対応する第
１の領域１１ａにおける基板１１の表面からそれぞれ
０．０７μｍ程度である。ＬＤＤ領域１７，１８は、他
方導電型の不純物をソース領域１４およびドレイン領域
１５よりも低濃度に導入することにより形成されたもの
である。なお、ＬＤＤ領域１７，１８の不純物の種類
は、ソース領域１４やドレイン領域１５とそれぞれ異な
っていても同じであってもよく、また、各ＬＤＤ領域１
７，１８間で異なっていても同じであってもよい。

【００１７】基板１１の内部（具体的には表面近傍）に
は、第１の領域１１ａに対応して濃度調整領域１９が形
成されている。この濃度調整領域１９は基板１１の深さ
方向における不純物濃度を調整して短チャネル効果を抑
制するためのものであり、基板１１と導電型が同一の一
方導電型の不純物を導入して形成される。すなわち、基
板１１がｐ型である場合にはボロンなどのｐ型の不純
物、また、基板１１がｎ型である場合には砒素や燐など
のｎ型の不純物を導入して形成される。

【００１８】この濃度調整領域１９は、例えば図３に示
したように、基板１１の深さ方向において不純物濃度
（一方導電型の不純物の濃度）が変化している。濃度調
整領域１９における不純物濃度は、例えば、濃度調整領
域１９に対応する第１の領域１１ａにおける基板１１の
表面からの深さが０．０６μｍ〜０．１２μｍの範囲内
の領域において一定値以上（例えば３×１０¹⁷ｃｍ³ 以
上）となっている。濃度調整領域１９のうち不純物濃度
が高い領域（例えば濃度調整領域１９における最大濃度
の１／２以上の領域）は、ソース領域１４およびドレイ
ン領域１５のうち基板１１の深さ方向における最深部よ
りも表面側に位置していることが好ましい。濃度調整領
域１９を形成する際にソース領域１４およびドレイン領
域１５に渡って一方導電型の不純物を導入しても、ソー
ス領域１４およびドレイン領域１５の最深部における一
方導電型の不純物の濃度を低くすることができ、寄生接
合容量を小さくすることができるからである。

【００１９】なお、ここでは図示しないが、第１の領域
１１ａに対応した基板１１の内部（表面近傍）におい
て、更に、ソース領域１４およびドレイン領域１５の境
界部分やＬＤＤ領域１７，１８の境界部分にも部分的に
濃度調整領域を形成するようにしてもよい。この濃度調
整領域も、不純物濃度を調整して短チャネル効果を抑制
するためのものであり、不純物濃度が高い領域（例えば
その濃度調整領域における最大濃度の１／２以上の領
域）は、ソース領域１４およびドレイン領域１５のうち
基板１１の深さ方向における最深部よりも表面側に位置
していることが好ましい。

【００２０】基板１１の上には、第１の領域１１ａに対
応して、例えば厚さが４ｎｍの二酸化ケイ素（Ｓｉ
Ｏ₂ ）よりなるゲート絶縁膜２１を介して、例えば厚さ
が２００ｎｍのゲート電極２２が形成されている。ゲー
ト電極２２は２層構造となっており、ゲート絶縁膜２１
側に形成された多結晶シリコンよりなる多結晶シリコン
層２２ａと、この多結晶シリコン層２２ａ上に形成され
た高融点金属とシリコンとの化合物（シリサイド）より
なるシリサイド層２２ｂとを有している。なお、多結晶
シリコン層２２ａには一方導電型または他方導電型の不
純物が導入されている。この不純物は、ソース領域１４
やドレイン領域１５やＬＤＤ領域１７，１８とそれぞれ
種類が異なっていても同一のものでもよい。また、シリ
サイド層２２ｂを構成するシリサイドとしては、例え
ば、タングステンシリサイド（ＷＳｉ₂）やコバルトシ
リサイド（ＣｏＳｉ₂ ）やチタンシリサイド（ＴｉＳｉ
₂ ）などがあり、特には、タングステンシリサイドが好
ましい。

【００２１】ゲ─ト電極２２の上には、例えば厚さが２
００ｎｍの二酸化ケイ素や窒化ケイ素（Ｓｉ₃ Ｎ₄ ）な
どの絶縁材料よりなる保護膜３１が形成されている。こ
の保護膜３１は、後述の製造方法においてソ─ス領域１
４やドレイン領域１５を形成する際に、シリサイド層２
２ｂの表面を保護すると共にシリサイド層２２ｂへの不
純物の拡散を防止するためのものである。ちなみに、こ
の保護膜３１は、この半導体装置を用いる際にはその上
に形成される層間絶縁膜（図７参照）の一部として利用
される。ゲート電極２２の側面部には、例えば幅（ゲー
ト電極２２の側面に垂直な方向の厚さ）が１００ｎｍの
二酸化ケイ素（ＳｉＯ₂ ）や窒化ケイ素などの絶縁材料
よりなるゲート側壁（サイドウォール）２３が形成され
ている。このゲ─ト側壁２３と保護膜３１とは同一の材
料によりそれぞれ構成されていることが好ましく、ここ
では窒化ケイ素により構成されることが好ましい。な
お、基板１１の表層部には、この半導体装置を囲むよう
に二酸化ケイ素よりなる素子分離領域２４が形成されて
いる。

【００２２】このような構成を有する半導体装置は、次
のようにして製造することができる。

【００２３】図４乃至図６はその製造方法を各工程順に
表すものである。まず、図４（Ａ）に示したように、シ
リコンよりなる基板１１の表面に、例えば図示しないシ
リコン酸化膜を１０ｎｍ程度の厚さで形成し、その上
に、例えばＣＶＤ（Chemical Vapor Deposition ）法に
より図示しないシリコン窒化膜を２００ｎｍ程度の厚さ
で形成する。次いで、この図示しないシリコン酸化膜お
よびシリコン窒化膜と基板１１とを例えば反応性イオン
エッチング（Reactive Ion Etching；ＲＩＥ）法により
選択的に除去し、そこに例えばＣＶＤ法により二酸化ケ
イ素よりなる素子分離領域２４を埋め込む。続いて、そ
の表面を例えばＣＭＰ（Chemical Mechanical Polishin
g ；化学的機械的研磨）法により平坦化して、図示しな
いシリコン酸化膜およびシリコン窒化膜を除去する（素
子分離領域形成工程）。そののち、図４においては図示
しないが、図２に示したようにウェル領域１６を形成す
る場合には、基板１１に適宜な不純物を選択的に注入
し、素子分離領域２４に囲まれた領域にウェル領域１６
を形成する（ウェル領域形成工程）。

【００２４】必要に応じてウェル領域１６を形成したの
ち、図４（Ｂ）に示したように、素子分離領域２４に囲
まれた基板１１の表面を例えば熱酸化法により酸化し、
ゲート絶縁膜２１を形成する（ゲート絶縁膜形成工
程）。ゲート絶縁膜２１を形成したのち、素子分離領域
２４に囲まれた基板１１の全面に適宜な一方導電型の不
純物を注入し、濃度調整領域１９を形成する（濃度調整
領域形成工程）。その際、例えば、不純物としてボロン
を用いる場合には、イオン源をボロン，打ち込みエネル
ギーを３０ＫｅＶ，注入量を６×１０¹²ｃｍ^-2として注
入を行う。また、例えば、不純物として燐を用いる場合
には、イオン源を燐，打ち込みエネルギーを１００Ｋｅ
Ｖ，注入量を６×１０¹²ｃｍ^-2として注入を行う。その
のち、ＲＴＡ（Rapid Thermal Annealing)処理を行って
不純物の活性化と結晶性の回復を図る。

【００２５】ＲＴＡ処理を行ったのち、図４（Ｃ）に示
したように、ゲート絶縁膜２１の上に、例えばＣＶＤ法
により多結晶シリコンよりなる多結晶シリコン層２２ａ
を形成し、この多結晶シリコン層２２ａに一方導電型ま
たは他方導電型の不純物を注入する。その際、例えば、
不純物として燐を用いる場合には、イオン源を燐，打ち
込みエネルギーを１０ＫｅＶ，注入量を３×１０¹⁵ｃｍ
^-2として注入を行う。また、例えば、不純物としてボロ
ンを用いる場合には、イオン源をフッ化ボロン（Ｂ
Ｆ₂ ），打ち込みエネルギーを２０ＫｅＶ，注入量を２
×１０¹⁵ｃｍ^-2として注入を行う。なお、この不純物の
導入は、例えばＣＶＤ法により多結晶シリコン層２２ａ
を形成する際に行ってもよい。

【００２６】多結晶シリコン層２２ａを形成したのち、
同じく図４（Ｃ）に示したように、その上に、例えばＣ
ＶＤ法によりタングステンシリサイよりなるシリサイド
層２２ｂを形成する。そののち、このシリサイド層２２
ｂの上に、例えばＣＶＤ法により窒化ケイ素よりなる保
護膜３１を形成する。

【００２７】保護膜３１を形成したのち、図５（Ａ）に
示したように、リソグラフィ技術を用いて保護膜３１，
シリサイド層２２ｂおよび多結晶シリコン層２２ａをそ
れぞれ選択的に除去し、ゲート電極２２を形成する（ゲ
ート電極形成工程）。そののち、保護膜３１をマスクと
して基板１１に適宜な他方導電型の不純物を注入し、Ｌ
ＤＤ領域１７，１８をそれぞれ形成する（ＬＤＤ領域形
成工程）。その際、不純物は、後続の工程において形成
するソース領域１４およびドレイン領域１５よりも低濃
度にそれぞれ注入する。例えば、不純物として砒素を用
いる場合には、イオン源を砒素，打ち込みエネルギーを
１０ＫｅＶ，注入量を４×１０¹⁴ｃｍ^−２として注入を
行う。また、例えば、不純物としてボロンを用いる場合
には、イオン源をフッ化ボロン，打ち込みエネルギーを
１０ＫｅＶ，注入量を１×１０^１４ｃｍ^-2として注入を
行う。

【００２８】ＬＤＤ領域１７，１８を形成したのち、図
示しない濃度調整領域をチャネルの接合部分に部分的に
形成する場合には、ゲート電極２２の側壁に沿って基板
１１に４５°の角度で適宜な一方導電型の不純物を注入
して図示しない濃度調整領域を形成する（濃度調整領域
形成工程）。その際、例えば、不純物としてボロンを用
いる場合には、イオン源をボロン，打ち込みエネルギー
を３０ＫｅＶ，注入量を４×１０¹²ｃｍ^-2として注入を
行う。また、例えば、不純物として砒素を用いる場合に
は、イオン源を砒素，打ち込みエネルギーを１５０Ｋｅ
Ｖ，注入量を８×１０¹²ｃｍ^-2として注入を行う。

【００２９】必要に応じて図示しない濃度調整領域を形
成したのち、例えばＣＶＤ法により全面に例えば図示し
ないシリコン窒化膜を０．１μｍ程度の厚さで形成す
る。そののち、図５（Ｂ）に示したように、図示しない
シリコン窒化膜をＲＩＥ法によりエッチバックしてゲー
ト電極２２の側面部にゲート側壁２３を形成する（ゲー
ト側壁形成工程）。

【００３０】ゲート側壁２３を形成したのち、図５
（Ｃ）に示したように、ゲ─ト電極２２およびゲート側
壁２３に覆われている部分以外のゲート絶縁膜２１を保
護膜３１およびゲート側壁２３をマスクとしてエッチン
グにより選択的に除去し、基板１１を露出させる。その
のち、露出させた基板１１の表面をエッチングにより選
択的に除去する。すなわち、ソース・ドレイン形成用の
一対の第２の領域１１ｂにおいて基板１１の表面を除去
し、第２の領域１１ｂが第１の領域１１ａよりも例えば
１０ｎｍ〜２０ｎｍ程度低くなるように窪み１２，１３
をそれぞれ形成する（窪み形成工程）。なお、基板１１
の表面をエッチングする際には、ウエットエッチングを
用いてもドライエッチングを用いてもよく、等方性エッ
チングを用いても異方性エッチングを用いてもよい。

【００３１】基板１１の表面に窪み１２，１３を形成し
たのち、硫酸と過酸化水素水との混合溶液（硫酸過水）
や、アンモニア水と過酸化水素水との混合溶液（アンモ
ニア過水）や、塩酸と過酸化水素水との混合溶液（塩酸
過水）などを用いて基板１１の表面を洗浄し清浄化する
（清浄工程）。

【００３２】表面を清浄化したのち、図６に示したよう
に、ゲート電極２２の上の保護膜３１およびゲート側壁
２３をマスクとして基板１１に適宜な他方導電型の不純
物を注入し、ソース領域１４およびドレイン領域１５を
自己整合的にそれぞれ形成する（ソース領域，ドレイン
領域形成工程）。その際、例えば、不純物として砒素を
用いる場合には、イオン源を砒素，打ち込みエネルギー
を５０ＫｅＶ，注入量を３×１０¹⁵ｃｍ^-2として注入を
行う。また、例えば、不純物としてボロンを用いる場合
には、イオン源をフッ化ボロン，打ち込みエネルギーを
２０ＫｅＶ，注入量を４×１０¹⁵ｃｍ^-2として注入を行
う。なお、ここでは、第２の領域１１ｂに窪み１２，１
３を有しているので、その窪みの分だけ基板１１の深い
位置までソース領域１４およびドレイン領域１５が形成
される。そののち、ＲＴＡ処理を行って不純物の活性化
と結晶性の回復を図る。これにより、図１に示した半導
体装置が形成される。

【００３３】このような半導体装置は、例えば、図７に
示したようにして用いられ、次のように作用する。

【００３４】すなわち、ソース領域１４には層間絶縁膜
４１を介して形成された配線４２が層間絶縁膜４１に開
口されたコンタクトホール４１ａを介して接続され、ド
レイン領域１５には層間絶縁膜４１を介して形成された
配線４３が層間絶縁膜４１に開口されたコンタクトホー
ル４１ｂを介して接続される。また、ゲート電極２２に
は層間絶縁膜４１を介して形成された図示しない配線が
層間絶縁膜４１および保護膜３１に開口された図示しな
いコンタクトホールを介して接続される。これら各配線
４２，４３の表面は絶縁膜４４により覆われ、絶縁膜４
４に形成された開口４４ａ，４４ｂを介して図示しない
外部端子と接続される。

【００３５】この半導体装置では、図示しない外部端子
を介してゲート電極２２に電圧が印加されると、ソース
領域１４とドレイン領域１５との間に流れる電流が変調
される。ここでは、第２の領域１１ｂに窪み１２，１３
を有しているので、ソース領域１４およびドレイン領域
１５は基板１１の深い位置まで形成することが可能であ
り、それらの最深部における一方導電型の不純物濃度は
低くなる。よって、寄生接合容量は小さくなり、高い電
流値が得られる。

【００３６】このように本実施の形態に係る半導体装置
では、ソース・ドレイン形成用の一対の第２の領域１１
ｂそれぞれがゲート電極形成用の第１の領域１１ａより
も低くなるように窪み１２，１３をそれぞれ設けるよう
にしたので、ソース領域１４およびドレイン領域１５
を、深さ方向と垂直な方向の幅については一定としたま
ま、窪み１２，１３の分だけ基板１１の深い位置まで形
成することができる。よって、ソース領域１４およびド
レイン領域１５の最深部は、濃度調整領域１９における
一方導電型の不純物濃度が高い領域（例えばその最大濃
度の１／２以上の領域）よりも深い位置とすることがで
きる。すなわち、濃度調整領域１９を形成する際に一方
導電型の不純物をソース領域１４またはドレイン領域１
５と重なるように導入しても、ソース領域１４およびド
レイン領域１５の最深部における一方導電型の不純物濃
度を低くすることができる。従って、短チャネル効果を
抑制しつつ、寄生接合容量を小さくすることができる。

【００３７】また、本実施の形態に係る半導体装置の製
造方法では、ソース・ドレイン形成用の一対の第２の領
域１１ｂそれぞれにおける基板１１の表面を選択的に除
去して窪み１２，１３をそれぞれ形成したのち、他方導
電型の不純物を導入してソース領域１４とドレイン領域
１５とをそれぞれ形成するようにしたので、窪み１２，
１３の分だけ基板１１の深い位置までソース領域１４お
よびドレイン領域１５をそれぞれ形成することができ
る。よって、濃度調整領域１９を形成したのち、窪み１
２，１３を形成してソース領域１４およびドレイン領域
１５をそれぞれ形成するようにすれば、ソース領域１４
およびドレイン領域１５の最深部を一方導電型の不純物
濃度が高い領域よりも深い位置とすることができる。従
って、本実施の形態に係る半導体装置を容易に実現する
ことができる。

【００３８】（第２の実施の形態）図８は本発明の第２
の実施の形態に係る半導体装置の構成を表すものであ
る。この半導体装置は、ソース領域１４およびドレイン
領域１５の表面にシリサイド層５１，５２をそれぞれ備
えたこと、ゲート電極５３の構成が異なることおよび保
護膜３１が削除されたことを除き、第１の実施の形態に
係る半導体装置と同一の構成を有している。よって、こ
こでは、第１の実施の形態と同一の構成要素には同一の
符号を付し、その詳細な説明を省略する。

【００３９】シリサイド層５１，５２はシート抵抗を低
くして寄生抵抗を低くするためのものであり、例えば厚
さが３０ｎｍ程度でタングステンシリサイドやコバルト
シリサイドやチタンシリサイドなどのシリサイドにより
構成されている。なお、図８においては、各シリサイド
層５１，５２の表面が第１の領域１１ａにおける基板１
１の表面よりも低く窪んだ状態となっているが、低くな
っている必要はない。

【００４０】また、ゲート電極５３は、ゲート電極５３
を構成する多結晶シリコン層５３ａおよびシリサイド層
５３ｂの厚さが第１の実施の形態とそれぞれ異なってい
ることを除き、第１の実施の形態と同一の構成を有して
いる。この多結晶シリコン層５３ａおよびシリサイド層
５３ｂの厚さの違いは、後述する製造方法において第１
の実施の形態とは異なる方法によりゲート電極５３を形
成していることによるものである。すなわち、後述する
製造方法とは異なる方法により形成する場合には、第１
の実施の形態と同一の構成とすることもできる。

【００４１】この半導体装置は、次のようにして製造す
ることができる。

【００４２】図９および図１１はその製造方法を各工程
順に表すものである。まず、図９（Ａ）に示したよう
に、第１の実施の形態と同様にしてシリコンよりなる基
板１１の表面に素子分離領域２４を形成する（素子分離
領域形成工程）。次いで、図９においては図示しない
が、図２に示したようにウェル領域１６を形成する場合
には、第１の実施の形態と同様にしてウェル領域１６を
形成する（ウェル領域形成工程）。

【００４３】続いて、図９（Ｂ）に示したように、第１
の実施の形態と同様にしてゲート絶縁膜２１を形成する
（ゲート絶縁膜形成工程）。ゲート絶縁膜２１を形成し
たのち、第１の実施の形態と同様にして基板１１に適宜
な一方導電型の不純物を注入し、濃度調整領域１９を形
成する（濃度調整領域形成工程）。そののち、第１の実
施の形態と同様にＲＴＡ処理を行う。

【００４４】ＲＴＡ処理を行ったのち、図９（Ｃ）に示
したように、ゲート絶縁膜２１の上に、例えばＣＶＤ法
により多結晶シリコンよりなる多結晶シリコン層５３ａ
を形成する。そののち、図１０（Ａ）に示したように、
リソグラフィ技術を用いて多結晶シリコン層５３ａを選
択的に除去し、ゲート電極２２の形状に成形する（ゲー
ト電極形成工程における成形工程）。多結晶シリコン層
５３ａを成形したのち、第１の実施の形態と同様にして
適宜な他方導電型の不純物を注入し、ＬＤＤ領域１７，
１８をそれぞれ形成する（ＬＤＤ領域形成工程）。

【００４５】ＬＤＤ領域１７，１８を形成したのち、図
示しない濃度調整領域をチャネルの接合部分に部分的に
形成する場合には、第１の実施の形態と同様にして適宜
な一方導電型の不純物を注入し、図示しない濃度調整領
域を形成する（濃度調整領域形成工程）。そののち、図
１０（Ｂ）に示したように、第１の実施の形態と同様に
してゲート側壁２３を形成する（ゲート側壁形成工
程）。

【００４６】ゲート側壁２３を形成したのち、図１０
（Ｃ）に示したように、リソグラフィ技術を用い、多結
晶シリコン層５３ａおよびゲート側壁２３に覆われてい
る部分以外のゲート絶縁膜２１をエッチングにより選択
的に除去し、基板１１を露出させる。そののち、第１の
実施の形態と同様に、露出させた基板１１の表面をエッ
チングにより選択的に除去し、基板１１の表面において
第２の領域１１ｂが第１の領域１１ａよりも例えば１０
ｎｍ〜２０ｎｍ程度低くなるように窪み１２，１３をそ
れぞれ形成する（窪み形成工程）。窪み１２，１３を形
成したのち、第１の実施の形態と同様にして基板１１の
表面を洗浄し清浄化する（清浄工程）。

【００４７】表面を清浄化したのち、図１１（Ａ）に示
したように、多結晶シリコン層５３ａおよびゲート側壁
２３をマスクとして、第１の実施の形態と同様に適宜な
他方導電型の不純物を注入し、ソース領域１４およびド
レイン領域１５を自己整合的にそれぞれ形成する（ソー
ス領域，ドレイン領域形成工程）。なお、ここでは、第
２の領域１１ｂに窪み１２，１３を有しているので、そ
の窪みの分だけ基板１１の深い位置までソース領域１４
およびドレイン領域１５が形成される。また、この不純
物の注入により、多結晶シリコン層５３ａにも他方導電
型の不純物が導入される。そののち、第１の実施の形態
と同様にしてＲＴＡ処理を行う。

【００４８】ＲＴＡ処理を行ったのち、図１１（Ｂ）に
示したように、例えばスパッタリング法により全面にタ
ングステン（Ｗ）やコバルト（Ｃｏ）やチタン（Ｔｉ）
などの高融点金属を被着し、厚さ１０ｎｍの金属層３２
を形成する。そののち、熱処理を行ってソース領域１
４，ドレイン領域１５および多結晶シリコン層５３ａに
おいてシリコンと高融点金属とをそれぞれ反応させ、シ
リサイド層５１，５２，５３ｂをそれぞれ形成する（シ
リサイド層形成工程およびゲート電極形成工程における
シリサイド化工程）。そののち、未反応の金属層３２を
除去し、図４に示した半導体装置が形成される。

【００４９】なお、この半導体装置は、第１の実施の形
態と同様にして用いられ、同様に作用する。

【００５０】このように本実施の形態では、第１の実施
の形態と同様の効果を有する。加えて、本実施の形態で
は、ソース領域１４およびドレイン領域１５の表面にシ
リサイド層５１，５２をそれぞれ備えるようにしたの
で、シート抵抗を低くでき、寄生抵抗を低くすることが
できる。

【００５１】以上、各実施の形態を挙げて本発明を説明
したが、本発明はこれらの各実施の形態に限定されるも
のではなく、種々変形可能である。例えば、上記各実施
の形態においては、濃度調整領域１９に加えて必要に応
じてチャネルの接合部分などに図示しない濃度調整領域
を部分的に形成する場合について説明したが、本発明
は、濃度調整領域１９を形成することなく、チャネルの
接合部分などにのみ部分的に濃度調整領域を形成する場
合についても適用することができる。

【００５２】また、上記各実施の形態では、ソース・ド
レイン形成用の一対の第２の領域１１ｂのほぼ全体をそ
れぞれ窪ませるようにしたが、全体でなく局所的にその
一部をそれぞれ窪ませるようにしてもよい。

【００５３】

【発明の効果】以上説明したように本発明による半導体
装置によれば、ソース・ドレイン形成用の一対の第２の
領域それぞれの少なくとも一部がゲート電極形成用の第
１の領域よりも低くなるように窪みをそれぞれ設けるよ
うにしたので、不純物領域を深さ方向と垂直な方向の幅
については変化させることなく、窪みの分だけ深い位置
まで形成することができる。よって、短チャネル効果抑
制のための濃度調整領域を形成した場合でも、不純物領
域の最深部を濃度調整領域における一方導電型の不純物
濃度の高い領域よりも深い位置とすることができ、不純
物領域の最深部における一方導電型の不純物濃度を低く
することができる。従って、短チャネル効果を抑制しつ
つ、寄生接合容量を小さくすることが可能になるという
効果を奏する。

【００５４】また、本発明による半導体装置の製造方法
によれば、ソース・ドレイン形成用の一対の第２の領域
それぞれの少なくとも一部における半導体基板の表面を
除去して窪みをそれぞれ形成したのち、一対の不純物領
域をそれぞれ形成するようにしたので、窪みの分だけ深
い位置まで不純物領域をそれぞれ形成することができ、
本発明の半導体装置を容易に実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
構成を表す断面図である。

【図２】図１に示した半導体装置の変形例を表す断面図
である。

【図３】図１に示した半導体装置の濃度調整領域におけ
る深さ方向の一方導電型の不純物濃度分布を表す特性図
である。

【図４】図１に示した半導体装置の各製造工程を表す断
面図である。

【図５】図４に続く各製造工程を表す断面図である。

【図６】図５に続く各製造工程を表す断面図である。

【図７】図１に示した半導体装置の作用を説明するため
の断面図である。

【図８】本発明の第２の実施の形態に係る半導体装置の
構成を表す断面図である。

【図９】図８に示した半導体装置の各製造工程を表す断
面図である。

【図１０】図９に続く各製造工程を表す断面図である。

【図１１】図１０に続く各製造工程を表す断面図であ
る。

【図１２】従来の半導体装置の構成を表す断面図であ
る。

【符号の説明】

１１…半導体基板、１１ａ…第１の領域、１１ｂ…第２
の領域、１２，１３…窪み、１４…ソース領域（不純物
領域）、１５…ドレイン領域（不純物領域）、１６…ウ
ェル領域、１７，１８…ＬＬＤ領域、１９…濃度調整領
域、２１…ゲート絶縁膜、２２，５３…ゲート電極、２
２ａ，５３ａ…多結晶シリコン層、２２ｂ，５３ｂ…シ
リサイド層、２３…ゲート側壁、２４…素子分離領域、
３１…保護膜、３２…金属層、４１…層間絶縁膜、４
２，４３…配線、４４…絶縁膜、５１，５２…シリサイ
ド層

Claims (14)

【特許請求の範囲】
1. 【請求項１】 表面にゲート電極形成用の第１の領域と
   この第１の領域の両側に隣接して設けられたソース・ド
   レイン形成用の一対の第２の領域とをそれぞれ有すると
   共に、前記第２の領域それぞれの少なくとも一部が第１
   の領域よりも低くなるように窪みが設けられた一方導電
   型の半導体基板と、 この半導体基板の内部に一対の第２の領域それぞれに対
   応して他方導電型の不純物を導入することにより形成さ
   れた一対の不純物領域とを備えたことを特徴とする半導
   体装置。
2. 【請求項２】 前記半導体基板の表面に設けられた窪み
   は、エッチングにより形成されたものであることを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】 更に、前記半導体基板の内部に、第１の
   領域の少なくとも一部に対応して一方導電型の不純物が
   導入された濃度調整領域を有することを特徴とする請求
   項１記載の半導体装置。
4. 【請求項４】 前記濃度調整領域のうち不純物濃度がそ
   の最大濃度の１／２以上である領域は、前記不純物領域
   の半導体基板の深さ方向における最深部よりも表面側に
   位置していることを特徴とする請求項３記載の半導体装
   置。
5. 【請求項５】 更に、前記半導体基板の表面に、第１の
   領域に対応してゲート絶縁膜を介して形成されたゲート
   電極を備えたことを特徴とする請求項１記載の半導体装
   置。
6. 【請求項６】 前記ゲート電極は、一方導電型または他
   方導電型の不純物が導入された多結晶シリコン層と、そ
   の表面に形成されたシリサイド層とを有することを特徴
   とする請求項５記載の半導体装置。
7. 【請求項７】 更に、前記ゲート電極の側面にゲート側
   壁を有することを特徴とする請求項５記載の半導体装
   置。
8. 【請求項８】 一方導電型の半導体基板の表面に、ゲー
   ト電極形成用の第１の領域、およびこの第１の領域の両
   側に隣接してソース・ドレイン形成用の一対の第２の領
   域をそれぞれ設けると共に、前記第２の領域それぞれの
   少なくとも一部を選択的に除去して半導体基板の表面に
   窪みをそれぞれ形成する工程と、 前記窪みが形成された半導体基板に対して他方導電型の
   不純物を一対の第２の領域それぞれに対応して選択的に
   導入することにより一対の不純物領域を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
9. 【請求項９】 前記半導体基板の表面にエッチングによ
   り窪みを形成することを特徴とする請求項８記載の半導
   体装置の製造方法。
10. 【請求項１０】 更に、前記一対の不純物領域を形成す
    る前に、窪みが形成された半導体基板の表面を清浄化す
    る工程を含むことを特徴とする請求項８記載の半導体装
    置の製造方法。
11. 【請求項１１】 更に、前記半導体基板の表面に窪みを
    形成する前に、半導体基板に対して一方導電型の不純物
    を第１の領域の少なくとも一部に対応して導入すること
    により濃度調整領域を形成する工程を含むことを特徴と
    する請求項８記載の半導体装置の製造方法。
12. 【請求項１２】 更に、前記濃度調整領域を形成したの
    ち、半導体基板の表面に、第１の領域に対応してゲート
    絶縁膜を介してゲート電極を形成する工程を含むことを
    特徴とする請求項１１記載の半導体装置の製造方法。
13. 【請求項１３】 前記ゲート電極を、ゲート絶縁膜上に
    多結晶シリコン層を形成したのち、この多結晶シリコン
    層の上にシリサイド層を積層させることにより形成する
    ことを特徴とする請求項１２記載の半導体装置の製造方
    法。
14. 【請求項１４】 更に、ゲート電極の側面にゲート側壁
    を形成し、このゲート側壁を利用して前記半導体基板内
    に不純物を導入することにより一対の不純物領域を自己
    整合的にそれぞれ形成することを特徴とする請求項１２
    記載の半導体装置の製造方法。