JPH09260656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09260656A JPH09260656A JP8067621A JP6762196A JPH09260656A JP H09260656 A JPH09260656 A JP H09260656A JP 8067621 A JP8067621 A JP 8067621A JP 6762196 A JP6762196 A JP 6762196A JP H09260656 A JPH09260656 A JP H09260656A
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- gate electrodes
- resist
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0174—Manufacturing their gate conductors the gate conductors being silicided
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 キャップ材を除去することなしに、サリサイ
ドを行うことにより、工程の簡略化およびＳＡＣとの共
用を可能にする製造方法を提供する事である。 【解決手段】 本発明は、側壁形成時の異方性エッチン
グをオーバーエッチングすることにより、ゲート電極の
側面の一部を露出させ、この露出したゲート電極の側面
からゲート電極となる電極材料をシリサイド化させる工
程を有する事を特徴とする。
ドを行うことにより、工程の簡略化およびＳＡＣとの共
用を可能にする製造方法を提供する事である。 【解決手段】 本発明は、側壁形成時の異方性エッチン
グをオーバーエッチングすることにより、ゲート電極の
側面の一部を露出させ、この露出したゲート電極の側面
からゲート電極となる電極材料をシリサイド化させる工
程を有する事を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体装
置の製造方法に関するもので、特に半導体素子の拡散層
及びゲート電極の低抵抗化のために用いられるサリサイ
ド(self-alignedsilicide) 構造の形成方法に関する。
置の製造方法に関するもので、特に半導体素子の拡散層
及びゲート電極の低抵抗化のために用いられるサリサイ
ド(self-alignedsilicide) 構造の形成方法に関する。
【０００２】
【従来の技術】従来のサリサイド技術を利用した半導体
素子の形成方法について、ＣＭＯＳ集積回路の場合を例
にとり、図を用いて詳細に説明する。図９の（１）に示
されるように、ｎ型ＭＯＳトランジスタを形成する領域
にはｐ型のウェル２を、ｐ型ＭＯＳトランジスタを形成
する領域にはｎ型のウェル３をイオン注入法などを用い
て、半導体基板上１上にそれぞれ選択的に形成した後、
各素子領域の間をＬＯＣＯＳ法などの素子分離方法を用
いて素子間分離絶縁膜４を形成する。
素子の形成方法について、ＣＭＯＳ集積回路の場合を例
にとり、図を用いて詳細に説明する。図９の（１）に示
されるように、ｎ型ＭＯＳトランジスタを形成する領域
にはｐ型のウェル２を、ｐ型ＭＯＳトランジスタを形成
する領域にはｎ型のウェル３をイオン注入法などを用い
て、半導体基板上１上にそれぞれ選択的に形成した後、
各素子領域の間をＬＯＣＯＳ法などの素子分離方法を用
いて素子間分離絶縁膜４を形成する。
【０００３】次に、図９の（２）に示されるように、基
板上にゲート絶縁膜５を形成し、その上にゲート材とし
て使用する多結晶シリコン膜６を堆積させる。その上
に、キャップ材となる二酸化シリコン、シリコン窒化膜
などの絶縁膜７を堆積させた後にレジスト塗布とそのパ
ターニングを行う。
板上にゲート絶縁膜５を形成し、その上にゲート材とし
て使用する多結晶シリコン膜６を堆積させる。その上
に、キャップ材となる二酸化シリコン、シリコン窒化膜
などの絶縁膜７を堆積させた後にレジスト塗布とそのパ
ターニングを行う。
【０００４】次に、図９の（３）に示されるように、パ
ターニングされたレジスト１７をマスクにキャップ材７
をエッチングし、キャップ材７に前記パターニングされ
たレジストのパターンを転写し、レジスト８を剥離す
る。
ターニングされたレジスト１７をマスクにキャップ材７
をエッチングし、キャップ材７に前記パターニングされ
たレジストのパターンを転写し、レジスト８を剥離す
る。
【０００５】次に、図１０の（１）に示されるように、
キャップ材７をマスクにして異方性エッチング法を用い
てゲート材６及びゲート絶縁膜５を選択的に除去する。
次に、図１０の（２）に示されるように、キャップ材７
のみ剥離する。ここで、必要に応じて、ｎ型トランジス
タにはｎ型、ｐ型トランジスタにはｐ型の比較的低濃度
かつ浅い拡散層８、９を形成し、いわゆるＬＤＤ構造を
作る。また、次に、ＳｉＮ膜を全体に堆積し、異方性エ
ッチングにより、側壁１０を形成する。
キャップ材７をマスクにして異方性エッチング法を用い
てゲート材６及びゲート絶縁膜５を選択的に除去する。
次に、図１０の（２）に示されるように、キャップ材７
のみ剥離する。ここで、必要に応じて、ｎ型トランジス
タにはｎ型、ｐ型トランジスタにはｐ型の比較的低濃度
かつ浅い拡散層８、９を形成し、いわゆるＬＤＤ構造を
作る。また、次に、ＳｉＮ膜を全体に堆積し、異方性エ
ッチングにより、側壁１０を形成する。
【０００６】次に、図１１の（１）に示されるように、
イオン注入により拡散層１１、１２の形成とゲート材６
へのドーピングを同時に行う。次に、高融点金属膜をス
パッタ法などにより堆積させ、適当な熱工程を行うと、
シリコン表面と高融点金属が接している領域、即ち半導
体基板表面およびゲート材７の上面のみをシリサイド化
した後、シリサイド反応しなかった未反応の金属を除去
することによりサリサイド技術を利用した半導体素子が
製造される。
イオン注入により拡散層１１、１２の形成とゲート材６
へのドーピングを同時に行う。次に、高融点金属膜をス
パッタ法などにより堆積させ、適当な熱工程を行うと、
シリコン表面と高融点金属が接している領域、即ち半導
体基板表面およびゲート材７の上面のみをシリサイド化
した後、シリサイド反応しなかった未反応の金属を除去
することによりサリサイド技術を利用した半導体素子が
製造される。
【０００７】また、上述のように、キャップ材にレジス
トパターンを一度転写する理由について述べる。図１２
の（１）において、半導体基板３０の上にゲート絶縁膜
となる絶縁膜３１を形成し、その上にゲート電極となる
ポリシリコン膜３２を積層形成する。
トパターンを一度転写する理由について述べる。図１２
の（１）において、半導体基板３０の上にゲート絶縁膜
となる絶縁膜３１を形成し、その上にゲート電極となる
ポリシリコン膜３２を積層形成する。
【０００８】その後、ゲート電極を形成するために、パ
ターニングされたレジスト３３をマスクにして、異方性
エッチング法を用いて該ポリシリコン膜３２及び絶縁膜
３１をエッチング除去する（図示せず）。
ターニングされたレジスト３３をマスクにして、異方性
エッチング法を用いて該ポリシリコン膜３２及び絶縁膜
３１をエッチング除去する（図示せず）。
【０００９】また、近年の半導体素子の微細化にともな
い、隣会うゲート電極間の間隔Ｗが狭くなる傾向にあ
る。隣会うゲート電極間領域２０をエッチングする際、
間隔Ｗが狭いとゲート電極間領域２０にエッチャントガ
スが十分に供給されず、該領域でのエッチングが進まな
くなるので、エッチング時間を長くしなけらばならな
い。これに応じてレジスト膜厚Ｌを厚くする必要が有
り、レジスト膜厚Ｌを厚くすると、リソグラフィー工程
においてレジストパターンの加工寸法精度が悪くなる。
更に、レジスト膜厚Ｌを厚くするとエッチング工程にお
いてゲート電極間領域２０になおさらエッチャントガス
が供給され難くなってしまう。
い、隣会うゲート電極間の間隔Ｗが狭くなる傾向にあ
る。隣会うゲート電極間領域２０をエッチングする際、
間隔Ｗが狭いとゲート電極間領域２０にエッチャントガ
スが十分に供給されず、該領域でのエッチングが進まな
くなるので、エッチング時間を長くしなけらばならな
い。これに応じてレジスト膜厚Ｌを厚くする必要が有
り、レジスト膜厚Ｌを厚くすると、リソグラフィー工程
においてレジストパターンの加工寸法精度が悪くなる。
更に、レジスト膜厚Ｌを厚くするとエッチング工程にお
いてゲート電極間領域２０になおさらエッチャントガス
が供給され難くなってしまう。
【００１０】この問題を解消するため、図１２の（２）
に示されるように、レジスト３３と多結晶シリコン膜３
２の間に、薄い絶縁膜からなるキャップ材３５を形成す
る。その後、異方性エッチング法を用いて、レジストパ
ターンをキャップ材３５に転写する（図示せず）。その
後、レジスト３３を剥離し、このキャップ材３５をマス
クにして異方性エッチング法を用いてゲート電極が形成
される（図示せず）。
に示されるように、レジスト３３と多結晶シリコン膜３
２の間に、薄い絶縁膜からなるキャップ材３５を形成す
る。その後、異方性エッチング法を用いて、レジストパ
ターンをキャップ材３５に転写する（図示せず）。その
後、レジスト３３を剥離し、このキャップ材３５をマス
クにして異方性エッチング法を用いてゲート電極が形成
される（図示せず）。
【００１１】この際、レジスト３３に代えてキャップ材
３５をマスクに使っているので、ゲート電極間の間隔Ｗ
は変化しないが、キャップ材３５はレジスト３３に比べ
て十分に薄い（Ｍ＜Ｎ）ので、ゲート電極間領域２０に
十分にエッチャントガスを供給する事が出来る。このた
め、微細寸法の半導体素子を形成するには、このキャッ
プ材３５は必要不可欠なのもとなっている。
３５をマスクに使っているので、ゲート電極間の間隔Ｗ
は変化しないが、キャップ材３５はレジスト３３に比べ
て十分に薄い（Ｍ＜Ｎ）ので、ゲート電極間領域２０に
十分にエッチャントガスを供給する事が出来る。このた
め、微細寸法の半導体素子を形成するには、このキャッ
プ材３５は必要不可欠なのもとなっている。
【００１２】しかしながら、このキャップ材とシリサイ
ド技術を併用する場合、ゲート電極となるポリシリコン
膜の上にキャップ材が形成されていると、ポリシリコン
膜がシリサイド化せずゲート抵抗が高くなるので、サリ
サイド形成前にキャップ材の除去は必ず行わなければな
らない（図１０（１）及び図１０（２）参照）。
ド技術を併用する場合、ゲート電極となるポリシリコン
膜の上にキャップ材が形成されていると、ポリシリコン
膜がシリサイド化せずゲート抵抗が高くなるので、サリ
サイド形成前にキャップ材の除去は必ず行わなければな
らない（図１０（１）及び図１０（２）参照）。
【００１３】また、自己整合的コンタクト（ＳＡＣ）の
使用は高集積度化に有効な技術であるが、絶縁性のキャ
ップ材がゲート上に存在しないと用いることができない
ため、キャップ材を除去することが前提となっているサ
リサイド技術とは同時に用いることができないかった。
使用は高集積度化に有効な技術であるが、絶縁性のキャ
ップ材がゲート上に存在しないと用いることができない
ため、キャップ材を除去することが前提となっているサ
リサイド技術とは同時に用いることができないかった。
【００１４】
【発明が解決しようとする課題】上述のように、微細寸
法の半導体素子を形成するには、このキャップ材の使用
は必要不可欠なのもとなっている。しかし、サイサイド
技術と併用する場合には、ゲート電極となるポリシリコ
ン膜の上にキャップ材が形成されていると、ポリシリコ
ン膜がシリサイド化せずゲート抵抗が高くなるので、サ
リサイド形成前にキャップ材の除去は必ず行わなければ
ならない。
法の半導体素子を形成するには、このキャップ材の使用
は必要不可欠なのもとなっている。しかし、サイサイド
技術と併用する場合には、ゲート電極となるポリシリコ
ン膜の上にキャップ材が形成されていると、ポリシリコ
ン膜がシリサイド化せずゲート抵抗が高くなるので、サ
リサイド形成前にキャップ材の除去は必ず行わなければ
ならない。
【００１５】また、自己整合的コンタクト（ＳＡＣ）は
ゲート電極の上に絶縁性のキャップ材が存在しないと用
いることができないため、キャップ材を除去することが
前提となっているサリサイド技術とは同時に用いること
ができないかった。
ゲート電極の上に絶縁性のキャップ材が存在しないと用
いることができないため、キャップ材を除去することが
前提となっているサリサイド技術とは同時に用いること
ができないかった。
【００１６】本発明は、キャップ材を除去することなし
に、サリサイド化を行うことにより、工程の簡略化およ
びＳＡＣとの共用を可能にする製造方法を提供する事を
目的とする。
に、サリサイド化を行うことにより、工程の簡略化およ
びＳＡＣとの共用を可能にする製造方法を提供する事を
目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、側壁形成時の異方性エッチングをオーバ
ーエッチングすることにより、ゲート電極の側面の一部
を露出させ、この露出したゲート電極の側面から電極材
料をシリサイド化させる工程を有する事を特徴とする。
に、本発明は、側壁形成時の異方性エッチングをオーバ
ーエッチングすることにより、ゲート電極の側面の一部
を露出させ、この露出したゲート電極の側面から電極材
料をシリサイド化させる工程を有する事を特徴とする。
【００１８】本発明は、キャップ材がゲート上面を覆っ
ていてもゲート側面からシリサイド化を行うので、キャ
ップ材を除去する必要がなくなり、キャップ材とＳＡＣ
との共用が可能となる。
ていてもゲート側面からシリサイド化を行うので、キャ
ップ材を除去する必要がなくなり、キャップ材とＳＡＣ
との共用が可能となる。
【００１９】
【発明の実施の形態】本発明の実施形態を図を用いて詳
細に説明する。図１に示されるように、半導体基板１０
０にＮ型ＭＯＳトランジスタを形成する領域にはＰ型の
ウェル１０１を、Ｐ型ＭＯＳトランジスタを形成する領
域にはＮ型のウェル１０２をイオン注入法を用いてそれ
ぞれ選択的に形成し、通常のＬＯＣＯＳ法を用いて素子
間分離絶縁膜１０３を形成し、前記Ｐ及びＮ型のウェル
の上面に、熱酸化法を用いて、厚さ５〜１０ｎｍ程度の
二酸化シリコンからなるゲート絶縁膜１０４を形成し、
そのゲート絶縁膜１０４の上にＣＶＤ法を用いて、厚さ
３００〜４００ｎｍ程度のポリシリコンからなる電極材
料１０５を形成し、その電極材料１０５の上にＣＶＤ法
を用いて、厚さ１００ｎｍ程度の窒化シリコンからなる
キャップ材１１０を形成し、通常の写真蝕刻工程を経る
事により、二つのゲート電極を形成する。この工程では
キャップ材１１０の除去は行わない。
細に説明する。図１に示されるように、半導体基板１０
０にＮ型ＭＯＳトランジスタを形成する領域にはＰ型の
ウェル１０１を、Ｐ型ＭＯＳトランジスタを形成する領
域にはＮ型のウェル１０２をイオン注入法を用いてそれ
ぞれ選択的に形成し、通常のＬＯＣＯＳ法を用いて素子
間分離絶縁膜１０３を形成し、前記Ｐ及びＮ型のウェル
の上面に、熱酸化法を用いて、厚さ５〜１０ｎｍ程度の
二酸化シリコンからなるゲート絶縁膜１０４を形成し、
そのゲート絶縁膜１０４の上にＣＶＤ法を用いて、厚さ
３００〜４００ｎｍ程度のポリシリコンからなる電極材
料１０５を形成し、その電極材料１０５の上にＣＶＤ法
を用いて、厚さ１００ｎｍ程度の窒化シリコンからなる
キャップ材１１０を形成し、通常の写真蝕刻工程を経る
事により、二つのゲート電極を形成する。この工程では
キャップ材１１０の除去は行わない。
【００２０】次に、図１の（２）に示すように、図１の
（１）の状態で、キャップ材１１０と素子間分離絶縁膜
１０３をマスクにして、Ｎ型のウェル１０２にマスクを
かぶせて、Ｐ型のウェル１０１にリンを注入エネルギー
２０ＫｅＶ、ドーズ量１．０Ｅ１３ｃｍ−２（注入不純
物がヒソの場合、注入エネルギー４０ＫｅＶ、ドーズ量
１．０Ｅ１３ｃｍ−２）の条件で不純物注入を行い、浅
く不純物濃度の低い拡散層１１５を形成し、一方、Ｐ型
のウェル１０１にマスクをかぶせて、Ｎ型のウェル１０
２にホウ素を注入エネルギー３５ＫｅＶ、ドーズ量１．
０Ｅ１３ｃｍ−２の条件で、浅く不純物濃度の低い拡散
層１１６を形成する。その後に、ＣＶＤ法を用いて素子
全体にシリコン窒化からなる絶縁膜を堆積し、異方性エ
ッチング法（ＲＩＥ法）を用いて窒化シリコンをエッチ
ングして、側壁１２０を形成する。この際、電極材料１
０５の側面の一部１９０が露出するまでオーバーエッチ
ングする。その後、側壁１２０をマスクにして、Ｐ型の
ウェル１０１においてはヒソを（注入エネルギー３５Ｋ
ｅＶ、ドーズ量１．０Ｅ１５ｃｍ−２）、Ｎ型のウェル
１０２においてはＢＦ2 を（注入エネルギー５０Ｋｅ
Ｖ、ドーズ量１．０Ｅ１５ｃｍ−２）注入するする事に
より拡散層１１７及び１１８を形成する。
（１）の状態で、キャップ材１１０と素子間分離絶縁膜
１０３をマスクにして、Ｎ型のウェル１０２にマスクを
かぶせて、Ｐ型のウェル１０１にリンを注入エネルギー
２０ＫｅＶ、ドーズ量１．０Ｅ１３ｃｍ−２（注入不純
物がヒソの場合、注入エネルギー４０ＫｅＶ、ドーズ量
１．０Ｅ１３ｃｍ−２）の条件で不純物注入を行い、浅
く不純物濃度の低い拡散層１１５を形成し、一方、Ｐ型
のウェル１０１にマスクをかぶせて、Ｎ型のウェル１０
２にホウ素を注入エネルギー３５ＫｅＶ、ドーズ量１．
０Ｅ１３ｃｍ−２の条件で、浅く不純物濃度の低い拡散
層１１６を形成する。その後に、ＣＶＤ法を用いて素子
全体にシリコン窒化からなる絶縁膜を堆積し、異方性エ
ッチング法（ＲＩＥ法）を用いて窒化シリコンをエッチ
ングして、側壁１２０を形成する。この際、電極材料１
０５の側面の一部１９０が露出するまでオーバーエッチ
ングする。その後、側壁１２０をマスクにして、Ｐ型の
ウェル１０１においてはヒソを（注入エネルギー３５Ｋ
ｅＶ、ドーズ量１．０Ｅ１５ｃｍ−２）、Ｎ型のウェル
１０２においてはＢＦ2 を（注入エネルギー５０Ｋｅ
Ｖ、ドーズ量１．０Ｅ１５ｃｍ−２）注入するする事に
より拡散層１１７及び１１８を形成する。
【００２１】次に、図１（３）に示されるように、図１
（２）の素子の表面全面にスパッタ法を用いて高融点金
属膜（例えばチタン）を堆積し、熱処理を施す事により
高融点金属とＰ及びＮ型のウェルの表面のシリコンとを
反応させシリサイド１２５及び１２６を形成すると同時
に、電極材料１０５の露出した側面の一部１９０からも
反応させ、電極材料１０５の一部にシリサイド化した部
分１３０を形成する事によりサリサイド（自己整合的シ
リサイド）技術を用いた半導体装置が製造される。
（２）の素子の表面全面にスパッタ法を用いて高融点金
属膜（例えばチタン）を堆積し、熱処理を施す事により
高融点金属とＰ及びＮ型のウェルの表面のシリコンとを
反応させシリサイド１２５及び１２６を形成すると同時
に、電極材料１０５の露出した側面の一部１９０からも
反応させ、電極材料１０５の一部にシリサイド化した部
分１３０を形成する事によりサリサイド（自己整合的シ
リサイド）技術を用いた半導体装置が製造される。
【００２２】本実施形態では、シリサイド反応は電極材
料１０５の露出した側面から内部に向かって進む。この
為、ゲート絶縁膜１０４近傍の電極材料１０５までもシ
リサイド化してしまい高融点金属がゲート絶縁膜１０４
に悪影響を及ぼし、しきい電圧低下等の素子特性の劣化
を引き起こと事が考えられる。
料１０５の露出した側面から内部に向かって進む。この
為、ゲート絶縁膜１０４近傍の電極材料１０５までもシ
リサイド化してしまい高融点金属がゲート絶縁膜１０４
に悪影響を及ぼし、しきい電圧低下等の素子特性の劣化
を引き起こと事が考えられる。
【００２３】この問題を解決するために、オーバーエッ
チングによって側壁１２０を形成する際、残す側壁１２
０の高さを調節（例えば１００〜２００ｎｍ）しなけれ
ばならない。
チングによって側壁１２０を形成する際、残す側壁１２
０の高さを調節（例えば１００〜２００ｎｍ）しなけれ
ばならない。
【００２４】また、残す側壁１２０の幅は、ブリッジン
グと呼ばれるゲート電極とソース及びドレインとして使
用する拡散層１１７、１２５、１１８、１２６とのショ
ートを防げるだけ（例えば５０〜１００ｎｍ）残るよう
に調節する。
グと呼ばれるゲート電極とソース及びドレインとして使
用する拡散層１１７、１２５、１１８、１２６とのショ
ートを防げるだけ（例えば５０〜１００ｎｍ）残るよう
に調節する。
【００２５】従って、ポリシリコンからなる電極材料１
０５の膜厚が３００〜４００ｎｍ程度で、ゲート電極の
幅４００ｎｍ以下の微細ゲートでは、ゲート電極となる
電極材料１０５の上面からシリサイド化する従来の方法
に比べ、ゲート電極となる電極材料１０５の両側面から
シリサイド化する本発明の方がシリサイド化する面積が
広くなる。
０５の膜厚が３００〜４００ｎｍ程度で、ゲート電極の
幅４００ｎｍ以下の微細ゲートでは、ゲート電極となる
電極材料１０５の上面からシリサイド化する従来の方法
に比べ、ゲート電極となる電極材料１０５の両側面から
シリサイド化する本発明の方がシリサイド化する面積が
広くなる。
【００２６】この為、ゲート電極の側面からシリサイド
反応を進める本発明は、従来方法に比べ反応効率がよい
ので、シリサイド反応させるための熱処理時間を短縮で
きる。
反応を進める本発明は、従来方法に比べ反応効率がよい
ので、シリサイド反応させるための熱処理時間を短縮で
きる。
【００２７】また、オバーエッチングにより側壁１２０
を形成する際にキャップ材１１０までもエッチング除去
されないように、キャップ材１１０と側壁１２０となる
絶縁膜とのエッチング選択比を確保しなければならな
い。
を形成する際にキャップ材１１０までもエッチング除去
されないように、キャップ材１１０と側壁１２０となる
絶縁膜とのエッチング選択比を確保しなければならな
い。
【００２８】この為、キャップ材１１０と側壁１２０と
なる絶縁膜に同じ窒化シリコンを用た場合は、キャップ
材１１０を減圧ＣＶＤ法で堆積し、側壁１２０となる絶
縁膜をプラズマＣＶＤ法で堆積する等して、両者で窒化
シリコンの組成を変えなけらばならない。
なる絶縁膜に同じ窒化シリコンを用た場合は、キャップ
材１１０を減圧ＣＶＤ法で堆積し、側壁１２０となる絶
縁膜をプラズマＣＶＤ法で堆積する等して、両者で窒化
シリコンの組成を変えなけらばならない。
【００２９】また、本実施形態では、ＰもしくはＮ型の
ウェル１０１、１０２に不純物を注入する事によりソー
ス及びドレインとして使用する拡散層１１７、１１８を
形成すると同時に、キャップ材を介してポリシリコンか
なる電極材料１０５にも不純物を注入している。
ウェル１０１、１０２に不純物を注入する事によりソー
ス及びドレインとして使用する拡散層１１７、１１８を
形成すると同時に、キャップ材を介してポリシリコンか
なる電極材料１０５にも不純物を注入している。
【００３０】この為、ポリシリコンからなる電極材料１
０５にも十分不純物が注入されるように、キャップ材１
１０の膜厚はなるべく薄くする必要がある（例えば、１
００ｎｍ程度）。
０５にも十分不純物が注入されるように、キャップ材１
１０の膜厚はなるべく薄くする必要がある（例えば、１
００ｎｍ程度）。
【００３１】また、電極材料１０５の側面の一部１９０
から１００〜１５０ｎｍ内部までシリサイド化が進め
ば、微細ゲートでは両側面からのシリサイド反応した部
分が内部で合体する。この為、従来の方法と同様にゲー
ト電極となる電極材料１０５の上部を完全にシリサイド
化することができ、従来の方法と同等以上の低抵抗化が
可能である。
から１００〜１５０ｎｍ内部までシリサイド化が進め
ば、微細ゲートでは両側面からのシリサイド反応した部
分が内部で合体する。この為、従来の方法と同様にゲー
ト電極となる電極材料１０５の上部を完全にシリサイド
化することができ、従来の方法と同等以上の低抵抗化が
可能である。
【００３２】次に、第ニの実施形態を図を用いて説明す
る。第一の実施形態において、異方性エッチング法によ
りゲート電極を加工形成する際、エッチャントガス成分
等のエッチング条件を変更する事により、図２のに示す
ようにゲート電極の形状を台形形状（順テーパー）にな
る様にする。
る。第一の実施形態において、異方性エッチング法によ
りゲート電極を加工形成する際、エッチャントガス成分
等のエッチング条件を変更する事により、図２のに示す
ようにゲート電極の形状を台形形状（順テーパー）にな
る様にする。
【００３３】この場合、ゲート電極が台形形状であるの
でゲート電極の側面が基板に対して垂直でなく、ある角
Ａ度を持っている。この為、シリサイド化に用いる高融
点金属がゲート側面に、より堆積しやすくなるととも
に、側面の面積がより広くなる。この為、シリサイド反
応が第一の実施形態に比べより効率的になり、シリサイ
ド反応時間を短縮する事ができ、かつ、ゲート電極の抵
抗を低くすることができる。また、シリサイド化以降の
工程は第一の実施形態と同様である。
でゲート電極の側面が基板に対して垂直でなく、ある角
Ａ度を持っている。この為、シリサイド化に用いる高融
点金属がゲート側面に、より堆積しやすくなるととも
に、側面の面積がより広くなる。この為、シリサイド反
応が第一の実施形態に比べより効率的になり、シリサイ
ド反応時間を短縮する事ができ、かつ、ゲート電極の抵
抗を低くすることができる。また、シリサイド化以降の
工程は第一の実施形態と同様である。
【００３４】次に、第三の実施形態を図３を用いて説明
する。図３の（１）及び（２）に示すように、第一及び
ニの実施形態と同様に、ゲート電極となる電極材料３０
５の側面からシリサイド反応をするめる場合、障害物３
９２、３９３の存在により、電極材料３０５の片側側面
の露出部分３９６からしかシリサイド反応を進める事が
出来ない場合がある。
する。図３の（１）及び（２）に示すように、第一及び
ニの実施形態と同様に、ゲート電極となる電極材料３０
５の側面からシリサイド反応をするめる場合、障害物３
９２、３９３の存在により、電極材料３０５の片側側面
の露出部分３９６からしかシリサイド反応を進める事が
出来ない場合がある。
【００３５】この場合、電極材料３０５の片側でしかシ
リサイド化した部分３３１は形成されないので、電極材
料３０５の抵抗が高くなるが、電極材料３０５全体での
抵抗増加の影響は小さい。
リサイド化した部分３３１は形成されないので、電極材
料３０５の抵抗が高くなるが、電極材料３０５全体での
抵抗増加の影響は小さい。
【００３６】次に、第四の実施形態を図を用いて説明す
る。図４の（１）に示されるように、Ｐ型ウェル４０１
上に通常のＬＯＣＯＳ法により素子間分離絶縁膜４０３
を形成した後、第一の実施形態と同様の工程により、上
にキャップ材４１０の乗った二つのゲート電極を形成す
る。
る。図４の（１）に示されるように、Ｐ型ウェル４０１
上に通常のＬＯＣＯＳ法により素子間分離絶縁膜４０３
を形成した後、第一の実施形態と同様の工程により、上
にキャップ材４１０の乗った二つのゲート電極を形成す
る。
【００３７】次に、図４の（２）に示されるように、図
４の（１）の状態において、Ｐ型のウェル４０１に不純
物をある条件（例えば、注入不純物がリン、注入エネル
ギーが２０ＫｅＶ、ドーズ量が１．０Ｅ１３ｃｍ−２）
で注入する事により、ソース及びドレインとして使用す
る拡散層４１６を形成し、シリコン窒化膜からなる絶縁
膜４４０をＣＶＤ法により、厚さ５０〜１００ｎｍ程度
形成した後、キャップ材４１０が完全に埋まるまでレジ
スト４３５を塗布し、リソグラフィー法を用いて該レジ
スト４３５にＳＡＣ形成用のパターニングを施す。
４の（１）の状態において、Ｐ型のウェル４０１に不純
物をある条件（例えば、注入不純物がリン、注入エネル
ギーが２０ＫｅＶ、ドーズ量が１．０Ｅ１３ｃｍ−２）
で注入する事により、ソース及びドレインとして使用す
る拡散層４１６を形成し、シリコン窒化膜からなる絶縁
膜４４０をＣＶＤ法により、厚さ５０〜１００ｎｍ程度
形成した後、キャップ材４１０が完全に埋まるまでレジ
スト４３５を塗布し、リソグラフィー法を用いて該レジ
スト４３５にＳＡＣ形成用のパターニングを施す。
【００３８】次に、図５の（１）に示すように、パター
ニングされたレジスト４３５をマスクにして、異方性エ
ッチング法を用いて絶縁膜４４０をエッチング（１回
目）し、二つのゲート電極の外側に、ほぼゲート電極と
同じ高さの側壁４４５を形成した後に、レジスト４３５
を剥離する。
ニングされたレジスト４３５をマスクにして、異方性エ
ッチング法を用いて絶縁膜４４０をエッチング（１回
目）し、二つのゲート電極の外側に、ほぼゲート電極と
同じ高さの側壁４４５を形成した後に、レジスト４３５
を剥離する。
【００３９】この側壁を形成する為のエッチング工程に
おいて、キャップ材４１０と絶縁膜４４０との間に、十
分なエッチング選択比を取る事が出来ない場合、図５の
（１）に示されるように、ゲート電極の上に形成された
キャップ材４１０の一部もエッチング除去されてしま
う。
おいて、キャップ材４１０と絶縁膜４４０との間に、十
分なエッチング選択比を取る事が出来ない場合、図５の
（１）に示されるように、ゲート電極の上に形成された
キャップ材４１０の一部もエッチング除去されてしま
う。
【００４０】もし、パターニングされたレジスト４３５
（図４の（２）参照）がキャップ材４１０の上方に存在
しない場合、ゲート電極上のキャップ材４１０は全てエ
ッチング除去されてしまう。
（図４の（２）参照）がキャップ材４１０の上方に存在
しない場合、ゲート電極上のキャップ材４１０は全てエ
ッチング除去されてしまう。
【００４１】この為、キャップ材４１０と絶縁膜４４０
との間に十分なエッチング選択比を取る事が出来ない場
合、パターニングされたレジスト４３５は、二つのゲー
ト電極上のキャップ材４１０の上にも存在しなければな
らない。すなわち、パターニングされたレジスト４３５
の形状はＴ字形状となる。
との間に十分なエッチング選択比を取る事が出来ない場
合、パターニングされたレジスト４３５は、二つのゲー
ト電極上のキャップ材４１０の上にも存在しなければな
らない。すなわち、パターニングされたレジスト４３５
の形状はＴ字形状となる。
【００４２】一方、キャップ材４１０と絶縁膜４４０と
の間に十分なエッチング選択比を取る事が出来る場合に
は、パターニングされたレジスト４３５は、二つのゲー
ト電極上のキャップ材４１０の上に存在する必要はな
い。
の間に十分なエッチング選択比を取る事が出来る場合に
は、パターニングされたレジスト４３５は、二つのゲー
ト電極上のキャップ材４１０の上に存在する必要はな
い。
【００４３】次に、図５の（２）に示すように、マスク
を使用しないで、異方性エッチング法により、絶縁膜４
４０をエッチング（２回目）する事により二つのゲート
電極の内側に、ゲート電極の高さよりも高い側壁４４０
を形成すると同時に、二つのゲート電極の外側の側壁４
４５を縮小させ、電極材料４０５の側面を露出させる。
を使用しないで、異方性エッチング法により、絶縁膜４
４０をエッチング（２回目）する事により二つのゲート
電極の内側に、ゲート電極の高さよりも高い側壁４４０
を形成すると同時に、二つのゲート電極の外側の側壁４
４５を縮小させ、電極材料４０５の側面を露出させる。
【００４４】また、１回目と２回目のエッチング時間の
総量に依存する側壁４４５の大きさは、前述した理由に
より、適度な大きさ（例えば、高さ１００〜２００ｎ
ｍ，幅５０〜１００ｎｍ）になる様にエッチング時間等
を調節する。
総量に依存する側壁４４５の大きさは、前述した理由に
より、適度な大きさ（例えば、高さ１００〜２００ｎ
ｍ，幅５０〜１００ｎｍ）になる様にエッチング時間等
を調節する。
【００４５】次に、図５の（３）に示されるように、不
純物を注入（例えば、注入不純物がヒソ、注入エネルギ
ーが３５ＫｅＶ、ドーズ量が１．０Ｅ１５ｃｍ−２）す
る事により、拡散層４１７を形成し、素子全面に高融点
金属膜（例えば、チタン）を堆積し、熱処理を行う事に
よりシリコンと高融点金属とを反応させる事により、ソ
ース及びドレインとして使用する拡散層表面をシリサイ
ド化すると同時に、電極材料４０５の露出した部分４９
６からもシリサイド化を進める。
純物を注入（例えば、注入不純物がヒソ、注入エネルギ
ーが３５ＫｅＶ、ドーズ量が１．０Ｅ１５ｃｍ−２）す
る事により、拡散層４１７を形成し、素子全面に高融点
金属膜（例えば、チタン）を堆積し、熱処理を行う事に
よりシリコンと高融点金属とを反応させる事により、ソ
ース及びドレインとして使用する拡散層表面をシリサイ
ド化すると同時に、電極材料４０５の露出した部分４９
６からもシリサイド化を進める。
【００４６】次に、図６の（１）に示されるように、図
５の（３）の状態で、層間絶縁膜４５５をＣＶＤ法によ
り堆積し、ＳＡＣ（自己整合的コンタクト）を形成する
ために、該層間絶縁膜４４５にコンタクト孔４６０を形
成する。
５の（３）の状態で、層間絶縁膜４５５をＣＶＤ法によ
り堆積し、ＳＡＣ（自己整合的コンタクト）を形成する
ために、該層間絶縁膜４４５にコンタクト孔４６０を形
成する。
【００４７】次に、図６の（２）に示されるように、該
コンタクト孔４６０に配線材料４６５を形成し、保護膜
４７０を形成する事により、ＳＡＣを使用した半導体装
置が製造される。
コンタクト孔４６０に配線材料４６５を形成し、保護膜
４７０を形成する事により、ＳＡＣを使用した半導体装
置が製造される。
【００４８】また、この実施形態では、第三の実施形態
と同様に、電極材料の４０５の片方の側面からしかシリ
サイド化しないので、ゲート電極の抵抗は高くなるが、
ゲート電極全体での抵抗増加の影響は小さい。
と同様に、電極材料の４０５の片方の側面からしかシリ
サイド化しないので、ゲート電極の抵抗は高くなるが、
ゲート電極全体での抵抗増加の影響は小さい。
【００４９】また、ゲート電極の上に絶縁膜からなるキ
ャップ材４１０が形成されているので、ゲート電極とな
る電極材料４０５がコンタクト孔４６０に直接露出する
ことはない。従って、ゲート電極の位置とコンタクト孔
４６０の一部が重なっていても、電極材料４０５と配線
材料４６５の両者はショートしない。
ャップ材４１０が形成されているので、ゲート電極とな
る電極材料４０５がコンタクト孔４６０に直接露出する
ことはない。従って、ゲート電極の位置とコンタクト孔
４６０の一部が重なっていても、電極材料４０５と配線
材料４６５の両者はショートしない。
【００５０】本実施形態は以上の様に構成されているの
で、サリサイド技術と、キャップ材の使用が前提となっ
ているＳＡＣを同時に使うことができる。次に、図を用
いて第五の実施形態を説明する。図７の（１）に示すよ
うに、第四の実施形態における図４の（１）と同様の工
程により、上にキャップ材７１０の乗った二つのゲート
電極を形成する。
で、サリサイド技術と、キャップ材の使用が前提となっ
ているＳＡＣを同時に使うことができる。次に、図を用
いて第五の実施形態を説明する。図７の（１）に示すよ
うに、第四の実施形態における図４の（１）と同様の工
程により、上にキャップ材７１０の乗った二つのゲート
電極を形成する。
【００５１】次に、図７の（１）の状態で、キャップ材
７１０及び層間絶縁膜７０３をマスクにして、Ｐ型のウ
ェル７０１に不純物をある条件（例えば、注入不純物が
リン、注入エネルギーが２０ＫｅＶ、ドーズ量が１．０
Ｅ１３ｃｍ−２）で注入する事によりソース及びドレイ
ンとして使用する拡散層７１６を形成し、ＣＶＤ法を用
いて素子全体に厚さ５０〜１００ｎｍ程度の窒化シリコ
ンからなる絶縁膜７４５を堆積し、マスクを用いずに異
方性エッチング法により、側壁７４５を形成する。この
際、オーバーエッチングさせる事により電極材料７０５
の側面を露出させる。
７１０及び層間絶縁膜７０３をマスクにして、Ｐ型のウ
ェル７０１に不純物をある条件（例えば、注入不純物が
リン、注入エネルギーが２０ＫｅＶ、ドーズ量が１．０
Ｅ１３ｃｍ−２）で注入する事によりソース及びドレイ
ンとして使用する拡散層７１６を形成し、ＣＶＤ法を用
いて素子全体に厚さ５０〜１００ｎｍ程度の窒化シリコ
ンからなる絶縁膜７４５を堆積し、マスクを用いずに異
方性エッチング法により、側壁７４５を形成する。この
際、オーバーエッチングさせる事により電極材料７０５
の側面を露出させる。
【００５２】次に、図８の（１）に示すように、側壁７
４５をマスクにして、不純物を注入（例えば、注入不純
物がヒソ、注入エネルギーが３５ＫｅＶ、ドーズ量が
１．０Ｅ１５ｃｍ−２）する事により、拡散層７１７を
形成した後に素子全面に高融点金属膜（例えば、チタ
ン）を堆積し、熱処理を行う事によりシリコンと高融点
金属とを反応させる事により、ソース及びドレインとし
て使用する拡散層表面にシリサイド層７２５、７２６を
形成すると同時に、電極材料４０５の側面からもシリサ
イド化を進め、シリサイド層７３０も形成した後、素子
全体にＣＶＤ法により厚さ５０〜１００ｎｍ程度の窒化
シリコンからなる絶縁膜７１０を堆積する。
４５をマスクにして、不純物を注入（例えば、注入不純
物がヒソ、注入エネルギーが３５ＫｅＶ、ドーズ量が
１．０Ｅ１５ｃｍ−２）する事により、拡散層７１７を
形成した後に素子全面に高融点金属膜（例えば、チタ
ン）を堆積し、熱処理を行う事によりシリコンと高融点
金属とを反応させる事により、ソース及びドレインとし
て使用する拡散層表面にシリサイド層７２５、７２６を
形成すると同時に、電極材料４０５の側面からもシリサ
イド化を進め、シリサイド層７３０も形成した後、素子
全体にＣＶＤ法により厚さ５０〜１００ｎｍ程度の窒化
シリコンからなる絶縁膜７１０を堆積する。
【００５３】次に、図８の（２）に示されるように、素
子全体にＣＶＤ法により二酸化シリコンからなる層間絶
縁間７５５を堆積し、この層間絶縁膜７５５を通常の写
真蝕刻工程によって、ＳＡＣ用のコンタクト孔７６０を
形成し、前記層間絶縁間７５５をマスクにして、異方性
エッチング法により、絶縁膜７７０をエッチングする事
により、二つのゲート電極の内側にゲート電極よりも高
い側壁７４７を形成し、該コンタクト孔７６０に配線材
料（図示せず）形成し、保護膜（図示せず）を形成する
事により、ＳＡＣを使用した半導体装置が製造される。
子全体にＣＶＤ法により二酸化シリコンからなる層間絶
縁間７５５を堆積し、この層間絶縁膜７５５を通常の写
真蝕刻工程によって、ＳＡＣ用のコンタクト孔７６０を
形成し、前記層間絶縁間７５５をマスクにして、異方性
エッチング法により、絶縁膜７７０をエッチングする事
により、二つのゲート電極の内側にゲート電極よりも高
い側壁７４７を形成し、該コンタクト孔７６０に配線材
料（図示せず）形成し、保護膜（図示せず）を形成する
事により、ＳＡＣを使用した半導体装置が製造される。
【００５４】また、上述の二つのゲート電極の内側にゲ
ート電極よりも高い側壁７４７を形成する際、写真蝕刻
工程に用いたレジストをマスクにして、異方性エッチン
グ法により、該側壁７４７を形成しても良い。
ート電極よりも高い側壁７４７を形成する際、写真蝕刻
工程に用いたレジストをマスクにして、異方性エッチン
グ法により、該側壁７４７を形成しても良い。
【００５５】また、側壁７４７を形成する工程におい
て、前述したように、キャップ材７１０と絶縁膜７７０
との間には十分なエッチング選択比を取らなければなら
ないが、キャップ材７１０と絶縁膜７７０に同じ窒化シ
リコン膜を使用する場合は、前述した様にキャップ材７
１０と絶縁膜７７０の組成を変えて、エッチング選択比
を取る必要がある。
て、前述したように、キャップ材７１０と絶縁膜７７０
との間には十分なエッチング選択比を取らなければなら
ないが、キャップ材７１０と絶縁膜７７０に同じ窒化シ
リコン膜を使用する場合は、前述した様にキャップ材７
１０と絶縁膜７７０の組成を変えて、エッチング選択比
を取る必要がある。
【００５６】また、この実施形態では、第四の実施形態
と異なり、電極材料の７０５の両側面からシリサイド反
応が進むので、反応が効率的になり、ゲート電極の抵抗
をより低くする事ができる。
と異なり、電極材料の７０５の両側面からシリサイド反
応が進むので、反応が効率的になり、ゲート電極の抵抗
をより低くする事ができる。
【００５７】また、第四の実施形態と同様に、ゲート電
極の上に絶縁膜からなるキャップ材４１０が形成されて
いるので、ゲート電極となる電極材料７０５がコンタク
ト孔７６０内に直接露出することはない。
極の上に絶縁膜からなるキャップ材４１０が形成されて
いるので、ゲート電極となる電極材料７０５がコンタク
ト孔７６０内に直接露出することはない。
【００５８】
【発明の効果】本発明は、以上の様に構成されているの
で、ゲート電極となる電極材料の上に形成されたキャッ
プ材を除去する必要がない。この為、キャップ材の使用
が前提となっているＳＡＣとサリサイド技術を併用する
事が出来、キャップ材の除去という余分な工程が不要と
なるので工程を簡略化できる。
で、ゲート電極となる電極材料の上に形成されたキャッ
プ材を除去する必要がない。この為、キャップ材の使用
が前提となっているＳＡＣとサリサイド技術を併用する
事が出来、キャップ材の除去という余分な工程が不要と
なるので工程を簡略化できる。
【００５９】また、ゲート電極となる電極材料の両側面
からシリサイド反応させる場合には、ゲート電極となる
電極材料の上面からシリサイド化する従来の方法に比
べ、本発明の方がシリサイド化する面積が広くなるの
で、従来方法に比べ反応効率がよくなり、シリサイド反
応させるための熱処理時間を短縮できる。
からシリサイド反応させる場合には、ゲート電極となる
電極材料の上面からシリサイド化する従来の方法に比
べ、本発明の方がシリサイド化する面積が広くなるの
で、従来方法に比べ反応効率がよくなり、シリサイド反
応させるための熱処理時間を短縮できる。
【００６０】また、ゲート電極の形状を台形形状にする
事で、シリサイド化する面積が更に広くなり、かつ、高
融点金属がゲート電極側面に、より形成され易くなるの
でシリサンド反応をより効率出来に行う事が出来る。
事で、シリサイド化する面積が更に広くなり、かつ、高
融点金属がゲート電極側面に、より形成され易くなるの
でシリサンド反応をより効率出来に行う事が出来る。
【図１】本発明の第一の実施形態工程図。
【図２】本発明の第ニの実施形態工程図。
【図３】本発明の第三の実施形態工程図。
【図４】本発明の第四の実施形態工程図。
【図５】本発明の第四の実施形態工程図。
【図６】本発明の第四の実施形態工程図。
【図７】本発明の第五の実施形態工程図。
【図８】本発明の第五の実施形態工程図。
【図９】従来技術を用いた半導体装置の製造工程図。
【図１０】従来技術を用いた半導体装置の製造工程図。
【図１１】従来技術を用いた半導体装置の製造工程図。
【図１２】従来技術を用いた半導体装置の製造工程図。
１００ 半導体基板 １０１ Ｐ型のウェル １０２ Ｎ型のウェル １０３ 素子間分離絶縁膜 １０４、２０４、３０４、４０４ ゲート絶縁膜 １０５、２０５、３０５、４０５ 電極材料 １１０、２１０、３１０、４１０ キャップ材 １１５、１１６、１１７、１１８ 拡散層 ２１５、２１６、２１７、２１８ 拡散層 ４１６、７１６、７１７ 拡散層 １２０、２２０、３２０、４４５、４４０、７４５、７
４７ 側壁 １２５、１２６シリサイド層 １３０、１３１、３３１ シリサイド化した部分 １９０ 側面の一部 ３９２、３９３ 障害物 ４３５ レジスト ３９６、４９６ 露出した部分
４７ 側壁 １２５、１２６シリサイド層 １３０、１３１、３３１ シリサイド化した部分 １９０ 側面の一部 ３９２、３９３ 障害物 ４３５ レジスト ３９６、４９６ 露出した部分
Claims (11)
- 【請求項１】 サリサイド技術を用いた半導体装置の製
造方法において、一導電型半導体基板上にゲート絶縁膜
となる第一の絶縁膜を形成する工程と、 該第一の絶縁膜の上にゲート電極となる電極材料を形成
する工程と、 該電極材料の上に絶縁膜からなり、キャップ材として使
用する第二の絶縁膜を形成する工程と、 前記第二の絶縁膜の上にレジストを塗布した後にリソグ
ラフィー法を用いて該レジストをゲート電極形成用にパ
ターニングする工程と、 前記パターニングされたレジストをマスクにして異方性
エッチング法を用いて、前記第二の絶縁膜をエッチング
除去する事により、前記レジストのパターンを該第二の
絶縁膜に転写する工程と、 前記レジストを剥離した後に前記パターンが転写された
第二の絶縁膜をマスクにして異方性エッチング法を用い
て、前記電極材料及び前記第一の絶縁膜をエッチング除
去する事により、ゲート電極を形成する工程と、 ゲート電極の上に乗っている前記第二の絶縁膜をマスク
にして前記一導電型半導体基板に、反対導電型不純物を
注入する事によりソース及びドレインとして使用する第
一の拡散層を形成する工程と、 前記一導電型半導体基板上面及び前記ゲート電極の側面
及び前記第二の絶縁膜の上面に第三の絶縁膜を形成する
工程と、 前記第三の絶縁膜を異方性エッチング法により前記ゲー
ト電極の側面が露出するまでエッチング除去する事によ
り前記ゲート電極の両側面に、ゲート電極の高さよりも
低い側壁を形成する工程と、 マスクを用いずに前記第二の絶縁膜を介して前記電極材
料に反対導電型不純物を注入し、かつ、前記一導電型半
導体基板にも不純物を注入する事により、自己整合的に
第二の拡散層を形成する工程と、 少なくとも前記一導電型半導体基板の上面及び前記露出
したゲート電極の側面に高融点金属膜を形成した後に熱
処理を加える事により、前記一導電型半導体基板の表面
をシリサイド化すると同時にゲート電極の両側面の露出
した部分から前記電極材料をリシサイド化する工程と、 前記高融点金属膜の内、未反応の高融点金属を除去する
工程とを有する事を特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体装置の製造方法における前記
電極材料及び前記一導伝型半導体基板をシリサイド化す
る工程において、ゲート電極の片側の側面の露出した部
分からのみ前記電極材料をリシサイド化する工程を有す
る事を特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記半導体装置の製造方法において、異
方性エッチング法によりゲート電極を形成する際、ゲー
ト電極の形状を台形形状にエッチング加工する事を特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記ゲート電極の高さよりも低い側壁の
高さが３００ｎｍ以上、かつ、幅が５０ｎｍ以上である
事を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 自己整合的コンタクトを有する半導体装
置の製造方法において、一導電型半導体基板上にゲート
絶縁膜として使用する第一の絶縁膜を形成する工程と、 前記第一の絶縁膜の上にゲート電極となる電極材料を形
成する工程と、 該電極材料の上にキャップ材となる第二の絶縁膜を形成
する工程と、 前記第三の絶縁膜の上にレジストを塗布し、リソグラフ
ィー法により該レジストにゲート電極形成用のパターニ
ングを施す工程と、 該パターニングされたレジストをマスクにして、異方性
エッチング法を用いて前記第二の絶縁膜をエッチングす
る事により、前記レジストに施されたゲート電極形成用
のパターンを該第二の絶縁膜に転写する工程と、 前記レジストを剥離した後、前記第二の絶縁膜をマスク
にして異方性エッチング法を用いて、前記電極材料及び
前記第一の絶縁膜をエッチング除去する事により、前記
第二の絶縁膜が上に乗っている二つのゲート電極を形成
する工程と、 二つのゲート電極上の前記第二の絶縁膜をマスクにし
て、前記一導電型半導体基板に反対導電型不純物を注入
する事によりドレイン及びソースとして使用するための
第一の拡散層を形成する工程と、 前記一導電型半導体表面及び前記二つのゲート電極の側
面及び前記第二の絶縁膜の上面に第三の絶縁膜を形成す
る工程と、 前記第三の絶縁膜の表面に、前記二つのゲート電極の上
に形成された第三の絶縁膜が埋まるまでレジストを塗布
し、リソグラフィー法を用いて前記二つのゲート電極の
間及び前記二つのゲート電極の上方の一部のみにレジス
トを残す工程と、 前記レジストをマスクにして、異方性エッチング法を用
いて、前記第三の絶縁膜をエッチングする事により、前
記二つのゲート電極の外側にのみ第三の絶縁膜からなる
第一の側壁を形成する工程と、 前記レジストを除去し、マスクを用いずに異方性エッチ
ング法を用いて、前記第一の側壁をエッチングする事に
より、前記第一の側壁の高さを前記ゲート電極の高さよ
りも低くし、前記二つのゲート電極の外側の側面の一部
を露出させると同時に、前記二つのゲート電極の間に形
成された第三の絶縁膜をエッチングする事により前記二
つのゲート電極の内側に前記ゲート電極の高さよりも高
い第二の側壁を形成する事により、前記二つのゲート電
極の外側と内側に高さの異なる側壁を形成する工程と、 前記二つのゲート電極の内側及び外側に形成された側壁
をマスクにして、前記一導電型半導体基板に反対導電型
不純物を注入する事により、ソース及びドレインとして
使用する第二の拡散層を形成する工程と、 少なくとも前記一導電型半導体基板の表面及び前記二つ
のゲート電極外側側面の電極材料が露出した部分に高融
点金属膜を形成し、熱処理を施す事により前記一導電型
半導体基板表面をシリサイド化すると同時に、前記二つ
のゲート電極外側側面の電極材料が露出した部分から該
電極材料をシリサイド化する工程とを有する事を特徴と
する半導体装置の製造方法。 - 【請求項６】 前記第一の側壁を形成する工程におい
て、異方性エッチング法を用いる際、前記第三の絶縁膜
だけでなく、前記第二の絶縁膜のゲート電極の外側の一
部もエッチング除去する事を特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項７】 自己整合的コンタクトを有する半導体装
置の製造方法において、一導電型半導体基板上にゲート
絶縁膜として使用する第一の絶縁膜を形成する工程と、 前記第一の絶縁膜の上にゲート電極となる電極材料を形
成する工程と、 該電極材料の上にキャップ材となる第二の絶縁膜を形成
する工程と、 前記第三の絶縁膜の上にレジストを塗布し、リソグラフ
ィー法により該レジストにゲート電極形成用のパターニ
ングを施す工程と、 該パターニングしたレジストをマスクにして、異方性エ
ッチング法を用いて前記第二の絶縁膜をエッチングする
事により、前記レジストに施されたゲート電極形成用の
パターンを該第二の絶縁膜に転写する工程と、 前記レジストを剥離した後、前記第二の絶縁膜をマスク
にして異方性エッチング法を用いて、前記電極材料及び
前記第一の絶縁膜をエッチング除去する事により、前記
第二の絶縁膜が上に乗っている二つのゲート電極を形成
する工程と、 前記二つのゲート電極上の第二の絶縁膜をマスクにし
て、前記一導電型半導体基板に反対導電型不純物を注入
する事によりドレイン及びソースとして使用するための
第一の拡散層を形成する工程と、 前記一導電型半導体表面及び前記二つのゲート電極の側
面及び前記第二の絶縁膜の上面に第三の絶縁膜を形成す
る工程と、 マスクを用いずに異方性エッチング法により前記第三の
絶縁膜をエッチングする事より、前記二つのゲート電極
の両側面に前記ゲート電極の高さよりも低い第一の側壁
を形成する工程と、 前記二つのゲート電極の内側及び外側に形成された第一
の側壁をマスクにして、前記第二の絶縁膜を介して前記
電極材料に反対導電型不純物を注入すると同時に、前記
一導電型半導体基板にも反対導電型不純物を注入する事
により、ソース及びドレインとして使用する第二の拡散
層を自己整合的に形成する工程と、 少なくとも前記一導電型半導体基板の表面及び前記二つ
のゲート電極の両側面の電極材料が露出した部分に高融
点金属膜を形成し、熱処理を施す事により前記一導電型
半導体基板表面をシリサイド化すると同時に、前記二つ
のゲート電極の両側面の電極材料が露出した部分から該
電極材料をシリサイド化する工程と、 未反応の前記高融点金属膜を除去した後、前記一導電型
半導体基板の上面及び前記第一の側壁及び前記ゲート電
極側面及び前記第二の絶縁膜の上面に第四の絶縁膜を形
成する工程と、 前記第四の絶縁膜の上に、前記二つのゲート電極が完全
に埋まるまで、第五の絶縁膜を形成する工程と、 前記第五の絶縁膜の上に、レジストを塗布し、リソグラ
フィー法を用いて前記二つのゲート電極の間及び前記二
つのゲート電極の上方の一部のレジストを除去する工程
と、 残った前記レジストをマスクにして異方性エッチング法
を用いて、前記第五の絶縁膜をエッチング除去する工程
と、 前記レジストをマスクにして異方性エッチング法を用い
て前記第四の絶縁膜をエッチングする事により、前記二
つのゲート電極の内側にゲート電極の高さよりも高い第
二の側壁を形成する工程とを有する事を特徴とする半導
体装置の製造方法。 - 【請求項８】 前記第二の絶縁膜上の第四の絶縁膜が埋
まるまで塗布したレジストを除去する工程において、リ
ソグラフィー法により除去するレジストが前記二つのゲ
ート電極の間のレジストのみである事を特徴とする請求
項７記載の半導体装置の製造方法。 - 【請求項９】 前記第一の側壁の高さが３００ｎｍ以
上、かつ、幅が５０ｎｍ以上である事を特徴とする請求
項５及び７記載の半導体装置の製造方法。 - 【請求項１０】 前記半導体装置の製造方法において、
前記第二の絶縁膜が上に乗っている二つのゲート電極を
形成する工程で形成されるゲート電極の形状が台形形状
である事を特徴とする請求項５及び７記載の半導体装置
の製造方法。 - 【請求項１１】 前記半導体装置の製造方法における二
つのゲート電極の内側にゲート電極の高さよりも高い第
二の側壁を形成する工程において、 異方性エッチング法により該第二の側壁を形成する際、
前記レジストを剥離し、前記第第五の絶縁膜をマスクに
用いる事を特徴とする請求項７記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067621A JPH09260656A (ja) | 1996-03-25 | 1996-03-25 | 半導体装置の製造方法 |
| US08/823,524 US5874331A (en) | 1996-03-25 | 1997-03-24 | Method of manufacturing CMOS semiconductor devices by forming a salicide structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067621A JPH09260656A (ja) | 1996-03-25 | 1996-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260656A true JPH09260656A (ja) | 1997-10-03 |
Family
ID=13350241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8067621A Pending JPH09260656A (ja) | 1996-03-25 | 1996-03-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5874331A (ja) |
| JP (1) | JPH09260656A (ja) |
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- 1996-03-25 JP JP8067621A patent/JPH09260656A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US5874331A (en) | 1999-02-23 |
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