JPH11298267A - 音声フェード回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来音声信号がアナログ信号である時点で音
声フェードを行うため、従来の構成では自動利得制御回
路や電圧リミット回路等の回路が必要になり、回路の小
型化を行うためには不利であるという問題を解決し、簡
単な回路構成を用いて、アナログ信号で音声フェード動
作をさせる場合と同等の特性を有する音声フェード回路
を提供することを目的とする。 【解決手段】 デジタル音声信号が入力される乗算回路
４と、乗算係数発生回路３から発生させる、折れ線状に
変化する乗算係数とを掛け合わせることによりとによ
り、音声フェード特性が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＶＣ（デジタル
ビデオカメラ）やＭＤ（ミニディスクプレーヤー）等に
用いて好適な音声フェード回路に関するものである。

【０００２】

【従来の技術】近年、ＤＶＣやＭＤの音声処理回路に於
いては、効果的に音声を記録再生するために、徐々に音
声が大きくなるフェードイン機能や、徐々に音声が小さ
くなるフェードアウト機能などの音声フェード機能を持
つものが多くなっている。

【０００３】以下に従来の音声フェード回路について説
明する。従来、音声フェード回路は特公平７−１２１３
０号公報に記載されたものが知られている。その音声フ
ェード回路を図６に示す。図６は従来の音声フェード回
路のブロック図を示すものであり、図７は図６中の各点
の信号波形を示したものである。図６において、１は音
声信号が入力される音声入力端子、５は音声信号入力端
子１から入力された音声信号を増幅する増幅回路で、入
力される音声信号の利得を制御する自動利得制御機能を
有するものである。２は増幅回路５から出力される音声
信号を外部へ出力する音声出力端子、３は直流電圧（例
えば＋５Ｖ）が入力される直流電圧付加端子、４は使用
者の操作により音声フェード制御信号が入力される音声
フェード制御信号入力端子で、例えばビデオカメラなど
に設けられたフェードスイッチを使用者が操作すること
によりその制御信号が入力される。８は音声フェード制
御信号入力端子４からの音声フェード制御信号と直流電
圧付加素子３からの直流電圧から音声フェード信号を作
成するスイッチ回路、７はスイッチ回路８からの音声フ
ェード信号の低域のみを通過させる低域通過フィルタ
（以下、ＬＰＦと記す）、６はＬＰＦ７からの音声フェ
ード信号に基づいて増幅回路５における利得を制御する
電圧リミット回路である。

【０００４】以上のように構成された従来の音声フェー
ド回路について、以下その動作を説明する。

【０００５】まず、音声フェード制御信号が入力されて
いない場合（図７（ｃ）での波形Ａ〜Ｂ間、及びＥ点以
降）、図６中Ｓ４点での電位は接地レベルとなりＳ５点
には電位が与えられないため、音声入力端子１に入力さ
れた音声信号（図７（ａ）の波形）は、増幅回路５によ
りその利得分だけ増幅されて、音声出力端子２へと出力
される（図７（ｂ）の波形Ａ〜Ｂ間、及びＥ点以降）。

【０００６】次に、音声フェード制御端子４に音声フェ
ード制御信号が入力された場合（図７（ｃ）の波形Ｂ
点）には、直流電圧付加端子３に印加されている直流電
圧と音声フェード制御信号とにより、スイッチ回路８に
おいて図７（ｄ）の波形のような音声フェード信号が作
られる。この音声フェード信号はＬＰＦ７を通過するこ
とにより、図７（ｅ）の波形のように変化する。この直
流電圧が印加する時間は、ＬＰＦ７内の時定数により決
定されるものである。印加される電圧は、増幅回路５の
自動利得制御回路へ印加され、自動利得制御を動作させ
る。したがって図６のＳ５点へ印加される電圧は電圧リ
ミット回路６で決定されるが、増幅回路５の自動利得制
御回路を充分に動作させるだけのレベルが必要となる。
この図６のＳ５点へ印加される電圧により自動利得制御
回路では徐々に自動利得制御がかかり、増幅回路より出
力される音声信号は、徐々に振幅が減少していくのであ
る（図７（ｂ）の波形Ｂ〜Ｃ間）。先程も述べたが、こ
の出力音声信号の振幅を減少しフェードアウトする時間
は、ＬＰＦ７内の時定数により決定されるものである。

【０００７】また、音声フェード制御信号が入力されて
いた状態から、音声フェード制御信号の入力が中止され
た場合（図７（ｃ）の波形Ｄ点）には、図６のＳ４点の
電位が接地レベルになる為、図６のＳ５点にかかってい
た直流電圧は、主に電圧リミット回路６を通して徐々に
接地レベルまで落ち、自動利得制御回路が動作しなくな
る。これにより自動利得制御回路では徐々に自動利得制
御がかからなくなり、増幅回路より出力される音声信号
は、しだいに振幅が大きくなっていく（図７（ｂ）の波
形Ｄ〜Ｅ間）。したがってこの音声信号の振幅増加（フ
ェードイン）する時間は、電圧リミット回路６で保持さ
れる電圧、及びそれが放電される際の電流量により決定
されるものである。以上のようにして音声フェード動作
が行われる。

【０００８】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、音声信号がアナログ信号である時点で音
声フェードを行うため、上記従来の構成で記載されてい
るような自動利得制御回路や電圧リミット回路等の回路
が必要になり、回路の小型化を行うためには不利である
という問題点を有していた。

【０００９】本発明は上記従来の問題点を解決するもの
で、簡単な回路構成を用いて、アナログ信号で音声フェ
ード動作をさせる場合と同等の特性を有する音声フェー
ド回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に本発明の音声フェード回路は、入力されるデジタル音
声信号をフェードイン及びフェードアウト可能な音声フ
ェード回路であって、入力されるデジタル音声信号に乗
算係数を乗算する乗算手段と、前記乗算手段に入力する
係数の変化の仕方が少なくとも２つの傾きを持った直線
で変化するように設定された乗算係数を発生する乗算係
数発生手段とを備えたものである。

【００１１】そしてこのような構成により、簡単な回路
構成を用いて、アナログ信号で音声フェード動作をさせ
る場合と同等の特性を有する音声フェード回路が得られ
る。

【００１２】また、乗算係数発生回路は、乗算係数を発
生するタイミングを取って乗算係数発生手段に含まれる
カウンタのクロックを発生するタイミング発生手段と、
前記タイミング発生手段から発生されたクロックに基づ
いて動作する第１のカウンタと、前記第１のカウンタの
値が所定の数値になった場合にカウンタの動作を許容す
るイネーブル信号や前記第１のカウンタをリセットする
信号を発生する第１のデコーダと、前記第１のデコーダ
からのイネーブル信号と前記タイミング発生手段からの
クロックにより乗算係数を増加または減少させるアップ
ダウンカウンタと、前記アップダウンカウンタで発生し
た乗算係数の値に応じて前記第１のデコーダの動作を制
御する第２のデコーダとを有し、アップダウンカウンタ
はフェードアウト時には最大の乗算係数から係数を漸次
減少させるダウンカウンタとして動作しかつフェードイ
ン時には最小の乗算係数から係数を漸次増加させるアッ
プカウンタとして動作するような乗算係数を発生するも
のである。

【００１３】この構成によって、簡単な回路構成を用い
て、アナログ信号で音声フェード動作をさせる場合と同
等の特性を有する音声フェード回路が得られる。

【００１４】

【発明の実施の形態】本発明の請求項１に記載の発明
は、入力されるデジタル音声信号をフェードイン及びフ
ェードアウト可能な音声フェード回路であって、入力さ
れるデジタル音声信号に乗算係数を乗算する乗算手段
と、前記乗算手段に入力する係数の変化の仕方が少なく
とも２つの傾きを持った直線で変化するように設定され
た乗算係数を発生する乗算係数発生手段とを備えたもの
であり、簡単な回路構成を用いて、アナログ信号で音声
フェード動作をさせる場合と同等の特性を有する音声フ
ェード回路が得られるという作用を有する。

【００１５】また、本発明の請求項２に記載の発明は、
乗算係数発生回路は、乗算係数を発生するタイミングを
取って乗算係数発生手段に含まれるカウンタのクロック
を発生するタイミング発生手段と、前記タイミング発生
手段から発生されたクロックに基づいて動作する第１の
カウンタと、前記第１のカウンタの値が所定の数値にな
った場合にカウンタの動作を許容するイネーブル信号や
前記第１のカウンタをリセットする信号を発生する第１
のデコーダと、前記第１のデコーダからのイネーブル信
号と前記タイミング発生手段からのクロックにより乗算
係数を増加または減少させるアップダウンカウンタと、
前記アップダウンカウンタで発生した乗算係数の値に応
じて前記第１のデコーダの動作を制御する第２のデコー
ダとを有し、アップダウンカウンタはフェードアウト時
には最大の乗算係数から係数を漸次減少させるダウンカ
ウンタとして動作しかつフェードイン時には最小の乗算
係数から係数を漸次増加させるアップカウンタとして動
作するような乗算係数を発生するものであり、簡単な回
路構成を用いて、アナログ信号で音声フェード動作をさ
せる場合と同等の特性を有する音声フェード回路が得ら
れるという作用を有する。

【００１６】以下、本発明の実施の形態について、図１
から図５を用いて説明する。 （実施の形態１）図１は本実施の形態の音声フェード回
路のブロック図であり、図１において、１はデジタル音
声信号を入力するデジタル音声入力端子、２は音声フェ
ード制御指令信号を入力する音声フェード制御入力端
子、３は音声フェードの時定数や特性傾きを決定する乗
算係数発生手段である乗算係数発生回路、４はデジタル
音声入力端子１から入力されたデジタル音声信号と乗算
係数発生回路３で発生された乗算係数とを乗算する乗算
手段である乗算回路で、例えばデジタルフィルタなどに
用いられている乗算回路と兼用している。５は乗算回路
４から出力されるデジタル音声信号を外部へ出力するデ
ジタル音声出力端子である。

【００１７】図２は図１の乗算係数発生回路３の一例を
示したブロック図である。図２において、１１は乗算係
数を発生するタイミングを取って乗算係数発生回路３に
含まれるカウンタのクロックを発生するタイミング発生
回路、１２はタイミング発生回路１１から発生されたク
ロックに基づいて動作するカウンタ、１３はカウンタ１
２の値がある数値になった場合にカウンタ１２の動作を
許容するイネーブル信号やカウンタ１２をリセットする
信号を発生する第１のデコーダ、１４はフェードアウト
時には最大の乗算係数から係数を漸次減少させるダウン
カウンタとして動作し、フェードイン時には最小の乗算
係数から係数を漸次増加させるアップカウンタとして動
作するように乗算係数を発生するアップダウンカウン
タ、１５はアップダウンカウンタ１４で発生された乗算
係数の値に応じて第１のデコーダ１３の動作を決定する
第２のデコーダ、１６はアップダウンカウンタ１４で発
生された乗算係数を出力する乗算係数出力端子である。

【００１８】図３及び図４は本実施の形態における各信
号のタイミングチャートで、図３のタイミングチャート
の続きが図４のタイミングチャートとなっている。図５
は時間とともに変化する乗算係数の特性を示す特性図で
ある。

【００１９】以上のように構成された本実施の形態の音
声フェード回路について、図２から図５を用いてその動
作を説明する。

【００２０】まず、本実施の形態における音声フェード
回路のフェードアウト動作について説明する。

【００２１】図２のタイミング発生回路１１では、図１
のデジタル音声入力端子１から入力されるデジタル音声
信号と、乗算回路４で乗算するタイミングを合わせるよ
うに、図３（ａ）に示すようなクロック信号が出力され
ている。また、カウンタ１２においては、タイミング発
生回路１１から出力されているクロック毎にカウンタ値
が増加するように設定されている。アップダウンカウン
タ１４からの乗算係数出力を監視している第２のデコー
ダ１５では、乗算係数（ここではＸとする）が例えば図
５の乗算係数の特性図上にα及びβとして示される範囲
以外（Ｘ＞α、Ｘ＜β）にある場合には例えば「０」を
出力し、またα及びβとして示される範囲以内（β≦Ｘ
≦α）にある場合には例えば「１」を出力するような動
作をしている。

【００２２】また、第１のデコーダ１３では、第２のデ
コーダ１５からの出力値を見て、アップダウンカウンタ
１４のイネーブル（動作許可）及びカウンタ１２のリセ
ット制御をするように動作をする。例えば、図３のｔ２
のタイミングのように、第２のデコーダ１５からの出力
値が「０」で（乗算係数Ｘがα〜βの範囲外の時で、例
えば図５におけるＭ）、図３（ｂ）に示すカウンタ１２
の出力値が「３」になったときに、第１のデコーダ１３
から図３（ｄ）に示すような「１」の信号を出力してイ
ネーブル信号及びリセット信号を出力するよう動作す
る。また、図４のｔ１のタイミングのように、第２のデ
コーダ１５からの出力値が「１」で（乗算係数Ｘがα〜
βの範囲内の時で、例えば図５におけるＮ）、カウンタ
１２の出力値が「０」であれば、第１のデコーダ１３は
図４（ｄ）に示すように「１」の信号を出力してイネー
ブル信号及びリセット信号を出力するよう動作するよう
に設定されている。

【００２３】この場合、第２のデコーダ１５からの出力
値が「０」で、カウンタ１２の出力値が「３」でイネー
ブル信号及びリセット信号を出力するように第１のデコ
ーダ１３が動作をしていれば、図３（ｂ）のカウンタ出
力に示すように、カウンタ１２の出力信号は「０」から
「３」の繰り返し出力をするように動作する。また、第
２のデコーダ１５からの出力値が「１」で、カウンタ１
２の出力値が「０」でイネーブル信号及びリセット信号
を出力するように第１のデコーダ１３が動作をしていれ
ば、図４（ｂ）のｔ１以降のカウンタ出力に示すよう
に、カウンタ１２の出力は「０」を繰り返し出力をする
ように動作する。

【００２４】フェードアウト動作をする場合は、音声フ
ェード制御入力端子２から入力されたフェード制御信号
を受け、図２のアップダウンカウンタ１４は漸次減少す
るダウンカウンタとして動作をするようになっている。

【００２５】フェードアウト動作時には、乗算係数が図
５の乗算係数の特性図上にα及びβとして示される範囲
以外にある場合は、図３（ｂ）に示すように、カウンタ
１２の出力値が「３」になったときにはアップダウンカ
ウンタ１４は乗算係数の最大値（ここではＭとする）よ
り、１ずつ漸次減少するように動作する。また、乗算係
数がα及びβとして示される範囲以内にある場合には、
図４（ｂ）のｔ１以降に示すようにカウンタ１２の出力
はすべての範囲で「０」となり、図２のアップダウンカ
ウンタ１４へは、すべての範囲においてイネーブル信号
が入力されるようになる。この結果アップダウンカウン
タ１４では、クロック信号が入力される毎に乗算係数が
Ｘ＝α時の値（ここではＮとする）から例えば１ずつ減
少していくことになる。

【００２６】上記のようにして図１の乗算係数発生回路
３から出力された乗算係数と、デジタル音声入力端子１
から入力されたデジタル音声とを、乗算回路４で乗算し
て、その結果デジタル音声出力端子５から出力されるデ
ジタル音声信号は、図５の乗算係数の特性図に示される
ような近似直線でフェードアウト動作をすることにな
る。

【００２７】また、フェードイン動作の場合には、乗算
係数発生回路３の動作がフェードアウト動作場合と全く
逆の動作をし、アップダウンカウンタ１４が最小の乗算
係数から１ずつ漸次増加するアップカウンタとして動作
を行う。そのようにして作成された乗算係数を乗算回路
４へ出力し、乗算回路４でデジタル音声入力端子１から
入力されるデジタル音声と乗算することで、デジタル音
声出力端子５から出力されるデジタル音声のフェードイ
ン動作をすることができる。

【００２８】以上のように本実施の形態によれば、入力
されるデジタル音声に乗算係数を乗算してフェードイン
及びフェードアウトを行う乗算回路４と、乗算回路４で
乗算する乗算係数を発生する乗算係数発生回路３とを設
けることにより、例えばデジタルフィルタに用いられて
いるような乗算回路と兼用させるなどして、回路及び使
用部品を削減できるとともに、乗算係数発生回路３で発
生する乗算係数を図５に示すような特性で変化させるこ
とにより、アナログでの音声フェード動作と同様の音声
フェード特性を得ることが可能である。

【００２９】なお、以上の説明では図２の第２のデコー
ダ１５の切換範囲をα、βの２点としているが、３点以
上の切換範囲を持って制御するようにしても良い。ま
た、図２の第１のデコーダ１３のイネーブル及びリセッ
ト制御の値を、「０」及び「３」としているが、これ以
外の数字にすることは当然可能である。

【００３０】また、上記の説明ではアップダウンカウン
タ１４の増減値を「１」としているが、これについても
これ以外の数字とすることは当然可能である。さらに、
上記の説明ではフェードアウトとフェードインとで同様
の傾きの直線で近似しているが、フェードアウトとフェ
ードインとで異なった直線にすることも可能である。

【００３１】

【発明の効果】以上のように本発明は、構成された回路
及び部品の削減が可能となり、集積回路などへの取り込
みが容易であり、乗算係数を折れ線状に変化させること
でアナログでの音声フェード動作と同様のフェード特性
を得ることが可能であるという優れた効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における音声フェード回
路のブロック図

【図２】同実施の形態１における乗算係数発生回路の構
成を示すブロック図

【図３】同実施の形態１における音声フェード回路の動
作説明のための動作波形図

【図４】同実施の形態１における音声フェード回路の動
作説明のための動作波形図

【図５】同実施の形態１における音声フェード回路にお
ける乗算係数の特性図

【図６】従来の音声フェード回路のブロック図

【図７】従来の音声フェード回路の動作説明のための信
号波形図

【符号の説明】

１ デジタル音声入力端子 ２ 音声フェード制御入力端子 ３ 乗算係数発生回路 ４ 乗算回路 ５ デジタル音声出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力されるデジタル音声信号をフェード
   イン及びフェードアウト可能な音声フェード回路であっ
   て、入力されるデジタル音声信号に乗算係数を乗算する
   乗算手段と、前記乗算手段に入力する係数の変化の仕方
   が少なくとも２つの傾きを持った直線で変化するように
   設定された乗算係数を発生する乗算係数発生手段とを備
   えたことを特徴とする音声フェード回路。
2. 【請求項２】 乗算係数発生回路は、乗算係数を発生す
   るタイミングを取って乗算係数発生手段に含まれるカウ
   ンタのクロックを発生するタイミング発生手段と、前記
   タイミング発生手段から発生されたクロックに基づいて
   動作する第１のカウンタと、前記第１のカウンタの値が
   所定の数値になった場合にカウンタの動作を許容するイ
   ネーブル信号や前記第１のカウンタをリセットする信号
   を発生する第１のデコーダと、前記第１のデコーダから
   のイネーブル信号と前記タイミング発生手段からのクロ
   ックにより乗算係数を増加または減少させるアップダウ
   ンカウンタと、前記アップダウンカウンタで発生した乗
   算係数の値に応じて前記第１のデコーダの動作を制御す
   る第２のデコーダとを有し、アップダウンカウンタはフ
   ェードアウト時には最大の乗算係数から係数を漸次減少
   させるダウンカウンタとして動作しかつフェードイン時
   には最小の乗算係数から係数を漸次増加させるアップカ
   ウンタとして動作するような乗算係数を発生することを
   特徴とする請求項１記載の音声フェード回路。