JPH11306085A - メモリデバイス - Google Patents
メモリデバイスInfo
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- JPH11306085A JPH11306085A JP11202998A JP11202998A JPH11306085A JP H11306085 A JPH11306085 A JP H11306085A JP 11202998 A JP11202998 A JP 11202998A JP 11202998 A JP11202998 A JP 11202998A JP H11306085 A JPH11306085 A JP H11306085A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】誤ってデータが変更されるのを防止し、保護レ
ベルを二重にする。 【解決手段】本発明は、メモリブロック単位で書き込み
・消去が行われるメモリデバイスにおいて、書き込み・
消去を禁止する保護指定データを前記メモリフ゛ロック毎に記憶
する保護指定記憶部に加えて、保護解除を禁止する特定
ブロック指定データを前記メモリフ゛ロック毎に記憶する特定ブ
ロック指定記憶部を有する。そして、保護解除信号によ
り保護指定データを無視する保護解除状態になっても、
特定ブロック指定データにより特定ブロックと指定され
ている場合は、保護解除信号を無効化する。その結果、
保護解除状態になっても特定ブロックと指定されている
メモリフ゛ロックへの書き込み・消去は禁止され、データ保護の
レベルを二重にすることができる。そして、特定ブロッ
クに指定されたメモリフ゛ロックに書き込み・消去を行う場合
は、単に保護解除信号を保護解除状態にするのではな
く、保護指定データの変更というより煩雑な操作を必要
とすることにより、データ保護のセキュリティ性をより
高いレベルにすることができる。
ベルを二重にする。 【解決手段】本発明は、メモリブロック単位で書き込み
・消去が行われるメモリデバイスにおいて、書き込み・
消去を禁止する保護指定データを前記メモリフ゛ロック毎に記憶
する保護指定記憶部に加えて、保護解除を禁止する特定
ブロック指定データを前記メモリフ゛ロック毎に記憶する特定ブ
ロック指定記憶部を有する。そして、保護解除信号によ
り保護指定データを無視する保護解除状態になっても、
特定ブロック指定データにより特定ブロックと指定され
ている場合は、保護解除信号を無効化する。その結果、
保護解除状態になっても特定ブロックと指定されている
メモリフ゛ロックへの書き込み・消去は禁止され、データ保護の
レベルを二重にすることができる。そして、特定ブロッ
クに指定されたメモリフ゛ロックに書き込み・消去を行う場合
は、単に保護解除信号を保護解除状態にするのではな
く、保護指定データの変更というより煩雑な操作を必要
とすることにより、データ保護のセキュリティ性をより
高いレベルにすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ブロック毎にデー
タの書き込み・消去を行うメモリデバイスに関し、特
に、ブロック毎に書き込み・消去を禁止する記憶データ
保護機能と、その書き込み・消去の禁止を解除する保護
解除機能とを有するメモリデバイスに関する。
タの書き込み・消去を行うメモリデバイスに関し、特
に、ブロック毎に書き込み・消去を禁止する記憶データ
保護機能と、その書き込み・消去の禁止を解除する保護
解除機能とを有するメモリデバイスに関する。
【０００２】
【従来の技術】ブロック毎に書き込み・消去が行われる
メモリデバイスとして、不揮発性メモリセルを利用した
フラッシュメモリが知られている。かかるフラッシュメ
モリは、誤操作による書き込み・消去を防止する為に、
書き込み・消去を禁止する記憶データの保護機能が設け
られる。例えば、コンピュータを起動する時に読み込ま
れるイニシャル・プログラム・ロード用のプログラム等
を記憶するブート領域に対応するメモリブロックについ
ては、最初に書き込み・消去を禁止するように設定する
ことで、通常状態においてそのメモリブロックに誤って
他のデータが書き込まれたり、記憶データが消去された
りすることがないようにする。但し、初期において或い
は一定の場合において、かかるメモリブロックにはデー
タの書き込みや消去を行う必要があり、上記の保護機能
を解除する機能も設けられている。
メモリデバイスとして、不揮発性メモリセルを利用した
フラッシュメモリが知られている。かかるフラッシュメ
モリは、誤操作による書き込み・消去を防止する為に、
書き込み・消去を禁止する記憶データの保護機能が設け
られる。例えば、コンピュータを起動する時に読み込ま
れるイニシャル・プログラム・ロード用のプログラム等
を記憶するブート領域に対応するメモリブロックについ
ては、最初に書き込み・消去を禁止するように設定する
ことで、通常状態においてそのメモリブロックに誤って
他のデータが書き込まれたり、記憶データが消去された
りすることがないようにする。但し、初期において或い
は一定の場合において、かかるメモリブロックにはデー
タの書き込みや消去を行う必要があり、上記の保護機能
を解除する機能も設けられている。
【０００３】図１０は、従来例のデータの保護解除機能
を説明する図表である。従来例のメモリデバイスは、ブ
ロック毎に書き込み・消去を禁止する保護指定データを
記憶する保護指定記憶部と、その保護を解除する保護解
除信号とを有する。通常状態では、保護解除信号は、保
護指定データを有効にする為に非解除状態にある。その
場合は、図表のケース１、２に示される通り、保護指定
記憶部から読み出した保護指定信号に応じて、書き込み
・消去回路の書き込み・消去を禁止する保護信号が、非
保護または保護状態に制御される。一方、図表のケース
３、４に示される通り、保護解除状態になると、保護指
定記憶部からの保護指定信号の状態にかかわらず、非保
護状態となり、書き込み・消去が許可される。
を説明する図表である。従来例のメモリデバイスは、ブ
ロック毎に書き込み・消去を禁止する保護指定データを
記憶する保護指定記憶部と、その保護を解除する保護解
除信号とを有する。通常状態では、保護解除信号は、保
護指定データを有効にする為に非解除状態にある。その
場合は、図表のケース１、２に示される通り、保護指定
記憶部から読み出した保護指定信号に応じて、書き込み
・消去回路の書き込み・消去を禁止する保護信号が、非
保護または保護状態に制御される。一方、図表のケース
３、４に示される通り、保護解除状態になると、保護指
定記憶部からの保護指定信号の状態にかかわらず、非保
護状態となり、書き込み・消去が許可される。
【０００４】上記のメモリデバイスでは、保護指定され
ているメモリブロックに対して特に書き込みや消去を行
いたい場合は、単に保護解除信号により保護指定データ
を無視するようにするだけであり、わざわざ保護指定記
憶部のデータの変更を行う必要がないので、一部のメモ
リブロックへの書き込み・消去や全体のデータ変更など
のさまざまな書き込み・消去処理に柔軟に対応すること
ができる。
ているメモリブロックに対して特に書き込みや消去を行
いたい場合は、単に保護解除信号により保護指定データ
を無視するようにするだけであり、わざわざ保護指定記
憶部のデータの変更を行う必要がないので、一部のメモ
リブロックへの書き込み・消去や全体のデータ変更など
のさまざまな書き込み・消去処理に柔軟に対応すること
ができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来例では、保護解除信号により保護解除状態にする
と、本来データの変更をすべきでないメモリブロックに
対しても誤って書き込み・消去がなされる場合が発生す
る。即ち、保護解除信号により保護指定データを無視す
る一時的保護解除という簡便な機能をとった為に、その
一時的保護解除により、保護の優先度の高いメモリブロ
ックに対しても簡単にデータの変更がなされてしまうこ
とになる。そのため、ブートメモリ領域内のブートプロ
グラムなどの高いセキュリティ性を有するデータに対し
て、誤って変更・消去してしまう危険性が高くなり、好
ましくない。
従来例では、保護解除信号により保護解除状態にする
と、本来データの変更をすべきでないメモリブロックに
対しても誤って書き込み・消去がなされる場合が発生す
る。即ち、保護解除信号により保護指定データを無視す
る一時的保護解除という簡便な機能をとった為に、その
一時的保護解除により、保護の優先度の高いメモリブロ
ックに対しても簡単にデータの変更がなされてしまうこ
とになる。そのため、ブートメモリ領域内のブートプロ
グラムなどの高いセキュリティ性を有するデータに対し
て、誤って変更・消去してしまう危険性が高くなり、好
ましくない。
【０００６】そこで、本発明の目的は、保護解除状態に
なっても書き込み・消去の禁止状態（保護状態）を維持
することができるメモリデバイスを提供することにあ
る。
なっても書き込み・消去の禁止状態（保護状態）を維持
することができるメモリデバイスを提供することにあ
る。
【０００７】更に、本発明の目的は、保護解除状態にな
っても、更に別の操作を行わなければ書き込み・消去の
禁止状態（保護状態）を解除できないメモリデバイスを
提供することにある。
っても、更に別の操作を行わなければ書き込み・消去の
禁止状態（保護状態）を解除できないメモリデバイスを
提供することにある。
【０００８】更に、本発明の目的は、保護レベルを複数
階層にすることができるメモリデバイスを提供すること
にある。
階層にすることができるメモリデバイスを提供すること
にある。
【０００９】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、メモリブロック単位で書き込み・消去が
行われるメモリデバイスにおいて、書き込み・消去を禁
止する保護指定データを前記メモリブロック毎に記憶す
る保護指定記憶部に加えて、保護解除を禁止する特定ブ
ロック指定データを前記メモリブロック毎に記憶する特
定ブロック指定記憶部を有する。そして、保護解除信号
により保護指定データを無視する保護解除状態になって
も、特定ブロック指定データにより特定ブロックと指定
されている場合は、保護解除信号を無効化する。その結
果、保護解除状態になっても特定ブロックと指定されて
いるメモリブロックへの書き込み・消去は禁止され、デ
ータ保護のレベルを二重にすることができる。そして、
特定ブロックに指定されたメモリブロックに書き込み・
消去を行う場合は、単に保護解除信号を保護解除状態に
するのではなく、保護指定データの変更というより煩雑
な操作を必要とすることにより、データ保護のセキュリ
ティ性をより高いレベルにすることができる。
に、本発明は、メモリブロック単位で書き込み・消去が
行われるメモリデバイスにおいて、書き込み・消去を禁
止する保護指定データを前記メモリブロック毎に記憶す
る保護指定記憶部に加えて、保護解除を禁止する特定ブ
ロック指定データを前記メモリブロック毎に記憶する特
定ブロック指定記憶部を有する。そして、保護解除信号
により保護指定データを無視する保護解除状態になって
も、特定ブロック指定データにより特定ブロックと指定
されている場合は、保護解除信号を無効化する。その結
果、保護解除状態になっても特定ブロックと指定されて
いるメモリブロックへの書き込み・消去は禁止され、デ
ータ保護のレベルを二重にすることができる。そして、
特定ブロックに指定されたメモリブロックに書き込み・
消去を行う場合は、単に保護解除信号を保護解除状態に
するのではなく、保護指定データの変更というより煩雑
な操作を必要とすることにより、データ保護のセキュリ
ティ性をより高いレベルにすることができる。
【００１０】上記の目的を達成する為に、本発明は、複
数のメモリブロックを有し、前記メモリブロック単位で
書き込みまたは消去が行われるメモリデバイスにおい
て、書き込み・消去信号に応答して、選択されたメモリ
ブロックに書き込みまたは消去を行う書き込み・消去回
路と、書き込み・消去を禁止する保護指定データを前記
メモリブロック毎に記憶する保護指定記憶部と、保護解
除を禁止する特定ブロック指定データを前記メモリブロ
ック毎に記憶する特定ブロック指定記憶部とを有し、保
護解除がされない場合は、選択されたメモリブロックに
対応する前記保護指定データに応じて、前記書き込み・
消去回路の書き込み・消去動作が禁止され、保護解除が
された場合は、選択されたメモリブロックに対応する前
記特定ブロック指定データが非指定状態であれば前記書
き込み・消去動作が許可され、前記特定ブロック指定デ
ータが指定状態であれば、前記保護指定データに応じて
前記書き込み・消去動作が禁止されることを特徴とす
る。
数のメモリブロックを有し、前記メモリブロック単位で
書き込みまたは消去が行われるメモリデバイスにおい
て、書き込み・消去信号に応答して、選択されたメモリ
ブロックに書き込みまたは消去を行う書き込み・消去回
路と、書き込み・消去を禁止する保護指定データを前記
メモリブロック毎に記憶する保護指定記憶部と、保護解
除を禁止する特定ブロック指定データを前記メモリブロ
ック毎に記憶する特定ブロック指定記憶部とを有し、保
護解除がされない場合は、選択されたメモリブロックに
対応する前記保護指定データに応じて、前記書き込み・
消去回路の書き込み・消去動作が禁止され、保護解除が
された場合は、選択されたメモリブロックに対応する前
記特定ブロック指定データが非指定状態であれば前記書
き込み・消去動作が許可され、前記特定ブロック指定デ
ータが指定状態であれば、前記保護指定データに応じて
前記書き込み・消去動作が禁止されることを特徴とす
る。
【００１１】上記発明により、メモリブロック内に記憶
されているデータの保護のレベルを二重にすることがで
き、誤って書き込み・消去によりデータが変更されるこ
とを防止することができる。
されているデータの保護のレベルを二重にすることがで
き、誤って書き込み・消去によりデータが変更されるこ
とを防止することができる。
【００１２】更に、上記の目的を達成する為に、本発明
は、複数のメモリブロックを有し、前記メモリブロック
単位で書き込みまたは消去が行われるメモリデバイスに
おいて、書き込み・消去信号に応答して、選択されたメ
モリブロックに書き込みまたは消去を行う書き込み・消
去回路と、書き込み・消去を禁止する保護指定データを
前記メモリブロック毎に記憶する保護指定記憶部と、第
１の保護解除を禁止する特定ブロック指定データを前記
メモリブロック毎に記憶する特定ブロック指定記憶部と
を有し、第２の保護解除がされない状態において、前記
第１の保護解除がされない場合は、選択されたメモリブ
ロックに対応する前記保護指定データに応じて、前記書
き込み・消去回路の書き込み・消去動作が禁止され、前
記第１の保護解除がされた場合は、選択されたメモリブ
ロックに対応する前記特定ブロック指定データが非指定
状態であれば前記書き込み・消去動作が許可され、前記
特定ブロック指定データが指定状態であれば、前記保護
指定データに応じて前記書き込み・消去動作が禁止さ
れ、前記第２の保護解除がされた状態において、前記特
定ブロック指定データにかかわらず前記書き込み・消去
動作が許可されることを特徴とする。
は、複数のメモリブロックを有し、前記メモリブロック
単位で書き込みまたは消去が行われるメモリデバイスに
おいて、書き込み・消去信号に応答して、選択されたメ
モリブロックに書き込みまたは消去を行う書き込み・消
去回路と、書き込み・消去を禁止する保護指定データを
前記メモリブロック毎に記憶する保護指定記憶部と、第
１の保護解除を禁止する特定ブロック指定データを前記
メモリブロック毎に記憶する特定ブロック指定記憶部と
を有し、第２の保護解除がされない状態において、前記
第１の保護解除がされない場合は、選択されたメモリブ
ロックに対応する前記保護指定データに応じて、前記書
き込み・消去回路の書き込み・消去動作が禁止され、前
記第１の保護解除がされた場合は、選択されたメモリブ
ロックに対応する前記特定ブロック指定データが非指定
状態であれば前記書き込み・消去動作が許可され、前記
特定ブロック指定データが指定状態であれば、前記保護
指定データに応じて前記書き込み・消去動作が禁止さ
れ、前記第２の保護解除がされた状態において、前記特
定ブロック指定データにかかわらず前記書き込み・消去
動作が許可されることを特徴とする。
【００１３】上記の発明によれば、保護指定記憶部によ
るデータの保護に加えて、第１及び第２の保護解除状態
があり、第１の保護解除状態は特定ブロック指定記憶部
に依存して保護の解除が行われ、第２の保護解除状態に
より全てのメモリブロックの保護の解除が行われるの
で、保護のレベルを多層化することができる。
るデータの保護に加えて、第１及び第２の保護解除状態
があり、第１の保護解除状態は特定ブロック指定記憶部
に依存して保護の解除が行われ、第２の保護解除状態に
より全てのメモリブロックの保護の解除が行われるの
で、保護のレベルを多層化することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１５】図１は、第１の実施の形態例の保護回路図
の構成図である。図１において、メモリ領域１は４つの
メモリブロックで構成される。各メモリブロック０乃至
３は、ブロック選択信号ＢＬＫによってそれぞれ選択さ
れ、書き込み（プログラム）・消去及び読み出しが行わ
れる。このメモリ領域１を構成する各メモリブロック内
には、複数のメモリセルが設けられ、これらメモリセル
は、後述するとおり例えば不揮発性メモリセルで構成さ
れる。不揮発性メモリセルの一般的な構造は、ワード線
に接続されるコントロールゲートと、ビット線に接続さ
れるドレイン電極と、ソース線に接続されるソース電極
と、データを記憶するフローティングゲートからなる。
かかる不揮発性メモリセルへの書き込み（プログラム）
は、例えばワード線電圧を９Ｖにし同時にビット線電圧
を５Ｖ、ソース線電圧を０Ｖにすることで電子をフロー
ティングゲートに注入することで行われる。また、メモ
リセルへの消去はワード線電圧を−９Ｖにし、ビット線
をフローティング、ソース線電圧を５Ｖにすることで、
フローティングゲート内の電子を除去することで行われ
る。このように、メモリセルへの書き込み・消去を行う
ためには、ワード線、ビット線及びソース線の電圧をそ
れぞれ最適なレベルに制御する必要がある。このような
制御を行うのは、書き込み・消去回路２である。書き込
み・消去回路２は、書き込み・消去信号ＷＥが供給さ
れ、書き込み状態または消去状態に応じて、上記したと
おりワード線、ビット線及びソース線の電圧をそれぞれ
制御する。
の構成図である。図１において、メモリ領域１は４つの
メモリブロックで構成される。各メモリブロック０乃至
３は、ブロック選択信号ＢＬＫによってそれぞれ選択さ
れ、書き込み（プログラム）・消去及び読み出しが行わ
れる。このメモリ領域１を構成する各メモリブロック内
には、複数のメモリセルが設けられ、これらメモリセル
は、後述するとおり例えば不揮発性メモリセルで構成さ
れる。不揮発性メモリセルの一般的な構造は、ワード線
に接続されるコントロールゲートと、ビット線に接続さ
れるドレイン電極と、ソース線に接続されるソース電極
と、データを記憶するフローティングゲートからなる。
かかる不揮発性メモリセルへの書き込み（プログラム）
は、例えばワード線電圧を９Ｖにし同時にビット線電圧
を５Ｖ、ソース線電圧を０Ｖにすることで電子をフロー
ティングゲートに注入することで行われる。また、メモ
リセルへの消去はワード線電圧を−９Ｖにし、ビット線
をフローティング、ソース線電圧を５Ｖにすることで、
フローティングゲート内の電子を除去することで行われ
る。このように、メモリセルへの書き込み・消去を行う
ためには、ワード線、ビット線及びソース線の電圧をそ
れぞれ最適なレベルに制御する必要がある。このような
制御を行うのは、書き込み・消去回路２である。書き込
み・消去回路２は、書き込み・消去信号ＷＥが供給さ
れ、書き込み状態または消去状態に応じて、上記したと
おりワード線、ビット線及びソース線の電圧をそれぞれ
制御する。
【００１６】メモリ領域１に記憶されたデータを保護す
るために、保護回路部１０が保護信号ＰＲＴを書き込み
・消去回路２に供給する。保護回路部１０が、例えばＨ
レベルの保護信号ＰＲＴを書き込み・消去回路２に供給
する場合は、書き込み・消去信号ＷＥにかかわらず、メ
モリ領域内のデータの書き込み及び消去が禁止される。
るために、保護回路部１０が保護信号ＰＲＴを書き込み
・消去回路２に供給する。保護回路部１０が、例えばＨ
レベルの保護信号ＰＲＴを書き込み・消去回路２に供給
する場合は、書き込み・消去信号ＷＥにかかわらず、メ
モリ領域内のデータの書き込み及び消去が禁止される。
【００１７】不揮発性メモリセルを利用したフラッシュ
メモリにおいて、ブロック毎に書き込み・消去を行うた
めに、メモリ領域１内の各ブロックはブロック選択信号
ＢＬＫにより選択される。従って、各メモリブロック毎
に書き込み・消去を禁止するために、保護回路部１０内
に、書き込み・消去を禁止する保護指定データをメモリ
ブロック毎に記憶する保護指定記憶部１２が設けられ
る。この保護指定記憶部１２には、ブロック選択信号Ｂ
ＬＫが供給され、ブロック選択信号ＢＬＫに対応する保
護指定データが保護指定信号１４として出力される。
メモリにおいて、ブロック毎に書き込み・消去を行うた
めに、メモリ領域１内の各ブロックはブロック選択信号
ＢＬＫにより選択される。従って、各メモリブロック毎
に書き込み・消去を禁止するために、保護回路部１０内
に、書き込み・消去を禁止する保護指定データをメモリ
ブロック毎に記憶する保護指定記憶部１２が設けられ
る。この保護指定記憶部１２には、ブロック選択信号Ｂ
ＬＫが供給され、ブロック選択信号ＢＬＫに対応する保
護指定データが保護指定信号１４として出力される。
【００１８】保護解除信号２０は、外部から供給される
信号６４に従って生成され、例えばＨレベルで保護解除
状態にされる。保護解除信号２０が非解除状態（Ｌレベ
ル）の場合は、通常、保護指定記憶部１２内に記憶され
る保護指定データに従って保護信号ＰＲＴが生成され
る。従って、記録されたデータを保護すべきメモリブロ
ックに対して、対応する保護指定記憶部１２内の領域に
保護指定データ（Ｈレベル）を記憶することで、通常状
態における誤った書き込み・消去が防止される。一方、
保護解除信号２０を保護解除状態（Ｈレベル）にするこ
とにより、保護指定記憶部１２内の保護指定データが無
視され、保護信号ＰＲＴは非保護状態（Ｌレベル）とな
り、メモリブロックへの書き込み・消去が許可される。
信号６４に従って生成され、例えばＨレベルで保護解除
状態にされる。保護解除信号２０が非解除状態（Ｌレベ
ル）の場合は、通常、保護指定記憶部１２内に記憶され
る保護指定データに従って保護信号ＰＲＴが生成され
る。従って、記録されたデータを保護すべきメモリブロ
ックに対して、対応する保護指定記憶部１２内の領域に
保護指定データ（Ｈレベル）を記憶することで、通常状
態における誤った書き込み・消去が防止される。一方、
保護解除信号２０を保護解除状態（Ｈレベル）にするこ
とにより、保護指定記憶部１２内の保護指定データが無
視され、保護信号ＰＲＴは非保護状態（Ｌレベル）とな
り、メモリブロックへの書き込み・消去が許可される。
【００１９】保護回路部１０は、保護指定記憶部１２に
加えて、保護解除を禁止する特定ブロック指定データを
メモリブロック毎に記憶する特定ブロック指定記憶部１
６を有する。この特定ブロック指定記憶部１６内には、
メモリブロック内のデータの保護レベルをより高くする
ために、保護解除を禁止する特定ブロック指定データが
メモリブロックに対応して記憶される。すなわち、特定
ブロック指定データが指定状態（Ｈレベル）の場合は、
保護解除信号２０により保護指定記憶部１２内の保護指
定データを無視する保護解除状態になっても、対象とな
るメモリブロックは、特定ブロックと指定されて保護解
除信号２０を無効化する。
加えて、保護解除を禁止する特定ブロック指定データを
メモリブロック毎に記憶する特定ブロック指定記憶部１
６を有する。この特定ブロック指定記憶部１６内には、
メモリブロック内のデータの保護レベルをより高くする
ために、保護解除を禁止する特定ブロック指定データが
メモリブロックに対応して記憶される。すなわち、特定
ブロック指定データが指定状態（Ｈレベル）の場合は、
保護解除信号２０により保護指定記憶部１２内の保護指
定データを無視する保護解除状態になっても、対象とな
るメモリブロックは、特定ブロックと指定されて保護解
除信号２０を無効化する。
【００２０】その結果、保護解除状態になっても特定ブ
ロックと指定されているメモリブロックへの書き込み・
消去は禁止され、データ保護のレベルを二重にすること
ができる。そして特定ブロックに指定されたメモリブロ
ックに書き込み・消去を行う場合は、単に保護解除信号
２０を保護解除状態（Ｌレベル）にするのではなく、特
定ブロック指定記憶部１６内の特定ブロック指定データ
の変更又は保護指定記憶部１２内の保護指定データの変
更というより煩雑な操作を必要とすることになり、デー
タ保護のセキュリティレベルをより高くすることができ
る。
ロックと指定されているメモリブロックへの書き込み・
消去は禁止され、データ保護のレベルを二重にすること
ができる。そして特定ブロックに指定されたメモリブロ
ックに書き込み・消去を行う場合は、単に保護解除信号
２０を保護解除状態（Ｌレベル）にするのではなく、特
定ブロック指定記憶部１６内の特定ブロック指定データ
の変更又は保護指定記憶部１２内の保護指定データの変
更というより煩雑な操作を必要とすることになり、デー
タ保護のセキュリティレベルをより高くすることができ
る。
【００２１】上記の保護機能を実現するために、保護回
路部１０内には、ノアゲート２２、２４、インバータ２
８、３０が設けられる。そして、保護指定信号１４、特
定ブロック指定信号１８及び保護解除信号２０が、ノア
ゲート２２、２４及びインバータ２８、３０によってデ
コードされ、保護信号ＰＲＴが生成される。
路部１０内には、ノアゲート２２、２４、インバータ２
８、３０が設けられる。そして、保護指定信号１４、特
定ブロック指定信号１８及び保護解除信号２０が、ノア
ゲート２２、２４及びインバータ２８、３０によってデ
コードされ、保護信号ＰＲＴが生成される。
【００２２】図２は、第１の実施の形態例の保護解除機
能を示す図表である。図１に示されるとおり、仮に、保
護指定記憶部１２には、領域０、１に保護状態（Ｈレベ
ル）のデータが、領域２、３に非保護状態のデータ（Ｌ
レベル）がそれぞれ記憶され、特定ブロック指定記憶部
１６には、領域０に特定ブロックに指定するデータ（Ｈ
レベル）が、領域１、２及び３に指定ブロックに指定し
ないデータ（Ｌレベル）がそれぞれ記憶されているとす
る。かかる状態において、保護解除機能がどの様になる
かについて、図２の図表に従って説明する。
能を示す図表である。図１に示されるとおり、仮に、保
護指定記憶部１２には、領域０、１に保護状態（Ｈレベ
ル）のデータが、領域２、３に非保護状態のデータ（Ｌ
レベル）がそれぞれ記憶され、特定ブロック指定記憶部
１６には、領域０に特定ブロックに指定するデータ（Ｈ
レベル）が、領域１、２及び３に指定ブロックに指定し
ないデータ（Ｌレベル）がそれぞれ記憶されているとす
る。かかる状態において、保護解除機能がどの様になる
かについて、図２の図表に従って説明する。
【００２３】ケース１と２は、保護解除信号２０が非解
除状態（Ｌレベル）の場合である。このような通常状態
において、ブロック選択信号ＢＬＫに応答して保護指定
記憶部１２から出力される保護指定信号１４が、非保護
状態（Ｌレベル）の場合は、保護信号ＰＲＴも非保護状
態（Ｌレベル）になり、書き込み・消去が許可される。
一方、保護指定信号１４が保護状態（Ｈレベル）の場合
は、保護信号ＰＲＴも保護状態（Ｈレベル）になり、書
き込み・消去は禁止される。従って、上記した例では、
メモリブロック０又は１が選択される場合は、書き込み
・消去が禁止され、メモリブロック２又は３が選択され
る場合は、書き込み・消去が許可される。
除状態（Ｌレベル）の場合である。このような通常状態
において、ブロック選択信号ＢＬＫに応答して保護指定
記憶部１２から出力される保護指定信号１４が、非保護
状態（Ｌレベル）の場合は、保護信号ＰＲＴも非保護状
態（Ｌレベル）になり、書き込み・消去が許可される。
一方、保護指定信号１４が保護状態（Ｈレベル）の場合
は、保護信号ＰＲＴも保護状態（Ｈレベル）になり、書
き込み・消去は禁止される。従って、上記した例では、
メモリブロック０又は１が選択される場合は、書き込み
・消去が禁止され、メモリブロック２又は３が選択され
る場合は、書き込み・消去が許可される。
【００２４】次に、図２のケース３、４に示されるとお
り、保護解除信号２０が解除状態（Ｈレベル）の場合
は、特定ブロック指定記憶部１６内に記憶された特定ブ
ロック指定データに従って、保護信号ＰＲＴの保護状態
又は非保護状態が決定される。今仮にメモリブロック１
が選択されたとすると、特定ブロック指定記憶部１６か
ら読みだされた特定ブロック指定信号１８が非特定ブロ
ック状態（Ｌレベル）であり、保護指定信号１４にかか
わらず、保護信号ＰＲＴは非保護状態（Ｌレベル）とな
り、書き込み・消去が許可される。すなわち保護解除信
号２０によって、保護指定記憶部１２から出力される保
護指定信号１４が無視される。
り、保護解除信号２０が解除状態（Ｈレベル）の場合
は、特定ブロック指定記憶部１６内に記憶された特定ブ
ロック指定データに従って、保護信号ＰＲＴの保護状態
又は非保護状態が決定される。今仮にメモリブロック１
が選択されたとすると、特定ブロック指定記憶部１６か
ら読みだされた特定ブロック指定信号１８が非特定ブロ
ック状態（Ｌレベル）であり、保護指定信号１４にかか
わらず、保護信号ＰＲＴは非保護状態（Ｌレベル）とな
り、書き込み・消去が許可される。すなわち保護解除信
号２０によって、保護指定記憶部１２から出力される保
護指定信号１４が無視される。
【００２５】更に、図２のケース５、６に示されるとお
り、保護解除信号２０が解除状態（Ｈレベル）であっ
て、特定ブロック選択信号１８が特定ブロック指定状態
（Ｈレベル）の場合は、保護解除信号２０による保護指
定信号１４を無視する機能は禁止され、保護指定記憶部
１２から読みだされる保護指定信号１４によって、保護
信号ＰＲＴが決定される。従って、保護指定信号１４が
非保護状態（Ｌレベル）であれば、保護信号ＰＲＴも非
保護状態（Ｌレベル）となり、書き込み・消去が許可さ
れる。一方、保護指定信号１４が保護状態（Ｈレベル）
の場合は、同様に保護信号ＰＲＴも保護状態（Ｈレベ
ル）となり、書き込み・消去が禁止される。
り、保護解除信号２０が解除状態（Ｈレベル）であっ
て、特定ブロック選択信号１８が特定ブロック指定状態
（Ｈレベル）の場合は、保護解除信号２０による保護指
定信号１４を無視する機能は禁止され、保護指定記憶部
１２から読みだされる保護指定信号１４によって、保護
信号ＰＲＴが決定される。従って、保護指定信号１４が
非保護状態（Ｌレベル）であれば、保護信号ＰＲＴも非
保護状態（Ｌレベル）となり、書き込み・消去が許可さ
れる。一方、保護指定信号１４が保護状態（Ｈレベル）
の場合は、同様に保護信号ＰＲＴも保護状態（Ｈレベ
ル）となり、書き込み・消去が禁止される。
【００２６】図３は、書き込み・消去回路の構成を示す
図である。図１において説明したとおり、書き込み・消
去回路２には、書き込み・消去信号ＷＥと保護信号ＰＲ
Ｔとが供給される。保護信号ＰＲＴはインバータ４８を
介して、アンドゲート４６に入力され、書き込み・消去
信号ＷＥの有効化又は無効化が行われる。書き込み・消
去信号ＷＥは、例えば２ビットの信号であり、いずれか
のビットがＨレベルになることにより、書き込み又は消
去が指示される。保護信号ＰＲＴが保護状態（Ｈレベ
ル）の場合は、アンドゲート４６の出力が強制的にＬレ
ベルとなり、書き込み・消去回路２内のワード線電圧制
御回路４０と、ビット線電圧制御回路４２及びソース線
電圧制御回路４４の制御が禁止される。その結果、書き
込み・消去が禁止される。
図である。図１において説明したとおり、書き込み・消
去回路２には、書き込み・消去信号ＷＥと保護信号ＰＲ
Ｔとが供給される。保護信号ＰＲＴはインバータ４８を
介して、アンドゲート４６に入力され、書き込み・消去
信号ＷＥの有効化又は無効化が行われる。書き込み・消
去信号ＷＥは、例えば２ビットの信号であり、いずれか
のビットがＨレベルになることにより、書き込み又は消
去が指示される。保護信号ＰＲＴが保護状態（Ｈレベ
ル）の場合は、アンドゲート４６の出力が強制的にＬレ
ベルとなり、書き込み・消去回路２内のワード線電圧制
御回路４０と、ビット線電圧制御回路４２及びソース線
電圧制御回路４４の制御が禁止される。その結果、書き
込み・消去が禁止される。
【００２７】一方、保護信号ＰＲＴが非保護状態（Ｌレ
ベル）の場合は、書き込み・消去信号ＷＥがそのまま、
ワード線電圧制御回路４０と、ビット線電圧制御回路４
２とソース線電圧制御回路４４に供給される。そして、
それぞれの電圧制御回路の出力のワード線昇圧電圧４１
と、ビット線昇圧電圧４３及びソース線昇圧電圧４５
は、書き込み時と消去時において、図３に示されるよう
なレベルまたは状態に制御される。その結果、書き込み
・消去が許可される。前述したとおり、書き込み時にお
いては、ワード線電圧４１が９Ｖ、ビット線電圧４３が
５Ｖ、ソース線電圧４５が０Ｖとなり、電子がフローテ
ィングゲート内に注入される。また消去時において、ワ
ード線電圧４１は−９Ｖ、ビット線電圧４３はフローテ
ィング状態、そしてソース線電圧４５は５Ｖとなり、フ
ローティングゲート内の電子が除去される。
ベル）の場合は、書き込み・消去信号ＷＥがそのまま、
ワード線電圧制御回路４０と、ビット線電圧制御回路４
２とソース線電圧制御回路４４に供給される。そして、
それぞれの電圧制御回路の出力のワード線昇圧電圧４１
と、ビット線昇圧電圧４３及びソース線昇圧電圧４５
は、書き込み時と消去時において、図３に示されるよう
なレベルまたは状態に制御される。その結果、書き込み
・消去が許可される。前述したとおり、書き込み時にお
いては、ワード線電圧４１が９Ｖ、ビット線電圧４３が
５Ｖ、ソース線電圧４５が０Ｖとなり、電子がフローテ
ィングゲート内に注入される。また消去時において、ワ
ード線電圧４１は−９Ｖ、ビット線電圧４３はフローテ
ィング状態、そしてソース線電圧４５は５Ｖとなり、フ
ローティングゲート内の電子が除去される。
【００２８】図４は、不揮発性メモリセルを利用したフ
ラッシュメモリの１メモリブロック内の構造を示す図で
ある。図４においてメモリセルブロックＭＣＢ内には、
複数のワード線ＷＬと複数のビット線ＢＬとが設けら
れ、それらの交差位置に不揮発性メモリセルＭＣが配置
される。メモリセルＭＣの各ドレイン電極は、ビット線
ＢＬに接続され、各コントロールゲートはワード線ＷＬ
に接続され、そして各ソース電極はソース線ＳＬに共通
に接続される。Ｘデコーダ５０には、ＸアドレスＸＡｄ
ｄとブロック選択信号ＢＬＫとが供給され、ブロック選
択状態においてＸアドレスに従って一本のワード線ＷＬ
を選択する。選択されたワード線ＷＬは、ワード線電圧
制御回路４０によって生成されるワード線電圧４１に制
御される。Ｙデコーダ５２には、ＹアドレスＹＡｄｄと
ブロック選択信号ＢＬＫが供給され、ブロック選択状態
においてＹアドレスに従って一本のビット線ＢＬを選択
する。
ラッシュメモリの１メモリブロック内の構造を示す図で
ある。図４においてメモリセルブロックＭＣＢ内には、
複数のワード線ＷＬと複数のビット線ＢＬとが設けら
れ、それらの交差位置に不揮発性メモリセルＭＣが配置
される。メモリセルＭＣの各ドレイン電極は、ビット線
ＢＬに接続され、各コントロールゲートはワード線ＷＬ
に接続され、そして各ソース電極はソース線ＳＬに共通
に接続される。Ｘデコーダ５０には、ＸアドレスＸＡｄ
ｄとブロック選択信号ＢＬＫとが供給され、ブロック選
択状態においてＸアドレスに従って一本のワード線ＷＬ
を選択する。選択されたワード線ＷＬは、ワード線電圧
制御回路４０によって生成されるワード線電圧４１に制
御される。Ｙデコーダ５２には、ＹアドレスＹＡｄｄと
ブロック選択信号ＢＬＫが供給され、ブロック選択状態
においてＹアドレスに従って一本のビット線ＢＬを選択
する。
【００２９】読み出し状態においては、選択されたビッ
ト線ＢＬはセンスアンプ５４に接続され、メモリセル内
に記憶されたデータが出力される。また書き込み・消去
動作状態においては、ワード線ＷＬがワード線電圧制御
回路４０の生成するワード線電圧４１に、ビット線ＢＬ
がビット線電圧制御回路４２の生成するビット線電圧４
３にそれぞれ制御される。同様に、ソース線ＳＬもソー
ス電圧制御回路４４によってその電圧が制御される。
ト線ＢＬはセンスアンプ５４に接続され、メモリセル内
に記憶されたデータが出力される。また書き込み・消去
動作状態においては、ワード線ＷＬがワード線電圧制御
回路４０の生成するワード線電圧４１に、ビット線ＢＬ
がビット線電圧制御回路４２の生成するビット線電圧４
３にそれぞれ制御される。同様に、ソース線ＳＬもソー
ス電圧制御回路４４によってその電圧が制御される。
【００３０】図４には、図１に示した保護回路部１０が
示され、保護回路部１０によって生成される保護信号Ｐ
ＲＴによって、前述したとおりメモリブロックへの書き
込み・消去動作が許可又は禁止される。保護回路部１０
の構成は、図１に示されたものと同じである。
示され、保護回路部１０によって生成される保護信号Ｐ
ＲＴによって、前述したとおりメモリブロックへの書き
込み・消去動作が許可又は禁止される。保護回路部１０
の構成は、図１に示されたものと同じである。
【００３１】図５は、保護指定記憶部又は特定ブロック
指定記憶部の具体的な構成を示す図である。この記憶部
内には、電源ＶＣＣに負荷抵抗ＲＬを介して４つの記憶
セルＣ０乃至Ｃ３が平行に接続される。各記憶セルＣ０
乃至Ｃ３は、不揮発性メモリと同じものが利用されてい
る。各記憶セルのゲートにはブロック選択信号ＢＬＫ０
乃至ＢＬＫ３がそれぞれ供給され、負荷抵抗ＲＬと記憶
セルとの接続点に保護指定信号１４または特定ブロック
指定信号１８が出力される。これらの記憶セルは通常消
去状態であり、非保護状態又は非特定状態の時は、ブロ
ック選択信号ＢＬＫのＨレベルに応答して導通状態とな
り、出力信号はＬレベルとなる。また、これらの記憶セ
ルに書き込みを行うことにより、保護状態または特定状
態にすることができ、ブロック選択信号ＢＬＫのＨレベ
ルによっても、出力の保護指定信号１４または特定ブロ
ック指定信号１８がＨレベルになる。
指定記憶部の具体的な構成を示す図である。この記憶部
内には、電源ＶＣＣに負荷抵抗ＲＬを介して４つの記憶
セルＣ０乃至Ｃ３が平行に接続される。各記憶セルＣ０
乃至Ｃ３は、不揮発性メモリと同じものが利用されてい
る。各記憶セルのゲートにはブロック選択信号ＢＬＫ０
乃至ＢＬＫ３がそれぞれ供給され、負荷抵抗ＲＬと記憶
セルとの接続点に保護指定信号１４または特定ブロック
指定信号１８が出力される。これらの記憶セルは通常消
去状態であり、非保護状態又は非特定状態の時は、ブロ
ック選択信号ＢＬＫのＨレベルに応答して導通状態とな
り、出力信号はＬレベルとなる。また、これらの記憶セ
ルに書き込みを行うことにより、保護状態または特定状
態にすることができ、ブロック選択信号ＢＬＫのＨレベ
ルによっても、出力の保護指定信号１４または特定ブロ
ック指定信号１８がＨレベルになる。
【００３２】図６は、第１の実施の形態例の保護解除機
能の変形例を示す図表である。図６に示された変形例
は、図２に示された図表と比較することによって相違点
が明確になる。すなわち、ケース１、２の通常状態にお
いては、図２と同様の保護非解除機能を有する。次にケ
ース３、４においても、図２の場合と同様に、保護指定
信号１４の状態にかかわらず保護解除信号２０の解除状
態（Ｈレベル）によって、保護信号ＰＲＴは非保護状態
となり、書き込み・消去が許可される。ケース５、６が
図２に示された場合と異なる。図６の変形例では、ケー
ス５、６において保護解除信号２０が解除状態（Ｈレベ
ル）であって、特定ブロック指定信号１８が特定ブロッ
ク指定状態（Ｈレベル）の場合には、保護指定記憶部１
２から出力される保護指定信号１４の状態にかかわら
ず、保護信号ＰＲＴは保護状態（Ｈレベル）となり、書
き込み・消去動作が禁止される。
能の変形例を示す図表である。図６に示された変形例
は、図２に示された図表と比較することによって相違点
が明確になる。すなわち、ケース１、２の通常状態にお
いては、図２と同様の保護非解除機能を有する。次にケ
ース３、４においても、図２の場合と同様に、保護指定
信号１４の状態にかかわらず保護解除信号２０の解除状
態（Ｈレベル）によって、保護信号ＰＲＴは非保護状態
となり、書き込み・消去が許可される。ケース５、６が
図２に示された場合と異なる。図６の変形例では、ケー
ス５、６において保護解除信号２０が解除状態（Ｈレベ
ル）であって、特定ブロック指定信号１８が特定ブロッ
ク指定状態（Ｈレベル）の場合には、保護指定記憶部１
２から出力される保護指定信号１４の状態にかかわら
ず、保護信号ＰＲＴは保護状態（Ｈレベル）となり、書
き込み・消去動作が禁止される。
【００３３】上記したとおり、図６に示した変形例で
は、保護解除信号２０が解除状態であって、特定ブロッ
ク指定信号１８が特定ブロック指定状態の場合には、強
制的に書き込み・消去が禁止される。その結果、特定ブ
ロック指定記憶部１６の記憶データと保護指定記憶部１
２の記憶データとの間に整合性をとる必要がなく、常に
特定ブロック指定記憶部１６内の記憶データが優先され
る。
は、保護解除信号２０が解除状態であって、特定ブロッ
ク指定信号１８が特定ブロック指定状態の場合には、強
制的に書き込み・消去が禁止される。その結果、特定ブ
ロック指定記憶部１６の記憶データと保護指定記憶部１
２の記憶データとの間に整合性をとる必要がなく、常に
特定ブロック指定記憶部１６内の記憶データが優先され
る。
【００３４】図７は、上記の変形例を実現するための保
護回路部１０の回路図である。図６におけるケース１，
２の場合は、保護解除信号２０が非解除状態のＬレベル
であるので、ＮＯＲゲート２９は、保護指定記憶部１２
からの保護指定信号１４を反転して通過させる。また、
インバータ３０の出力がＨレベルであるので、ＮＯＲゲ
ート２４の出力は強制的にＬレベルとなり、ゲート２９
の出力はＮＯＲゲート２２を反転して通過する。その結
果、保護信号ＰＲＴが保護指定信号１４に応じたレベル
となる。
護回路部１０の回路図である。図６におけるケース１，
２の場合は、保護解除信号２０が非解除状態のＬレベル
であるので、ＮＯＲゲート２９は、保護指定記憶部１２
からの保護指定信号１４を反転して通過させる。また、
インバータ３０の出力がＨレベルであるので、ＮＯＲゲ
ート２４の出力は強制的にＬレベルとなり、ゲート２９
の出力はＮＯＲゲート２２を反転して通過する。その結
果、保護信号ＰＲＴが保護指定信号１４に応じたレベル
となる。
【００３５】次に、図６のケース３〜６の場合は、保護
解除信号２０が解除状態のＨレベルになり、保護指定信
号１４にかかわらずＮＯＲゲート２９の出力はＬレベル
となる。一方、インバータ３０の出力はＬレベルとな
り、特定ブロック指定信号１８が反転されてＮＯＲゲー
ト２４を通過する。更に、その出力がＮＯＲゲート２２
を反転して通過し、保護信号ＰＲＴが特定ブロック指定
信号１８に応じたレベルとなる。
解除信号２０が解除状態のＨレベルになり、保護指定信
号１４にかかわらずＮＯＲゲート２９の出力はＬレベル
となる。一方、インバータ３０の出力はＬレベルとな
り、特定ブロック指定信号１８が反転されてＮＯＲゲー
ト２４を通過する。更に、その出力がＮＯＲゲート２２
を反転して通過し、保護信号ＰＲＴが特定ブロック指定
信号１８に応じたレベルとなる。
【００３６】図８は、第２の実施の形態例の保護回路部
の構成図である。前述の第１の実施の形態例では、メモ
リブロック内のデータの保護のレベルは、２段階になっ
ていたが、図８に示した第２の実施の形態例では、３段
階の保護レベルになっている。すなわち、図８の第２の
実施の形態例では、第１の保護解除信号２０に加えて、
第２の保護解除信号６０が追加される。そして追加され
た第２の保護解除信号６０は、ノアゲート２２に供給さ
れる。
の構成図である。前述の第１の実施の形態例では、メモ
リブロック内のデータの保護のレベルは、２段階になっ
ていたが、図８に示した第２の実施の形態例では、３段
階の保護レベルになっている。すなわち、図８の第２の
実施の形態例では、第１の保護解除信号２０に加えて、
第２の保護解除信号６０が追加される。そして追加され
た第２の保護解除信号６０は、ノアゲート２２に供給さ
れる。
【００３７】図９は、第２の実施の形態例の保護解除機
能を示す図表である。この図表を参照して第２の実施の
形態例の保護解除機能について説明する。
能を示す図表である。この図表を参照して第２の実施の
形態例の保護解除機能について説明する。
【００３８】第２の実施の形態例は、第１の保護解除信
号２０によって特定ブロック以外のブロックに対する書
き込み・消去を許可する保護解除機能と、第２の保護解
除信号６０によって、特定ブロックを含めた全てのブロ
ックに対する書き込み・消去を許可する保護解除機能を
持つ。図９に示されるケース１は、第１及び第２の保護
解除信号が共に非解除状態（Ｌレベル）の場合である。
この様な通常状態では、保護解除機能は保護指定記憶部
１２から出力される保護指定信号１４に依存して決めら
れる。すなわち、図２又は図６に示されたケース１及び
２の場合と同じである。
号２０によって特定ブロック以外のブロックに対する書
き込み・消去を許可する保護解除機能と、第２の保護解
除信号６０によって、特定ブロックを含めた全てのブロ
ックに対する書き込み・消去を許可する保護解除機能を
持つ。図９に示されるケース１は、第１及び第２の保護
解除信号が共に非解除状態（Ｌレベル）の場合である。
この様な通常状態では、保護解除機能は保護指定記憶部
１２から出力される保護指定信号１４に依存して決めら
れる。すなわち、図２又は図６に示されたケース１及び
２の場合と同じである。
【００３９】図９に示されたケース２の場合は、第１の
保護解除信号２０が解除状態（Ｈレベル）であり、第２
の保護解除信号６０が非解除状態（Ｌレベル）である。
このケース２の場合は、特定ブロック以外のメモリブロ
ックの書き込み・消去が許可される保護解除状態であ
る。但し、特定ブロックの場合は、保護指定信号１４に
依存して保護が解除されるか或いは強制的に保護状態と
なる。すなわち図２のケース３乃至６の場合、あるいは
図６の変形例のケース３乃至６の場合に該当する。
保護解除信号２０が解除状態（Ｈレベル）であり、第２
の保護解除信号６０が非解除状態（Ｌレベル）である。
このケース２の場合は、特定ブロック以外のメモリブロ
ックの書き込み・消去が許可される保護解除状態であ
る。但し、特定ブロックの場合は、保護指定信号１４に
依存して保護が解除されるか或いは強制的に保護状態と
なる。すなわち図２のケース３乃至６の場合、あるいは
図６の変形例のケース３乃至６の場合に該当する。
【００４０】図９に示されたケース３及び４の場合は、
第２の保護解除信号６０が解除状態（Ｈレベル）の場合
である。このケース３及び４の場合は、第１の保護解除
信号２０にかかわらず、更に保護指定記憶部１２から出
力される保護指定信号１４の状態にかかわらず、すべて
のメモリブロックのデータの保護が解除され、強制的に
保護信号ＰＲＴが非保護状態（Ｌレベル）にされる。そ
の結果、すべてのメモリブロックへの書き込み・消去が
許可される。
第２の保護解除信号６０が解除状態（Ｈレベル）の場合
である。このケース３及び４の場合は、第１の保護解除
信号２０にかかわらず、更に保護指定記憶部１２から出
力される保護指定信号１４の状態にかかわらず、すべて
のメモリブロックのデータの保護が解除され、強制的に
保護信号ＰＲＴが非保護状態（Ｌレベル）にされる。そ
の結果、すべてのメモリブロックへの書き込み・消去が
許可される。
【００４１】以上のとおり、第２の実施の形態例では、
第１及び第２の保護解除信号が非解除状態の場合は、保
護指定記憶部１２から出力される保護指定信号１４に依
存して、保護信号ＰＲＴの保護状態若しくは非保護状態
が決定される。さらに第１の保護解除信号２０が解除状
態（Ｈレベル）になると、特定ブロック指定記憶部１６
から出力される特定ブロック指定信号１８に依存して、
保護信号ＰＲＴの状態が決定され、特定ブロックに指定
されたメモリブロックのデータが保護される。そして、
第２の保護解除信号６０が解除状態（Ｈレベル）になる
と、特定ブロックであっても保護信号ＰＲＴは非保護状
態（Ｌレベル）となり、すべてのメモリブロックに対し
て書き込み・消去が許可される。
第１及び第２の保護解除信号が非解除状態の場合は、保
護指定記憶部１２から出力される保護指定信号１４に依
存して、保護信号ＰＲＴの保護状態若しくは非保護状態
が決定される。さらに第１の保護解除信号２０が解除状
態（Ｈレベル）になると、特定ブロック指定記憶部１６
から出力される特定ブロック指定信号１８に依存して、
保護信号ＰＲＴの状態が決定され、特定ブロックに指定
されたメモリブロックのデータが保護される。そして、
第２の保護解除信号６０が解除状態（Ｈレベル）になる
と、特定ブロックであっても保護信号ＰＲＴは非保護状
態（Ｌレベル）となり、すべてのメモリブロックに対し
て書き込み・消去が許可される。
【００４２】第１及び第２の実施の形態例において、保
護解除信号２０、６０は外部信号によって生成される。
図１及び図８に示されるとおり、外部信号６４又は６６
が供給される保護解除信号発生部６２が設けられ、この
外部信号６４又は６６に高い電圧が供給されるとき、保
護解除信号発生部６２は、保護解除信号２０及び６０を
解除状態（Ｈレベル）になるように制御する。
護解除信号２０、６０は外部信号によって生成される。
図１及び図８に示されるとおり、外部信号６４又は６６
が供給される保護解除信号発生部６２が設けられ、この
外部信号６４又は６６に高い電圧が供給されるとき、保
護解除信号発生部６２は、保護解除信号２０及び６０を
解除状態（Ｈレベル）になるように制御する。
【００４３】
【発明の効果】以上説明したとおり、本発明によれば、
通常状態においてはメモリブロック毎に書き込み・消去
の禁止または許可を指定することができ、さらに保護解
除状態になっても特定ブロックに対しては書き込み・消
去の禁止状態（保護状態）を維持することができ、メモ
リブロック内のデータが誤って変更又は消去される危険
性が低くなる。更に保護解除信号を複数設けることによ
って保護解除状態を複数階層にし、メモリブロック内の
データの保護レベルを複数レベルにすることができる。
通常状態においてはメモリブロック毎に書き込み・消去
の禁止または許可を指定することができ、さらに保護解
除状態になっても特定ブロックに対しては書き込み・消
去の禁止状態（保護状態）を維持することができ、メモ
リブロック内のデータが誤って変更又は消去される危険
性が低くなる。更に保護解除信号を複数設けることによ
って保護解除状態を複数階層にし、メモリブロック内の
データの保護レベルを複数レベルにすることができる。
【図１】第１の実施の形態例の保護回路図の構成図であ
る。
る。
【図２】第１の実施の形態例の保護解除機能を示す図表
である。
である。
【図３】書き込み・消去回路の構成を示す図である。
【図４】不揮発性メモリセルを利用したフラッシュメモ
リの１メモリブロック内の構造を示す図である。
リの１メモリブロック内の構造を示す図である。
【図５】保護指定記憶部又は特定ブロック指定記憶部の
具体的な構成を示す図である。
具体的な構成を示す図である。
【図６】第１の実施の形態例の保護解除機能の変形例を
示す図表である。
示す図表である。
【図７】変形例を実現するための保護回路部１０の回路
図である。
図である。
【図８】第２の実施の形態例の保護回路部の構成図であ
る。
る。
【図９】第２の実施の形態例の保護解除機能を示す図表
である。
である。
【図１０】従来例のデータの保護解除機能を説明する図
表である。
表である。
１ メモリブロック ２ 書き込み・消去回路 １２ 保護指定記憶部 １６ 特定ブロック指定記憶部 ２０ 保護解除信号（第１の保護解除信号） ６０ 第２の保護解除信号
Claims (16)
- 【請求項１】複数のメモリブロックを有し、前記メモリ
ブロック単位で書き込みまたは消去が行われるメモリデ
バイスにおいて、 書き込み・消去信号に応答して、選択されたメモリブロ
ックに書き込みまたは消去を行う書き込み・消去回路
と、 書き込み・消去を禁止する保護指定データを前記メモリ
ブロック毎に記憶する保護指定記憶部と、 保護解除を禁止する特定ブロック指定データを前記メモ
リブロック毎に記憶する特定ブロック指定記憶部とを有
し、 保護解除がされない場合は、選択されたメモリブロック
に対応する前記保護指定データに応じて、前記書き込み
・消去回路の書き込み・消去動作が禁止され、保護解除
がされた場合は、選択されたメモリブロックに対応する
前記特定ブロック指定データが非指定状態であれば前記
書き込み・消去動作が許可され、前記特定ブロック指定
データが指定状態であれば、前記保護指定データに応じ
て前記書き込み・消去動作が禁止されることを特徴とす
るメモリデバイス。 - 【請求項２】請求項１において、 前記保護解除を指示する保護解除信号が、外部から供給
される信号にしたがって生成されることを特徴とするメ
モリデバイス。 - 【請求項３】請求項１において、 前記メモリブロックは、複数の不揮発性メモリセルを有
することを特徴とするメモリデバイス。 - 【請求項４】請求項３において、 前記書き込み・消去回路は、前記不揮発性メモリセルの
ワード線電圧を制御するワード線電圧制御回路と、前記
不揮発性メモリセルのビット線電圧を制御するビット線
電圧制御回路と、前記不揮発性メモリセルのソース電圧
を制御するソース電圧制御回路とを有することを特徴と
するメモリデバイス。 - 【請求項５】複数のメモリブロックを有し、前記メモリ
ブロック単位で書き込みまたは消去が行われるメモリデ
バイスにおいて、 書き込み・消去信号に応答して、選択されたメモリブロ
ックに書き込みまたは消去を行う書き込み・消去回路
と、 書き込み・消去を禁止する保護指定データを前記メモリ
ブロック毎に記憶する保護指定記憶部と、 保護解除を禁止する特定ブロック指定データを前記メモ
リブロック毎に記憶する特定ブロック指定記憶部とを有
し、 保護解除がされない場合は、選択されたメモリブロック
に対応する前記保護指定データに応じて、前記書き込み
・消去回路の書き込み・消去動作が禁止され、保護解除
がされた場合は、選択されたメモリブロックに対応する
前記特定ブロック指定データが非指定状態であれば前記
書き込み・消去動作が許可され、前記特定ブロック指定
データが指定状態であれば前記書き込み・消去動作が禁
止されることを特徴とするメモリデバイス。 - 【請求項６】請求項５において、 前記保護解除を指示する保護解除信号が、外部から供給
される信号にしたがって生成されることを特徴とするメ
モリデバイス。 - 【請求項７】請求項５において、 前記メモリブロックは、複数の不揮発性メモリセルを有
することを特徴とするメモリデバイス。 - 【請求項８】請求項７において、 前記書き込み・消去回路は、前記不揮発性メモリセルの
ワード線電圧を制御するワード線電圧制御回路と、前記
不揮発性メモリセルのビット線電圧を制御するビット線
電圧制御回路と、前記不揮発性メモリセルのソース電圧
を制御するソース電圧制御回路とを有することを特徴と
するメモリデバイス。 - 【請求項９】複数のメモリブロックを有し、前記メモリ
ブロック単位で書き込みまたは消去が行われるメモリデ
バイスにおいて、 書き込み・消去信号に応答して、選択されたメモリブロ
ックに書き込みまたは消去を行う書き込み・消去回路
と、 書き込み・消去を禁止する保護指定データを前記メモリ
ブロック毎に記憶する保護指定記憶部と、 第１の保護解除を禁止する特定ブロック指定データを前
記メモリブロック毎に記憶する特定ブロック指定記憶部
とを有し、 第２の保護解除がされない状態において、前記第１の保
護解除がされない場合は、選択されたメモリブロックに
対応する前記保護指定データに応じて、前記書き込み・
消去回路の書き込み・消去動作が禁止され、前記第１の
保護解除がされた場合は、選択されたメモリブロックに
対応する前記特定ブロック指定データが非指定状態であ
れば前記書き込み・消去動作が許可され、前記特定ブロ
ック指定データが指定状態であれば、前記保護指定デー
タに応じて前記書き込み・消去動作が禁止され、 前記第２の保護解除がされた状態において、前記特定ブ
ロック指定データにかかわらず前記書き込み・消去動作
が許可されることを特徴とするメモリデバイス。 - 【請求項１０】請求項９において、 前記第１の保護解除を指示する第１の保護解除信号と、
前記第２の保護解除を指示する第２の保護解除信号と
が、外部から供給される信号にしたがって生成されるこ
とを特徴とするメモリデバイス。 - 【請求項１１】請求項９において、 前記メモリブロックは、複数の不揮発性メモリセルを有
することを特徴とするメモリデバイス。 - 【請求項１２】請求項１１において、 前記書き込み・消去回路は、前記不揮発性メモリセルの
ワード線電圧を制御するワード線電圧制御回路と、前記
不揮発性メモリセルのビット線電圧を制御するビット線
電圧制御回路と、前記不揮発性メモリセルのソース電圧
を制御するソース電圧制御回路とを有することを特徴と
するメモリデバイス。 - 【請求項１３】複数のメモリブロックを有し、前記メモ
リブロック単位で書き込みまたは消去が行われるメモリ
デバイスにおいて、 書き込み・消去信号に応答して、選択されたメモリブロ
ックに書き込みまたは消去を行う書き込み・消去回路
と、 書き込み・消去を禁止する保護指定データを前記メモリ
ブロック毎に記憶する保護指定記憶部と、 第１の保護解除を禁止する特定ブロック指定データを前
記メモリブロック毎に記憶する特定ブロック指定記憶部
とを有し、 第２の保護解除がされない状態において、前記第１の保
護解除がされない場合は、選択されたメモリブロックに
対応する前記保護指定データに応じて、前記書き込み・
消去回路の書き込み・消去動作が禁止され、前記第１の
保護解除がされた場合は、選択されたメモリブロックに
対応する前記特定ブロック指定データが非指定状態であ
れば前記書き込み・消去動作が許可され、前記特定ブロ
ック指定データが指定状態であれば前記書き込み・消去
動作が禁止され、 前記第２の保護解除がされた状態において、前記特定ブ
ロック指定データにかかわらず前記書き込み・消去動作
が許可されることを特徴とするメモリデバイス。 - 【請求項１４】請求項１３において、 前記第１の保護解除を指示する第１の保護解除信号と、
前記第２の保護解除を指示する第２の保護解除信号と
が、外部から供給される信号にしたがって生成されるこ
とを特徴とするメモリデバイス。 - 【請求項１５】請求項１３において、 前記メモリブロックは、複数の不揮発性メモリセルを有
することを特徴とするメモリデバイス。 - 【請求項１６】請求項１５において、 前記書き込み・消去回路は、前記不揮発性メモリセルの
ワード線電圧を制御するワード線電圧制御回路と、前記
不揮発性メモリセルのビット線電圧を制御するビット線
電圧制御回路と、前記不揮発性メモリセルのソース電圧
を制御するソース電圧制御回路とを有することを特徴と
するメモリデバイス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202998A JP3729638B2 (ja) | 1998-04-22 | 1998-04-22 | メモリデバイス |
| KR1019980056381A KR100321086B1 (ko) | 1998-04-22 | 1998-12-19 | 메모리장치 |
| US09/217,197 US6108235A (en) | 1998-04-22 | 1998-12-22 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202998A JP3729638B2 (ja) | 1998-04-22 | 1998-04-22 | メモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306085A true JPH11306085A (ja) | 1999-11-05 |
| JP3729638B2 JP3729638B2 (ja) | 2005-12-21 |
Family
ID=14576228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202998A Expired - Fee Related JP3729638B2 (ja) | 1998-04-22 | 1998-04-22 | メモリデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6108235A (ja) |
| JP (1) | JP3729638B2 (ja) |
| KR (1) | KR100321086B1 (ja) |
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- 1998-12-19 KR KR1019980056381A patent/KR100321086B1/ko not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6108235A (en) | 2000-08-22 |
| KR100321086B1 (ko) | 2002-06-24 |
| KR19990081811A (ko) | 1999-11-15 |
| JP3729638B2 (ja) | 2005-12-21 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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