JPH11306761A - データ入出力回路、半導体記憶装置および情報処理装置 - Google Patents
データ入出力回路、半導体記憶装置および情報処理装置Info
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- JPH11306761A JPH11306761A JP10117168A JP11716898A JPH11306761A JP H11306761 A JPH11306761 A JP H11306761A JP 10117168 A JP10117168 A JP 10117168A JP 11716898 A JP11716898 A JP 11716898A JP H11306761 A JPH11306761 A JP H11306761A
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力バッファ回路のＨｉ−Ｚ制御とデータ出
力のタイミングをそろえることにより高速動作を実現す
るデータ入出力回路、半導体記憶装置および情報処理装
置を提供する。 【解決手段】 同期型差動増幅器２６からの相補の信号
が第１のレジスタ回路１６ａと第２のレジスタ回路１７
ａに一旦設定され、クロック信号に同期して第１のレジ
スタ回路１６ａと第２のレジスタ回路１７ａから出力さ
れる相補の信号によって出力バッファ回路１０が作動
し、データを入出力端子９に出力するデータ入出力回路
であって、出力バッファ回路１０のＨｉ−Ｚ制御もその
相補の信号によって行うものである。
力のタイミングをそろえることにより高速動作を実現す
るデータ入出力回路、半導体記憶装置および情報処理装
置を提供する。 【解決手段】 同期型差動増幅器２６からの相補の信号
が第１のレジスタ回路１６ａと第２のレジスタ回路１７
ａに一旦設定され、クロック信号に同期して第１のレジ
スタ回路１６ａと第２のレジスタ回路１７ａから出力さ
れる相補の信号によって出力バッファ回路１０が作動
し、データを入出力端子９に出力するデータ入出力回路
であって、出力バッファ回路１０のＨｉ−Ｚ制御もその
相補の信号によって行うものである。
Description
【０００１】
【発明の属する技術分野】本発明は、データ入出力回
路、そのデータ入出力回路を備えた半導体記憶装置、お
よびその半導体記憶装置を用いた情報処理装置に関し、
特に、クロック信号に同期して動作するデータ入出力回
路、半導体記憶装置および情報処理装置に関する。
路、そのデータ入出力回路を備えた半導体記憶装置、お
よびその半導体記憶装置を用いた情報処理装置に関し、
特に、クロック信号に同期して動作するデータ入出力回
路、半導体記憶装置および情報処理装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）、ＳＲＡＭ（Static Random Access Memory）等の
半導体メモリに必要な端子の一つとして入出力端子が挙
げられる。入出力端子はデータの入力または出力となる
端子である。半導体メモリには入力端子と出力端子が別
になっているメモリと、入出力共通端子のメモリがあ
る。
ry）、ＳＲＡＭ（Static Random Access Memory）等の
半導体メモリに必要な端子の一つとして入出力端子が挙
げられる。入出力端子はデータの入力または出力となる
端子である。半導体メモリには入力端子と出力端子が別
になっているメモリと、入出力共通端子のメモリがあ
る。
【０００３】後者のメモリでは、その入出力共通端子が
データ入出力回路内のデータ出力バッファ回路の出力お
よびデータ入力バッファ回路の入力の両方に接続され
る。そして、たとえばリードライト端子により、データ
書き込み時（データ入力時）には入力端子となり、デー
タ読み込み時（データ出力時）には出力端子となる。し
たがって、データ入力時には出力バッファ回路の出力を
高インピーダンス状態（high impedance state）とし、
出力バッファ回路と入出力共通端子の電気的接続を断つ
ことが必要となる。
データ入出力回路内のデータ出力バッファ回路の出力お
よびデータ入力バッファ回路の入力の両方に接続され
る。そして、たとえばリードライト端子により、データ
書き込み時（データ入力時）には入力端子となり、デー
タ読み込み時（データ出力時）には出力端子となる。し
たがって、データ入力時には出力バッファ回路の出力を
高インピーダンス状態（high impedance state）とし、
出力バッファ回路と入出力共通端子の電気的接続を断つ
ことが必要となる。
【０００４】また、前者のメモリであっても、一本の線
（バスライン）に複数個接続し、一定のタイミングごと
に１個のメモリからの出力のみを選択的にバスラインに
送出するような場合には、選択されているメモリ以外の
出力を高インピーダンス状態にすることが上記と同様に
必要となる。
（バスライン）に複数個接続し、一定のタイミングごと
に１個のメモリからの出力のみを選択的にバスラインに
送出するような場合には、選択されているメモリ以外の
出力を高インピーダンス状態にすることが上記と同様に
必要となる。
【０００５】このように半導体メモリでは出力バッファ
回路の高インピーダンス（以下、「Ｈｉ−Ｚ」と略す）
制御が必要とされるが、従来よりこのＨｉ−Ｚ制御は次
のような方法で行われている。図１０は従来のデータ入
出力回路の構成を示す図である。図１０に示すデータ入
出力回路では入出力端子１０１に出力バッファ回路１０
２の出力および入力バッファ回路１０３の入力の両方が
接続されている。出力バッファ回路１０２の前段にはＨ
ｉ−Ｚ制御回路１０４が設けられており、このＨｉ−Ｚ
制御回路１０４により出力バッファ回路１０２のＨｉ−
Ｚ制御が行われる。たとえば図１０では、出力バッファ
回路１０２は２つのｎ型ＭＯＳトランジスタ１０７、１
０８で構成され、Ｈｉ−Ｚ制御回路１０４は２つの２入
力ＮＯＲ回路１０９、１１０とインバータ回路１１１で
それぞれ構成されている。このような構成では、出力イ
ネーブル信号（ＯＥバー）がＨレベルの時に出力バッフ
ァ回路１０２はＨｉ−Ｚ状態となる。すなわち、出力イ
ネーブル信号ＯＥバーがＨレベルになると、２入力ＮＯ
Ｒ回路１０９および１１０は共にもう一方の入力レベル
の如何にかかわらずその出力はＬレベルとなる。よっ
て、２入力ＮＯＲ回路１０９および１１０の出力をゲー
トに入力するｎ型ＭＯＳトランジスタ１０７および１０
８は共に非導通状態となり、出力バッファ回路１０２は
Ｈｉ−Ｚ状態となる。
回路の高インピーダンス（以下、「Ｈｉ−Ｚ」と略す）
制御が必要とされるが、従来よりこのＨｉ−Ｚ制御は次
のような方法で行われている。図１０は従来のデータ入
出力回路の構成を示す図である。図１０に示すデータ入
出力回路では入出力端子１０１に出力バッファ回路１０
２の出力および入力バッファ回路１０３の入力の両方が
接続されている。出力バッファ回路１０２の前段にはＨ
ｉ−Ｚ制御回路１０４が設けられており、このＨｉ−Ｚ
制御回路１０４により出力バッファ回路１０２のＨｉ−
Ｚ制御が行われる。たとえば図１０では、出力バッファ
回路１０２は２つのｎ型ＭＯＳトランジスタ１０７、１
０８で構成され、Ｈｉ−Ｚ制御回路１０４は２つの２入
力ＮＯＲ回路１０９、１１０とインバータ回路１１１で
それぞれ構成されている。このような構成では、出力イ
ネーブル信号（ＯＥバー）がＨレベルの時に出力バッフ
ァ回路１０２はＨｉ−Ｚ状態となる。すなわち、出力イ
ネーブル信号ＯＥバーがＨレベルになると、２入力ＮＯ
Ｒ回路１０９および１１０は共にもう一方の入力レベル
の如何にかかわらずその出力はＬレベルとなる。よっ
て、２入力ＮＯＲ回路１０９および１１０の出力をゲー
トに入力するｎ型ＭＯＳトランジスタ１０７および１０
８は共に非導通状態となり、出力バッファ回路１０２は
Ｈｉ−Ｚ状態となる。
【０００６】一方、出力イネーブル信号ＯＥバーがＬレ
ベルになると、レジスタ回路１１２に設定されているデ
ータが出力バッファ回路１０２を介して入出力端子１０
１に出力される。たとえばレジスタ回路１１２にデータ
“Ｈ”が設定されている場合、ＮＯＲ回路１０９の２つ
の入力はともにＨレベル、一方ＮＯＲ回路１１０の入力
はＨレベルとＬレベルとなる。この時、ＮＯＲ回路１０
９の出力はＬレベル、ＮＯＲ回路１１０の出力はＨレベ
ルとなるので、ｎ型ＭＯＳトランジスタ１０７は非導通
状態、ｎ型ＭＯＳトランジスタ１０８は導通状態とな
る。よって、入出力端子１０１にはデータ“Ｌ”が出力
されることになる。
ベルになると、レジスタ回路１１２に設定されているデ
ータが出力バッファ回路１０２を介して入出力端子１０
１に出力される。たとえばレジスタ回路１１２にデータ
“Ｈ”が設定されている場合、ＮＯＲ回路１０９の２つ
の入力はともにＨレベル、一方ＮＯＲ回路１１０の入力
はＨレベルとＬレベルとなる。この時、ＮＯＲ回路１０
９の出力はＬレベル、ＮＯＲ回路１１０の出力はＨレベ
ルとなるので、ｎ型ＭＯＳトランジスタ１０７は非導通
状態、ｎ型ＭＯＳトランジスタ１０８は導通状態とな
る。よって、入出力端子１０１にはデータ“Ｌ”が出力
されることになる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｈ
ｉ−Ｚ制御回路１０４によるＨｉ−Ｚ制御には次に述べ
るような問題点を有している。図１０に示すように、Ｈ
ｉ−Ｚ制御回路１０４に入力される出力イネーブル信号
は出力イネーブル制御回路１１３によって作り出され
る。出力イネーブル制御回路１１３は外部から供給され
るクロック信号に基づいて出力イネーブル信号を発生す
る。また、レジスタ回路１１２はそのクロック信号に同
期して設定されたデータを出力する。したがって、Ｈｉ
−Ｚ制御回路１０４によるＨｉ−Ｚ制御のタイミングと
レジスタ回路１１２のデータ出力のタイミングとは理論
的には一致するはずである。ところが、出力イネーブル
信号は出力イネーブル制御回路１１３内で生成される際
にクロック信号との間にタイミングのずれが生じ、非同
期となってしまう場合がある。そのため、現実にはＨｉ
−Ｚ制御回路１０４によるＨｉ−Ｚ制御とレジスタ回路
１１２のデータ出力のタイミングを完全にそろえるのは
困難である。
ｉ−Ｚ制御回路１０４によるＨｉ−Ｚ制御には次に述べ
るような問題点を有している。図１０に示すように、Ｈ
ｉ−Ｚ制御回路１０４に入力される出力イネーブル信号
は出力イネーブル制御回路１１３によって作り出され
る。出力イネーブル制御回路１１３は外部から供給され
るクロック信号に基づいて出力イネーブル信号を発生す
る。また、レジスタ回路１１２はそのクロック信号に同
期して設定されたデータを出力する。したがって、Ｈｉ
−Ｚ制御回路１０４によるＨｉ−Ｚ制御のタイミングと
レジスタ回路１１２のデータ出力のタイミングとは理論
的には一致するはずである。ところが、出力イネーブル
信号は出力イネーブル制御回路１１３内で生成される際
にクロック信号との間にタイミングのずれが生じ、非同
期となってしまう場合がある。そのため、現実にはＨｉ
−Ｚ制御回路１０４によるＨｉ−Ｚ制御とレジスタ回路
１１２のデータ出力のタイミングを完全にそろえるのは
困難である。
【０００８】図１１は図１０の出力バッファ回路１０２
のデータ出力動作を示すタイミングチャートである。図
１１の場合、データ「Ｄ３」の出力が終了する時点と出
力バッファ回路１０２がＨｉ−Ｚ状態に変化する時点が
一致していない。そのため、本来ならばデータ「Ｄ３」
の出力が終了する時点でデータ出力期間が終了するとこ
ろ、実際には時間ｔd1だけ余分にデータ出力期間が長く
なっている。このずれは入力端子の解放が時間ｔd1だけ
遅れることを意味しており、その分だけ次の動作（たと
えばデータ入力動作）の開始が遅れることになる。ま
た、同様の理由により、クロック信号ＣＬＫの立ち上が
りからデータ「Ｄ２」、データ「Ｄ３」が出力されるま
でに要する時間に比べて、データ「Ｄ１」が出力される
までに要する時間のほうが時間ｔd2の分だけ長くなって
しまう。これらのことはコンピュータ・システムにおけ
るメモリ−プロセッサ間通信の高速化にとっては非常に
大きな問題である。
のデータ出力動作を示すタイミングチャートである。図
１１の場合、データ「Ｄ３」の出力が終了する時点と出
力バッファ回路１０２がＨｉ−Ｚ状態に変化する時点が
一致していない。そのため、本来ならばデータ「Ｄ３」
の出力が終了する時点でデータ出力期間が終了するとこ
ろ、実際には時間ｔd1だけ余分にデータ出力期間が長く
なっている。このずれは入力端子の解放が時間ｔd1だけ
遅れることを意味しており、その分だけ次の動作（たと
えばデータ入力動作）の開始が遅れることになる。ま
た、同様の理由により、クロック信号ＣＬＫの立ち上が
りからデータ「Ｄ２」、データ「Ｄ３」が出力されるま
でに要する時間に比べて、データ「Ｄ１」が出力される
までに要する時間のほうが時間ｔd2の分だけ長くなって
しまう。これらのことはコンピュータ・システムにおけ
るメモリ−プロセッサ間通信の高速化にとっては非常に
大きな問題である。
【０００９】本発明は上記事情に鑑みて成されたもので
あり、その目的は、Ｈｉ−Ｚ制御とデータ出力のタイミ
ングをそろえることにより高速動作を実現するデータ入
出力回路、半導体記憶装置および情報処理装置を提供す
ることである。
あり、その目的は、Ｈｉ−Ｚ制御とデータ出力のタイミ
ングをそろえることにより高速動作を実現するデータ入
出力回路、半導体記憶装置および情報処理装置を提供す
ることである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、直列接続された第１のトラ
ンジスタと第２のトランジスタとからなる出力バッファ
回路と、前記第１のトランジスタのゲートに出力が接続
された第１のレジスタ回路と、前記第２のトランジスタ
のゲートに出力が接続された第２のレジスタ回路と、前
記第１のレジスタ回路と前記第２のレジスタ回路の入力
を制御して前記第１のトランジスタおよび前記第２トラ
ンジスタの両方を同時に非導通状態とする制御手段とを
少なくとも具備するデータ入出力回路であることであ
る。前記出力バッファ回路は前記第１のトランジスタ、
前記第２のトランジスタのどちらか一方のみが導通状態
となることでデータを入出力端子に出力する。この第１
のトランジスタおよび第２のトランジスタはそれぞれの
ゲートに出力が接続された前記第１のレジスタ回路およ
び第２のレジスタ回路に設定される相補のデータによっ
て制御される。前記制御手段は前記第１のレジスタ回路
および第２のレジスタ回路に前記第１のトランジスタお
よび第２のトランジスタの両方を同時に非導通状態とす
るデータを設定することで出力バッファ回路の出力をＨ
ｉ−Ｚ状態とするものである。
に、本発明の第１の特徴は、直列接続された第１のトラ
ンジスタと第２のトランジスタとからなる出力バッファ
回路と、前記第１のトランジスタのゲートに出力が接続
された第１のレジスタ回路と、前記第２のトランジスタ
のゲートに出力が接続された第２のレジスタ回路と、前
記第１のレジスタ回路と前記第２のレジスタ回路の入力
を制御して前記第１のトランジスタおよび前記第２トラ
ンジスタの両方を同時に非導通状態とする制御手段とを
少なくとも具備するデータ入出力回路であることであ
る。前記出力バッファ回路は前記第１のトランジスタ、
前記第２のトランジスタのどちらか一方のみが導通状態
となることでデータを入出力端子に出力する。この第１
のトランジスタおよび第２のトランジスタはそれぞれの
ゲートに出力が接続された前記第１のレジスタ回路およ
び第２のレジスタ回路に設定される相補のデータによっ
て制御される。前記制御手段は前記第１のレジスタ回路
および第２のレジスタ回路に前記第１のトランジスタお
よび第２のトランジスタの両方を同時に非導通状態とす
るデータを設定することで出力バッファ回路の出力をＨ
ｉ−Ｚ状態とするものである。
【００１１】本発明の第１の特徴によれば、前記第１の
レジスタ回路および第２のレジスタ回路に設定されるデ
ータによってＨｉ−Ｚ制御およびデータ出力が共に行わ
れることになる。すなわち、この第１のレジスタ回路お
よび第２のレジスタ回路を外部から供給されるクロック
信号に同期してデータを出力するようにすれば、データ
出力とＨｉ−Ｚ制御がクロック信号に同期して同じタイ
ミングで行うことができる。したがって、データ出力と
Ｈｉ−Ｚ制御とのタイミングのずれはなくなり、データ
出力を高速に行うことが可能となる。
レジスタ回路および第２のレジスタ回路に設定されるデ
ータによってＨｉ−Ｚ制御およびデータ出力が共に行わ
れることになる。すなわち、この第１のレジスタ回路お
よび第２のレジスタ回路を外部から供給されるクロック
信号に同期してデータを出力するようにすれば、データ
出力とＨｉ−Ｚ制御がクロック信号に同期して同じタイ
ミングで行うことができる。したがって、データ出力と
Ｈｉ−Ｚ制御とのタイミングのずれはなくなり、データ
出力を高速に行うことが可能となる。
【００１２】本発明の第２の特徴は、直列接続された第
１のトランジスタと第２のトランジスタとからなる出力
バッファ回路と、前記第１のトランジスタのゲートに出
力が接続された第１のレジスタ回路と、前記第２のトラ
ンジスタのゲートに出力が接続された第２のレジスタ回
路と、前記第１のレジスタ回路と前記第２のレジスタ回
路の入力に基準ノードが接続された増幅器とを少なくと
も具備し、前記増幅器のリセット時に前記基準ノードを
所定の電位とすることで前記第１のトランジスタおよび
前記第２トランジスタの両方を同時に非導通状態とする
データ入出力回路であることである。本発明の第２の特
徴では、前記出力バッファ回路の出力をＨｉ−Ｚ状態と
するために前記第１のレジスタ回路および第２のレジス
タ回路に設定されるデータとして、データ入出力回路を
構成するのに元々必要な増幅器のリセット時の基準ノー
ドの電位を用いることで新たに回路を付加する必要はな
く、データ出力動作の遅延化を招くこともない。また、
リセット動作とは増幅器の非動作時において基準ノード
をある電圧に充電、放電等する行為であればよい。
１のトランジスタと第２のトランジスタとからなる出力
バッファ回路と、前記第１のトランジスタのゲートに出
力が接続された第１のレジスタ回路と、前記第２のトラ
ンジスタのゲートに出力が接続された第２のレジスタ回
路と、前記第１のレジスタ回路と前記第２のレジスタ回
路の入力に基準ノードが接続された増幅器とを少なくと
も具備し、前記増幅器のリセット時に前記基準ノードを
所定の電位とすることで前記第１のトランジスタおよび
前記第２トランジスタの両方を同時に非導通状態とする
データ入出力回路であることである。本発明の第２の特
徴では、前記出力バッファ回路の出力をＨｉ−Ｚ状態と
するために前記第１のレジスタ回路および第２のレジス
タ回路に設定されるデータとして、データ入出力回路を
構成するのに元々必要な増幅器のリセット時の基準ノー
ドの電位を用いることで新たに回路を付加する必要はな
く、データ出力動作の遅延化を招くこともない。また、
リセット動作とは増幅器の非動作時において基準ノード
をある電圧に充電、放電等する行為であればよい。
【００１３】本発明の第３の特徴は、直列接続された第
１のトランジスタと第２のトランジスタとからなる出力
バッファ回路と、前記第１のトランジスタのゲートに出
力が接続された第１のレジスタ回路と、前記第２のトラ
ンジスタのゲートに出力が接続された第２のレジスタ回
路と、前記第１のレジスタ回路と前記第２のレジスタ回
路の入力に相補の基準ノードが接続された同期型の差動
増幅器とを少なくとも具備し、前記同期型差動増幅器の
プリチャージ動作時に前記相補の基準ノードの両方をプ
リチャージ電位とすることで前記第１のトランジスタお
よび前記第２トランジスタの両方を同時に非導通状態と
するデータ入出力回路であることである。本発明の第３
の特徴では、同期型増幅器のプリチャージ動作時に相補
の基準ノードの両方をプリチャージ電位とすることを利
用して、前記第１のトランジスタおよび前記第２トラン
ジスタの両方を同時に非導通状態とするデータを前記第
１のレジスタ回路と第２のレジスタ回路に設定すること
にしたものである。
１のトランジスタと第２のトランジスタとからなる出力
バッファ回路と、前記第１のトランジスタのゲートに出
力が接続された第１のレジスタ回路と、前記第２のトラ
ンジスタのゲートに出力が接続された第２のレジスタ回
路と、前記第１のレジスタ回路と前記第２のレジスタ回
路の入力に相補の基準ノードが接続された同期型の差動
増幅器とを少なくとも具備し、前記同期型差動増幅器の
プリチャージ動作時に前記相補の基準ノードの両方をプ
リチャージ電位とすることで前記第１のトランジスタお
よび前記第２トランジスタの両方を同時に非導通状態と
するデータ入出力回路であることである。本発明の第３
の特徴では、同期型増幅器のプリチャージ動作時に相補
の基準ノードの両方をプリチャージ電位とすることを利
用して、前記第１のトランジスタおよび前記第２トラン
ジスタの両方を同時に非導通状態とするデータを前記第
１のレジスタ回路と第２のレジスタ回路に設定すること
にしたものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】第１の実施の形態 図１は本発明に係る半導体記憶装置の基本回路構成を示
す図である。メモリセルアレイ１にはメモリセル（図示
しない）が規則正しく行列上に配列されている。メモリ
セルはＨレベルもしくはＬレベルの２値のうち、どちら
かの値を記憶する素子である。メモリセルとしては、Ｄ
ＲＡＭであれば１トランジスタ１キャパシタンスセル
が、ＳＲＡＭであればＣＭＯＳ型セルが例として挙げら
れる。各メモリセルはワード線と呼ばれる行方向の信号
線（図示しない）と、データ線（ビット線とも呼ぶ）と
呼ばれる列方向の信号線（図示しない）の両方を選択す
ることにより選ぶことができる。上記ワード線、データ
線を選択する回路がそれぞれ行選択回路２、列選択回路
３である。行選択回路２、列選択回路３はアドレスデコ
ーダ４によって振り分けられた行アドレス信号、列アド
レス信号に従って所定のワード線およびデータ線を選択
する。各データ線にはセンスアンプ／データ書き込み回
路８がついており、メモリセルから読み出された信号は
このセンスアンプ８により増幅される。一方、メモリセ
ルの書き込みはデータ書き込み回路８により行われる。
データ入出力回路７は選択されたメモリセルに対して、
読み出し、書き込みの動作を制御する回路である。デー
タ入出力回路７は、読み出しの場合、メモリセルのデー
タを入出力端子Ｉ／Ｏまで転送し、一方、書き込みの場
合、入出力端子Ｉ／Ｏから入力されたデータを所定のメ
モリセルに転送する。
す図である。メモリセルアレイ１にはメモリセル（図示
しない）が規則正しく行列上に配列されている。メモリ
セルはＨレベルもしくはＬレベルの２値のうち、どちら
かの値を記憶する素子である。メモリセルとしては、Ｄ
ＲＡＭであれば１トランジスタ１キャパシタンスセル
が、ＳＲＡＭであればＣＭＯＳ型セルが例として挙げら
れる。各メモリセルはワード線と呼ばれる行方向の信号
線（図示しない）と、データ線（ビット線とも呼ぶ）と
呼ばれる列方向の信号線（図示しない）の両方を選択す
ることにより選ぶことができる。上記ワード線、データ
線を選択する回路がそれぞれ行選択回路２、列選択回路
３である。行選択回路２、列選択回路３はアドレスデコ
ーダ４によって振り分けられた行アドレス信号、列アド
レス信号に従って所定のワード線およびデータ線を選択
する。各データ線にはセンスアンプ／データ書き込み回
路８がついており、メモリセルから読み出された信号は
このセンスアンプ８により増幅される。一方、メモリセ
ルの書き込みはデータ書き込み回路８により行われる。
データ入出力回路７は選択されたメモリセルに対して、
読み出し、書き込みの動作を制御する回路である。デー
タ入出力回路７は、読み出しの場合、メモリセルのデー
タを入出力端子Ｉ／Ｏまで転送し、一方、書き込みの場
合、入出力端子Ｉ／Ｏから入力されたデータを所定のメ
モリセルに転送する。
【００１６】図２は本発明の第１の実施の形態に係るデ
ータ入出力回路の構成を示す図である。図２に示すデー
タ入出力回路でも入出力端子９に出力バッファ回路１０
の出力および入力バッファ回路１１の入力の両方が接続
されている。出力バッファ回路１０はプルアップ用トラ
ンジスタであるｎ型ＭＯＳトランジスタ１２とプルダウ
ン用トランジスタであるｎ型ＭＯＳトランジスタ１３で
構成され、その２つのｎ型ＭＯＳトランジスタ１２およ
び１３は電源電圧１４と接地電圧１５の間に直列接続さ
れている。ｎ型ＭＯＳトランジスタ１２および１３のゲ
ートにはそれぞれに対応するレジスタ回路１６および１
７の出力が接続される。レジスタ回路１６および１７の
入力には出力制御回路１８の出力が接続され、この出力
制御回路１８によりデータ出力およびＨｉ−Ｚ制御を行
う。出力制御回路１８は２つの２入力ＮＯＲ回路１９、
２０とインバータ回路２１で構成されている。
ータ入出力回路の構成を示す図である。図２に示すデー
タ入出力回路でも入出力端子９に出力バッファ回路１０
の出力および入力バッファ回路１１の入力の両方が接続
されている。出力バッファ回路１０はプルアップ用トラ
ンジスタであるｎ型ＭＯＳトランジスタ１２とプルダウ
ン用トランジスタであるｎ型ＭＯＳトランジスタ１３で
構成され、その２つのｎ型ＭＯＳトランジスタ１２およ
び１３は電源電圧１４と接地電圧１５の間に直列接続さ
れている。ｎ型ＭＯＳトランジスタ１２および１３のゲ
ートにはそれぞれに対応するレジスタ回路１６および１
７の出力が接続される。レジスタ回路１６および１７の
入力には出力制御回路１８の出力が接続され、この出力
制御回路１８によりデータ出力およびＨｉ−Ｚ制御を行
う。出力制御回路１８は２つの２入力ＮＯＲ回路１９、
２０とインバータ回路２１で構成されている。
【００１７】この出力制御回路１８は出力イネーブル信
号（ＯＥバー）により出力バッファ回路１０のデータ出
力およびＨｉ−Ｚ制御を行う。出力イネーブル信号がＨ
レベルの時には、２入力ＮＯＲ回路１９および２０は共
にもう一方の入力レベルの如何にかかわらずその出力は
Ｌレベルとなる。そして、レジスタ回路１６および１７
には共にＬレベルのデータが設定される。レジスタ回路
１６および１７は同じクロック信号に同期して設定され
たレベルのデータを出力する。したがって、ｎ型ＭＯＳ
トランジスタ１２および１３は共に非導通状態となる。
よって出力バッファ回路１０はＨｉ−Ｚ状態となる。
号（ＯＥバー）により出力バッファ回路１０のデータ出
力およびＨｉ−Ｚ制御を行う。出力イネーブル信号がＨ
レベルの時には、２入力ＮＯＲ回路１９および２０は共
にもう一方の入力レベルの如何にかかわらずその出力は
Ｌレベルとなる。そして、レジスタ回路１６および１７
には共にＬレベルのデータが設定される。レジスタ回路
１６および１７は同じクロック信号に同期して設定され
たレベルのデータを出力する。したがって、ｎ型ＭＯＳ
トランジスタ１２および１３は共に非導通状態となる。
よって出力バッファ回路１０はＨｉ−Ｚ状態となる。
【００１８】一方、出力イネーブル信号ＯＥバーがＬレ
ベルになると、たとえば選択されたデータがＨレベルの
場合、ＮＯＲ回路１９の２つの入力はともにＨレベル、
一方ＮＯＲ回路２０の入力はＨレベルとＬレベルとな
る。この時、ＮＯＲ回路１９の出力はＬレベル、ＮＯＲ
回路２０の出力はＨレベルとなる。そして、レジスタ回
路１６および１７は同じクロック信号に同期して設定さ
れたデータを出力する。したがって、ｎ型ＭＯＳトラン
ジスタ１２は非導通状態、ｎ型ＭＯＳトランジスタ１３
は導通状態となる。よって、入出力端子９にはデータ
“Ｌ”が出力されることになる。
ベルになると、たとえば選択されたデータがＨレベルの
場合、ＮＯＲ回路１９の２つの入力はともにＨレベル、
一方ＮＯＲ回路２０の入力はＨレベルとＬレベルとな
る。この時、ＮＯＲ回路１９の出力はＬレベル、ＮＯＲ
回路２０の出力はＨレベルとなる。そして、レジスタ回
路１６および１７は同じクロック信号に同期して設定さ
れたデータを出力する。したがって、ｎ型ＭＯＳトラン
ジスタ１２は非導通状態、ｎ型ＭＯＳトランジスタ１３
は導通状態となる。よって、入出力端子９にはデータ
“Ｌ”が出力されることになる。
【００１９】なお、出力イネーブル信号はたとえば別途
出力イネーブル制御回路２３を設け、それにより作り出
せばよい。出力イネーブル制御回路２３は何らかの制御
信号に基づいて出力イネーブル信号を生成する。
出力イネーブル制御回路２３を設け、それにより作り出
せばよい。出力イネーブル制御回路２３は何らかの制御
信号に基づいて出力イネーブル信号を生成する。
【００２０】第１の実施の形態によれば、データ出力と
Ｈｉ−Ｚ制御を同じタイミングで実行することが可能と
なる。したがって、データ出力終了時点とＨｉ−Ｚに変
化する時点とが一致し、データ出力期間に余分な時間を
要することがなくなる。それにより、データ送信の高速
化が実現されることになる。
Ｈｉ−Ｚ制御を同じタイミングで実行することが可能と
なる。したがって、データ出力終了時点とＨｉ−Ｚに変
化する時点とが一致し、データ出力期間に余分な時間を
要することがなくなる。それにより、データ送信の高速
化が実現されることになる。
【００２１】第２の実施の形態 図３は本発明の第２の実施の形態に係るデータ入出力回
路の構成を示す図である。本実施の形態では上記図２に
示すデータ入出力回路のセンスアンプ２２として同期型
の差動増幅器２６を用いることで、図２のデータ出力制
御回路１８および出力イネーブル制御回路２３を不要と
したものである。図３に示すデータ入出力回路では同期
型の差動増幅器（以下、単にセンスアンプと呼ぶ）２６
の基準ノードｎ１の電位をレジスタ回路１６ａに、基準
ノード（以下、単にノードと呼ぶ）ｎ２の電位をレジス
タ回路１７ａにそれぞれ入力することでデータ出力およ
びＨｉ−Ｚ制御を行うものである。また、レジスタ回路
１６ａおよび１７ａの回路構成の例を図４に示す。
路の構成を示す図である。本実施の形態では上記図２に
示すデータ入出力回路のセンスアンプ２２として同期型
の差動増幅器２６を用いることで、図２のデータ出力制
御回路１８および出力イネーブル制御回路２３を不要と
したものである。図３に示すデータ入出力回路では同期
型の差動増幅器（以下、単にセンスアンプと呼ぶ）２６
の基準ノードｎ１の電位をレジスタ回路１６ａに、基準
ノード（以下、単にノードと呼ぶ）ｎ２の電位をレジス
タ回路１７ａにそれぞれ入力することでデータ出力およ
びＨｉ−Ｚ制御を行うものである。また、レジスタ回路
１６ａおよび１７ａの回路構成の例を図４に示す。
【００２２】次に、このデータ入出力回路の動作につい
て説明する。図５はこのデータ入出力回路のデータ出力
動作を示すタイミングチャートである。プリチャージ信
号ＰｒがＨレベル（プリチャージ信号の反転信号Ｐｒバ
ー、センス信号φSEがＬレベル）の時には、ｐ型ＭＯＳ
トランジスタ２７、ｐ型ＭＯＳトランジスタ３０、ｎ型
ＭＯＳトランジスタ３３、ｎ型ＭＯＳトランジスタ３４
が導通状態、ｐ型ＭＯＳトランジスタ２８、ｐ型ＭＯＳ
トランジスタ２９、ｐ型ＭＯＳトランジスタ３１、ｐ型
ＭＯＳトランジスタ３２、ｎ型ＭＯＳトランジスタ３５
が非導通状態となる。したがって、ノードｎ１およびｎ
２は共にＨレベルにプリチャージされる。レジスタ回路
１６ａおよびレジスタ回路１７ａはそれぞれノードｎ
１、ｎ２の電位を入力するので、レジスタ回路１６ａお
よびレジスタ回路１７ａには共にＨレベルの信号が設定
される。レジスタ回路１６ａおよび１７ａはクロック信
号に同期して設定されたデータを反転させて出力バッフ
ァ回路１０に出力する。よって、出力バッファ回路１０
を構成する２つのｎ型ＭＯＳトランジスタ１２および１
３のゲートにはＬレベルの信号が入力され、共に非導通
状態となる。すなわち、Ｈｉ−Ｚ状態となる。
て説明する。図５はこのデータ入出力回路のデータ出力
動作を示すタイミングチャートである。プリチャージ信
号ＰｒがＨレベル（プリチャージ信号の反転信号Ｐｒバ
ー、センス信号φSEがＬレベル）の時には、ｐ型ＭＯＳ
トランジスタ２７、ｐ型ＭＯＳトランジスタ３０、ｎ型
ＭＯＳトランジスタ３３、ｎ型ＭＯＳトランジスタ３４
が導通状態、ｐ型ＭＯＳトランジスタ２８、ｐ型ＭＯＳ
トランジスタ２９、ｐ型ＭＯＳトランジスタ３１、ｐ型
ＭＯＳトランジスタ３２、ｎ型ＭＯＳトランジスタ３５
が非導通状態となる。したがって、ノードｎ１およびｎ
２は共にＨレベルにプリチャージされる。レジスタ回路
１６ａおよびレジスタ回路１７ａはそれぞれノードｎ
１、ｎ２の電位を入力するので、レジスタ回路１６ａお
よびレジスタ回路１７ａには共にＨレベルの信号が設定
される。レジスタ回路１６ａおよび１７ａはクロック信
号に同期して設定されたデータを反転させて出力バッフ
ァ回路１０に出力する。よって、出力バッファ回路１０
を構成する２つのｎ型ＭＯＳトランジスタ１２および１
３のゲートにはＬレベルの信号が入力され、共に非導通
状態となる。すなわち、Ｈｉ−Ｚ状態となる。
【００２３】一方、プリチャージ信号ＰｒがＬレベル
（プリチャージ信号の反転信号Ｐｒバー、センス信号φ
SEがＨレベル）の時には、ｐ型ＭＯＳトランジスタ２
７、ｐ型ＭＯＳトランジスタ３０が非導通状態、ｐ型Ｍ
ＯＳトランジスタ３１、ｐ型ＭＯＳトランジスタ３２、
ｎ型ＭＯＳトランジスタ３５が導通状態となる。そし
て、ノードｎ１の電位はデータバスに読み出された信号
の電位となり、ノードｎ２の電位はデータバスに読み出
された信号の反転信号の電位となる。各ノードの信号は
ｐ型ＭＯＳトランジスタ２８、２９、ｎ型ＭＯＳトラン
ジスタ３３、３４により感度よく増幅され、レジスタ回
路１６ａおよび１７ａにこの相補のデータが設定され
る。レジスタ回路１６ａおよび１７ａはクロック信号に
同期して設定されたデータを反転させて出力バッファ１
０に出力する。この相補のデータを入力する出力バッフ
ァ回路１０は、ｎ型ＭＯＳトランジスタ１２、１３のい
ずれか一方が導通状態となることで、データ出力を行
う。
（プリチャージ信号の反転信号Ｐｒバー、センス信号φ
SEがＨレベル）の時には、ｐ型ＭＯＳトランジスタ２
７、ｐ型ＭＯＳトランジスタ３０が非導通状態、ｐ型Ｍ
ＯＳトランジスタ３１、ｐ型ＭＯＳトランジスタ３２、
ｎ型ＭＯＳトランジスタ３５が導通状態となる。そし
て、ノードｎ１の電位はデータバスに読み出された信号
の電位となり、ノードｎ２の電位はデータバスに読み出
された信号の反転信号の電位となる。各ノードの信号は
ｐ型ＭＯＳトランジスタ２８、２９、ｎ型ＭＯＳトラン
ジスタ３３、３４により感度よく増幅され、レジスタ回
路１６ａおよび１７ａにこの相補のデータが設定され
る。レジスタ回路１６ａおよび１７ａはクロック信号に
同期して設定されたデータを反転させて出力バッファ１
０に出力する。この相補のデータを入力する出力バッフ
ァ回路１０は、ｎ型ＭＯＳトランジスタ１２、１３のい
ずれか一方が導通状態となることで、データ出力を行
う。
【００２４】再びプリチャージ信号ＰｒがＨレベルにな
れば次のデータが読み出されて同様に出力が行われる。
れば次のデータが読み出されて同様に出力が行われる。
【００２５】このように第２の実施の形態によれば、デ
ータ出力、Ｈｉ−Ｚ制御の両方をクロック信号に同期し
て行うことができる。それにより、データ出力とＨｉ−
Ｚ制御を同じタイミングで実行することが可能となる。
したがって、データ出力終了時点とＨｉ−Ｚに変化する
時点とが一致し、データ出力期間に余分な時間を要する
ことがなくなる。その結果、データ送信の高速化が実現
されることになる。また、元々データ入出力回路の構成
に必要な同期型差動増幅器からの信号を利用することで
新たな回路構成を要することがなく、サイクルタイムの
劣化、コストの増大を招くおそれもない。
ータ出力、Ｈｉ−Ｚ制御の両方をクロック信号に同期し
て行うことができる。それにより、データ出力とＨｉ−
Ｚ制御を同じタイミングで実行することが可能となる。
したがって、データ出力終了時点とＨｉ−Ｚに変化する
時点とが一致し、データ出力期間に余分な時間を要する
ことがなくなる。その結果、データ送信の高速化が実現
されることになる。また、元々データ入出力回路の構成
に必要な同期型差動増幅器からの信号を利用することで
新たな回路構成を要することがなく、サイクルタイムの
劣化、コストの増大を招くおそれもない。
【００２６】その他の実施の形態 上記のように、本発明は第１および第２の実施の形態に
よって記載したが、この開示の一部をなす論述および図
面はこの発明を限定するものであると理解すべきではな
い。この開示から当業者には様々な代替実施の形態、実
施例および運用技術が明らかとなろう。
よって記載したが、この開示の一部をなす論述および図
面はこの発明を限定するものであると理解すべきではな
い。この開示から当業者には様々な代替実施の形態、実
施例および運用技術が明らかとなろう。
【００２７】たとえば、図６に示すように非同期Ｈｉ−
Ｚ制御回路３６をレジスタ回路１６および１７と出力バ
ッファ回路１０との間に設けることにより、クロック信
号とは非同期の出力イネーブル信号により出力バッファ
回路１０のＨｉ−Ｚ制御を行うことも可能となる。
Ｚ制御回路３６をレジスタ回路１６および１７と出力バ
ッファ回路１０との間に設けることにより、クロック信
号とは非同期の出力イネーブル信号により出力バッファ
回路１０のＨｉ−Ｚ制御を行うことも可能となる。
【００２８】また、上記第１および第２の実施の形態で
は、出力バッファ回路を構成するＭＯＳトランジスタと
してｎ型のものについて言及したが、本発明はこれに限
られるものではない。たとえば、プルアップ用ＭＯＳト
ランジスタをｐ型ＭＯＳトランジスタとした出力バッフ
ァ回路を用いてもよい。図７は図３の出力バッファ回路
１０に換えてプルアップ用ＭＯＳトランジスタをｐ型Ｍ
ＯＳトランジスタ３９とした出力バッファ回路１０ａと
したデータ入出力回路、図８は図６の出力バッファ回路
１０を出力バッファ回路１０ａとしたデータ入出力回路
を示す図である。
は、出力バッファ回路を構成するＭＯＳトランジスタと
してｎ型のものについて言及したが、本発明はこれに限
られるものではない。たとえば、プルアップ用ＭＯＳト
ランジスタをｐ型ＭＯＳトランジスタとした出力バッフ
ァ回路を用いてもよい。図７は図３の出力バッファ回路
１０に換えてプルアップ用ＭＯＳトランジスタをｐ型Ｍ
ＯＳトランジスタ３９とした出力バッファ回路１０ａと
したデータ入出力回路、図８は図６の出力バッファ回路
１０を出力バッファ回路１０ａとしたデータ入出力回路
を示す図である。
【００２９】さらに、本発明は図９に示すような複数個
の半導体記憶装置４６、４７、４８が１本のバス４９を
介して１個のプロセッサ４４と接続される情報処理装置
において、そのプロセッサ４４−半導体記憶装置４６、
４７、４８間の通信の高速化に非常に有効であること
は、上記の技術思想から明らかであろう。
の半導体記憶装置４６、４７、４８が１本のバス４９を
介して１個のプロセッサ４４と接続される情報処理装置
において、そのプロセッサ４４−半導体記憶装置４６、
４７、４８間の通信の高速化に非常に有効であること
は、上記の技術思想から明らかであろう。
【００３０】このように本発明はここでは記載していな
い様々な実施の形態等を包含するとうことを理解すべき
である。したがって、本発明はこの開示から妥当な特許
請求の範囲に係る発明特定事項によってのみ限定される
ものである。
い様々な実施の形態等を包含するとうことを理解すべき
である。したがって、本発明はこの開示から妥当な特許
請求の範囲に係る発明特定事項によってのみ限定される
ものである。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
データ出力とＨｉ−Ｚ制御のタイミングを一致させるこ
とができる。それにより、データ出力終了後速やかに出
力バッファ回路の出力をＨｉ−Ｚ状態とすることが可能
となる。したがって、本発明はデータ通信の高速化に非
常に有効な技術である。
データ出力とＨｉ−Ｚ制御のタイミングを一致させるこ
とができる。それにより、データ出力終了後速やかに出
力バッファ回路の出力をＨｉ−Ｚ状態とすることが可能
となる。したがって、本発明はデータ通信の高速化に非
常に有効な技術である。
【００３２】また、本発明によれば、データ入出力回路
のデータ通信の高速化が図られるので、このデータ入出
力回路を備えた半導体記憶装置、その半導体記憶装置を
用いた情報処理装置のデータ通信の高速化を図ることが
できる。
のデータ通信の高速化が図られるので、このデータ入出
力回路を備えた半導体記憶装置、その半導体記憶装置を
用いた情報処理装置のデータ通信の高速化を図ることが
できる。
【図１】本発明に係る半導体記憶装置の基本構成を示す
図である。
図である。
【図２】本発明の第１の実施の形態に係るデータ入出力
回路の構成を示す図である。
回路の構成を示す図である。
【図３】本発明の第２の実施の形態に係るデータ入出力
回路の構成を示す図である。
回路の構成を示す図である。
【図４】図３のレジスタ回路１６ａ、１７ａの回路構成
の例を示す図である。
の例を示す図である。
【図５】図３のデータ入出力回路のデータ入出力動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図６】本発明の第３の実施の形態に係るデータ入出力
回路の構成を示す図である。
回路の構成を示す図である。
【図７】本発明の第４の実施の形態に係るデータ入出力
回路の構成を示す図である。
回路の構成を示す図である。
【図８】本発明の第５の実施の形態に係るデータ入出力
回路の構成を示す図である。
回路の構成を示す図である。
【図９】本発明の第６の実施の形態に係る情報処理装置
の構成を示す図である。
の構成を示す図である。
【図１０】従来のデータ入出力回路の構成を示す図であ
る。
る。
【図１１】図１０のデータ入出力回路のデータ入出力動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
１ メモリセルアレイ ２ 行選択回路 ３ 列選択回路 ４ アドレスデコーダ ５ アドレスレジスタ ７ データ入出力回路 ８ センスアンプ／データ書き込み回路 ９、１０１ 入出力端子 １０、１０ａ、１０２ 出力バッファ回路 １１、１０３ 入力バッファ回路 １２、、１２ａ、１３、３３、３４、３５、１０７、１
０８ ｎ型ＭＯＳトランジスタ １４、１０５ 電源電圧 １５、１０６ 接地電圧 １６、１７、１６ａ、１７ａ、２４、１１２、１１４
レジスタ回路 １８ 出力制御回路 １９、２０、３７、３８、４２、１０９、１１０ ２入
力ＮＯＲ回路 ２１、４３、１１１ インバータ回路 ２２、１１６ センスアンプ ２３、１１３ 出力イネーブル制御回路 ２５、１１５ 書き込み用バッファ回路 ２６ 同期型の差動増幅器 ２７、２８、２９、３０、３１、３２、３９ ｐ型ＭＯ
Ｓトランジスタ ３６、４０ 非同期Ｈｉ−Ｚ制御回路 ４１ ２入力ＮＡＮＤ回路 ４４ プロセッサ ４５ 入出力装置 ４６、４７、４８ 半導体記憶装置 ４９ バス １０４ Ｈｉ−Ｚ制御回路
０８ ｎ型ＭＯＳトランジスタ １４、１０５ 電源電圧 １５、１０６ 接地電圧 １６、１７、１６ａ、１７ａ、２４、１１２、１１４
レジスタ回路 １８ 出力制御回路 １９、２０、３７、３８、４２、１０９、１１０ ２入
力ＮＯＲ回路 ２１、４３、１１１ インバータ回路 ２２、１１６ センスアンプ ２３、１１３ 出力イネーブル制御回路 ２５、１１５ 書き込み用バッファ回路 ２６ 同期型の差動増幅器 ２７、２８、２９、３０、３１、３２、３９ ｐ型ＭＯ
Ｓトランジスタ ３６、４０ 非同期Ｈｉ−Ｚ制御回路 ４１ ２入力ＮＡＮＤ回路 ４４ プロセッサ ４５ 入出力装置 ４６、４７、４８ 半導体記憶装置 ４９ バス １０４ Ｈｉ−Ｚ制御回路
Claims (7)
- 【請求項１】 直列接続された第１のトランジスタと第
２のトランジスタとからなる出力バッファ回路と、 前記第１のトランジスタのゲートに出力が接続された第
１のレジスタ回路と、 前記第２のトランジスタのゲートに出力が接続された第
２のレジスタ回路と、 前記第１のレジスタ回路と前記第２のレジスタ回路の入
力を制御して前記第１のトランジスタおよび前記第２ト
ランジスタの両方を同時に非導通状態とする制御手段と
を少なくとも具備することを特徴とするデータ入出力回
路。 - 【請求項２】 データ出力の際には、前記第１のレジス
タ回路の出力と前記第２のレジスタ回路の出力が相補の
出力となることを特徴とする請求項１に記載のデータ入
出力回路。 - 【請求項３】 直列接続された第１のトランジスタと第
２のトランジスタとからなる出力バッファ回路と、 前記第１のトランジスタのゲートに出力が接続された第
１のレジスタ回路と、 前記第２のトランジスタのゲートに出力が接続された第
２のレジスタ回路と、 前記第１のレジスタ回路と前記第２のレジスタ回路の入
力に基準ノードが接続された増幅器とを少なくとも具備
し、 前記増幅器のリセット時に前記基準ノードを所定の電位
とすることで前記第１のトランジスタおよび前記第２ト
ランジスタの両方を同時に非導通状態とすることを特徴
とするデータ入出力回路。 - 【請求項４】 直列接続された第１のトランジスタと第
２のトランジスタとからなる出力バッファ回路と、 前記第１のトランジスタのゲートに出力が接続された第
１のレジスタ回路と、 前記第２のトランジスタのゲートに出力が接続された第
２のレジスタ回路と、 前記第１のレジスタ回路と前記第２のレジスタ回路の入
力に相補の基準ノードが接続された同期型の差動増幅器
とを少なくとも具備し、 前記同期型差動増幅器のプリチャージ動作時に前記相補
の基準ノードの両方ををプリチャージ電位とすることで
前記第１のトランジスタおよび前記第２トランジスタの
両方を同時に非導通状態とすることを特徴とするデータ
入出力回路。 - 【請求項５】 前記第１のトランジスタおよび前記第２
のトランジスタの両方を任意に非導通状態とする手段を
前記第１のレジスタ回路および前記第２のレジスタ回路
と前記出力バッファ回路との間に設けたことを特徴とす
る請求項４に記載のデータ入出力回路。 - 【請求項６】 直列接続された第１のトランジスタと第
２のトランジスタとからなる出力バッファ回路、前記第
１のトランジスタのゲートに出力が接続された第１のレ
ジスタ回路、前記第２のトランジスタのゲートに出力が
接続された第２のレジスタ回路、前記第１のレジスタ回
路と前記第２のレジスタ回路の入力を制御して前記第１
のトランジスタおよび前記第２トランジスタの両方を同
時に非導通状態とする制御手段を少なくとも有するデー
タ入出力回路と、 複数のメモリセルが配列されたメモリセルアレイと、 前記メモリセルアレイから各メモリセルを選択する行選
択回路および列選択回路とを少なくとも具備することを
特徴とする半導体記憶装置。 - 【請求項７】 直列接続された第１のトランジスタと第
２のトランジスタとからなる出力バッファ回路、前記第
１のトランジスタのゲートに出力が接続された第１のレ
ジスタ回路、前記第２のトランジスタのゲートに出力が
接続された第２のレジスタ回路、前記第１のレジスタ回
路と前記第２のレジスタ回路の入力を制御して前記第１
のトランジスタおよび前記第２トランジスタの両方を同
時に非導通状態とする制御手段を少なくとも有するデー
タ入出力回路と、複数のメモリセルが配列されたメモリ
セルアレイと、前記メモリセルアレイから各メモリセル
を選択する行選択回路および列選択回路とを少なくとも
有する複数個の半導体記憶装置と、 各種の処理を行うプロセッサと、 各種のデータの入出力を行う入出力装置と、 前記複数個の半導体記憶装置、前記プロセッサおよび前
記入出力装置を接続するバスとを少なくとも具備するこ
とを特徴とする情報処理装置。
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| Application Number | Priority Date | Filing Date | Title |
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| JP11716898A JP3808623B2 (ja) | 1998-04-27 | 1998-04-27 | データ入出力回路、半導体記憶装置および情報処理装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11716898A JP3808623B2 (ja) | 1998-04-27 | 1998-04-27 | データ入出力回路、半導体記憶装置および情報処理装置 |
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| JPH11306761A true JPH11306761A (ja) | 1999-11-05 |
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Family
ID=14705137
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| JP11716898A Expired - Fee Related JP3808623B2 (ja) | 1998-04-27 | 1998-04-27 | データ入出力回路、半導体記憶装置および情報処理装置 |
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| JP2001175611A (ja) * | 1999-12-17 | 2001-06-29 | Nec Corp | プロセッサ間通信インタフェース回路及び半導体集積回路装置 |
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|---|---|---|---|---|
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| US5488581A (en) * | 1993-10-28 | 1996-01-30 | Fujitsu Limited | Semiconductor memory device |
| JPH08161883A (ja) * | 1994-11-30 | 1996-06-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
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-
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|---|---|
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