JPH11306784A - 昇圧回路 - Google Patents

Abstract

(57)【要約】 【課題】 前記昇圧回路で、所望の電圧に達するまで時
間がかかり、また書き込み終了後に接地電位に立ち下げ
るため、やはり接地電位に電圧を立ち下げる時間が大幅
にかかるといった問題点を解決することを課題とする。 【解決手段】 昇圧回路において、外部電源電圧を昇圧
する昇圧回路ブロックと、前記昇圧回路ブロックにより
発生した電圧をパルスに変換するパルス変換回路とを有
し、該パルス変換回路は、抵抗体とトランジスタからな
り、前記抵抗体は前記昇圧回路ブロックの出力と前記ト
ランジスタのドレインの間に接続され、前記トランジス
タのソースは接地電位に接続され、前記トランジスタの
ゲートが前記パルス変換回路の入力端子になり、前記抵
抗体に接続したドレインが出力端子となるように構成さ
れたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部電圧をチップ
内で昇圧して、書き込み電圧とする不揮発性半導体記憶
装置、スイッチングトランジスタのゲート電圧とする液
晶表示装置、同じくスイッチングトランジスタのゲート
電圧とする光電変換装置に採用される昇圧回路及びこれ
を用いた半導体装置に関するものである。

【０００２】

【従来の技術】従来、昇圧回路は、ＤＣ−ＤＣ回路とし
て一般化され、スイッチング回路とスイッチトランスを
用いているが、近年の半導体製造技術や半導体回路技術
の進展により、同一半導体チップ内で、単一ＤＣ電源か
ら複数のＤＣ電圧を生成する試みが盛んに実行されてい
る。特に、半導体技術の低電圧化により、動作的に高電
圧を必要とする場合には、低電圧から高電圧を得る昇圧
回路が欠かせなくなっている。

【０００３】例えば、ゲートを浮遊状態として利用する
フローティングゲート型ＥＥＰＲＯＭ又はＥＰＲＯＭセ
ルにデータを書き込む場合に、比較的高い２０Ｖ程度の
電圧の矩形状パルスを加えるが、５Ｖ程度の電源電圧を
使用している不揮発性半導体記憶装置においては、メモ
リ書き込みの際に外部から供給される電源電圧を昇圧す
る必要があり、たとえば図８に示したような構成が開示
されている（特許番号第２５８９３２９号）。同図にお
いては、正帰還回路による発振回路３１の発振周波数に
応じた電圧上昇率を有する昇圧回路ブロック３６が設け
られていて、その昇圧回路ブロック３６により昇圧した
直流電圧の出力時間をＣＰＵ３４によって制御し、定電
圧回路４１で電圧を安定化して、ＥＥＰＲＯＭセル４８
に供給する所定の書き込みパルスを得るように構成され
ている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記昇
圧回路では書き込みを行なうタイミングで初めてＣＰＵ
３４からの制御信号によって昇圧を開始するため、所望
の電圧に達するまで時間がかかり、また書き込み終了後
に接地電位に立ち下げるための電流経路が確保されてお
らず、やはり接地電位に電圧を立ち下げる時間が大幅に
かかるといった問題点を有していた。

【０００５】

【課題を解決するための手段】本発明は、上記問題点を
解決する手段として、外部電源電圧を昇圧する昇圧回路
ブロックと、前記昇圧回路ブロックにより発生した電圧
をパルスに変換するパルス変換回路とを有し、該パルス
変換回路を、抵抗体とトランジスタから構成し、前記抵
抗体は前記昇圧回路ブロックの出力と前記トランジスタ
のドレインの間に接続し、前記トランジスタのソースは
接地電位に接続し、ゲートを前記パルス変換回路の入力
端子、前記抵抗体に接続したドレインが出力端子、とな
るよう構成することを特徴とする。このような発明特定
事項により、高速にＯＮ／ＯＦＦ動作することができる
昇圧回路を提供することを特徴としたものである。

【０００６】また、本発明は、マトリクス状に液晶セル
を配置したＴＦＴタイプの液晶表示装置において、前記
マトリクス状に液晶セルに接続された前記ＴＦＴのソー
スと、該ＴＦＴのゲートに接続された垂直シフトレジス
タと、前記ＴＦＴのドレインに転送スイッチを介して接
続され画像信号を供給する水平シフトレジスタとを備
え、前記転送スイッチと前記ＴＦＴのゲートとに供給す
る電圧は、発振回路と該発振回路の発振信号を入力して
チャープ電圧方式で昇圧する昇圧回路ブロックと該昇圧
回路ブロックの昇圧電圧を前記各レジスタの出力に応じ
てパルス波に変換するパルス変換回路とにより昇圧され
た電圧であることを特徴とする。

【０００７】更に、本発明は、マトリクス状に光電変圧
素子を配置した光電変換装置において、前記光電変換素
子に接続された転送スイッチＭＯＳと、前記転送スイッ
チＭＯＳの出力を受けて増幅する増幅回路と、該増幅回
路を動作させる選択ＭＯＳと、前記転送スイッチＭＯＳ
の出力をリセットするリセットＭＯＳとからなる画素を
前記マトリクス状に配置して、前記各ＭＯＳのゲートを
それぞれ駆動する垂直走査回路と、前記増幅回路の出力
を時系列的に読み出す水平走査回路とを備え、前記垂直
走査回路から前記各ＭＯＳのゲートに供給する電圧は、
発振回路と該発振回路の発振信号を入力してチャープ電
圧方式で昇圧する昇圧回路ブロックと該昇圧回路ブロッ
クの昇圧電圧を前記各レジスタの出力に応じてパルス波
に変換するパルス変換回路とにより昇圧された電圧であ
ることを特徴とする。

【０００８】

【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。

【０００９】［第１の実施形態］図１は、本発明の第１
の実施形態を説明する模式説明図である。同図におい
て、５はＰ型ＭＯＳトランジスタ、６はＮ型ＭＯＳトラ
ンジスタである。Ｐ型ＭＯＳトランジスタ５のソース
は、本回路の電源電圧ＶＤに接続し、ドレインはＮ型Ｍ
ＯＳトランジスタ６のドレインに接続する。Ｎ型ＭＯＳ
トランジスタ６のソースは接地電極ＧＮＤに接続してい
る。Ｐ型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジス
タ６のゲートは互いに接続されて入力部とされ、両ＭＯ
Ｓトランジスタのドレイン同士を出力部として、上記構
成により、インバータを形成している。

【００１０】また、１はこのインバータを直列に奇数個
接続するとともに、インバータ最終段の出力を初段イン
バータに帰還するループ発振回路である。

【００１１】また、２はループ発振回路１の出力と該出
力を１段のインバータを介した出力をうけて、電源電圧
ＶＤを昇圧する昇圧回路ブロックである。この昇圧回路
ブロックは、ソース・ドレインが互いに直列に接続さ
れ、かつゲートをソースに接続した複数個のＮ型ＭＯＳ
トランジスタ７を有し、その一端は電源電圧ＶＤに接続
するとともに、各Ｎ型ＭＯＳトランジスタ７のソース・
ドレインは発振回路１からパルス波を入力するコンデン
サ８と、このパルス波の反転パルスを入力するコンデン
サ９とを一つおきに交互に接続することによって構成し
たチャージポンプを具えていて、発振回路１からパルス
波を入力した時に、電荷を汲み上げるように昇圧しつ
つ、直流電圧に変換するように構成されている。昇圧さ
れる電圧は、直列接続するトランジスタ７の段数を変え
る、図１には図示していないが、クランプ回路を接続し
てクランプ電圧を変えるなどの手段により所望の電圧に
設定することができる。

【００１２】さらに、４は本発明の特徴をなすパルス変
換回路であり、１１はポリシリコンや半導体拡散層等か
らなる抵抗体であり、その一端は昇圧回路ブロック２の
出力に接続し、もう一端はＮ型ＭＯＳトランジスタ６−
１のドレインと接続して、Ｎ型ＭＯＳトランジスタ６−
１のゲート入力に対して、両者で抵抗負荷インバータを
構成している。抵抗負荷インバータ４の出力は、パルス
出力端子１３に接続している。

【００１３】パルス入力端子１２はＰ型ＭＯＳトランジ
スタ５−１とＮ型ＭＯＳトランジスタ６−２からなるイ
ンバータに接続し、そのインバータの出力は、Ｎ型ＭＯ
Ｓトランジスタ６−１のゲートに接続しており、そのソ
ースは接地電極ＧＮＤに接続している。

【００１４】つぎに、本実施形態の動作を図２を用いて
説明する。同区でφＡ１は発振回路１からのパルス波、
φＡ２はφＡ１と逆位相のパルス波であり、その振幅は
電源電圧がＶＤのとき、およそＶｄとなる。それぞれの
パルス波はコンデンサ８，９の一端に入力される。φ１
Ｎはパルス変換回路４の入力パルスであり、図１の入力
端子１２に入力される。φＢ１は昇圧回路ブロック２の
出力であり、抵抗体１１の一端に入力される。φＯＵＴ
はパルス変換回路４のパルス出力端子１３の電位であ
る。

【００１５】まず、発振回路１が動作を開始し、パルス
波φＡ１とφＡ２が昇圧回路ブロック２に供給され、コ
ンデンサ８，９の一端にパルスが印加されると、昇圧回
路ブロック２のチャージポンプが動作を開始するが、時
刻ｔ０においては、パルスφＡ１がローレベルにいるた
め、また入力パルスφ１Ｎがローであるので、Ｎ型ＭＯ
Ｓトランジスタ６−１が導通しており、抵抗負荷インバ
ータには貫通電流が流れる。φＢ１の電圧は昇圧回路ブ
ロック２が供給できる電流と抵抗負荷インバータの貫通
電流の関係で決まる。抵抗負荷インバータの抵抗体１１
とＮ型ＭＯＳトランジスタ６−１の抵抗比を所望の値に
設定することで、出力端子１３には図に示すようにパル
ス波φＡ１がハイの時わずかに正側の積分波形が生じる
が、ほぼ接地電位が出力される。

【００１６】次に、時刻ｔ１に、φｌＮをハイレベルに
すると、Ｎ型ＭＯＳトランジスタ６−１のゲートには接
地電位が印加され、抵抗負荷インバータは遮断される。
そのため昇圧回路ブロック２の電圧はチャージポンプの
能力で決まる電圧にまで上昇する。貫通電流が流れない
ため、抵抗体１１のもう一端、つまりφＯＵＴが昇圧さ
れ出力される。

【００１７】次に、時刻ｔ２に、φ１Ｎがローレベルに
なると、再度抵抗負荷インバータが導通しするので、出
力端子１３の電位を高速に接地電位に立ち下げることが
できる。

【００１８】例えば、電源電圧は５Ｖとし、発振回路が
１０数ＭＨｚで発振するように発振回路１内のトランジ
スタサイズを設定し、抵抗負荷インバータの抵抗体１１
の抵抗値を数ＫΩにし、図１に示したように４段構成の
昇圧回路ブロック２を用いることで、φ１Ｎのハイレベ
ルの時、出力端子１３の電位をハイレベルが約９Ｖ，ロ
ーレベルが約ＯＶの昇圧されたパルスをマイクロ秒のオ
ーダーで発生できる高速な昇圧回路を実現することがで
きた。

【００１９】本実施形態の構造を実現するためのＭＯＳ
トランジスタの断面構造を図３に示す。図において、３
０１はＮ型半導体基板、３０２は半導体基板３０１にイ
オン注入などによって形成されたｐ型ウエル領域、３０
３はポリシリコンなどで基板３０１上に絶縁膜を介して
形成されるＭＯＳトランジスタのゲート電極、３０４は
ウエル領域内にイオン注入により形成されたＮ型不純物
層であり、Ｎ型ＭＯＳトランジスタのソース・ドレイン
となる。

【００２０】また、３０５はＮ型半導体基板中にイオン
注入により形成されたＰ型不純物層であり、Ｐ型ＭＯＳ
トランジスタのソース・ドレインとなる。一般にＮ型半
導体基板の場合、基板の電位は電源電圧に固定して用い
る。そのため基板とＰＮ接合を形成するｐ型領域、たと
えばＰ型ＭＯＳトランジスタのソース・ドレインには、
接合に１順方向電流が流れるのを防ぐため、電源電圧よ
り高い電圧を印加することができない。やむを得ずＰ型
ＭＯＳトランジスタのソース・ドレインに電源電圧より
高い電圧を印加する場合には、プロセスとして煩雑で高
コストの二重ウエル構造などを採用する必要がある。

【００２１】本発明の構造は、昇圧回路ブロック２で昇
圧した高電圧として、電源電圧より高い電圧が印加され
る部分は、Ｎ型ＭＯＳトランジスタと抵抗体のみで構成
されるので、図３に示したような簡単で低コストなプロ
セスで実現できるものである。従って、図２で示した入
力パルスφ１Ｎがハイレベルの時に、その抵抗負荷イン
バータの出力が電源電圧よりも高電圧としても、通常の
ＭＯＳ構造のトランジスタを正常に動作させることがで
きる。

【００２２】［第２の実施形態］第４図は、本発明の第
２の実施形態を説明する模式説明図である。同図におい
て、５はＰ型ＭＯＳトランジスタ、６はＮ型ＭＯＳトラ
ンジスタである。Ｐ型ＭＯＳトランジスタ５のソースは
回路の電源電圧ＶＤに接続し、ドレインはＮ型ＭＯＳト
ランジスタ６のドレインに接続する。Ｎ型ＭＯＳトラン
ジスタ６のソースは接地電極ＧＮＤに接続している。Ｐ
型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ６の
ゲートは互いに接続され、上記構成により１段のインバ
ータを形成している。また、１はこのインバータを直列
に奇数個接続するとともにインバータ最終段の出力を初
段インバータに帰還するループ発振回路である。

【００２３】また、２は発振回路１の出力と該出力を１
段のインバータを介した出力をうけて、電源電圧Ｖｄを
昇圧する第一の昇圧回路ブロックである。この第一の昇
圧回路ブロック２はソース・ドレインが互いに直列に接
続され、かつゲートをソースに接続した複数個のＮ型Ｍ
ＯＳトランジスタ７を有し、その一端は電源電圧Ｖｄに
接続するととも、各Ｎ型ＭＯＳトランジスタ７のソース
・ドレインは発振回路１からパルス波を入力するコンデ
ンサ８と、このパルス波の反転パルスを入力するコンデ
ンサ９とを一つおきに交互に接続することによって構成
したチャージポンプを具えていて、発振回路１からパル
ス波を入力した時に、電荷を汲み上げるように昇圧しつ
つ直流電圧に変換するように構成されている。

【００２４】さらに、３は基本的に第一の昇圧回路ブロ
ック２と同様の原理で動作する第二の昇圧回路ブロック
であり、第一の昇圧回路ブロック２より低い電圧に昇圧
されるよう構成されている。１０は昇圧した電圧を保持
するための保持容量である。昇圧される電圧は、直列接
続するトランジスタ７の段数を変えることで、例えば図
４には図示していないがクランプ回路を接続してクラン
プ電圧を変えるなどの手段により、所望の電圧に設定す
ることができる。

【００２５】また、４は本発明の特徴をなすパルス変換
回路で、１１はポリシリコンや半導体拡散層等からなる
抵抗体でありその一端は第一の昇圧回路ブロック２の出
力に接続しもう一端はＮ型ＭＯＳトランジスタ６−１の
ドレインと接続して両者で抵抗負荷インバータを構成し
ている。抵抗負荷インバータの出力はＮ型ＭＯＳトラン
ジスタ６−３のゲートに接続している。パルス入力端子
１２はＰ型ＭＯＳトランジスタ５−１とＮ型ＭＯＳトラ
ンジスタ６−２からなるインバータに接続し、そのイン
バータの出力は、Ｎ型ＭＯＳトランジスタ６−１とＮ型
ＭＯＳトランジスタ６−４のゲートに接続している。

【００２６】また、Ｎ型ＭＯＳトランジスタ６−２のド
レインは第二の昇圧回路ブロック３の出力に接続し、ソ
ースはＮ型ＭＯＳトランジスタ６−４のドレインおよび
パルス出力端子１３に接続している。Ｎ型ＭＯＳトラン
ジスタ６−４のソースは、接地電極ＧＮＤに接続してい
る。

【００２７】本実施形態の動作を、図５を用いて説明す
る。同図でφＡ１は発振回路１からのパルス波、φＡ２
はφＡ１と逆位相のパルス波であり、その振幅は電源電
圧がＶＤのとき、およそＶｄとなる。それぞれはコンデ
ンサ８，９の一端に入力される。φｌＮはパルス変換回
路の入力パルスであり、図１の入力端子１２に入力され
る。φＢ１は第一の昇圧回路ブロック２の出力であり、
抵抗体１１の一端に入力される、φＢ２は第二の昇圧回
路ブロック３の出力である。φＯＵＴはパルス変換回路
４のパルス出力端子１３の電位である。

【００２８】まず、時刻ｔ０に発振回路が動作を開始
し、コンデンサ８，９の一端にパルスが印加されると、
第一の昇圧回路ブロック２、第二の昇圧回路ブロック３
のチャージポンプが動作してφＢ１、φＢ２の電圧が昇
圧する（時刻ｔ１）。

【００２９】つぎに、φＢ２の電圧はチャージポンプの
能力で決まる電圧まで昇圧する。この時φＩＮはＬＯＷ
レベルにいるので、Ｎ型ＭＯＳトランジスタ６−１のゲ
ートにはＶｄが印加され、抵抗負荷インバータには貫通
電流が流れる。φＢ１の電圧は昇圧回路ブロック２が供
給できる電流と抵抗負荷インバータの貫通電流の関係で
決まる。抵抗負荷インバータの抵抗体１１とＮ型ＭＯＳ
トランジスタ６−１の抵抗比を所望の値に設定すること
で、この時点までＮ型ＭＯＳトランジスタ６−３は非導
通、Ｎ型ＭＯＳトランジスタ６−４は導通状態にあり、
出力端子１３には接地電位が出力される。

【００３０】次に、時刻ｔ２にφＩＮをＨｌＧＨレベル
にするとＮ型ＭＯＳトランジスタ６−１のゲームとに接
地電位が印加され抵抗負荷インバー夕は遮断される。そ
のため昇圧回路ブロック２の電圧はチャージポンプの能
力で決まる電圧にまで上昇する。貫通電流が流れないた
め、抵抗体１１のもう一端、つまりＮ型ＭＯＳトランジ
スタ６−３のゲート電圧も同じ電圧にまで上昇し、Ｎ型
ＭＯＳトランジスタ６−３は導通する、Ｎ型ＭＯＳトラ
ンジスタ６−４のゲートにはこの時ＬＯＷレベルが印加
されるので、非導通となる。

【００３１】昇圧回路ブロック２の昇圧電圧 ＞ 昇圧
回路ブロック３の昇圧電圧＋ Ｎ型ＭＯＳトランジスタ
６−２のしきい値電圧 に設定することで、出力端子１３に第二の昇圧回路ブロ
ック３と同じ電圧が出力される、実施形態１では、抵抗
負荷型インバータを用いることにより、接地電位への立
ち下げは高速に行なうことができたが、昇圧電圧への昇
圧は入力パルスが印加されてから開始するため、どうし
ても多少波形がなまってしまっっていた、立ち上がり速
度を改善するために抵抗体１１の抵抗値を小さく設定す
ると、抵抗負荷型インバータを流れる貫通電流が増加し
消費電力が増大する、抵抗体１１とＮ型ＭＯＳトランジ
スタ６−１の抵抗比を確保するためにＮ型ＭＯＳトラン
ジスタ６−１のサイズが大きくなり、チップ面積が増大
するという問題点があった。

【００３２】しかるに本実施形態では、パルスを制御す
る昇圧回路ブロックと、実際に外部負荷を充電する昇圧
回路ブロックを別個に設けることにより、きわめて高速
にパルスを立ち上げることのできる昇圧回路を実現した
ものである。たとえば、電源電圧は５Ｖとし、発振回路
が１０数ＭＨｚで発振するよう発振回路１内のトランジ
スタサイズを設定し、抵抗体の抵抗値を数百ＫΩにし、
図４に示したように第一の昇圧回路ブロックを４段で、
第二の昇圧回路ブロックを三段で構成したところ、図５
に示したように、昇圧回路ブロック２で充電する負荷
は、Ｎ型ＭＯＳトランジスタ６−３のゲート容量であり
非常に小さいため抵抗体１１の抵抗値を数百ＫΩと高く
設定しても十分高速にＮ型ＭＯＳトランジスタ６−３の
ゲート電位を約１２Ｖに昇圧することができた。

【００３３】また、抵抗値を大きくできたため、抵抗負
荷型インバータの貫通電流を小さく抑え消費電流を低減
することができた。外部の負荷は第二の昇圧回路ブロッ
ク３から充電されるが、昇圧回路ブロック３の出力端の
電位は、Ｎ型ＭＯＳトランジスタ６−３が導通するまで
は貫通電流が流れないので、パルスを昇圧する時点で既
に約１０Ｖまで昇圧し、その電位を保持している。よっ
て、Ｎ型ＭＯＳトランジスタ６−３が導通すると同時に
高速に出力端子１３の電位を昇圧することができた。接
地電位への降圧は、実施形態１と同様にＮ型ＭＯＳトラ
ンジスタ６−４を導通させることにより高速に行なえる
ことはいうまでもない。上記実施形態１および２では、
Ｎ型ＭＯＳトランジスタで構成した昇圧回路について説
明したが、Ｐ型ＭＯＳトランジスタで構成して、接地電
位より低い電圧を発生させる降圧回路として動作させて
も、同様の効果が得られることはいうまでもない。

【００３４】また、上記例では昇圧回路ブロックとして
ＭＯＳトランジスタとキャパシタで構成した例を説明し
たが、これに限るものではなく、たとえばダイオードと
キャパシタを用いて構成しても同様な効果が得られるこ
とはいうまでもない。また、本回路を構成する素子をす
べて同一チップ上に形成する必要はなく、たとえば抵抗
体１１として外部の抵抗素子を用いてもよい。その場
合、回路の消費電力と動作速度を抵抗値を制御すること
で変化させられる、という効果が得られるものである。

【００３５】［第３の実施形態］図６は本発明の第３の
実施形態について、アクティブマトリクス型液晶表示装
置に応用した回路図である。同装置は、共通電極７０９
と各画素電極の間に液晶材料を封入した液晶セル７０４
と画素トランジスタ７０３とからなる画素部、映像信号
配線部７１０、シフトパルススイッチ７０５、水平シフ
トレジスタ７０２、ゲート信号配線７１１、および垂直
シフトレジスタ７０１、シフトレジスタ７０１，７０２
からのシフトパルスに同期して昇圧されたパルスを生成
するため、発振回路１、昇圧回路ブロック２、第二の昇
圧回路ブロック３、パルス変換回路４から構成されてい
る、液晶に記録されるべき信号は、その映像信号の周波
数に同期した出力を行なう水平シフトレジスタ７０２に
同期して駆動するシフトパルススイッチ７０５を介して
映像信号配線部に転送される。転送された信号は、垂直
シフトレジスタ７０１に同期してオンされた画素スイッ
チ７０３を通して各液晶セルに映像信号が記録される。

【００３６】このように転送された信号電圧に対して、
セルを構成する液晶分子が動くことで、別にクロスポラ
ライザの関係で設けた偏向板の方向により、液晶セルの
透過率が変化する。この透過率の違いを各画素の濃淡と
することで、表示体として動作する。上記のような液晶
表示装置で階調の高い画像を表示するためには、映像信
号としておよそ１０Ｖの映像信号を画素に書き込む必要
があり、そのために画素トランジスタ７０３、シフトパ
ルススイッチ７０５を図６のようにＮ型ＭＯＳトランジ
スタで構成した場合、さらにしきい値電圧分高い電圧を
それぞれのゲート電極に印加する必要がある。

【００３７】本発明よりなる昇圧回路をもちいて必要な
部分のみを昇圧することで、低消費電力な液晶表示装置
を実現することができた。また、回路の大部分は低い電
源電圧のままで使用できるので、回路の信頼性を向上す
ることができた。

【００３８】［第４の実施形態］図７は本発明の第４の
実施形態について、固体撮像装置に応用した回路図であ
る。同図において、光電変換素子（フォトダイオードな
ど）８０１は、入射光量に応じた電荷を蓄積するもので
あり、２次元状に配置されている。また、光電変換素子
８０１の一端は、転送ＭＯＳ（Metal Oxide Silicon Tr
ansistor）８０２を介してソースフォロワ入力ＭＯＳ８
０３のゲートに接続し、ソースフォロワ入力ＭＯＳ８０
３のドレインは垂直選択スイツチＭＯＳ８０４のソース
に接続し、また、ソースは垂直出力線８０５を経て負荷
電流源８０６へと接続し、垂直選択スイッチＭＯＳ８０
４のドレインは、電源線８０７を経て電源端子８０８に
接続されており、これらは全体でソースフォロワ回路を
構成している。８０９はリセットスイッチであり、その
ソースはソースフォロワ入力ＭＯＳ８０３のゲートに接
続し、ドレインは電源線８０７を経て電源端子８０８に
接続されている。

【００３９】本回路は、各画素の光電変換素子で発生し
た光電荷が転送ＭＯＳを通して、ソースフォロワ入力Ｍ
ＯＳ８０３のゲートに転送され、転送された電荷に応じ
てソースフォロワ入力ＭＯＳ８０３のゲートに信号電圧
が発生し、それをソースフォロワ回路で電流増幅して読
み出すものである。垂直選択スイッチＭＯＳ８０４のゲ
ートは垂直ゲート線８１０で、パルス変換回路４を経由
して垂直走査回路８１３に接続する。リセットスイッチ
８０９のゲートは、リセットゲート線８１２でパルス変
換回路４を経由して垂直走査回路８１３に接続する。転
送ＭＯＳのゲートは転送ゲート線８１１を経由して、垂
直走査回路８１３に接続する。図では説明を簡単にする
ためパルス変換回路４を、ひとつのブロックとして記述
しているが、実際には、各ゲート線８１０，８１１，８
１２についてそれぞれ設けられているものである。ソー
スフォロワ回路の出力信号は、垂直出力線８０５、水平
転送ＭＯＳスイッチ８１４、水平出力線８１５、出力ア
ンプ８１６を通して、外部に出力される、水平転送ＭＯ
Ｓスイッチ８１４のゲートは、パルス変換回路４を経由
して水平走査回路８１７にそれぞれ接続している。

【００４０】本回路の動作を説明すると、まずリセット
スイッチ８０４により光電変換素子をリセットする。次
に蓄積動作にはいり、光電変換素子８０１に光電荷が蓄
積される。蓄積時間終了後、電荷はソースフォロワ入力
ＭＯＳ８０３のゲートに転送され、転送された信号電荷
の量に応じて信号電圧が発生する。その後、垂直走査回
路８１３および水平走査回路８１７によって選択された
画素の信号はソースフォロワ回路によって増幅された
後、順次出力アンプ８１８を通して出力される、より大
きな信号を取り出すためには、たとえば水平転送ＭＯＳ
スイッチ８１４のゲート電圧を信号電圧より高くする必
要がある。

【００４１】本発明よりなる昇圧回路を用いることによ
り、必要な部分のみの電圧を効率よく昇圧することがで
きるものである。本実施形態では、Ｘ−Ｙアドレス型の
固体撮像素子を例にとって説明したが、これに限るもの
ではなく、電荷結合デバイスを用いた光電変換装置にお
いても、同様な効果が得られることはいうまでもない。
また、上記例に限らず、昇圧された高速なパルスが必要
な回路において、本発明は有効なものである。

【００４２】

【発明の効果】以上説明したように、本発明の構造をと
ることにより、内部で電源電圧を昇圧したパルスを用い
る半導体装置において、高速なパルスを簡単なプロセス
で作成されたトランジスタを用いて発生させることがで
きる、という効果を奏し得る。また、本発明の構造をと
ることにより、高速な書き込みを行なうことが可能で、
低消費電力な不揮発性半導体記憶装置を、低コストで実
現することができる。また、高精細で低消費電力な液晶
表示装置を、低コストで実現することができる。また、
高階調な出力を得られる低消費電力名固体撮像素子を、
低コストで実現することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態の模式説明図である。

【図２】本発明の第一の実施形態の動作タイミング図で
ある。

【図３】本発明のデバイスの断面図である。

【図４】本発明の第二の実施形態の模式説明図である。

【図５】本発明の第二の実施形態の動作タイミング図で
ある。

【図６】本発明を液晶表示装置に応用した第三の実施形
態である。

【図７】本発明を固体撮像素子に応用した第四の実施形
態である。

【図８】従来の昇圧回路の回路例である。

【符号の説明】

１ ループ発振回路 ２ 第１の昇圧回路ブロック ３ 第２の昇圧回路ブロック ４ パルス変換回路 ５ Ｐ型ＭＯＳトランジスタ ６ Ｎ型ＭＯＳトランジスタ ７ Ｎ型ＭＯＳトランジスタ ８，９ コンデンサ １１ 抵抗体 １２ パルス入力端子 １３ パルス出力端子 ３０１ Ｎ型半導体基板 ３０２ Ｐ型ウエル ３０３ ゲート ３０４ ドレイン／ソース ３０５ ドレイン／ソース ８０１ フォトダイオード ８０２ 転送ＭＯＳ ８０３ ソースフォロワＭＯＳ ８０４ 選択ＭＯＳ ８０５ 垂直出力線 ８０６ 電流源 ８０７ 電源線 ８０８ 電源端子 ８０９ リセットＭＯＳ ８１３ 垂直走査回路 ８１７ 水平走査回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部電源電圧を昇圧する昇圧回路ブロッ
   クと、前記昇圧回路ブロックにより発生した電圧をパル
   スに変換するパルス変換回路とを有し、該パルス変換回
   路は、抵抗体とトランジスタからなり、前記抵抗体は前
   記昇圧回路ブロックの出力と前記トランジスタのドレイ
   ンの間に接続され、前記トランジスタのソースは接地電
   位に接続され、前記トランジスタのゲートが前記パルス
   変換回路の入力端子になり、前記抵抗体に接続したドレ
   インが出力端子となるように構成されたことを特徴とす
   る昇圧回路。
2. 【請求項２】 外部電源電圧を昇圧する第一の昇圧回路
   ブロックと第二の昇圧回路ブロックとを有し、前記第二
   の昇圧回路ブロックにより発生した電圧をパルスに変換
   するパルス変換回路とを有し、該パルス変換回路は、抵
   抗体と、第一、第二、第三のトランジスタからなり、前
   記抵抗体は前記第一の昇圧回路ブロックの出力と前記第
   一のトランジスタのドレインの間に接続され、前記第一
   のトランジスタのソースは接地電位に接続され、ゲート
   は前記第三のトランジスタのゲートに接続するとともに
   前記パルス変換回路の入力端子となり、前記抵抗体に接
   続したドレインは前記第二のトランジスタのゲートに接
   続し、前記第二のトランジスタのドレインは前記第二の
   昇圧回路ブロックの出力と接続し、前記第二のトランジ
   スタのソースは前記第三のトランジスタのドレインと接
   続するとともに前記パルス変換回路の出力端子となり、
   前記第三のトランジスタのソースが接地電位に接続され
   ていることを特徴とする昇圧回路。
3. 【請求項３】 請求項１又は２に記載の昇圧回路を用い
   たことを特徴とする半導体装置。
4. 【請求項４】 マトリクス状に液晶セルを配置したＴＦ
   Ｔタイプの液晶表示装置において、 前記マトリクス状に液晶セルに接続された前記ＴＦＴの
   ソースと、該ＴＦＴのゲートに接続された垂直シフトレ
   ジスタと、前記ＴＦＴのドレインに転送スイッチを介し
   て接続され画像信号を供給する水平シフトレジスタとを
   備え、前記転送スイッチと前記ＴＦＴのゲートとに供給
   する電圧は、発振回路と該発振回路の発振信号を入力し
   てチャープ電圧方式で昇圧する昇圧回路ブロックと該昇
   圧回路ブロックの昇圧電圧を前記各レジスタの出力に応
   じてパルス波に変換するパルス変換回路とにより昇圧さ
   れた電圧であることを特徴とする液晶表示装置。
5. 【請求項５】 マトリクス状に光電変圧素子を配置した
   光電変換装置において、 前記光電変換素子に接続された転送スイッチＭＯＳと、
   前記転送スイッチＭＯＳの出力を受けて増幅する増幅回
   路と、該増幅回路を動作させる選択ＭＯＳと、前記転送
   スイッチＭＯＳの出力をリセットするリセットＭＯＳと
   からなる画素を前記マトリクス状に配置して、前記各Ｍ
   ＯＳのゲートをそれぞれ駆動する垂直走査回路と、前記
   増幅回路の出力を時系列的に読み出す水平走査回路とを
   備え、前記垂直走査回路から前記各ＭＯＳのゲートに供
   給する電圧は、発振回路と該発振回路の発振信号を入力
   してチャープ電圧方式で昇圧する昇圧回路ブロックと該
   昇圧回路ブロックの昇圧電圧を前記各レジスタの出力に
   応じてパルス波に変換するパルス変換回路とにより昇圧
   された電圧であることを特徴とする光電変換装置。