JPH0795829B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH0795829B2 JPH0795829B2 JP63279105A JP27910588A JPH0795829B2 JP H0795829 B2 JPH0795829 B2 JP H0795829B2 JP 63279105 A JP63279105 A JP 63279105A JP 27910588 A JP27910588 A JP 27910588A JP H0795829 B2 JPH0795829 B2 JP H0795829B2
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- pulse
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は固体撮像装置に関する。
（従来の技術） 従来のリニアイメージセンサとしては、CCDリニアイメ
ージセンサ、あるいはアモルファスシリコンを用いた密
着型イメージセンサが使用されている。
ージセンサ、あるいはアモルファスシリコンを用いた密
着型イメージセンサが使用されている。
（発明が解決しようとする課題） 上述のCCDセンサの場合は、一般にCCDアナログシフトレ
ジスタを用いて信号の読出しを行っているため製造工程
が複雑であり、安価ではないという問題点とともにアモ
ルファスセンサに比べて駆動電圧が高いという問題点が
あった。
ジスタを用いて信号の読出しを行っているため製造工程
が複雑であり、安価ではないという問題点とともにアモ
ルファスセンサに比べて駆動電圧が高いという問題点が
あった。
一方、アモルファスシリコンを用いた密着型イメージセ
ンサの場合は、出力が光電流という形で得られるため、
適当な積分器を外づけにする必要があるとともに充分な
S/N比が得られないという問題点があった。
ンサの場合は、出力が光電流という形で得られるため、
適当な積分器を外づけにする必要があるとともに充分な
S/N比が得られないという問題点があった。
本発明は上記問題点を考慮してなされたものであって、
製造工程が簡単で、充分なS/N比を得ることのできる固
体撮像装置を提供することを目的とする。
製造工程が簡単で、充分なS/N比を得ることのできる固
体撮像装置を提供することを目的とする。
（問題点を解決するための手段） 本発明による固体撮像装置は、入射光量に応じた信号電
荷を発生する複数の感光画素と、外部から入力されるパ
ルスに基づいて所定の制御パルスを発生するシフトレジ
スタと、前記複数の感光画素の各々に対応して設けられ
る複数の電荷電圧変換手段と、前記複数の電荷電圧変換
手段の出力を統合して外部に出力する共通出力ラインと
を半導体基板上に集積化してなり、 前記電荷電圧変換手段は、前記シフトレジスタが発生す
る所定の制御パルスに基づいて、対応する感光画素が発
生する信号電荷の積分量およびこの積分量の零基準レベ
ルを検出し、これらの検出値を電圧に変換して前記共通
出力ラインに選択的に送出することを特徴とする。
荷を発生する複数の感光画素と、外部から入力されるパ
ルスに基づいて所定の制御パルスを発生するシフトレジ
スタと、前記複数の感光画素の各々に対応して設けられ
る複数の電荷電圧変換手段と、前記複数の電荷電圧変換
手段の出力を統合して外部に出力する共通出力ラインと
を半導体基板上に集積化してなり、 前記電荷電圧変換手段は、前記シフトレジスタが発生す
る所定の制御パルスに基づいて、対応する感光画素が発
生する信号電荷の積分量およびこの積分量の零基準レベ
ルを検出し、これらの検出値を電圧に変換して前記共通
出力ラインに選択的に送出することを特徴とする。
（作用） このように構成された本発明による固体撮像装置によれ
ば、信号電荷の読み出しが所定の制御パルスに基づいて
行われるため、従来のCCDセンサとは異なり、例えば多
層ポリシリコンの形成が不必要となって製造工程が簡単
となる。また、信号電荷の積分量およびこの積分量の零
基準レベルが電荷電圧変換手段によって検出され、対応
する電圧値に変換されて共通出力ラインを介して外部に
選択的に出力される。これにより、例えば相関二重サン
プリング等の処理が可能となり充分なS/N比を得ること
ができる。
ば、信号電荷の読み出しが所定の制御パルスに基づいて
行われるため、従来のCCDセンサとは異なり、例えば多
層ポリシリコンの形成が不必要となって製造工程が簡単
となる。また、信号電荷の積分量およびこの積分量の零
基準レベルが電荷電圧変換手段によって検出され、対応
する電圧値に変換されて共通出力ラインを介して外部に
選択的に出力される。これにより、例えば相関二重サン
プリング等の処理が可能となり充分なS/N比を得ること
ができる。
（実施例） 図面を用いて本発明の実施例を説明する。第１図におい
て、符号１は半導体基板であり、この半導体基板１にシ
フトレジスタ２、感光画素PE1，……PEn、電荷電圧変換
手段A1，……An、電流源４、および共通出力ライン５が
集積化されている。また、半導体基板１には端子8a,8b,
8c,8d,8e,8f,および8gが設けられている。シフトレジス
タ２に外部から端子8aおよび8bを介してそれぞれ駆動パ
ルスφ１およびφ２が定常的に印加される。更に端子8c
を介してスタートパルスφ＊がシフトレジスタ２に印加
され、端子8dを介して直流電圧（例えば5V）がシフトレ
ジスタ２および電荷電圧変換手段A1，……Anに印加され
る。また、端子8eを介して入力されるリセットパルスφ
Ｒは電荷電圧変換手段A1，……Anに印加される。なお端
子8fは接地端子である。
て、符号１は半導体基板であり、この半導体基板１にシ
フトレジスタ２、感光画素PE1，……PEn、電荷電圧変換
手段A1，……An、電流源４、および共通出力ライン５が
集積化されている。また、半導体基板１には端子8a,8b,
8c,8d,8e,8f,および8gが設けられている。シフトレジス
タ２に外部から端子8aおよび8bを介してそれぞれ駆動パ
ルスφ１およびφ２が定常的に印加される。更に端子8c
を介してスタートパルスφ＊がシフトレジスタ２に印加
され、端子8dを介して直流電圧（例えば5V）がシフトレ
ジスタ２および電荷電圧変換手段A1，……Anに印加され
る。また、端子8eを介して入力されるリセットパルスφ
Ｒは電荷電圧変換手段A1，……Anに印加される。なお端
子8fは接地端子である。
一方シフトレジスタ２は、駆動パルスφ１，φ２および
スタートパルスφ＊に基づいて、制御パルスφsi，φBi
（ｉ＝1,……ｎ）を発生し、電荷電圧変換手段Aiに送出
する。このように駆動パルスφ１，φ２およびスタート
パルスφ＊に基づいて制御パルスφsi，φBi（ｉ＝1,…
…ｎ）を発生するシフトレジスタ２の一具体例を第５図
に示す。第５図において、シフトレジスタ２はスタート
回路SR0と、ｎ個の制御パルス発生回路SR1，……SRnか
らなっている。スタート回路SR0は第５図に示すように
４個のMOSトランジスタ（以下、単にトランジスタとも
いう）M01，……M04と１個の容量C0からなっている。ま
た、制御パルス発生回路SRi（ｉ＝1,……ｎ）は、第５
図に示すように８個のMOSトランジスタMi1，……Mi8と
２個の容量Ci1,Ci2からなっている。
スタートパルスφ＊に基づいて、制御パルスφsi，φBi
（ｉ＝1,……ｎ）を発生し、電荷電圧変換手段Aiに送出
する。このように駆動パルスφ１，φ２およびスタート
パルスφ＊に基づいて制御パルスφsi，φBi（ｉ＝1,…
…ｎ）を発生するシフトレジスタ２の一具体例を第５図
に示す。第５図において、シフトレジスタ２はスタート
回路SR0と、ｎ個の制御パルス発生回路SR1，……SRnか
らなっている。スタート回路SR0は第５図に示すように
４個のMOSトランジスタ（以下、単にトランジスタとも
いう）M01，……M04と１個の容量C0からなっている。ま
た、制御パルス発生回路SRi（ｉ＝1,……ｎ）は、第５
図に示すように８個のMOSトランジスタMi1，……Mi8と
２個の容量Ci1,Ci2からなっている。
なお、第５図においては、制御パルス発生回路SR2の４
個のMOSトランジスタM25,M26,M27,M28と容量C22は省略
してある。
個のMOSトランジスタM25,M26,M27,M28と容量C22は省略
してある。
次に、スタート回路SR0と制御パルス発生回路SRiの動作
を第６図を用いて説明する。
を第６図を用いて説明する。
第６図に示す駆動パルスφ１，φ２がシフトレジスタ２
に印加されているときに時刻t1においてスタートパルス
φ＊が印加された場合を考える。スタート回路SR0のMOS
トランジスタM01のソース側には第１図に示す端子8dを
介して5Vの直流電圧が印加されている。時刻t1において
MOSトランジスタM01のゲートにスタートパルスφ＊が印
加されると、トランジスタM01のドレイン側の点ａの電
位φａは低レベルから上昇して5V以下のある値になる。
そして時刻t2においてスタートパルスφ＊のレベルが高
レベルから低レベルになって容量C0の影響によって点ａ
の電位φａは5V以下のある値のままとなっている。この
電位φａはトランジスタM02のゲートに印加されるが、
駆動パルスφ２のレベルが低レベルのため点ｂの電位φ
ｂも低レベルになっている。この状態は、時刻t4におい
て駆動パルスφ２のレベルが低から高になるまで続く。
に印加されているときに時刻t1においてスタートパルス
φ＊が印加された場合を考える。スタート回路SR0のMOS
トランジスタM01のソース側には第１図に示す端子8dを
介して5Vの直流電圧が印加されている。時刻t1において
MOSトランジスタM01のゲートにスタートパルスφ＊が印
加されると、トランジスタM01のドレイン側の点ａの電
位φａは低レベルから上昇して5V以下のある値になる。
そして時刻t2においてスタートパルスφ＊のレベルが高
レベルから低レベルになって容量C0の影響によって点ａ
の電位φａは5V以下のある値のままとなっている。この
電位φａはトランジスタM02のゲートに印加されるが、
駆動パルスφ２のレベルが低レベルのため点ｂの電位φ
ｂも低レベルになっている。この状態は、時刻t4におい
て駆動パルスφ２のレベルが低から高になるまで続く。
時刻t4において駆動パルスφ２のレベルが低から高にな
ると点ｂの電位φｂは上昇し、したがって昇圧作用によ
って点ａの電位φａも上昇して第６図に示すように5V以
上のある値になる。そしてこの状態は時刻t5まで続く。
時刻t5になると駆動パルスφ２のレベルが高から低にな
るから点ｂの電位φｂも高から低になり、したがって点
ａの電位φａも5V以上のある値から5V以下のある値に低
下する。
ると点ｂの電位φｂは上昇し、したがって昇圧作用によ
って点ａの電位φａも上昇して第６図に示すように5V以
上のある値になる。そしてこの状態は時刻t5まで続く。
時刻t5になると駆動パルスφ２のレベルが高から低にな
るから点ｂの電位φｂも高から低になり、したがって点
ａの電位φａも5V以上のある値から5V以下のある値に低
下する。
一方、制御パルス発生回路SR1のトランジスタM11のソー
ス側には第１図に示す端子8dを介して5Vの直流電圧が印
加されており、トランジスタM11のゲートに電位φｂが
印加されているから、スタート回路SR0の点ａの電位φ
ａの場合と同様にトランジスタM11のドレイン側の点ｃ
の電位φｃも時刻t4において低レベルから5V以下のある
値に上昇する。そして、この状態は、トランジスタM12
のソース側に印加される駆動パルスφ１のレベルが低か
ら高になる時刻t6まで続く。トランジスタM12のゲート
に電位φｃが印加されており、かつ時刻t6に駆動パルス
φ１のレベルが低から高になるから点ｄの電位φｄは上
昇する。したがって昇圧作用によって点Ｃの電位φｃも
上昇し、5V以上のある値になる。そしてこの状態は駆動
パルスφ１のレベルが高から低になる時刻t7まで続く。
ス側には第１図に示す端子8dを介して5Vの直流電圧が印
加されており、トランジスタM11のゲートに電位φｂが
印加されているから、スタート回路SR0の点ａの電位φ
ａの場合と同様にトランジスタM11のドレイン側の点ｃ
の電位φｃも時刻t4において低レベルから5V以下のある
値に上昇する。そして、この状態は、トランジスタM12
のソース側に印加される駆動パルスφ１のレベルが低か
ら高になる時刻t6まで続く。トランジスタM12のゲート
に電位φｃが印加されており、かつ時刻t6に駆動パルス
φ１のレベルが低から高になるから点ｄの電位φｄは上
昇する。したがって昇圧作用によって点Ｃの電位φｃも
上昇し、5V以上のある値になる。そしてこの状態は駆動
パルスφ１のレベルが高から低になる時刻t7まで続く。
なお、時刻t6において電位φｄが低レベルから高レベル
に変化するから、この電位φｄが印加されているスター
ト回路SR0のトランジスタM03のゲートは、時刻t6におい
て開き、点ａの電位φａは低レベルとなる。
に変化するから、この電位φｄが印加されているスター
ト回路SR0のトランジスタM03のゲートは、時刻t6におい
て開き、点ａの電位φａは低レベルとなる。
時刻t7になると、駆動パルスφ１のレベルが高から低に
なるから、点ｄの電位φｄも高レベルから低レベルにな
り、したがって点ｃの電位φｃも5V以上のある値から5V
以下のある値に低下する。
なるから、点ｄの電位φｄも高レベルから低レベルにな
り、したがって点ｃの電位φｃも5V以上のある値から5V
以下のある値に低下する。
一方、制御パルス発生回路SR1のトランジスタM15のソー
ス側には第１図に示す端子8dを介して5Vの直流電圧が印
加されており、トランジスタM15のゲートに電位φｄが
印加されているから、トランジスタM15のドレイン側の
点ｅの電位φｅは時刻t6において低レベルから5V以下の
ある値に上昇する。そしてこの状態は、トランジスタM
16のソース側に印加される駆動パルスφ２のレベルが低
から高になる時刻t8まで続く。トランジスタM16のゲー
トに電位φｅが印加されており、かつ時刻t8に駆動パル
スφ２のレベルが低から高になるから、点ｆの電位φｆ
は上昇する。したがって昇圧作用によって点ｅの電位φ
ｅも上昇し、5V以上のある値になる。そしてこの状態は
駆動パルスφ２のレベルが高から低になる時刻t9まで続
く。
ス側には第１図に示す端子8dを介して5Vの直流電圧が印
加されており、トランジスタM15のゲートに電位φｄが
印加されているから、トランジスタM15のドレイン側の
点ｅの電位φｅは時刻t6において低レベルから5V以下の
ある値に上昇する。そしてこの状態は、トランジスタM
16のソース側に印加される駆動パルスφ２のレベルが低
から高になる時刻t8まで続く。トランジスタM16のゲー
トに電位φｅが印加されており、かつ時刻t8に駆動パル
スφ２のレベルが低から高になるから、点ｆの電位φｆ
は上昇する。したがって昇圧作用によって点ｅの電位φ
ｅも上昇し、5V以上のある値になる。そしてこの状態は
駆動パルスφ２のレベルが高から低になる時刻t9まで続
く。
なお時刻t8において点ｆの電位φｆのレベルが低から高
になるから、この電位φｆが印加されているトランジス
タM13のゲートは、時刻t8において開き、点ｃの電位φ
ｃは低レベルとなる。そして電位φｃおよびφｆがそれ
ぞれ制御パルスφs1およびφB1として制御パルス発生回
路SR1から取出され、電荷電圧変換手段A1に送出され
る。
になるから、この電位φｆが印加されているトランジス
タM13のゲートは、時刻t8において開き、点ｃの電位φ
ｃは低レベルとなる。そして電位φｃおよびφｆがそれ
ぞれ制御パルスφs1およびφB1として制御パルス発生回
路SR1から取出され、電荷電圧変換手段A1に送出され
る。
なお、制御パルス発生回路SR1から制御パルス発生回路
のトランジスタM21のゲートに電位φｆが印加され、制
御パルス発生回路SR1の場合と同様に制御パルス発生回
路SR2から制御パルスφs2およびφB2が取出され、電荷
電圧手段A2に送出される。このようなことが順次繰り返
されることにより制御パルス発生回路SRi（ｉ＝1,……
ｎ）から制御パルスφSiおよびφBiが取出され、電荷電
圧変換手段Aiに送出される。なお、制御パルスφSiは第
６図に示すように３値パルスとなっており、その最高レ
ベルが電源電圧（5V）よりも高い。
のトランジスタM21のゲートに電位φｆが印加され、制
御パルス発生回路SR1の場合と同様に制御パルス発生回
路SR2から制御パルスφs2およびφB2が取出され、電荷
電圧手段A2に送出される。このようなことが順次繰り返
されることにより制御パルス発生回路SRi（ｉ＝1,……
ｎ）から制御パルスφSiおよびφBiが取出され、電荷電
圧変換手段Aiに送出される。なお、制御パルスφSiは第
６図に示すように３値パルスとなっており、その最高レ
ベルが電源電圧（5V）よりも高い。
再び第１図において、電荷電圧変換手段Ai（ｉ＝1,……
ｎ）は、制御パルスφSi，φRiおよび端子8eを介して印
加されるリセットパルスφＲに基づいて、感光画素PEi
が発生する信号電荷の積分量、およびこの積分量の零基
準レベルを検出し、これらの検出値を電圧に変換して共
通出力ライン５に選択的に送出する。そして共通ライン
５に選択的に送出された電荷電圧変換手段Aiの出力Vout
は端子8gを介して外部に出力される。
ｎ）は、制御パルスφSi，φRiおよび端子8eを介して印
加されるリセットパルスφＲに基づいて、感光画素PEi
が発生する信号電荷の積分量、およびこの積分量の零基
準レベルを検出し、これらの検出値を電圧に変換して共
通出力ライン５に選択的に送出する。そして共通ライン
５に選択的に送出された電荷電圧変換手段Aiの出力Vout
は端子8gを介して外部に出力される。
このような電荷電圧変換手段Aiの一具体例を第２図に示
す。符号11は感光画素（例えば、フォトダイオード）PE
iにおいて発生した信号電荷を蓄積する容量を示し、符
号12はリセットトランジスタを示す。符号14〜19はMOS
トランジスタ（以下、単にトランジスタという）を示
し、符号20は電流源を示す。符号21はドライバーゲート
を示し、符号24は昇圧用容量を示す。
す。符号11は感光画素（例えば、フォトダイオード）PE
iにおいて発生した信号電荷を蓄積する容量を示し、符
号12はリセットトランジスタを示す。符号14〜19はMOS
トランジスタ（以下、単にトランジスタという）を示
し、符号20は電流源を示す。符号21はドライバーゲート
を示し、符号24は昇圧用容量を示す。
そして、制御パルスφSiは第２図に示すようにトランジ
スタ15および18のゲートに印加され、制御パルスφBiは
トランジスタ17のゲートに印加される。また、リセット
パルスφＲはトランジスタ16のソースに印加される。
スタ15および18のゲートに印加され、制御パルスφBiは
トランジスタ17のゲートに印加される。また、リセット
パルスφＲはトランジスタ16のソースに印加される。
なお、フォトダイオードPEiは、例えば第３図に示すよ
うにｎ型半導体基板上にＰウェルを形成し、このＰウェ
ルの表面にｎ領域およびP+領域を形成することによって
構成される。
うにｎ型半導体基板上にＰウェルを形成し、このＰウェ
ルの表面にｎ領域およびP+領域を形成することによって
構成される。
また、２つのn+領域がＰウェルの表面に分離されて形成
され、そのうちの１つのn+領域がｎ領域に接触してい
る。このn+領域と、上記２つのn+領域の間に形成される
電極とによってリセットトランジスタ12が構成される。
され、そのうちの１つのn+領域がｎ領域に接触してい
る。このn+領域と、上記２つのn+領域の間に形成される
電極とによってリセットトランジスタ12が構成される。
第２図に示す電荷電圧変換手段Aiの動作を第４図を用い
て説明する。第４図に示すリセットパルスφＲおよび制
御パルスφSi，φBiが電荷電圧変換手段Aiに印加される
ものとする。なお、制御パルスφSi，φBiはシフトレジ
スタのスタートパルスφ＊の周期と同一の周期で繰り返
し発生していることに注意しておく。
て説明する。第４図に示すリセットパルスφＲおよび制
御パルスφSi，φBiが電荷電圧変換手段Aiに印加される
ものとする。なお、制御パルスφSi，φBiはシフトレジ
スタのスタートパルスφ＊の周期と同一の周期で繰り返
し発生していることに注意しておく。
トランジスタ14のソースおよびゲートに第１図に示す端
子8dを介して5Vの直流電圧が印加されている（第２図参
照）。そして時刻T1において、制御パルスφSiがトラン
ジスタ15のゲートに印加されると、第２図に示す点αの
電位φαは低レベルから若干上昇し、ある所定のレベル
になる（第４図参照）。時刻T2において制御パルスφSi
のレベルが高になるので電位φαは待機レベルになる。
そして時刻T3になるとリセットパルスφＲのレベルが低
から高になるから、昇圧作用によって点αの電位φαも
上昇し、ある所定のレベル（以下、このレベルをリセッ
トレベルという）になる。次に時刻T4になるとリセット
パルスφＲのレベルが高から低になるから電位φαは再
び待機レベルになる。そしてこの待機レベルは時刻T5ま
で続く。
子8dを介して5Vの直流電圧が印加されている（第２図参
照）。そして時刻T1において、制御パルスφSiがトラン
ジスタ15のゲートに印加されると、第２図に示す点αの
電位φαは低レベルから若干上昇し、ある所定のレベル
になる（第４図参照）。時刻T2において制御パルスφSi
のレベルが高になるので電位φαは待機レベルになる。
そして時刻T3になるとリセットパルスφＲのレベルが低
から高になるから、昇圧作用によって点αの電位φαも
上昇し、ある所定のレベル（以下、このレベルをリセッ
トレベルという）になる。次に時刻T4になるとリセット
パルスφＲのレベルが高から低になるから電位φαは再
び待機レベルになる。そしてこの待機レベルは時刻T5ま
で続く。
このようにリセットトランジスタ12のゲートに印加され
るパルスφRSi（＝φα）は４値パルスとなる。そして
パルスφRSiが待機レベルである期間中、容量11はリセ
ットトランジスタ12によってリセットされずに信号電荷
を保持している。容量11は、パルスφRSiがリセットレ
ベルになる時刻T3にリセットされる。そして、このリセ
ット状態は時刻T4まで続く。その後フォトダイオードPE
iからの信号電荷が容量11に蓄積されるにつれて第２図
に示す点βの電位φβは低下していく。
るパルスφRSi（＝φα）は４値パルスとなる。そして
パルスφRSiが待機レベルである期間中、容量11はリセ
ットトランジスタ12によってリセットされずに信号電荷
を保持している。容量11は、パルスφRSiがリセットレ
ベルになる時刻T3にリセットされる。そして、このリセ
ット状態は時刻T4まで続く。その後フォトダイオードPE
iからの信号電荷が容量11に蓄積されるにつれて第２図
に示す点βの電位φβは低下していく。
制御パルスφsiのレベルが最高レベルになっているとき
（時刻T2からT5まで）ソースフォロワ回路としてトラン
ジスタ19が活性化する。パルスφRSiのレベルが待機レ
ベルで、かつ制御パルスφsiのレベルが最大レベルであ
る期間（時刻T2からT3まで）では、前回のリセット動作
後から時刻T2までに容量11に蓄積された信号電荷の量に
対応する電位φγがソースフォロア回路で検出される。
そして、パルスφRSiのレベルがリセットレベルで、か
つ制御パルスφsiのレベルが最大レベルである時間（時
刻T3からT4まで）では、容量11の電位φβはリセットさ
れる。またパルスφRSiのレベルが待機レベルで、かつ
制御パルスφsiのレベルが最大レベルである期間（時刻
T4からT5まで）では、リセット後フォトダイオードPEi
から信号電荷が流入を開始する時の、信号電荷がほとん
ど無い状態の容量11の電位が検出される。このときのレ
ベルを信号電荷の零基準とみなすことができる。
（時刻T2からT5まで）ソースフォロワ回路としてトラン
ジスタ19が活性化する。パルスφRSiのレベルが待機レ
ベルで、かつ制御パルスφsiのレベルが最大レベルであ
る期間（時刻T2からT3まで）では、前回のリセット動作
後から時刻T2までに容量11に蓄積された信号電荷の量に
対応する電位φγがソースフォロア回路で検出される。
そして、パルスφRSiのレベルがリセットレベルで、か
つ制御パルスφsiのレベルが最大レベルである時間（時
刻T3からT4まで）では、容量11の電位φβはリセットさ
れる。またパルスφRSiのレベルが待機レベルで、かつ
制御パルスφsiのレベルが最大レベルである期間（時刻
T4からT5まで）では、リセット後フォトダイオードPEi
から信号電荷が流入を開始する時の、信号電荷がほとん
ど無い状態の容量11の電位が検出される。このときのレ
ベルを信号電荷の零基準とみなすことができる。
そして、検出された電位φγはドライバーゲート21によ
って増幅されて共通出力ライン５に送出される。なお、
制御パルスφsiがトランジスタ18のゲートに印加される
前は点γの電位φγは零であり、この電位φγがドライ
バーゲート21に印加されているため、共通出力ライン５
は点γの電位の影響を受けない。また、電荷電圧変換手
段Aiの点γの電位φγが零でないとき、すなわち制御パ
ルスφsiが低レベルでないとき、他のｎ−１個の電荷電
圧変換手段Aj（ｊ≠ｉ）に印加される制御パルスφsjの
レベルは低レベルとなっているため、他のｎ−１個の電
荷電圧変換手段Ajの出力は遮断されることになる。した
がって共通出力ライン５において選択的に電位、すなわ
ち信号電荷の読み出しが可能となる。
って増幅されて共通出力ライン５に送出される。なお、
制御パルスφsiがトランジスタ18のゲートに印加される
前は点γの電位φγは零であり、この電位φγがドライ
バーゲート21に印加されているため、共通出力ライン５
は点γの電位の影響を受けない。また、電荷電圧変換手
段Aiの点γの電位φγが零でないとき、すなわち制御パ
ルスφsiが低レベルでないとき、他のｎ−１個の電荷電
圧変換手段Aj（ｊ≠ｉ）に印加される制御パルスφsjの
レベルは低レベルとなっているため、他のｎ−１個の電
荷電圧変換手段Ajの出力は遮断されることになる。した
がって共通出力ライン５において選択的に電位、すなわ
ち信号電荷の読み出しが可能となる。
以上により本実施例によれば、信号電荷の読み出しが所
定の制御パルスに基づいて行われるため、従来のCCDセ
ンサとは異なり、例えば多層ポリシリコンの形成が不要
となって製造工程が簡単となる。また、信号電荷の積分
量およびこの積分量の零基準レベルが電圧値に変換され
て共通出力ライン５を介して外部に選択的に出力される
ことにより、例えば相関二重サンプリング等の処理が可
能となり、充分なS/N比を得ることができる。更に5Vと
いう低電圧によって駆動することができる。
定の制御パルスに基づいて行われるため、従来のCCDセ
ンサとは異なり、例えば多層ポリシリコンの形成が不要
となって製造工程が簡単となる。また、信号電荷の積分
量およびこの積分量の零基準レベルが電圧値に変換され
て共通出力ライン５を介して外部に選択的に出力される
ことにより、例えば相関二重サンプリング等の処理が可
能となり、充分なS/N比を得ることができる。更に5Vと
いう低電圧によって駆動することができる。
以上述べたように本発明の固体撮像装置によれば、製造
工程が簡単であって、かつ充分なS/N比を得ることがで
きる。
工程が簡単であって、かつ充分なS/N比を得ることがで
きる。
第１図は本発明による固体撮像装置の実施例を示すブロ
ック図、第２図は本発明の固体撮像装置にかかる電荷電
圧変換手段の構成を示す回路図、第３図は本発明の固体
撮像装置にかかる感光画素の構造を示す図、第４図は第
２図に示す電荷電圧変換手段の動作を説明するタイミン
グチャート、第５図は本発明の固体撮像装置にかかるシ
フトレジスタの構成を示す回路図、第６図は第５図に示
すシフトレジスタの動作を説明するタイミングチャート
である。 １……半導体基板、２……シフトレジスタ、４……電流
源、５……共通出力ライン、8a,8b,8c,8d,8e,8f,8g……
端子、PEi（ｉ＝1,……ｎ）……感光画素、Ai（ｉ＝1,
……ｎ）……電荷電圧変換手段。
ック図、第２図は本発明の固体撮像装置にかかる電荷電
圧変換手段の構成を示す回路図、第３図は本発明の固体
撮像装置にかかる感光画素の構造を示す図、第４図は第
２図に示す電荷電圧変換手段の動作を説明するタイミン
グチャート、第５図は本発明の固体撮像装置にかかるシ
フトレジスタの構成を示す回路図、第６図は第５図に示
すシフトレジスタの動作を説明するタイミングチャート
である。 １……半導体基板、２……シフトレジスタ、４……電流
源、５……共通出力ライン、8a,8b,8c,8d,8e,8f,8g……
端子、PEi（ｉ＝1,……ｎ）……感光画素、Ai（ｉ＝1,
……ｎ）……電荷電圧変換手段。
Claims (2)
- 【請求項１】入射光量に応じた信号電荷を発生する複数
の感光画素と、外部から入力されるパルスに基づいて所
定の制御パルスを発生するシフトレジスタと、前記複数
の感光画素の各々に対応して設けられる複数の電荷電圧
変換手段と、前記複数の電荷電圧変換手段の出力を統合
して外部に出力する共通出力ラインとを半導体基板上に
集積化してなり、 前記電荷電圧変換手段は、対応する感光画素が発生した
信号電荷を蓄積する電荷蓄積部と、 外部から入力されるパルスおよび前記シフトレジスタか
ら送出される制御パルスに基づいてリセットパルスを生
成するリセットパルス生成手段と、 前記電荷蓄積部に隣接して設けられ、前記リセットパル
ス生成手段から送出されるリセットパルスに基づいてゲ
ートを開閉するリセットゲートと、 前記リセットゲートが開いたとき前記電荷蓄積部を所定
の電位に設定するリセットドレインと、 前記電荷蓄積部の電位が印加される第１のドライバーゲ
ートと、この第１のドライバーゲートと接地端子の間に
直列に接続された電流源と、前記第１のドライバーゲー
トと電源端子の間に直列に接続される電源開閉用スイッ
チゲートと、一端が電源端子に他端が前記共通出力ライ
ンに接続され、前記第１のドライバーゲートと前記電流
源との接続点の電圧が印加される第２のドライバーゲー
トを有し前記電荷蓄積部の電荷を検出する電荷検出部
と、 を備え、前記シフトレジスタが発生する所定の制御パル
スに基づいて、対応する感光画素が発生する信号電荷の
積分量およびこの積分量の零基準レベルを検出し、これ
らの検出値を電圧に変換して前記共通出力ラインに選択
的に送出することを特徴とする固体撮像装置。 - 【請求項２】前記共通出力ラインに１つの負荷電流源が
接続されて、半導体基板上に同時に集積化されているこ
とを特徴とする請求項１記載の固体撮像装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279105A JPH0795829B2 (ja) | 1988-07-26 | 1988-11-04 | 固体撮像装置 |
| US07/385,159 US5012344A (en) | 1988-07-26 | 1989-07-26 | Solid-state image pickup device having shared output line for photoelectric conversion voltage |
| EP89113787A EP0352767B1 (en) | 1988-07-26 | 1989-07-26 | Solid-state image pickup device having shared output line for photoelectric conversion voltage |
| DE68928357T DE68928357T2 (de) | 1988-07-26 | 1989-07-26 | Festkörper-Bildaufnehmer mit gemeinsamer Ausgangsleitung für Spannungen aus photoelektrischer Umwandlung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-186366 | 1988-07-26 | ||
| JP18636688 | 1988-07-26 | ||
| JP63279105A JPH0795829B2 (ja) | 1988-07-26 | 1988-11-04 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02131681A JPH02131681A (ja) | 1990-05-21 |
| JPH0795829B2 true JPH0795829B2 (ja) | 1995-10-11 |
Family
ID=26503717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279105A Expired - Fee Related JPH0795829B2 (ja) | 1988-07-26 | 1988-11-04 | 固体撮像装置 |
Country Status (4)
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| US (1) | US5012344A (ja) |
| EP (1) | EP0352767B1 (ja) |
| JP (1) | JPH0795829B2 (ja) |
| DE (1) | DE68928357T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04199968A (ja) * | 1990-11-29 | 1992-07-21 | Toshiba Corp | 固体撮像装置 |
| CA2060556A1 (en) * | 1992-02-03 | 1993-08-04 | Savvas G. Chamberlain | Dual mode on-chip high frequency output structure with pixel video differencing for ccd image sensors |
| US5450549A (en) * | 1992-04-09 | 1995-09-12 | International Business Machines Corporation | Multi-channel image array buffer and switching network |
| US5461425A (en) * | 1994-02-15 | 1995-10-24 | Stanford University | CMOS image sensor with pixel level A/D conversion |
| GB2289983B (en) * | 1994-06-01 | 1996-10-16 | Simage Oy | Imaging devices,systems and methods |
| US6035013A (en) * | 1994-06-01 | 2000-03-07 | Simage O.Y. | Radiographic imaging devices, systems and methods |
| JPH08149376A (ja) * | 1994-11-18 | 1996-06-07 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPH1098176A (ja) | 1996-09-19 | 1998-04-14 | Toshiba Corp | 固体撮像装置 |
| US6657665B1 (en) * | 1998-12-31 | 2003-12-02 | Eastman Kodak Company | Active Pixel Sensor with wired floating diffusions and shared amplifier |
| US6975355B1 (en) | 2000-02-22 | 2005-12-13 | Pixim, Inc. | Multiple sampling via a time-indexed method to achieve wide dynamic ranges |
| US7095439B2 (en) | 2002-04-04 | 2006-08-22 | Motorola, Inc. | Image sensor circuit and method |
| JP2004228873A (ja) * | 2003-01-22 | 2004-08-12 | Seiko Epson Corp | 画像処理装置、画像処理方法及び固体撮像装置 |
| JP3951994B2 (ja) * | 2003-09-16 | 2007-08-01 | ソニー株式会社 | 固体撮像装置およびカメラシステム |
| JP2004349715A (ja) * | 2004-06-21 | 2004-12-09 | Sony Corp | イメージセンサ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521472B2 (ja) * | 1971-08-11 | 1980-06-10 | ||
| JPS5528456B2 (ja) * | 1972-11-08 | 1980-07-28 | ||
| JPS50134393A (ja) * | 1974-04-10 | 1975-10-24 | ||
| US4023048A (en) * | 1975-12-15 | 1977-05-10 | International Business Machines Corporation | Self-scanning photo-sensitive circuits |
| JPS5343416A (en) * | 1976-10-01 | 1978-04-19 | Hitachi Ltd | Image sensor |
| JPS59140766A (ja) * | 1983-02-01 | 1984-08-13 | Fuji Xerox Co Ltd | 原稿読取装置 |
| US4617471A (en) * | 1983-12-27 | 1986-10-14 | Kabushiki Kaisha Toshiba | Image sensing device |
| US4763007A (en) * | 1984-12-25 | 1988-08-09 | Ricoh Company, Ltd. | Image sensor driving circuit |
| US4914519A (en) * | 1986-09-19 | 1990-04-03 | Canon Kabushiki Kaisha | Apparatus for eliminating noise in a solid-state image pickup device |
| US4737854A (en) * | 1986-07-18 | 1988-04-12 | Xerox Corporation | Image sensor array with two stage transfer |
| JPS6364469A (ja) * | 1986-09-05 | 1988-03-22 | Toshiba Corp | イメ−ジセンサ |
| US4858022A (en) * | 1986-09-05 | 1989-08-15 | Kabushiki Kaisha Toshiba | Contact-type linear image sensor |
| JPH084129B2 (ja) * | 1986-11-19 | 1996-01-17 | キヤノン株式会社 | 光電変換装置 |
-
1988
- 1988-11-04 JP JP63279105A patent/JPH0795829B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-26 DE DE68928357T patent/DE68928357T2/de not_active Expired - Fee Related
- 1989-07-26 US US07/385,159 patent/US5012344A/en not_active Expired - Lifetime
- 1989-07-26 EP EP89113787A patent/EP0352767B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0352767B1 (en) | 1997-10-01 |
| JPH02131681A (ja) | 1990-05-21 |
| DE68928357D1 (de) | 1997-11-06 |
| US5012344A (en) | 1991-04-30 |
| EP0352767A3 (en) | 1992-05-20 |
| EP0352767A2 (en) | 1990-01-31 |
| DE68928357T2 (de) | 1998-02-19 |
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