JPH11307532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11307532A JPH11307532A JP10115696A JP11569698A JPH11307532A JP H11307532 A JPH11307532 A JP H11307532A JP 10115696 A JP10115696 A JP 10115696A JP 11569698 A JP11569698 A JP 11569698A JP H11307532 A JPH11307532 A JP H11307532A
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Abstract
(57)【要約】
【課題】絶縁膜の上層に配線層をパターン形成するとき
に、レジスト膜に対する選択比を確保し、配線層の肩部
および／あるいは側壁部をエッチングすることがなく品
質の高い配線層を形成することができる半導体装置の製
造方法を提供する。 【解決手段】基板１０上に酸化シリコン系の第１絶縁膜
１１を形成し、第１絶縁膜１１の上層に窒化シリコン系
の第２絶縁膜１２を形成し、第２絶縁膜１２の上層に導
電層１３を形成する。次に、導電層１３の上層にレジス
ト膜１４を形成し、レジスト膜１４をマスクとして導電
層１３のエッチングを行い、導電層１３をパターン加工
する。
に、レジスト膜に対する選択比を確保し、配線層の肩部
および／あるいは側壁部をエッチングすることがなく品
質の高い配線層を形成することができる半導体装置の製
造方法を提供する。 【解決手段】基板１０上に酸化シリコン系の第１絶縁膜
１１を形成し、第１絶縁膜１１の上層に窒化シリコン系
の第２絶縁膜１２を形成し、第２絶縁膜１２の上層に導
電層１３を形成する。次に、導電層１３の上層にレジス
ト膜１４を形成し、レジスト膜１４をマスクとして導電
層１３のエッチングを行い、導電層１３をパターン加工
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、絶縁膜の上層に配線層を有する半導体
装置の製造方法に関する。
法に関し、特に、絶縁膜の上層に配線層を有する半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、半導
体装置の微細加工が必須の条件となってきている。半導
体装置を微細に加工するために、例えばトランジスタの
ゲート電極のゲート幅やＤＲＡＭなどでのキャパシタの
占有面積を狭める一方で、配線部も同様に微細に加工す
ることが必要になってきている。
体装置の高集積化及び高性能化が進展するに伴い、半導
体装置の微細加工が必須の条件となってきている。半導
体装置を微細に加工するために、例えばトランジスタの
ゲート電極のゲート幅やＤＲＡＭなどでのキャパシタの
占有面積を狭める一方で、配線部も同様に微細に加工す
ることが必要になってきている。
【０００３】例えば、基板上に形成された絶縁膜の上層
にアルミニウム配線を形成するには、以下のようにして
行う。まず、図２（ａ）に示すように、シリコン半導体
基板１０上に形成した図示しないトランジスタやキャパ
シタなどの半導体素子を被覆して、例えばＣＶＤ（Chem
ical Vapor Deposition ）法などにより全面にＢＰＳＧ
（ホウ素およびリンを含有する酸化シリコン）などの酸
化シリコン系絶縁体を堆積させ、リフローあるいはエッ
チバックなどにより平坦化して層間絶縁膜１１を形成す
る。次に、層間絶縁膜１１の上層に例えばスパッタリン
グ法によりアルミニウムを堆積させ、導電層１３を形成
する。次に導電層１３の上層に、フォトリソグラフィー
工程により配線パターンのレジスト膜１４をパターニン
グ形成する。
にアルミニウム配線を形成するには、以下のようにして
行う。まず、図２（ａ）に示すように、シリコン半導体
基板１０上に形成した図示しないトランジスタやキャパ
シタなどの半導体素子を被覆して、例えばＣＶＤ（Chem
ical Vapor Deposition ）法などにより全面にＢＰＳＧ
（ホウ素およびリンを含有する酸化シリコン）などの酸
化シリコン系絶縁体を堆積させ、リフローあるいはエッ
チバックなどにより平坦化して層間絶縁膜１１を形成す
る。次に、層間絶縁膜１１の上層に例えばスパッタリン
グ法によりアルミニウムを堆積させ、導電層１３を形成
する。次に導電層１３の上層に、フォトリソグラフィー
工程により配線パターンのレジスト膜１４をパターニン
グ形成する。
【０００４】次に、図２（ｂ）に示すように、例えばプ
ラズマエッチングなどによりレジスト膜１４をマスクと
してエッチングを行い、導電層１３を配線パターンに加
工して配線層１３ａを形成する。エッチングガスについ
ては、例えばＢＣｌ3 ，Ｃｌ2 などを主ガスとすること
で、レジスト膜に対する高い選択比などの特性を満たす
ことができる。このとき、配線層１３ａをパターン形成
するためのエッチングにおいては同時にレジスト膜１４
もスパッタリングによりエッチングされ、レジスト膜成
分が配線層１３ａの側壁面に堆積して、側壁保護膜１５
が形成される。側壁保護膜１５により被覆されているこ
とにより、配線層１３ａが側壁面からエッチングされる
のを防止することができる。
ラズマエッチングなどによりレジスト膜１４をマスクと
してエッチングを行い、導電層１３を配線パターンに加
工して配線層１３ａを形成する。エッチングガスについ
ては、例えばＢＣｌ3 ，Ｃｌ2 などを主ガスとすること
で、レジスト膜に対する高い選択比などの特性を満たす
ことができる。このとき、配線層１３ａをパターン形成
するためのエッチングにおいては同時にレジスト膜１４
もスパッタリングによりエッチングされ、レジスト膜成
分が配線層１３ａの側壁面に堆積して、側壁保護膜１５
が形成される。側壁保護膜１５により被覆されているこ
とにより、配線層１３ａが側壁面からエッチングされる
のを防止することができる。
【０００５】次に、レジスト膜１４および側壁保護膜１
５を除去することで、図２（ｃ）に示すように層間絶縁
膜１１の上層に配線層１３ａを形成することができる。
５を除去することで、図２（ｃ）に示すように層間絶縁
膜１１の上層に配線層１３ａを形成することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
導電層のエッチング工程において、以下のような問題が
生じることがある。半導体装置の微細化、縮小化が進め
られるにつれて基板上に形成される半導体素子はますま
す立体化して形成され、この半導体素子の高さの違いな
どに起因してリフローなどの平坦化処理を施しても層間
絶縁膜１１の表面にはある程度の段差が残ることにな
り、この段差部分において短絡を残すことなく所望の配
線パターンに配線層を加工するために、配線層１３ａを
パターン形成するためのエッチング工程においてはある
程度のオーバーエッチング量が必要となっている。この
とき、図２（ｂ）に示すように、エッチング領域の層間
絶縁膜１１の上面までエッチングされることになる。
導電層のエッチング工程において、以下のような問題が
生じることがある。半導体装置の微細化、縮小化が進め
られるにつれて基板上に形成される半導体素子はますま
す立体化して形成され、この半導体素子の高さの違いな
どに起因してリフローなどの平坦化処理を施しても層間
絶縁膜１１の表面にはある程度の段差が残ることにな
り、この段差部分において短絡を残すことなく所望の配
線パターンに配線層を加工するために、配線層１３ａを
パターン形成するためのエッチング工程においてはある
程度のオーバーエッチング量が必要となっている。この
とき、図２（ｂ）に示すように、エッチング領域の層間
絶縁膜１１の上面までエッチングされることになる。
【０００７】配線層の下層となる層間絶縁膜として、Ｂ
ＰＳＧなどの酸化シリコン系絶縁膜を用いる場合、図３
（ａ）に示すように、上記のオーバーエッチングにおい
て層間絶縁膜１１の表面が露出した時点から酸素
（Ｏ2 ）１６が放出される。この酸素はレジスト膜のエ
ッチング速度を加速させ、レジスト膜１４および側壁保
護膜１５に対する選択比を低下させることになる。側壁
保護膜１５の堆積速度よりもエッチング速度が速い場
合、ついには側壁保護膜１５は消失し、図３（ｂ）に示
すように、配線層１３ａの側壁部１３ｂがエッチングさ
れてしまい、配線層１３ａの断線や抵抗上昇の原因とな
って、配線層の品質が低下してしてしまう。
ＰＳＧなどの酸化シリコン系絶縁膜を用いる場合、図３
（ａ）に示すように、上記のオーバーエッチングにおい
て層間絶縁膜１１の表面が露出した時点から酸素
（Ｏ2 ）１６が放出される。この酸素はレジスト膜のエ
ッチング速度を加速させ、レジスト膜１４および側壁保
護膜１５に対する選択比を低下させることになる。側壁
保護膜１５の堆積速度よりもエッチング速度が速い場
合、ついには側壁保護膜１５は消失し、図３（ｂ）に示
すように、配線層１３ａの側壁部１３ｂがエッチングさ
れてしまい、配線層１３ａの断線や抵抗上昇の原因とな
って、配線層の品質が低下してしてしまう。
【０００８】半導体装置のさらなる微細化、縮小化が進
められるにつれて層間絶縁膜の表面に残る段差の程度は
大きくなってくるので、オーバーエッチング量をさらに
増加することになり、放出される酸素の量が増加するの
で上記の問題はますます顕在化してくる。
められるにつれて層間絶縁膜の表面に残る段差の程度は
大きくなってくるので、オーバーエッチング量をさらに
増加することになり、放出される酸素の量が増加するの
で上記の問題はますます顕在化してくる。
【０００９】また、半導体装置の微細化、縮小化を進め
る中で、レジスト膜の薄膜化が要求されていおり、レジ
スト膜のエッチング速度が速い場合、消失してしまうこ
ともある。このとき、加工した配線層１３ａの肩部が露
出してしまい、エッチングされて上記と同様に配線層１
３ａの断線や抵抗上昇の原因となって、配線層の品質が
低下することになる。さらに、レジスト膜が薄膜化され
ると側壁保護膜を形成するためのレジスト膜成分の供給
が減少（あるいはレジスト膜自体がエッチングにより消
失した場合にはレジスト膜成分の供給は停止）するため
に側壁保護膜が消失しやすくなっており、上記の問題が
発生しやすくなってきている。
る中で、レジスト膜の薄膜化が要求されていおり、レジ
スト膜のエッチング速度が速い場合、消失してしまうこ
ともある。このとき、加工した配線層１３ａの肩部が露
出してしまい、エッチングされて上記と同様に配線層１
３ａの断線や抵抗上昇の原因となって、配線層の品質が
低下することになる。さらに、レジスト膜が薄膜化され
ると側壁保護膜を形成するためのレジスト膜成分の供給
が減少（あるいはレジスト膜自体がエッチングにより消
失した場合にはレジスト膜成分の供給は停止）するため
に側壁保護膜が消失しやすくなっており、上記の問題が
発生しやすくなってきている。
【００１０】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、絶縁膜の上層に配
線層をパターン形成するときに、レジスト膜に対する選
択比を確保し、配線層の肩部および／あるいは側壁部を
エッチングすることがなく品質の高い配線層を形成する
ことができる半導体装置の製造方法を提供することであ
る。
のであり、従って、本発明の目的は、絶縁膜の上層に配
線層をパターン形成するときに、レジスト膜に対する選
択比を確保し、配線層の肩部および／あるいは側壁部を
エッチングすることがなく品質の高い配線層を形成する
ことができる半導体装置の製造方法を提供することであ
る。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、基板上に酸化シ
リコン系の第１絶縁膜を形成する工程と、前記第１絶縁
膜の上層に窒化シリコン系の第２絶縁膜を形成する工程
と、前記第２絶縁膜の上層に導電層を形成する工程と、
前記導電層の上層にレジスト膜を形成する工程と、前記
レジスト膜をマスクとして前記導電層のエッチングを行
い、前記導電層をパターン加工する工程とを有する。
め、本発明の半導体装置の製造方法は、基板上に酸化シ
リコン系の第１絶縁膜を形成する工程と、前記第１絶縁
膜の上層に窒化シリコン系の第２絶縁膜を形成する工程
と、前記第２絶縁膜の上層に導電層を形成する工程と、
前記導電層の上層にレジスト膜を形成する工程と、前記
レジスト膜をマスクとして前記導電層のエッチングを行
い、前記導電層をパターン加工する工程とを有する。
【００１２】上記の本発明の半導体装置の製造方法は、
基板上に酸化シリコン系の第１絶縁膜を形成し、第１絶
縁膜の上層に窒化シリコン系の第２絶縁膜を形成し、第
２絶縁膜の上層に導電層を形成する。次に、導電層の上
層にレジスト膜を形成し、レジスト膜をマスクとして導
電層のエッチングを行い、導電層をパターン加工する。
基板上に酸化シリコン系の第１絶縁膜を形成し、第１絶
縁膜の上層に窒化シリコン系の第２絶縁膜を形成し、第
２絶縁膜の上層に導電層を形成する。次に、導電層の上
層にレジスト膜を形成し、レジスト膜をマスクとして導
電層のエッチングを行い、導電層をパターン加工する。
【００１３】上記の本発明の半導体装置の製造方法によ
れば、酸化シリコン系の第１絶縁膜の上層に窒化シリコ
ン系の第２絶縁膜を形成し、その上層に導電層を形成し
て、エッチングによりパターン加工を行う。従って、導
電層のパターン加工のエッチングにおいてある程度のオ
ーバーエッチング量を有していても、窒化シリコン系の
第２絶縁膜が露出して酸化シリコン系の第１絶縁膜は露
出しない。従って、レジスト膜のエッチング速度を加速
させる酸素が放出されないので、レジスト膜に対する選
択比は低下しない。これにより、導電層の肩部が露出す
ることはなくなり、加工した導電層の肩部がエッチング
されて断線や抵抗上昇などを引き起こすことがなく、品
質を維持した配線層を形成することができる。
れば、酸化シリコン系の第１絶縁膜の上層に窒化シリコ
ン系の第２絶縁膜を形成し、その上層に導電層を形成し
て、エッチングによりパターン加工を行う。従って、導
電層のパターン加工のエッチングにおいてある程度のオ
ーバーエッチング量を有していても、窒化シリコン系の
第２絶縁膜が露出して酸化シリコン系の第１絶縁膜は露
出しない。従って、レジスト膜のエッチング速度を加速
させる酸素が放出されないので、レジスト膜に対する選
択比は低下しない。これにより、導電層の肩部が露出す
ることはなくなり、加工した導電層の肩部がエッチング
されて断線や抵抗上昇などを引き起こすことがなく、品
質を維持した配線層を形成することができる。
【００１４】上記の半導体装置の製造方法は、好適に
は、前記導電層をアルミニウムにより形成する。本発明
の半導体装置の製造方法においては、断線や抵抗上昇な
どを引き起こすことがなく、品質を維持したアルミニウ
ム配線を形成することが可能である。
は、前記導電層をアルミニウムにより形成する。本発明
の半導体装置の製造方法においては、断線や抵抗上昇な
どを引き起こすことがなく、品質を維持したアルミニウ
ム配線を形成することが可能である。
【００１５】上記の半導体装置の製造方法は、好適に
は、前記導電層をパターン加工する工程においては、Ｂ
Ｃｌ3 およびＣｌ2 を主ガスとするプラズマエッチング
によりエッチングを行う。レジスト膜に対する高い選択
比などの特性を満たして導電層をパターン加工すること
ができる。
は、前記導電層をパターン加工する工程においては、Ｂ
Ｃｌ3 およびＣｌ2 を主ガスとするプラズマエッチング
によりエッチングを行う。レジスト膜に対する高い選択
比などの特性を満たして導電層をパターン加工すること
ができる。
【００１６】上記の半導体装置の製造方法は、好適に
は、前記導電層をパターン加工する工程においては、パ
ターン加工された導電層の側壁面にレジスト膜成分の側
壁保護膜を形成しながら加工を行う。これにより、加工
した導電層が側壁面からエッチングされるのを防止する
ことができ、断線や抵抗上昇などを引き起こすことがな
く、品質を維持した配線層を形成することができる。
は、前記導電層をパターン加工する工程においては、パ
ターン加工された導電層の側壁面にレジスト膜成分の側
壁保護膜を形成しながら加工を行う。これにより、加工
した導電層が側壁面からエッチングされるのを防止する
ことができ、断線や抵抗上昇などを引き起こすことがな
く、品質を維持した配線層を形成することができる。
【００１７】上記の半導体装置の製造方法は、好適に
は、前記導電層をパターン加工する工程においては、所
定のオーバーエッチング量を持ってエッチングを行う。
半導体装置の微細化、縮小化が進められるにつれてオー
バーエッチング量を増加させる必要が生じるが、本発明
の半導体装置の製造方法によれば、オーバーエッチング
の際に絶縁膜から酸素を放出させない済むので、十分な
オーバーエッチングを施しても断線や抵抗上昇などを引
き起こすことがなく、品質を維持した配線層を形成する
ことができる。
は、前記導電層をパターン加工する工程においては、所
定のオーバーエッチング量を持ってエッチングを行う。
半導体装置の微細化、縮小化が進められるにつれてオー
バーエッチング量を増加させる必要が生じるが、本発明
の半導体装置の製造方法によれば、オーバーエッチング
の際に絶縁膜から酸素を放出させない済むので、十分な
オーバーエッチングを施しても断線や抵抗上昇などを引
き起こすことがなく、品質を維持した配線層を形成する
ことができる。
【００１８】上記の半導体装置の製造方法は、好適に
は、前記第１絶縁膜を形成する工程の後、前記第２絶縁
膜を形成する工程の前に、前記第１絶縁膜の平坦化処理
を行う工程をさらに有する。リフローなどの平坦化処理
を行うことでその上層に形成する第２絶縁膜も平坦化し
て形成でき、これにより導電層のパターン加工がしやす
くなる。
は、前記第１絶縁膜を形成する工程の後、前記第２絶縁
膜を形成する工程の前に、前記第１絶縁膜の平坦化処理
を行う工程をさらに有する。リフローなどの平坦化処理
を行うことでその上層に形成する第２絶縁膜も平坦化し
て形成でき、これにより導電層のパターン加工がしやす
くなる。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態のか
かる半導体装置の製造方法について、図面を参照して説
明する。
かる半導体装置の製造方法について、図面を参照して説
明する。
【００２０】まず、図１（ａ）に示すように、シリコン
半導体基板１０上に形成した図示しないトランジスタや
キャパシタなどの半導体素子を被覆して、例えばＣＶＤ
（Chemical Vapor Deposition ）法などにより全面にＢ
ＰＳＧ（ホウ素およびリンを含有する酸化シリコン）な
どの酸化シリコン系絶縁体を堆積させ、リフローあるい
はエッチバックなどにより平坦化して第１層間絶縁膜１
１を形成する。次に、第１層間絶縁膜１１の上層に例え
ばＣＶＤ法により窒化シリコンを堆積させ、第２層間絶
縁膜１２を形成する。次に、第１層間絶縁膜１１および
第２層間絶縁膜１２に対してコンタクトホール（不図
示）を開口し、コンタクトホール内に例えばタングステ
ンプラグ（不図示）を形成した後、第２層間絶縁膜１２
の上層に例えばスパッタリング法によりアルミニウムを
堆積させ、導電層１３を形成する。次に導電層１３の上
層に、フォトリソグラフィー工程により配線パターンの
レジスト膜１４をパターニング形成する。
半導体基板１０上に形成した図示しないトランジスタや
キャパシタなどの半導体素子を被覆して、例えばＣＶＤ
（Chemical Vapor Deposition ）法などにより全面にＢ
ＰＳＧ（ホウ素およびリンを含有する酸化シリコン）な
どの酸化シリコン系絶縁体を堆積させ、リフローあるい
はエッチバックなどにより平坦化して第１層間絶縁膜１
１を形成する。次に、第１層間絶縁膜１１の上層に例え
ばＣＶＤ法により窒化シリコンを堆積させ、第２層間絶
縁膜１２を形成する。次に、第１層間絶縁膜１１および
第２層間絶縁膜１２に対してコンタクトホール（不図
示）を開口し、コンタクトホール内に例えばタングステ
ンプラグ（不図示）を形成した後、第２層間絶縁膜１２
の上層に例えばスパッタリング法によりアルミニウムを
堆積させ、導電層１３を形成する。次に導電層１３の上
層に、フォトリソグラフィー工程により配線パターンの
レジスト膜１４をパターニング形成する。
【００２１】次に、図１（ｂ）に示すように、例えばプ
ラズマエッチングなどによりレジスト膜１４をマスクと
してエッチングを行い、導電層１３を配線パターンに加
工して配線層１３ａを形成する。エッチングガスについ
ては、例えばＢＣｌ3 ，Ｃｌ2 などを主ガスとすること
で、レジスト膜に対する高い選択比などの特性を満たす
ことができる。このとき、配線層１３ａをパターン形成
するためのエッチングにおいては同時にレジスト膜１４
もスパッタリングによりエッチングされ、レジスト膜成
分が配線層１３ａの側壁面に堆積して、側壁保護膜１５
が形成される。側壁保護膜１５により被覆されているこ
とにより、配線層１３ａが側壁面からエッチングされる
のを防止することができる。
ラズマエッチングなどによりレジスト膜１４をマスクと
してエッチングを行い、導電層１３を配線パターンに加
工して配線層１３ａを形成する。エッチングガスについ
ては、例えばＢＣｌ3 ，Ｃｌ2 などを主ガスとすること
で、レジスト膜に対する高い選択比などの特性を満たす
ことができる。このとき、配線層１３ａをパターン形成
するためのエッチングにおいては同時にレジスト膜１４
もスパッタリングによりエッチングされ、レジスト膜成
分が配線層１３ａの側壁面に堆積して、側壁保護膜１５
が形成される。側壁保護膜１５により被覆されているこ
とにより、配線層１３ａが側壁面からエッチングされる
のを防止することができる。
【００２２】また、上記の導電層のエッチング工程にお
いては、第２層間絶縁膜１２の表面に残された程度の段
差部分において短絡を残すことなく所望の配線パターン
に配線層を加工するために、所定のオーバーエッチング
量を持ってエッチングする。これにより、図１（ｂ）に
示すように、エッチング領域の第２層間絶縁膜１２の上
面までエッチングされることになる。本実施形態におい
ては、導電層１３の下層に窒化シリコンの第２層間絶縁
膜１２を形成しているので、十分な量のオーバーエッチ
ングを行ってもＢＰＳＧ（酸化シリコン）の第１層間絶
縁膜が露出することはなく、酸素が放出されてレジスト
膜のエッチング速度が加速されることはない。
いては、第２層間絶縁膜１２の表面に残された程度の段
差部分において短絡を残すことなく所望の配線パターン
に配線層を加工するために、所定のオーバーエッチング
量を持ってエッチングする。これにより、図１（ｂ）に
示すように、エッチング領域の第２層間絶縁膜１２の上
面までエッチングされることになる。本実施形態におい
ては、導電層１３の下層に窒化シリコンの第２層間絶縁
膜１２を形成しているので、十分な量のオーバーエッチ
ングを行ってもＢＰＳＧ（酸化シリコン）の第１層間絶
縁膜が露出することはなく、酸素が放出されてレジスト
膜のエッチング速度が加速されることはない。
【００２３】次に、レジスト膜１４および側壁保護膜１
５を除去することで、図１（ｃ）に示すように、第２層
間絶縁膜１２の上層に配線層１３ａを形成することがで
きる。
５を除去することで、図１（ｃ）に示すように、第２層
間絶縁膜１２の上層に配線層１３ａを形成することがで
きる。
【００２４】本実施形態にかかる半導体装置の製造方法
によれば、上記の導電層のエッチング工程において十分
な量のオーバーエッチングを行っても酸素が放出されて
レジスト膜のエッチング速度が加速されることはなく、
レジスト膜１４に対して選択比を有してエッチングする
ことが可能である。これにより、側壁保護膜１５が消失
して配線層１３ａの側壁部１３ｂがエッチングされた
り、また、レジスト膜１４自体が消失して配線層１３ａ
の肩部が露出してエッチングされることがなく、断線や
抵抗上昇などを引き起こすことがなく、品質を維持した
配線層を形成することができる。
によれば、上記の導電層のエッチング工程において十分
な量のオーバーエッチングを行っても酸素が放出されて
レジスト膜のエッチング速度が加速されることはなく、
レジスト膜１４に対して選択比を有してエッチングする
ことが可能である。これにより、側壁保護膜１５が消失
して配線層１３ａの側壁部１３ｂがエッチングされた
り、また、レジスト膜１４自体が消失して配線層１３ａ
の肩部が露出してエッチングされることがなく、断線や
抵抗上昇などを引き起こすことがなく、品質を維持した
配線層を形成することができる。
【００２５】本発明は、ＤＲＡＭなどのＭＯＳトランジ
スタ系の半導体装置や、バイポーラ系の半導体装置、あ
るいはＡ／Ｄコンバータなど、配線層を有する半導体装
置であればなんでも適用できる。装置の微細化、縮小
化、小型化が進められた半導体装置において、断線や抵
抗上昇などを引き起こすことがなく、品質を維持した配
線層を提供することができる。
スタ系の半導体装置や、バイポーラ系の半導体装置、あ
るいはＡ／Ｄコンバータなど、配線層を有する半導体装
置であればなんでも適用できる。装置の微細化、縮小
化、小型化が進められた半導体装置において、断線や抵
抗上昇などを引き起こすことがなく、品質を維持した配
線層を提供することができる。
【００２６】本発明は、上記の実施の形態に限定されな
い。例えば、配線層としてアルミニウムを用いている
が、アルミニウムに限らず、エッチングにより配線パタ
ーンに加工可能な導電性材料であればよい。その他、本
発明の要旨を逸脱しない範囲で種々の変更を行うことが
できる。
い。例えば、配線層としてアルミニウムを用いている
が、アルミニウムに限らず、エッチングにより配線パタ
ーンに加工可能な導電性材料であればよい。その他、本
発明の要旨を逸脱しない範囲で種々の変更を行うことが
できる。
【００２７】
【発明の効果】本発明によれば、絶縁膜の上層に配線層
をパターン形成するときに、レジスト膜に対する選択比
を確保し、配線層の肩部および／あるいは側壁部をエッ
チングすることがなく品質の高い配線層を形成すること
ができる半導体装置の製造方法を提供することができ
る。
をパターン形成するときに、レジスト膜に対する選択比
を確保し、配線層の肩部および／あるいは側壁部をエッ
チングすることがなく品質の高い配線層を形成すること
ができる半導体装置の製造方法を提供することができ
る。
【図１】図１は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はレジスト膜の形成工程
まで、（ｂ）は導電層の配線パターンの加工工程まで、
（ｃ）はレジスト膜および側壁保護膜の除去工程までを
示す。
程を示す断面図であり、（ａ）はレジスト膜の形成工程
まで、（ｂ）は導電層の配線パターンの加工工程まで、
（ｃ）はレジスト膜および側壁保護膜の除去工程までを
示す。
【図２】図２は従来例の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はレジスト膜の形成工程
まで、（ｂ）は導電層の配線パターンの加工工程まで、
（ｃ）はレジスト膜および側壁保護膜の除去工程までを
示す。
程を示す断面図であり、（ａ）はレジスト膜の形成工程
まで、（ｂ）は導電層の配線パターンの加工工程まで、
（ｃ）はレジスト膜および側壁保護膜の除去工程までを
示す。
【図３】図３は従来例の半導体装置の製造方法における
問題点を説明するための断面図であり、（ａ）は導電層
の配線パターンの加工工程において層間絶縁膜から酸素
が放出される様子を示し、（ｂ）は配線層の側壁部がエ
ッチングされている様子を示す。
問題点を説明するための断面図であり、（ａ）は導電層
の配線パターンの加工工程において層間絶縁膜から酸素
が放出される様子を示し、（ｂ）は配線層の側壁部がエ
ッチングされている様子を示す。
１０…半導体基板、１１…（第１）層間絶縁膜、１２…
第２層間絶縁膜、１３…導電層、１３ａ…配線層、１４
…レジスト膜、１５…側壁保護膜、１６…酸素。
第２層間絶縁膜、１３…導電層、１３ａ…配線層、１４
…レジスト膜、１５…側壁保護膜、１６…酸素。
Claims (7)
- 【請求項１】基板上に酸化シリコン系の第１絶縁膜を形
成する工程と、 前記第１絶縁膜の上層に窒化シリコン系の第２絶縁膜を
形成する工程と、 前記第２絶縁膜の上層に導電層を形成する工程と、 前記導電層の上層にレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記導電層のエッチング
を行い、前記導電層をパターン加工する工程とを有する
半導体装置の製造方法。 - 【請求項２】前記導電層をアルミニウムにより形成する
請求項１記載の半導体装置の製造方法。 - 【請求項３】前記導電層をパターン加工する工程におい
ては、ＢＣｌ3 およびＣｌ2 を主ガスとするプラズマエ
ッチングによりエッチングを行う請求項１記載の半導体
装置の製造方法。 - 【請求項４】前記導電層をパターン加工する工程におい
ては、パターン加工された導電層の側壁面にレジスト膜
成分の側壁保護膜を形成しながら加工を行う請求項１記
載の半導体装置の製造方法。 - 【請求項５】前記導電層をパターン加工する工程におい
ては、所定のオーバーエッチング量を持ってエッチング
を行う請求項１記載の半導体装置の製造方法。 - 【請求項６】前記第１絶縁膜を形成する工程の後、前記
第２絶縁膜を形成する工程の前に、前記第１絶縁膜の平
坦化処理を行う工程をさらに有する請求項１記載の半導
体装置の製造方法。 - 【請求項７】前記平坦化処理としてリフローを行う請求
項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10115696A JPH11307532A (ja) | 1998-04-24 | 1998-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10115696A JPH11307532A (ja) | 1998-04-24 | 1998-04-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307532A true JPH11307532A (ja) | 1999-11-05 |
Family
ID=14668984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10115696A Pending JPH11307532A (ja) | 1998-04-24 | 1998-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307532A (ja) |
-
1998
- 1998-04-24 JP JP10115696A patent/JPH11307532A/ja active Pending
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