JPH11307738A - キャパシタおよびその製造方法 - Google Patents
キャパシタおよびその製造方法Info
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- JPH11307738A JPH11307738A JP10239055A JP23905598A JPH11307738A JP H11307738 A JPH11307738 A JP H11307738A JP 10239055 A JP10239055 A JP 10239055A JP 23905598 A JP23905598 A JP 23905598A JP H11307738 A JPH11307738 A JP H11307738A
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- capacitor
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- dielectric thin
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 下部電極と誘電体薄膜の間の境界にクラック
が発生しやすくなり、漏れ電流を生じさせていた。 【解決手段】 基板上に形成された少なくとも１つのゲ
ートとソース／ドレーン層を有するトランジスタの上に
少なくとも形成されると共に、側壁を有する開孔部によ
ってソース／ドレーン層が露出するように貫通された絶
縁層と、開孔部の側壁を覆うと共に、ソース／ドレーン
領域に接続するように形成され、キャパシタの下部電極
として機能する第１金属層と、第１金属層を覆う誘電体
薄膜と、誘電体層を覆うと共に、キャパシタの上部電極
として機能する第２金属層とを備える。
が発生しやすくなり、漏れ電流を生じさせていた。 【解決手段】 基板上に形成された少なくとも１つのゲ
ートとソース／ドレーン層を有するトランジスタの上に
少なくとも形成されると共に、側壁を有する開孔部によ
ってソース／ドレーン層が露出するように貫通された絶
縁層と、開孔部の側壁を覆うと共に、ソース／ドレーン
領域に接続するように形成され、キャパシタの下部電極
として機能する第１金属層と、第１金属層を覆う誘電体
薄膜と、誘電体層を覆うと共に、キャパシタの上部電極
として機能する第２金属層とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体内に組み
込まれるキャパシタの製造方法に関するものであり、特
に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
素子内に組み込まれるキャパシタおよびその製造方法に
関するものである。
込まれるキャパシタの製造方法に関するものであり、特
に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
素子内に組み込まれるキャパシタおよびその製造方法に
関するものである。
【０００２】
【従来の技術】高度に集積化されたメモリ素子、例えば
２５６ＭｂｉｔのＤＲＡＭに組み込まれるキャパシタに
は、積層構造または溝構造のような三次元構造で形成さ
れた絶縁薄膜が必要である。従って、ソフトのエラーを
防止するためには、これらのメモリ素子は、電荷を蓄え
るために大面積の絶縁膜を備えるべきである。化学的気
相成長法(ＣＶＤ)の一種である低圧化学的気相成長法
(ＬＰＣＶＤ)を用いて、Ｔａ２Ｏ５から成る絶縁薄膜を
形成することが現在よく用いられているのは、この膜の
絶縁定数が約２５であり、これは酸化物(oxide)よりも
かなり大きな誘電率を示し、ステップカバレージ(step
coverage)の特性もよいからである。ステップカバレー
ジというのは、被膜表面に角の丸まっていない階段形状
(step shape)が保たれることを意味する。
２５６ＭｂｉｔのＤＲＡＭに組み込まれるキャパシタに
は、積層構造または溝構造のような三次元構造で形成さ
れた絶縁薄膜が必要である。従って、ソフトのエラーを
防止するためには、これらのメモリ素子は、電荷を蓄え
るために大面積の絶縁膜を備えるべきである。化学的気
相成長法(ＣＶＤ)の一種である低圧化学的気相成長法
(ＬＰＣＶＤ)を用いて、Ｔａ２Ｏ５から成る絶縁薄膜を
形成することが現在よく用いられているのは、この膜の
絶縁定数が約２５であり、これは酸化物(oxide)よりも
かなり大きな誘電率を示し、ステップカバレージ(step
coverage)の特性もよいからである。ステップカバレー
ジというのは、被膜表面に角の丸まっていない階段形状
(step shape)が保たれることを意味する。
【０００３】超大規模集積回路(ＶＬＳＩ)の設計におい
て、集積回路(ＩＣ)内のキャパシタンス（静電容量）を
増やすためには、３つの効果的な方法がある。第１の方
法は、キャパシタンスが２つの電極間距離に反比例する
ことに基づき、２つの電極間に挿入される絶縁薄膜の膜
厚を薄くすることである。この方法では、キャパシタン
スを効果的に増大させることができるが、均一で安定し
た絶縁薄膜を得るように制御することは困難である。
て、集積回路(ＩＣ)内のキャパシタンス（静電容量）を
増やすためには、３つの効果的な方法がある。第１の方
法は、キャパシタンスが２つの電極間距離に反比例する
ことに基づき、２つの電極間に挿入される絶縁薄膜の膜
厚を薄くすることである。この方法では、キャパシタン
スを効果的に増大させることができるが、均一で安定し
た絶縁薄膜を得るように制御することは困難である。
【０００４】第２の方法は、絶縁薄膜と電極との境界領
域の面積を大きくすることであり、この方法は、キャパ
シタンスがこの境界領域の面積に比例することに基づく
ものである。このように絶縁薄膜と電極との境界領域の
面積を増大させるためには、フィン形状や、半球形状が
用いられているが、製造方法が複雑であることから、大
量生産が困難であった。また、筒型形状を用いる方法も
あったが同様の理由から大量生産には向いていなかっ
た。
域の面積を大きくすることであり、この方法は、キャパ
シタンスがこの境界領域の面積に比例することに基づく
ものである。このように絶縁薄膜と電極との境界領域の
面積を増大させるためには、フィン形状や、半球形状が
用いられているが、製造方法が複雑であることから、大
量生産が困難であった。また、筒型形状を用いる方法も
あったが同様の理由から大量生産には向いていなかっ
た。
【０００５】第３の方法は、誘電率を増加させることで
あり、例えば、Ｔａ２Ｏ５膜や、Ｐｂ(Ｚｒ,Ｔi)Ｏ３で
構成される鉛ジルコニウムチタネート(ＰＺＴ:Lead Zir
conium Titanete)や、(Ｂａ,Ｓｒ)ＴiＯ３で構成される
ビスマスストロンチウムチタネート(ＢＳＴ:Bismuth St
rontium Titanate)等の絶縁定数の高い材料が用いられ
る。
あり、例えば、Ｔａ２Ｏ５膜や、Ｐｂ(Ｚｒ,Ｔi)Ｏ３で
構成される鉛ジルコニウムチタネート(ＰＺＴ:Lead Zir
conium Titanete)や、(Ｂａ,Ｓｒ)ＴiＯ３で構成される
ビスマスストロンチウムチタネート(ＢＳＴ:Bismuth St
rontium Titanate)等の絶縁定数の高い材料が用いられ
る。
【０００６】従来の半導体素子の製造において、ポリシ
リコン材料は、キャパシタの電極によく用いられてい
た。この場合、絶縁薄膜の加熱処理における温度を高く
すれば高くするほど、絶縁薄膜内の欠陥を少なくするこ
とができる。このことは、絶縁薄膜の膜質が良くなるは
ずであることを意味している。しかし、加熱処理の温度
が高すぎると、絶縁薄膜と、この下にある電極との境界
の周辺に自然発生的に酸化膜が形成され、キャパシタン
スを減少させてしまう。
リコン材料は、キャパシタの電極によく用いられてい
た。この場合、絶縁薄膜の加熱処理における温度を高く
すれば高くするほど、絶縁薄膜内の欠陥を少なくするこ
とができる。このことは、絶縁薄膜の膜質が良くなるは
ずであることを意味している。しかし、加熱処理の温度
が高すぎると、絶縁薄膜と、この下にある電極との境界
の周辺に自然発生的に酸化膜が形成され、キャパシタン
スを減少させてしまう。
【０００７】しかし、このとき、絶縁薄膜と上部電極と
の間の境界の周辺に酸化膜が形成されないのは、絶縁薄
膜の上には未だ境界が作製されていないからである。こ
れとは逆に、加熱処理の温度が低すぎる場合は、絶縁薄
膜内に存在する欠陥が効果的に除去されることはない。
の間の境界の周辺に酸化膜が形成されないのは、絶縁薄
膜の上には未だ境界が作製されていないからである。こ
れとは逆に、加熱処理の温度が低すぎる場合は、絶縁薄
膜内に存在する欠陥が効果的に除去されることはない。
【０００８】従って、上述のような問題点を排除するた
めには、従来の方法において電極として用いられていた
ポリシリコンの代わりに金属層を電極として用いること
が一般的な方法である。即ち、特に高度に集積化された
不揮発性強誘電体メモリ(ＦｅＲＡＭ)やＤＲＡＭに適用
されている金属−絶縁体−金属(ＭＩＭ)キャパシタを用
いるのである。
めには、従来の方法において電極として用いられていた
ポリシリコンの代わりに金属層を電極として用いること
が一般的な方法である。即ち、特に高度に集積化された
不揮発性強誘電体メモリ(ＦｅＲＡＭ)やＤＲＡＭに適用
されている金属−絶縁体−金属(ＭＩＭ)キャパシタを用
いるのである。
【０００９】ＭＩＭキャパシタの金属層は、一般的に例
えば白金(Platinum)、イリジウム(Iridium)、酸化イリ
ジウム(Iridium oxide)および酸化ルテニウム(Rutheniu
m oxide)等の導電材料で構成されている。しかしなが
ら、一般的なＭＩＭキャパシタは、膜厚の厚い下部電極
を備えており、下部電極上で行うエッチングは、複雑で
時間のかかるものであった。
えば白金(Platinum)、イリジウム(Iridium)、酸化イリ
ジウム(Iridium oxide)および酸化ルテニウム(Rutheniu
m oxide)等の導電材料で構成されている。しかしなが
ら、一般的なＭＩＭキャパシタは、膜厚の厚い下部電極
を備えており、下部電極上で行うエッチングは、複雑で
時間のかかるものであった。
【００１０】これ以外の問題は、開孔コンタクトウィン
ドウ(pitted contact window)の側面(profile)が切り立
っているため、ソース／ドレーンのアライメント(align
ment)がとり難いだけでなく、ステップカバレージの質
的悪化を招くことがあった。従って、開孔コンタクトウ
ィンドウの中にポリシリコン層およびグル−／バリヤ(g
lue/barrier)層を充填する作業は、下部電極のための材
料を充填する前に行わなければならなかった。
ドウ(pitted contact window)の側面(profile)が切り立
っているため、ソース／ドレーンのアライメント(align
ment)がとり難いだけでなく、ステップカバレージの質
的悪化を招くことがあった。従って、開孔コンタクトウ
ィンドウの中にポリシリコン層およびグル−／バリヤ(g
lue/barrier)層を充填する作業は、下部電極のための材
料を充填する前に行わなければならなかった。
【００１１】図７ないし図１４は、従来の製造工程にお
けるＤＲＡＭのキャパシタの断面を示す図である。これ
らの図において、同一あるいは同様の素子には同一の符
号を付するものとする。図７において、一方のみに符号
を付すが、２つのゲート１０２を基板１００の基板表面
１０１上に示す。図７には、さらに、ソース／ドレーン
領域１１０と、共通ソース／ドレーン領域１１０ａを示
しており、共通ソース／ドレーン領域１１０ａは、２つ
のゲート１０２の間に、基板表面１０１の下に位置する
ように形成されている。
けるＤＲＡＭのキャパシタの断面を示す図である。これ
らの図において、同一あるいは同様の素子には同一の符
号を付するものとする。図７において、一方のみに符号
を付すが、２つのゲート１０２を基板１００の基板表面
１０１上に示す。図７には、さらに、ソース／ドレーン
領域１１０と、共通ソース／ドレーン領域１１０ａを示
しており、共通ソース／ドレーン領域１１０ａは、２つ
のゲート１０２の間に、基板表面１０１の下に位置する
ように形成されている。
【００１２】符号を付してある方のゲート１０２は、ス
ペーサ１０４およびキャップ層１０８によって覆われた
注入型のポリシリコン層１０６を備えている。ソース／
ドレーン領域１１０および共通ソース／ドレーン領域１
１０ａは、注入度の低いドレーン(ＬＤＤ:lightly dope
d area)構造から成る注入型の領域であり、イオン注入
(ion implantation)を行うことによって形成される。イ
オン注入を行う際に、ゲート１０２は、マスクとして機
能する。注入度の低い領域は、ソース／ドレーン領域１
１０および共通ソース／ドレーン領域１１０ａの縁の比
較的浅い位置に配設されており、スペーサ１０４が形成
される前に最初に作製される。
ペーサ１０４およびキャップ層１０８によって覆われた
注入型のポリシリコン層１０６を備えている。ソース／
ドレーン領域１１０および共通ソース／ドレーン領域１
１０ａは、注入度の低いドレーン(ＬＤＤ:lightly dope
d area)構造から成る注入型の領域であり、イオン注入
(ion implantation)を行うことによって形成される。イ
オン注入を行う際に、ゲート１０２は、マスクとして機
能する。注入度の低い領域は、ソース／ドレーン領域１
１０および共通ソース／ドレーン領域１１０ａの縁の比
較的浅い位置に配設されており、スペーサ１０４が形成
される前に最初に作製される。
【００１３】スペーサ１０４が形成された後、さらに深
い領域に、ソース／ドレーン領域１１０および共通ソー
ス／ドレーン領域１１０ａ上の中央部に、注入度のより
高い領域が形成される。スペーサ１０４は、典型的に
は、酸化ケイ素(silicon oxide)あるいは窒化ケイ素(si
licon nitride)で構成される。ソース／ドレーン領域１
１０および共通ソース／ドレーン領域が完全に形成され
た後に、基板１００およびゲート１０２の上に絶縁領域
１１２が形成される。
い領域に、ソース／ドレーン領域１１０および共通ソー
ス／ドレーン領域１１０ａ上の中央部に、注入度のより
高い領域が形成される。スペーサ１０４は、典型的に
は、酸化ケイ素(silicon oxide)あるいは窒化ケイ素(si
licon nitride)で構成される。ソース／ドレーン領域１
１０および共通ソース／ドレーン領域が完全に形成され
た後に、基板１００およびゲート１０２の上に絶縁領域
１１２が形成される。
【００１４】図７および図８において、エッチング技術
を用いて、コンタクトウィンドウ１１１が絶縁層１１２
に形成され、絶縁層１１２は絶縁層１１２ａとなる。コ
ンタクトウィンドウ１１１により、共通ソース／ドレー
ン１１０ａの一部が露出される。図８および図９におい
て、ポリシリコン層１１４は、ＬＰＣＶＤ法によって注
入型のポリシリコンで形成されていることが好ましく、
また、コンタクトウィンドウ１１１が充填されるよう
に、絶縁層１１２ａ上に形成されている。
を用いて、コンタクトウィンドウ１１１が絶縁層１１２
に形成され、絶縁層１１２は絶縁層１１２ａとなる。コ
ンタクトウィンドウ１１１により、共通ソース／ドレー
ン１１０ａの一部が露出される。図８および図９におい
て、ポリシリコン層１１４は、ＬＰＣＶＤ法によって注
入型のポリシリコンで形成されていることが好ましく、
また、コンタクトウィンドウ１１１が充填されるよう
に、絶縁層１１２ａ上に形成されている。
【００１５】図９および図１０において、エッチバック
処理を用いることにより、絶縁層１１２ａの一部が露出
するまで、ポリシリコン層１１４は除去（エッチ）され
る。この処理の結果、ポリシリコン層１１４は、ポリシ
リコン層１１４ａとなる。
処理を用いることにより、絶縁層１１２ａの一部が露出
するまで、ポリシリコン層１１４は除去（エッチ）され
る。この処理の結果、ポリシリコン層１１４は、ポリシ
リコン層１１４ａとなる。
【００１６】図１０および図１１において、それぞれＴ
ｉ／ＴｉＡｌＮで構成されることが好ましいグルー／バ
リヤ層(glue/barrier layer)１１６は、ポリシリコン層
１１４上に形成される。そして、ポリシリコン層１４が
形成された後すぐに、加熱処理(process of annealing)
が行われる。この加熱処理により、ポリシリコン層１１
４ａとグルー／バリヤ層１１６との境界周辺に、ＴｉＳ
ｉ２層１１７が形成される。また、この加熱処理は、ポ
リシリコン層１１４ａと下部電極とのオーミック接続を
良好なものとし、抵抗値を減少させる。なお、下部電極
は図１２に示してある。
ｉ／ＴｉＡｌＮで構成されることが好ましいグルー／バ
リヤ層(glue/barrier layer)１１６は、ポリシリコン層
１１４上に形成される。そして、ポリシリコン層１４が
形成された後すぐに、加熱処理(process of annealing)
が行われる。この加熱処理により、ポリシリコン層１１
４ａとグルー／バリヤ層１１６との境界周辺に、ＴｉＳ
ｉ２層１１７が形成される。また、この加熱処理は、ポ
リシリコン層１１４ａと下部電極とのオーミック接続を
良好なものとし、抵抗値を減少させる。なお、下部電極
は図１２に示してある。
【００１７】図１１および図１２により、導電層１１８
がグルー／バリヤ層１１６上に形成される。導電層１１
８は、下部電極として機能すると共に、好適なＣＶＤ法
あるいはスパッタリングによって形成されるプラチナ
(Ｐｔ)、イリジウム(Iridium)、酸化イリジウム(Iridiu
m oxide)あるいは酸化ルテニウム(Ruthenium oxide)で
構成されることが好ましい。
がグルー／バリヤ層１１６上に形成される。導電層１１
８は、下部電極として機能すると共に、好適なＣＶＤ法
あるいはスパッタリングによって形成されるプラチナ
(Ｐｔ)、イリジウム(Iridium)、酸化イリジウム(Iridiu
m oxide)あるいは酸化ルテニウム(Ruthenium oxide)で
構成されることが好ましい。
【００１８】図１２および図１３において、導電層１１
８ａと、上述したグルー／バリヤ層１１６ａとから構成
された下部電極は、導電層１１８およびグルー／バリヤ
層１１６に写真製版技術によるエッチング技術を用いる
ことによって形成される。
８ａと、上述したグルー／バリヤ層１１６ａとから構成
された下部電極は、導電層１１８およびグルー／バリヤ
層１１６に写真製版技術によるエッチング技術を用いる
ことによって形成される。
【００１９】図１３および図１４において、面１２０ａ
上に、厚さ１０から６０オングストロームの誘電体薄膜
１２０が形成される。誘電体薄膜１２０は、例えば、Ｔ
ａ２Ｏ５，ＰＺＴあるいはＢＳＴ等の誘電率の高い材料
で構成されることが好ましい。次に、誘電体薄膜１２０
の上に、上部電極となる導電層１２８が形成されると共
に、下部電極と同様のＣＶＤ法またはスパッタリングに
より、プラチナ(Ｐｔ)、イリジウム(Iridium)、酸化イ
リジウム(Iridium oxide)または酸化ルテニウム(Ruthen
ium oxide)で構成されることが好ましい。
上に、厚さ１０から６０オングストロームの誘電体薄膜
１２０が形成される。誘電体薄膜１２０は、例えば、Ｔ
ａ２Ｏ５，ＰＺＴあるいはＢＳＴ等の誘電率の高い材料
で構成されることが好ましい。次に、誘電体薄膜１２０
の上に、上部電極となる導電層１２８が形成されると共
に、下部電極と同様のＣＶＤ法またはスパッタリングに
より、プラチナ(Ｐｔ)、イリジウム(Iridium)、酸化イ
リジウム(Iridium oxide)または酸化ルテニウム(Ruthen
ium oxide)で構成されることが好ましい。
【００２０】
【発明が解決しようとする課題】上述した従来のＤＲＡ
ＭのＭＩＭキャパシタは、以下に記すような数々の欠点
を備えていた。 １．十分な電荷を蓄えることができないほど下部電極の
厚さが厚すぎると、エッチング工程を容易に行うことが
できず、また、下部電極と誘電体薄膜の間の境界にクラ
ックが発生しやすくなり、漏れ電流を生じさせることに
なる。
ＭのＭＩＭキャパシタは、以下に記すような数々の欠点
を備えていた。 １．十分な電荷を蓄えることができないほど下部電極の
厚さが厚すぎると、エッチング工程を容易に行うことが
できず、また、下部電極と誘電体薄膜の間の境界にクラ
ックが発生しやすくなり、漏れ電流を生じさせることに
なる。
【００２１】２．開孔されたコンタクトウィンドウの壁
面は、基板表面に対してほぼ垂直であるため、グル−／
バリヤ層のアライメントがとり難いという問題があっ
た。さらに、金属材料に対するステップカバレージが悪
いため、下部電極を作製する前に、ポリシリコン層およ
びグルー／バリヤ層を開孔したコンタクトウィンドウの
中に充填する必要があった。
面は、基板表面に対してほぼ垂直であるため、グル−／
バリヤ層のアライメントがとり難いという問題があっ
た。さらに、金属材料に対するステップカバレージが悪
いため、下部電極を作製する前に、ポリシリコン層およ
びグルー／バリヤ層を開孔したコンタクトウィンドウの
中に充填する必要があった。
【００２２】３．従来のＭＩＭキャパシタは、絶縁層の
上に形成されていたため、キャパシタ間の距離を効果的
に縮めることができず、高度に集積されたＩＣの特性は
効果的に改善されることはなかった。これは、キャパシ
タ同士が接近すぎると、導電パスが微小になって帯電量
が微小（マイクロローディング：micro-loading)になる
ことによるものであり、従来のＭＩＭキャパシタにおい
て生じやすい問題であった。
上に形成されていたため、キャパシタ間の距離を効果的
に縮めることができず、高度に集積されたＩＣの特性は
効果的に改善されることはなかった。これは、キャパシ
タ同士が接近すぎると、導電パスが微小になって帯電量
が微小（マイクロローディング：micro-loading)になる
ことによるものであり、従来のＭＩＭキャパシタにおい
て生じやすい問題であった。
【００２３】従って、この発明の目的は、多数のゲー
ト、共通のソース／ドレーン領域およびソース／ドレー
ン領域を基板上に備えるキャパシタを提供することを目
的とするものである。
ト、共通のソース／ドレーン領域およびソース／ドレー
ン領域を基板上に備えるキャパシタを提供することを目
的とするものである。
【００２４】
【課題を解決するための手段】この発明では、上述の課
題を解決するために、絶縁層上におけるセルフアライン
コンタクト(ＳＡＣ:self align contact)を導入してお
り、このセルフアラインコンタクトは、基板上におい
て、開孔されるセルフアラインコンタクトウィンドウ
(ＰＳＡＣＷ:pitted self align contact window)を形
成すると共に、共通ソース／ドレーン領域の一部を露出
させる。
題を解決するために、絶縁層上におけるセルフアライン
コンタクト(ＳＡＣ:self align contact)を導入してお
り、このセルフアラインコンタクトは、基板上におい
て、開孔されるセルフアラインコンタクトウィンドウ
(ＰＳＡＣＷ:pitted self align contact window)を形
成すると共に、共通ソース／ドレーン領域の一部を露出
させる。
【００２５】次に、ＰＳＡＣＷは、グルー／バリヤ層お
よび第１導電層で完全に充填される。第１導電層は、キ
ャパシタの下部電極となるものである。次に、誘電体薄
膜が第１導電膜の上に形成される。次に、キャパシタの
上部電極となる第２導電層が誘電体薄膜の上に形成さ
れ、この発明のＭＩＭキャパシタが形成される。このＭ
ＩＭキャパシタにおいて、開孔される構造は、隣り合う
この発明のＭＩＭキャパシタの間におけるバリヤとして
の機能を果たす凹構造となる。
よび第１導電層で完全に充填される。第１導電層は、キ
ャパシタの下部電極となるものである。次に、誘電体薄
膜が第１導電膜の上に形成される。次に、キャパシタの
上部電極となる第２導電層が誘電体薄膜の上に形成さ
れ、この発明のＭＩＭキャパシタが形成される。このＭ
ＩＭキャパシタにおいて、開孔される構造は、隣り合う
この発明のＭＩＭキャパシタの間におけるバリヤとして
の機能を果たす凹構造となる。
【００２６】結果的に、この発明は、以下のような数々
の優位点を備える。 １．この発明のＭＩＭキャパシタは、ＰＳＡＣＷの構造
を用いており、この発明に係るＭＩＭキャパシタの間に
バリヤを設け、上述したマイクロローディングの問題を
解決すると共に、キャパシタ間の距離を可能な限り短く
している。
の優位点を備える。 １．この発明のＭＩＭキャパシタは、ＰＳＡＣＷの構造
を用いており、この発明に係るＭＩＭキャパシタの間に
バリヤを設け、上述したマイクロローディングの問題を
解決すると共に、キャパシタ間の距離を可能な限り短く
している。
【００２７】２．この発明は、ＳＡＣ処理を用いてＰＳ
ＡＣＷを形成することにより、エッチング工程が容易に
行えるようにし、製造工程を簡単にすることができる。
さらに、この発明のＭＩＭキャパシタは、傾斜した側壁
を有するＰＳＡＣＷによる大きな誘電体領域を備えてい
る。ＰＳＡＣＷは、従来のＭＩＭキャパシタにおける垂
直な側壁に比べてより大きな誘電体領域を備えている。
ＡＣＷを形成することにより、エッチング工程が容易に
行えるようにし、製造工程を簡単にすることができる。
さらに、この発明のＭＩＭキャパシタは、傾斜した側壁
を有するＰＳＡＣＷによる大きな誘電体領域を備えてい
る。ＰＳＡＣＷは、従来のＭＩＭキャパシタにおける垂
直な側壁に比べてより大きな誘電体領域を備えている。
【００２８】３．この発明は、グルー／バリヤ層にＴi
／ＴiＮｘの材料を用いているため、用いている技術は
通常のものであり、特別に困難な技術を要することはな
い。
／ＴiＮｘの材料を用いているため、用いている技術は
通常のものであり、特別に困難な技術を要することはな
い。
【００２９】４．この発明は、例えば、ＷＮ、Ｐｔ、Ｒ
ｕＯ２やその他の同様な性質を備える好適な材料を下部
電極に用いることにより、製造工程において通常要求さ
れる高温時におけるＴi／ＴiＮｘの酸化を防止してい
る。
ｕＯ２やその他の同様な性質を備える好適な材料を下部
電極に用いることにより、製造工程において通常要求さ
れる高温時におけるＴi／ＴiＮｘの酸化を防止してい
る。
【００３０】５．この発明では、従来のものに比べて下
部電極をかなり薄くしているので、エッチング処理を容
易に行うことができると共に、下部電極と誘電体薄膜と
の間の境界周辺におけるクラックの発生を抑制すること
ができる。従来のＭＩＭキャパシタでは、クラックは容
易に発生するものであり、漏れ電流の問題を生じさせて
いた。
部電極をかなり薄くしているので、エッチング処理を容
易に行うことができると共に、下部電極と誘電体薄膜と
の間の境界周辺におけるクラックの発生を抑制すること
ができる。従来のＭＩＭキャパシタでは、クラックは容
易に発生するものであり、漏れ電流の問題を生じさせて
いた。
【００３１】６．この発明では、セルフアラインドシリ
サイド(self aligned silicide)（サリサイド(salicid
e)）の処理においてソース／ドレーン領域と接合させる
ために、好ましくはＴiから成る金属層を用いているの
で、ＳｉＮｘ層は接合箇所周辺に自動的に形成され、オ
ーミック接合を良好にすると共に抵抗値を減少させてい
る。
サイド(self aligned silicide)（サリサイド(salicid
e)）の処理においてソース／ドレーン領域と接合させる
ために、好ましくはＴiから成る金属層を用いているの
で、ＳｉＮｘ層は接合箇所周辺に自動的に形成され、オ
ーミック接合を良好にすると共に抵抗値を減少させてい
る。
【００３２】７．この発明は、現在利用されている製造
方法に適合させることのできる製造方法を実現したもの
であり、この発明に係るＭＩＭキャパシタを製造するた
めの方法である。従って、この発明に係るＭＩＭキャパ
シタの製造を成し遂げるために、従来の製造方法を容易
に改良することができる。即ち、企業は、従来の製造装
置に基づいて、多大な労力を必要とすることなく、この
発明に係るＭＩＭキャパシタの製造を達成することがで
きる。
方法に適合させることのできる製造方法を実現したもの
であり、この発明に係るＭＩＭキャパシタを製造するた
めの方法である。従って、この発明に係るＭＩＭキャパ
シタの製造を成し遂げるために、従来の製造方法を容易
に改良することができる。即ち、企業は、従来の製造装
置に基づいて、多大な労力を必要とすることなく、この
発明に係るＭＩＭキャパシタの製造を達成することがで
きる。
【００３３】
【発明の実施の形態】実施の形態１．図１ないし図６
は、この発明の好適な実施の形態による製造方法におけ
るＤＲＡＭのキャパシタの断面を示す図である。図にお
いて、同一あるいは同等の構成要素には同一の符号を付
して表す。
は、この発明の好適な実施の形態による製造方法におけ
るＤＲＡＭのキャパシタの断面を示す図である。図にお
いて、同一あるいは同等の構成要素には同一の符号を付
して表す。
【００３４】図１において、一方にしか符号を付してい
ないが同一の構造を有する２つのゲート２０２を、基板
２００の基板表面２０１上に示してある。図１には、さ
らに、ソース／ドレーン領域２１０と、２つのゲート２
０２の間で基板表面の下に形成された共通ソース／ドレ
ーン領域２１０ａとを示してある。符号を付してあるゲ
ート２０２は、スペーサ２０４およびキャップ層２０８
によって覆われた注入型のポリシリコン層２０６を備え
る。
ないが同一の構造を有する２つのゲート２０２を、基板
２００の基板表面２０１上に示してある。図１には、さ
らに、ソース／ドレーン領域２１０と、２つのゲート２
０２の間で基板表面の下に形成された共通ソース／ドレ
ーン領域２１０ａとを示してある。符号を付してあるゲ
ート２０２は、スペーサ２０４およびキャップ層２０８
によって覆われた注入型のポリシリコン層２０６を備え
る。
【００３５】ソース／ドレーン領域２１０および共通ソ
ース／ドレーン領域２１０ａは、注入度の低いドレーン
(ＬＤＤ)構造を有する注入型の領域であり、イオン注入
を行うことによって形成される。このイオン注入を行う
際に、ゲート２０２は、マスクとして取り扱われる。多
くの注入度の低い領域は、ソース／ドレーン領域２１０
および共通ソース／ドレーン領域２１０ａの縁の薄く形
成された部分の上に配設され、スペーサ２０４が形成さ
れる前にまず形成される。
ース／ドレーン領域２１０ａは、注入度の低いドレーン
(ＬＤＤ)構造を有する注入型の領域であり、イオン注入
を行うことによって形成される。このイオン注入を行う
際に、ゲート２０２は、マスクとして取り扱われる。多
くの注入度の低い領域は、ソース／ドレーン領域２１０
および共通ソース／ドレーン領域２１０ａの縁の薄く形
成された部分の上に配設され、スペーサ２０４が形成さ
れる前にまず形成される。
【００３６】注入度がより高く、膜厚がより厚い領域
は、スペーサ２０４が形成された後に、ソース／ドレー
ン領域２１０および共通ソース／ドレーン領域２１０ａ
の中央部分の上に形成される。スペーサ２０４は、典型
的には、酸化ケイ素あるいは窒化ケイ素で構成される。
は、スペーサ２０４が形成された後に、ソース／ドレー
ン領域２１０および共通ソース／ドレーン領域２１０ａ
の中央部分の上に形成される。スペーサ２０４は、典型
的には、酸化ケイ素あるいは窒化ケイ素で構成される。
【００３７】ソース／ドレーン２１０および共通ソース
／ドレーン領域２１０ａが十分に形成された後、基板２
００およびゲート２０２の上に絶縁層２１２が形成され
る。絶縁層２１２は、ＡＰＣＶＤ法によって、ボロン-
ホスホ-シリケート-グラス(ＢＰＳＧ:Boron-Phospho-Si
licate-Glass)またはテトラ-エチル-オルト-シリケート
(ＴＥＯＳ:Tetra-Ethyl-Ortho-Silicate)を用いて作製
される。
／ドレーン領域２１０ａが十分に形成された後、基板２
００およびゲート２０２の上に絶縁層２１２が形成され
る。絶縁層２１２は、ＡＰＣＶＤ法によって、ボロン-
ホスホ-シリケート-グラス(ＢＰＳＧ:Boron-Phospho-Si
licate-Glass)またはテトラ-エチル-オルト-シリケート
(ＴＥＯＳ:Tetra-Ethyl-Ortho-Silicate)を用いて作製
される。
【００３８】図１および図２において、セルフアライン
コンタクト（ＳＡＣ）技術を用いることにより、ＰＳＡ
ＣＷ２１１は絶縁層２１２内に形成され、絶縁層２１２
は、絶縁層２１２ａとなる。ＰＳＡＣＷ２１１を形成す
るためにＳＡＣ技術を用いることの優位点は、エッチン
グ処理をより簡単に行うことができて、製造方法をより
簡略化できることである。さらに、図に示すようなＰＳ
ＡＣＷ２１１の傾斜した側壁は、図１４に示すコンタク
トウィンドウ１１１の周囲の領域を含むように、従来の
ものに比べてより大きな領域を備えることになる。従っ
て、ＰＳＡＣＷはより多くの電荷を蓄えることができ
る。
コンタクト（ＳＡＣ）技術を用いることにより、ＰＳＡ
ＣＷ２１１は絶縁層２１２内に形成され、絶縁層２１２
は、絶縁層２１２ａとなる。ＰＳＡＣＷ２１１を形成す
るためにＳＡＣ技術を用いることの優位点は、エッチン
グ処理をより簡単に行うことができて、製造方法をより
簡略化できることである。さらに、図に示すようなＰＳ
ＡＣＷ２１１の傾斜した側壁は、図１４に示すコンタク
トウィンドウ１１１の周囲の領域を含むように、従来の
ものに比べてより大きな領域を備えることになる。従っ
て、ＰＳＡＣＷはより多くの電荷を蓄えることができ
る。
【００３９】図２および図３において、金属層であるＴ
i２１５は、絶縁層２１２ａと、ＰＳＡＣＷ２１１の傾
斜した側壁２１３と、共通ソース／ドレーン領域２１０
ａとを覆うように形成する。次に、Ｔi／ＴiＮｘ層２１
６を金属層であるＴi２１５上に形成する。これら２つ
の層であるＴi２Ｏ５およびＴi／ＴiＮｘ２１６を成膜
するためには、スパッタリング(sputtering)を用いるこ
とが好ましい。従って、グルー／バリヤ層を用いれば、
導電層との接合性を改善することができる。導電層は次
の工程で作製する。これら２つの層は、スパイキング(s
piking)を抑制することができる。グルー／バリヤ層を
作製するための材料にＴi／ＴiＮｘを用いることは、通
常の技術であり、特別困難な技術を必要とするものでは
ない。
i２１５は、絶縁層２１２ａと、ＰＳＡＣＷ２１１の傾
斜した側壁２１３と、共通ソース／ドレーン領域２１０
ａとを覆うように形成する。次に、Ｔi／ＴiＮｘ層２１
６を金属層であるＴi２１５上に形成する。これら２つ
の層であるＴi２Ｏ５およびＴi／ＴiＮｘ２１６を成膜
するためには、スパッタリング(sputtering)を用いるこ
とが好ましい。従って、グルー／バリヤ層を用いれば、
導電層との接合性を改善することができる。導電層は次
の工程で作製する。これら２つの層は、スパイキング(s
piking)を抑制することができる。グルー／バリヤ層を
作製するための材料にＴi／ＴiＮｘを用いることは、通
常の技術であり、特別困難な技術を必要とするものでは
ない。
【００４０】図３および図４のうち、図４の方が後に行
われる処理を示している。導電層２１８は、従来技術を
表す図を用いて説明したように、ＳｉＮｘ層２１６の上
に形成され、下部電極となるものである。導電層２１８
を形成するのに好適な方法は、スパッタリングにより、
例えば、ＷＮ，Ｐｔ，ＲｕＯ２その他同様の性質を有す
る材料を成膜することである。これは、製造工程中にお
ける一般的な環境である４００℃より高温では、ＳｉＮ
ｘ層２１６が酸化されてしまうからである。
われる処理を示している。導電層２１８は、従来技術を
表す図を用いて説明したように、ＳｉＮｘ層２１６の上
に形成され、下部電極となるものである。導電層２１８
を形成するのに好適な方法は、スパッタリングにより、
例えば、ＷＮ，Ｐｔ，ＲｕＯ２その他同様の性質を有す
る材料を成膜することである。これは、製造工程中にお
ける一般的な環境である４００℃より高温では、ＳｉＮ
ｘ層２１６が酸化されてしまうからである。
【００４１】さらに、ＰＳＡＣＷは傾斜した側壁２１３
を有するため、図１４に示した従来の下部電極１１８ａ
の表面１２０ａよりも表面が広くなっている。従って、
導電層２１８の膜厚を従来のように厚くする必要はな
く、エッチング処理を容易に行うことができ、かつ、導
電層２１８と誘電体薄膜との間の境界におけるクラック
の発生を抑止して漏れ電流を削減できる厚さがあればよ
い。図６に誘電体薄膜を示す。
を有するため、図１４に示した従来の下部電極１１８ａ
の表面１２０ａよりも表面が広くなっている。従って、
導電層２１８の膜厚を従来のように厚くする必要はな
く、エッチング処理を容易に行うことができ、かつ、導
電層２１８と誘電体薄膜との間の境界におけるクラック
の発生を抑止して漏れ電流を削減できる厚さがあればよ
い。図６に誘電体薄膜を示す。
【００４２】図４および図５のうち、図５の方が後に行
う工程を示す図である。エッチング技術を用いて、グル
ー／バリヤ層２１５ａ／２１６ａを形成し、グルー／バ
リヤ層２１５ａ／２１６ａの上にこの発明に係るＭＩＭ
キャパシタの下部電極として用いられる導電層２１８ａ
を形成する。
う工程を示す図である。エッチング技術を用いて、グル
ー／バリヤ層２１５ａ／２１６ａを形成し、グルー／バ
リヤ層２１５ａ／２１６ａの上にこの発明に係るＭＩＭ
キャパシタの下部電極として用いられる導電層２１８ａ
を形成する。
【００４３】図５および図６において、誘電体薄膜２２
０は、表面２２０ａ上に１０から６０オングストローム
の膜厚に形成される。誘電体薄膜２２０は、好適なＣＶ
Ｄ法を用いて、例えば、Ｔａ２Ｏ５、ＰＺＴ、ＢＳＴそ
の他同様の誘電率の高い材料で構成されるように形成す
ることが好ましい。ＣＶＤを行う間の温度は、例えばＴ
iＳｉ２層２１７のようなシリサイド(silicide)を作製
するのに十分高い温度で行うことが好ましく、ＴiＳｉ
２層２１７は、共通ソース／ドレーン領域２１０ａとグ
ルー／バリヤ層２１５との間の境界におけるオーミック
接続を良好にして、ＰＳＡＣＷ２１１の抵抗値を低減す
るために用いられる。
０は、表面２２０ａ上に１０から６０オングストローム
の膜厚に形成される。誘電体薄膜２２０は、好適なＣＶ
Ｄ法を用いて、例えば、Ｔａ２Ｏ５、ＰＺＴ、ＢＳＴそ
の他同様の誘電率の高い材料で構成されるように形成す
ることが好ましい。ＣＶＤを行う間の温度は、例えばＴ
iＳｉ２層２１７のようなシリサイド(silicide)を作製
するのに十分高い温度で行うことが好ましく、ＴiＳｉ
２層２１７は、共通ソース／ドレーン領域２１０ａとグ
ルー／バリヤ層２１５との間の境界におけるオーミック
接続を良好にして、ＰＳＡＣＷ２１１の抵抗値を低減す
るために用いられる。
【００４４】次に、導電層２２８が誘電体薄膜２２０の
上に形成され、これはこの発明に係るＭＩＭキャパシタ
の上部電極となる。導電層２２８を形成するための好適
な方法では、例えばＷＮ、Ｐｔ，ＲｕＯ２その他同様の
性質を有する材料を成膜するために、スパッタリングが
用いられる。
上に形成され、これはこの発明に係るＭＩＭキャパシタ
の上部電極となる。導電層２２８を形成するための好適
な方法では、例えばＷＮ、Ｐｔ，ＲｕＯ２その他同様の
性質を有する材料を成膜するために、スパッタリングが
用いられる。
【００４５】以上、この発明の代表的な好適な実施の形
態について説明したが、この発明の範囲は、この実施の
形態に限定されるものではなく、様々な変形例や類似の
構成を含むものである。従って、特許請求の範囲は、様
々な変形例や類似の構成を含むように、最も広義に解釈
されるべきである。
態について説明したが、この発明の範囲は、この実施の
形態に限定されるものではなく、様々な変形例や類似の
構成を含むものである。従って、特許請求の範囲は、様
々な変形例や類似の構成を含むように、最も広義に解釈
されるべきである。
【図１】 この発明の好適な実施の形態による製造方法
におけるＤＲＡＭのキャパシタの断面を示す図である。
におけるＤＲＡＭのキャパシタの断面を示す図である。
【図２】 この発明の好適な実施の形態による製造方法
におけるＤＲＡＭのキャパシタの断面を示す図である。
におけるＤＲＡＭのキャパシタの断面を示す図である。
【図３】 この発明の好適な実施の形態による製造方法
におけるＤＲＡＭのキャパシタの断面を示す図である。
におけるＤＲＡＭのキャパシタの断面を示す図である。
【図４】 この発明の好適な実施の形態による製造方法
におけるＤＲＡＭのキャパシタの断面を示す図である。
におけるＤＲＡＭのキャパシタの断面を示す図である。
【図５】 この発明の好適な実施の形態による製造方法
におけるＤＲＡＭのキャパシタの断面を示す図である。
におけるＤＲＡＭのキャパシタの断面を示す図である。
【図６】 この発明の好適な実施の形態による製造方法
におけるＤＲＡＭのキャパシタの断面を示す図である。
におけるＤＲＡＭのキャパシタの断面を示す図である。
【図７】 従来の製造方法におけるＤＲＡＭのキャパシ
タの断面を示す図である。
タの断面を示す図である。
【図８】 従来の製造方法におけるＤＲＡＭのキャパシ
タの断面を示す図である。
タの断面を示す図である。
【図９】 従来の製造方法におけるＤＲＡＭのキャパシ
タの断面を示す図である。
タの断面を示す図である。
【図１０】 従来の製造方法におけるＤＲＡＭのキャパ
シタの断面を示す図である。
シタの断面を示す図である。
【図１１】 従来の製造方法におけるＤＲＡＭのキャパ
シタの断面を示す図である。
シタの断面を示す図である。
【図１２】 従来の製造方法におけるＤＲＡＭのキャパ
シタの断面を示す図である。
シタの断面を示す図である。
【図１３】 従来の製造方法におけるＤＲＡＭのキャパ
シタの断面を示す図である。
シタの断面を示す図である。
【図１４】 従来の製造方法におけるＤＲＡＭのキャパ
シタの断面を示す図である。
シタの断面を示す図である。
２００ 基板 ２０１ 基板表面 ２０２ ゲート ２０４ スペーサ ２０６ ポリシリコン層 ２０８ キャップ層 ２１０、２１０ａ ソース／ドレーン領域 ２１２、２１２ａ 絶縁層 ２１３ 側壁 ２１５ａ／２１６ａ グルー／バリヤ層 ２１８、２１８ａ 導電層 ２２０ 誘電体薄膜 ２２８ 導電層
Claims (38)
- 【請求項１】 周囲にスペーサが形成されると共に頂部
にキャップ層が形成された少なくとも１つのゲートおよ
び少なくとも１つのソース／ドレーン領域が上部に形成
された基板を設ける工程と、 少なくとも上記ゲートおよび上記ソース／ドレーン領域
を覆うように、上記基板の上に絶縁層を形成する工程
と、 上記絶縁層をパターニングして、上記ソース／ドレーン
領域を露出させる、側壁を有する開孔部を形成するパタ
ーニング工程と、 上記ソース／ドレーン領域に接続されるグルー／バリヤ
層を上記側壁に形成する工程と、 上記グルー／バリヤ層の上に、下部電極として機能する
第１導電層を形成する工程と、 上記第１導電層の上に誘電体薄膜を形成する工程と、 上記誘電体薄膜の上に、上部電極として機能する第２導
電層を形成する工程とを備えるキャパシタの製造方法。 - 【請求項２】 上記ゲートを形成する工程において形成
される上記スペーサは、化学気相成長(ＣＶＤ)法によっ
て形成される請求項１に記載の製造方法。 - 【請求項３】 上記ゲートを形成する工程において形成
される上記スペーサは、窒化ケイ素を含む請求項１に記
載の製造方法。 - 【請求項４】 上記開孔部を形成する工程は、セルフア
ラインコンタクト(ＳＡＣ)によって形成される請求項１
に記載の製造方法。 - 【請求項５】 上記ゲートを形成する工程において形成
される上記キャップ層は、ＣＶＤ法によって形成される
請求項１に記載の製造方法。 - 【請求項６】 上記ゲートを形成する工程において形成
される上記キャップ層は、窒化ケイ素を含む請求項１に
記載の製造方法。 - 【請求項７】 上記絶縁層は、ＣＶＤ法によって形成さ
れる請求項１に記載の製造方法。 - 【請求項８】 上記絶縁層は、酸化ケイ素を含む請求項
１に記載の製造方法。 - 【請求項９】 上記グルー／バリヤ層はスパッタリング
によって形成される請求項１に記載の製造方法。 - 【請求項１０】 上記グルー／バリヤ層は、Ｔi／ＴiＮ
ｘを含む請求項１に記載の製造方法。 - 【請求項１１】 上記第１導電層はスパッタリングで形
成される請求項１に記載の製造方法。 - 【請求項１２】 上記第１導電層は、タングステン(Ｗ)
を含む請求項１に記載の製造方法。 - 【請求項１３】 上記第１導電層は、プラチナ(Ｐｔ)を
含む請求項１に記載の製造方法。 - 【請求項１４】 上記第１導電層は、ルテニウム(Ｒｕ)
を含む請求項１に記載の製造方法。 - 【請求項１５】 上記誘電体薄膜が形成される間に、少
なくとも共通ソース／ドレーン領域とグルー／バリヤ層
との間の境界周辺にＴiＳｉ２層が形成される請求項１
に記載の製造方法。 - 【請求項１６】 上記誘電体薄膜はＣＶＤ法によって形
成される請求項１に記載の製造方法。 - 【請求項１７】 上記誘電体薄膜は、Ｔａ２Ｏ５を含む
請求項１に記載の製造方法。 - 【請求項１８】 上記誘電体薄膜は、Ｐｂ(Ｚｒ,Ｔi)Ｏ
３(ＰＺＴ)を含む請求項１に記載の製造方法。 - 【請求項１９】 上記誘電体薄膜は、(Ｂａ,Ｓｒ)ＴiＯ
３(ＢＳＴ)を含む請求項１に記載の製造方法。 - 【請求項２０】 上記第２導電層は、スパッタリングに
よって形成される請求項１に記載の製造方法。 - 【請求項２１】 上記第２導電層は、タングステン(Ｗ)
を含む請求項１に記載の製造方法。 - 【請求項２２】 上記第２導電層は、プラチナを含む請
求項１に記載の製造方法。 - 【請求項２３】 上記第２導電層は、ルテニウム(Ｒｕ)
を含む請求項１に記載の製造方法。 - 【請求項２４】 少なくとも１つのゲートとソース／ド
レーン層を有するトランジスタが形成された基板と、 少なくとも上記トランジスタ上に形成されると共に、側
壁を有する開孔部によって上記ソース／ドレーン層が露
出するように貫通された絶縁層と、 上記開孔部の側壁を覆うと共に、上記ソース／ドレーン
領域に接続するように形成され、キャパシタの下部電極
として機能する第１金属層と、 上記第１金属層を覆う誘電体薄膜と、 上記誘電体層を覆うと共に、キャパシタの上部電極とし
て機能する第２金属層とを備えるキャパシタ。 - 【請求項２５】 上記絶縁層は、酸化ケイ素を含む請求
項２４に記載のキャパシタ。 - 【請求項２６】 上記開孔部は、セルフアラインコンタ
クト(ＳＡＣ)ウィンドウである請求項２４に記載のキャ
パシタ。 - 【請求項２７】 上記第１金属層は、タングステン(Ｗ)
を含む請求項２４に記載のキャパシタ。 - 【請求項２８】 上記第１金属層は、プラチナ(Ｐｔ)を
含む請求項２４に記載のキャパシタ。 - 【請求項２９】 上記第１金属層は、ルテニウム(Ｒｕ)
を含む請求項２４に記載のキャパシタ。 - 【請求項３０】 上記誘電体薄膜は、Ｔａ２Ｏ５を含む
請求項２４に記載のキャパシタ。 - 【請求項３１】 上記誘電体薄膜は、Ｐｂ(Ｚｒ,Ｔi)Ｏ
３(ＰＺＴ)を含む請求項２４に記載の製造方法。 - 【請求項３２】 上記誘電体薄膜は、(Ｂａ,Ｓｒ)ＴiＯ
３(ＢＳＴ)を含む請求項２４に記載のキャパシタ。 - 【請求項３３】 上記第２金属層は、タングステンを含
む請求項２４に記載のキャパシタ。 - 【請求項３４】 上記第２金属層は、プラチナを含む請
求項２４に記載のキャパシタ。 - 【請求項３５】 上記第２金属層は、ルテニウムを含む
請求項２４に記載のキャパシタ。 - 【請求項３６】 上記第１金属層と、上記開孔部の傾斜
した側壁との間に、グルー／バリヤ層を備える請求項２
４に記載のキャパシタ。 - 【請求項３７】 上記グルー／バリヤ層は、Ｔi／ＴiＮ
ｘを含む請求項３６に記載のキャパシタ。 - 【請求項３８】 共通ソース／ドレーン領域と上記グル
ー／バリヤ層との間の境界周辺にＴiＳｉ２層が形成さ
れる請求項３６に記載のキャパシタ。
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