JPS61150366A - Ｍｉｓ型メモリ−セル - Google Patents

Ｍｉｓ型メモリ−セル

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JPS61150366A
JPS61150366A JP59278012A JP27801284A JPS61150366A JP S61150366 A JPS61150366 A JP S61150366A JP 59278012 A JP59278012 A JP 59278012A JP 27801284 A JP27801284 A JP 27801284A JP S61150366 A JPS61150366 A JP S61150366A
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layer
groove
memory cell
sio2
film
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Taiichi Inoue
井上　泰一
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１個のＭＩＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）と１個の容量素子から構成されるＭＩＳ型
メセメモリ−セルする。
〔従来の技術〕
１個のＭＩＳＦＥＴと１個の容量素子から構成される、
いわゆる１゛トランジスタ式のＭＩａ型メセメモリ−セ
ルいたＤＢ、ＡＭ（ダイナミックランダムアクセスメモ
リー）は、その微細化ｅ高密度化が急速に進み、現在１
Ｍビットの半導体メモリが開発されつつある。
第５図はかかる超高密度化された従来のＭＩＳ型メセメ
モリ−セル部を示す断面図である。Ｐ型シリコン基板１
の一主面にソース又はドレインとなるＮ＋型層２．３と
ゲート絶縁膜４′を介して設けられたゲート電極として
の多結晶シリコン層５からなるＭＩＳＦＥＴと、Ｐ型シ
リコン基板１に溝を設け、この溝内ＫＮ＋型層３に一端
が接するようＫＮ”型層７を設け、その表面に薄い絶縁
膜４を設けさらに溝内を埋めて多結晶シリコン層６を設
けた構造に々っている。なお８は分離絶縁膜である。
この構造において、Ｎ型層７と絶縁膜４と多結晶シリコ
ン層６とで容量素子を形成し、例えば。
Ｎ＋層２をビット線に、ゲート電極５をワード線Ｗに、
多結晶シリコン層６を電源ＶＣＣにそれぞれ接続する事
でメモリーセルが得られる。
〔発明が解決しようとする問題点〕
しかるに、第５図に示す従来例の構造において、さらに
微少化を図ろう′とすると、以下のように幾つかの問題
点が生じる。
いま、ＭＩＳＦＥＴの必要長さくソース領域の端からド
レイン領域の端までの長さ）をｅｃ、容量の単位のメモ
リセルが必要とする基板面積Ｓ１は近似的に次式で与え
られる。
８１＋（＃ｃ＋Ｌｓ−ＩＴ）”Ｗ　　””・・”’　　
［１）すなわち、よりメモリセルの微細化・高密度化を
図るためには、（１）式に含まれる各寸法を小さくしな
ければなら表い。
しかしながら、 ［１１ＭＩＳＦＥＴの必要長さｅｃは、そのチャネル長
ｅが、いわゆるショートチャネル効果により、その寸法
が制限され現在の技術では１．０μｍ以下は困難である
ので、ｅｃ　としてもその制限を受ける。
（２）容量素子間の間隔りは、容量素子の溝間耐圧を決
める要因とな９、溝の深さが深い程厳しい制限を受ける
。仮に深さを深く（深さにつれてＬ８も大となる。）し
てもセル耐圧が小となり、セルチャージが小さくなり実
質的に小さな容量素子と同じになる。
などの制限により、その各寸法を小さくする事は著しく
困難である。
従って、本発明の目的は、上記問題点を解決することに
よシ、より微細化・高密度化が可能なＭＩｓ型メセメモ
リ−セル供する事にある。
〔問題点を解決するための手段〕
本発明のＭＩＳ型メセメモリ−セル１個のＭＩＳＦＥＴ
と１個の容量素子とから構成されるメモリーセルにおい
て、前記ＭＩＳＦＥＴのチャネル領域が半導体基板表面
にほぼ垂直な方向に位置され、前記容量素子を構成する
絶縁膜が前記ＭＩＳＦＥＴのチャネル領域とほぼ平行に
配置されており、且つ前記容量素子の一方の電極が前記
ＭＩＳＦＥＴのソース又はドレインのどちらか一方忙電
気的に接続されてなる事からなっている。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例を示す断面図、第２図はその
平面図、第３図はその等価回路図である。
第１図によると、本実施例は、Ｐ型シリコン基板１１の
一主面Ｋ１１Ｂが設けられ、この溝の両端部のシリコン
基板表面に設けられ九Ｎ＋型層１２と、溝の底部に設け
られ九Ｎ＋型層２１と、シリコン酸化膜１７をゲート絶
縁膜、多結晶シリコン層°　　１８をゲート電極としそ
のチャネル領域がシリコン基板１１の表面にほぼ垂直表
方向に位置されるように設けられたＭＩＳＦＥＴＱｌと
、前記チャネル領域とほぼ平行になるように設けられた
絶縁膜２２と多結晶シリコン層２０．２４とで形成され
る容量素子Ｃ１とを有している。
そして第２図及び第３図に示すように、多結晶シリコン
層１８（ゲート電極）は、例えばタングステン、タンタ
ル等の耐酸化性金属１４を介してワード線Ｗに接続され
、多結晶シリコン層２４（容量素子の一方の電極）は、
ビット線ＢＫ接続され、Ｎ＋型層１２（ソース又はドレ
イン）はコモン電位線Ｖに接続され、セしてＮ＋型層２
１（ドレイン又はソース領域）は容量素子の一方の電極
である多結晶シリコン層２０と接触して設けられている
ので、１個のＭＩＳＦＥＴＱｌと１個の容量素子ＣＩと
からなるメモリーセルを構成する。
すなわち、本実施例は、ＭＩＳＦＥＴＱｌを容量素子Ｃ
１を形成する溝中に縦型に配置し、その背中合せに容量
素子を配置する事によシ、その両者を一つの溝中に構成
できる一交点内メモリーを実現したものである。
第４図（ａ）〜（ｄ）は１本発明の一実施例の製造方法
を示す主要工程における断面図である。
まず、第４図［ａｌに示すように％　Ｐ型シリコン基板
１１の一主面に、Ｎ＋型層１２を形成し、その表面にシ
リコン酸化膜１３、そして一方向にパターニングされた
例えばタングステン等の耐酸化性金属層１４、そして全
面にシリコン酸化膜１５を順次形成する。
次に第４図［ｂｌに示すように、異方性エツチング（例
えばスパッタ法、イオンエツチング等の技術）にて溝１
６をつくりその表面を薄いシリコン酸化膜１７で被覆し
て、イオン注入によシＰ＋凰鳥ノ′１９を形成し、その
後多結晶シリコン層１８を成長する。このとき、耐酸化
性金Ｍ１４はその側面を露頭しているので多結晶シリコ
ン層１８と接続される。
この後第４図（Ｃ）に示すように、異方性エツチングに
よシ全面の多結晶シリコン層１８を除去する。
この工程は以後エッチバックと称する事にする。
このとき異方性エツチングの特徴でその溝１６の側面に
そって壁状の多結晶シリコン層１８が残渣として形成さ
れ、１ｍ＄１６の底にはＰ型シリコン基板１１中のＰ＋
型層１９が、露頭させられる。この場合、Ｐ　型層１９
は前もって十分なひろがシになる採熱的処理を受けてい
る方が好ましい。又、多結晶シリコン層１８は当然なが
ら導電層であシ、成長時あるいは成長後に不純物がイオ
ン注入又は熱拡散の公知の方法にてドーピングされる。
続いて第４図（ｄ）に示すように、比較的低温（９００
℃以下）で熱酸化すると多結晶シリコン層１８上にシリ
コン酸化膜２３が成長する。そして同時に、ｎ１６の底
にも薄い酸化膜が成長し前者は後者の３倍以上の膜厚を
得る様に制御される。
これは多結晶シリコン層１８中の不純物濃度を制御する
事によって達成される。この膜厚差を利用して上記のエ
ッチバック技術により、この薄い酸化膜を除去し、露頭
したＰ＋型層１９上に多結晶シリコン層２０を成長し、
このときに熱処理等を通じてＮ＋型層２１が形成される
。
ここで再びエッチバックし、その表面に極めて薄いシリ
コン酸化膜又は高誘電膜（例えばＴａ２０５゜Ａ　ｅ　
２０Ｂ等）をスパッタ法、ＣＶＤ法等によ構成長させ絶
縁膜２２を被覆する。その後多結晶シリコン層２４を１
１１１６が十分に埋る厚味に成長させ、所望のパターン
に形成することＫよシ、第４図に示す実施例が得られる
。
なお、上記説明においては、半導体基板としてＰ型シリ
コン基板を用いたけれども、Ｎ型シリコン基板さらには
他の半導体基板に対しても同様である。
〔発明の効果〕
以上、詳細説明したとおシ、本発明のＭＩａ型メ子メモ
リ−セルＭＩＳＦＥＴのチャネル領域が半導体基板表面
にほぼ垂直な方向に位置され、容量素子を構成する絶縁
膜が前記チャネル領域とほぼ平行に配置されており、且
つ容量素子の一方の電極がＭＩＳＦＥＴのソース又はド
レインのいずれか一方に電気的に接続された構成で、実
質的に１つの溝中にＦＥＴと容量素子の両者を形成でき
る。
いま、本発明のメモリーセルが必要とする基板面積を８
２とすると近似的に次式で与えられる。
８ｚ＋Ｌｓ＠Ｗ　　　　　　・・・・・・・・・　（２
）これを（１）式で与えられる従来のメモリーセルがリ
ーセルは従来に比べ非常に小さくできる事が分る。
このように本発明によると、１交点の線幅内にメモリー
セルを構成できるので、非常な高密度メモリーセルを得
る事ができる。そしてＭＩＳＦＥＴのチャネル長は微細
加工精度によらず十分にとれるために、高度スケーリン
グによるＭＩＳＦＥＴのシ１−トチャネル効果による特
性劣化の心配も皆無でおる。そして容量も又溝中に格納
されており　。
従来の溝容量で限界となっている溝容量間の距離も十分
小さくする事ができる。
よって本発明のＭＩＳ型メセメモリ−セルビットクラス
以上の大容量メモリーセルとして効果的でアシ、その実
現に道を開くものである。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図はその
平面図、第３図はその等価回路図、第４図ｆａｔ〜＋ｄ
）は本発明の一実施例の製造方法を示す主要工程におけ
る断面図、第５図は従来のＭＩＳ型メセメモリ−セル例
を示す断面図である。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
Ｎ＋型層、１３・・・・・・シリコン酸化膜、１４・・
・・・・耐酸化性金属層、１５・・・・・・シリコン酸
化膜、１６・・・・・・溝、１７・・・・・・シリコン
酸化膜、１８・・・・・・多結晶シリコン層、１９・・
・・・・Ｐ＋型層、２０・・・・・・多結晶シリコン層
、２１・・・・・・Ｎ＋型層、２２・・・・・・絶縁膜
、２３・・・・・・シリコン酸化膜、２４・・・・・・
多結晶シリコン層、Ｂ・・・・・・ビット線、Ｃ１・・
・・・・容量素子、Ｑｌ・・・・・・ＭＩＳＦＥＴ、　
Ｖ・・・・・・コモン電位線、Ｗ・・・・・・ワード線
。 ＶＶ　で２−ト了Ｙ（ ／沙シリつ〉１卯１ヒ膜 争４−剖 榮４回

Claims (1)

    【特許請求の範囲】
  1. １個のＭＩＳＦＥＴと１個の容量素子とから構成される
    メモリーセルにおいて、前記ＭＩＳＦＥＴのチャネル領
    域が半導体基板表面にほぼ垂直な方向に位置され、前記
    容量素子を構成する絶縁膜が前記ＭＩＳＦＥＴのチャネ
    ル領域とほぼ平行に配置されており、且つ前記容量素子
    の一方の電極が前記ＭＩＳＦＥＴのソース又はドレイン
    のどちらか一方に電気的に接続されてなる事を特徴とす
    るＭＩＳ型メモリーセル。
JP59278012A 1984-12-24 1984-12-25 Ｍｉｓ型メモリ−セル Pending JPS61150366A (ja)

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