JPH11307781A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ６００℃以下のプロセス温度であっても、薄
膜トランジスタのＳ値を０．１〜０．４V/decadeとす
る。 【解決手段】 多結晶シリコン膜でなる半導体層を形成
し、半導体層上にゲート絶縁膜を形成する。ゲート絶縁
膜を形成工程以降の工程では、ゲート絶縁膜をその成膜
温度以上に加熱しないようにする。これによって、半導
体層とゲート絶縁膜界面に応力が集中することが無くな
り、界面準位が増加することが防げるため、薄膜トラン
ジスタのＳ値を０．１〜０．４V/decadeとすることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多結晶シリコンを
代表とする結晶性半導体薄膜からなる半導体層を有する
薄膜トランジスタ、および薄膜トランジスタの製造方法
に関するものである。また本発明の薄膜トランジスタは
アクティブマトリクス型液晶表示装置やイメージセンサ
等の電気機器のマトリクス回路のスイッチング素子や、
ドライバー回路を構成する素子に利用されるものであ
る。

【０００２】

【従来の技術】近年、液晶パネルの分野において、多結
晶シリコンを用いた薄膜トランジスタ（以下、ポリシリ
コンＴＦＴと記す）の製造技術の進歩は著しく、耐熱温
度６００℃前後のガラス基板上にポリシリコンＴＦＴを
製造するという、いわゆる低温プロセスが確立されつつ
ある。現在、ガラス基板上にポリシリコンＴＦＴを集積
化したアクティブマトリクス型の液晶表示装置が製品化
され、ノート型パソコンや携帯型情報機器の高精細ディ
スプレイとして大きな市場を形成している。

【０００３】ポリシリコンＴＦＴに用いられる多結晶シ
リコン膜を形成するには、一般に非晶質シリコン膜を成
膜し、これを結晶化する手法が採られている。結晶化方
法には、ＲＴＡ（ラピッド・サーマル・アニール）法や
Arレーザ等の連続発振レーザ光を照射する方法のように
固相成長方法や、エキシマレーザに代表される４００ｎ
ｍ程度の短波長パルス発振レーザを照射して、非晶質シ
リコン膜を溶融して結晶化させるという液相成長方法が
知られており、これらの方法を用いることにより、ガラ
ス基板のように６００℃前後の耐熱温度のガラス基板上
に多結晶シリコン膜を形成することが可能になった。よ
ってガラス基板の利用が可能になり、製品の大面積化、
低価格化が促進されている。

【０００４】

【発明が解決しようとする課題】しかしながら、６００
℃以下という低温プロセスで製造されたポリシリコンＴ
ＦＴには、特性の改善の余地がある。その１つとしてサ
ブスレッショルド特性が挙げられる。サブスレッショル
ド特性は薄膜トランジスタ等のスイッチング素子の性能
を決定する大きな要素であり、サブスレッショルド特性
が良好であれば、高速、低消費で動作させることができ
る。

【０００５】サブスレッショルド特性を評価する定数と
してサブスレッショルド係数（ここではＳ値と記す）が
利用されている。Ｓ値はドレイン電流が１桁変化するの
に必要なゲート電圧の変化分として定義されている。理
論式から導かれるＳ値の理想値は０．０６V/decadeであ
り、これまで単結晶ウェハーを用いたＴＦＴではこれに
近い値が得られているが、従来の低温プロセスで製造さ
れたポリシリコンＴＦＴのＳ値は０．４〜０．５V/deca
deが限度である。

【０００６】本発明は、上記の問題を解消して、６００
℃程度以下の低温プロセスであっても、薄膜トランジス
タのサブスレッショルド係数を０．４V/decade以下とし
た薄膜トランジスタおよびその製造方法を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の薄膜トランジスタの製造方法は、チャ
ネル形成領域、ソース領域、ドレイン領域を有する半導
体層と、該半導体層に密接するゲート絶縁膜とを有し、
前記半導体層に結晶性半導体薄膜を用いた薄膜トランジ
スタの製造方法であって、前記ゲート絶縁膜に用いられ
る絶縁被膜を成膜する工程以降において、前記絶縁被膜
の温度は前記絶縁被膜の成膜温度よりも低いことを特徴
とする。

【０００８】ゲート絶縁膜を構成する絶縁被膜を成膜し
た後、それ以降の工程では、絶縁被膜をその成膜温度以
上に加熱しないようにすることが、本発明の重要なポイ
ントとなる。本発明により、ゲート絶縁膜と半導体層と
の界面に応力（ストレス）が集中することがなくなり、
界面準位の増加が防げるため、ＴＦＴのＳ値が０．１〜
０．４V/decade、代表的には０．２〜０．３V/decadeと
することができる。

【０００９】

【発明の実施の形態】 図１〜図１５及び表１〜５を用
いて本発明の実施の形態を説明する。

【００１０】〔実施形態１〕 本発明者らはＴＦＴのＳ
値（サブスレッショルド係数）を悪化させる要因を調べ
るために、４つの異なる工程条件でＴＦＴを作製して、
それぞれのＴＦＴのＳ値を測定した。図８はＴＦＴの製
造工程を示す工程フロー図である。

【００１１】図８に示すように、ＴＦＴの工程フロー
は、基板を洗浄、熱処理する基板処理工程S1、基板から
の不純物拡散を防止するための下地膜を形成する下地膜
形成工程S2、下地膜上に非晶質シリコン膜を形成する工
程S3、非晶質シリコン膜を多結晶化する結晶化工程S4、
得られた多結晶シリコン膜表面を改質するためのＵＶ酸
化処理工程S5、多結晶シリコン膜をパターニングして半
導体層を形成するパターニング工程S6、ＵＶ光照射によ
り半導体層の表面酸化するゲート絶縁膜成膜前処理工程
S7、ゲート絶縁膜（絶縁被膜）成膜工程S8、ゲート絶縁
膜熱処理工程S9、セルフアライン方式を利用したゲート
電極形成・不純物導入工程S10、半導体層中の不純物を
活性化する不純物活性化工程S11、ソース／ドレイン電
極形成工程S12でなる。

【００１２】図９、図１０はこの工程フローに従って製
造されたＴＦＴの断面構成図を示す。図９、図１０のＴ
ＦＴともコプラナ型であって、半導体層よりもゲート電
極が上にあるトップゲート型のＴＦＴである。

【００１３】図９、図１０において、１０１、２０１は
基板であり、１０２、２０２は下地膜、１０３、２０３
は多結晶シリコン膜でなる半導体層であり、１０４、２
０４はゲート絶縁膜、である。半導体層１０３、２０１
において、１０５、２０５はチャネル形成領域、１０
６、２０６はソース領域、１０７、２０７はドレイン領
域である。チャネル形成領域１０５、２０５に隣接する
２つの領域１０８と１０９、２０８と２０９は高抵抗領
域である。これら高抵抗領域はソース／ドレイン領域よ
りも抵抗率が高く、OFF状態でＴＦＴから電流がリーク
するのを抑制する機能を有する。

【００１４】また１１０、２１０はゲート電極であり、
１１１、２１１は陽極酸化膜であり、１１２、２１２は
層間絶縁膜であり、１１３、２１３はソース電極であ
り、１１４、２１４はドレイン電極である。なお、図９
と図１０においてゲート絶縁膜１０４と２０４の形状が
異なるのは、工程S10の条件が異なることによる。また
基板-1〜-4にはそれぞれ、Ｎチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴとを作製した。

【００１５】Ｓ値を変動させる要因を調べるため、ゲー
ト絶縁膜成膜工程S8以降の工程S9、S11の条件を適宜に
変え、４つの異なる条件でＴＦＴを基板上に製造し、そ
れぞれのＳ値を測定した。ここでは工程条件の異なる基
板を基板-1、基板-2のように区別することにする。以
下、図８の工程フローに従って、ＴＦＴの製造方法を詳
細に説明する。なお、基板-1と基板-2には図９に示す構
造のＴＦＴを作製し、基板-3と基板-4には図１０に示す
構造のＴＦＴを作製した。またＴＦＴの構造の違いは工
程S10によるものである。特に断りがない場合は、基板-
1〜-4には同じ処理が施されている。

【００１６】（基板前処理工程S1） 先ず、基板１０
１、２０１として５インチの１７３７ガラス基板（コー
ニング社製）を用意した。そして、基板１０１、２０１
を純水で洗浄した後、６４０℃で加熱処理し４時間かけ
て室温まで冷却し、再び純水で洗浄した。

【００１７】（下地膜成膜工程S2） 次に、基板１０
１、２０１上に下地膜２０１、２０２を形成する。下地
膜として、ＴＥＯＳと酸素（Ｏ₂）を原料ガスにし、プ
ラズマＣＶＤ装置によって酸化シリコン膜を２００ｎｍ
の厚さに堆積した。成膜条件は基板温度４００℃、圧力
０．３torr、ＲＦ出力３００Ｗとし、ガス流量はＴＥＯ
Ｓ１０sccm、酸素５０sccmとした。

【００１８】（非晶質シリコン膜成膜工程S3） 次に下
地膜１０１、２０１上に、およそ５６ｎｍの厚さの非晶
質シリコン膜をシラン（ＳｉＨ₄）を原料にプラズマＣ
ＶＤ装置によって堆積した。成膜条件は基板温度３００
℃、圧力０．５torr、ＲＦ出力２０Ｗ、シランガス流量
１００sccmとした。

【００１９】（非晶質シリコン膜結晶化工程S4） そし
て非晶質シリコン膜にＫｒＦエキシマレーザ（波長２４
８ｎｍ）を照射して多結晶化した。レーザ照射条件は大
気雰囲気とし、基板温度は室温とした。エキシマレーザ
光は被照射面で線状になるよう光学系によって成形し
た。線状ビームの走査速度を１．２mm/secにして照射エ
ネルギー密度が基板-1と-2は３５５mJ/cm²にし、基板-3
と-4は３４０mJ/cm²にした。非晶質シリコン膜に線状エ
キシマレーザビームが照射されると、その箇所が瞬時に
溶融され、凝固する過程で再結晶化して、多結晶シリコ
ン膜に変成される。なお、レーザ照射前に、非晶質シリ
コン膜を５００℃の温度で６０分加熱して、非晶質シリ
コン膜に水素出し処理を施した。

【００２０】（ＵＶ酸化処理工程S5） スピンコータを
用いて多結晶シリコン膜の表面にオゾン水を接触させた
状態で紫外線を１２０秒間照射して、多結晶シリコン膜
表面を極薄く酸化させた。この際、基板温度２００℃と
し、紫外線光源として波長３６５ｎｍの高圧水銀ランプ
を用いた。

【００２１】ＵＶ酸化処理工程S5はシリコン表面の疎水
性の改善と汚染防止のためである。多結晶シリコン膜表
面を酸化することにより、次のパターニング工程でフォ
トレジストを密着性良く形成でき、またシリコン表面に
直接にフォトレジストが接触しないため、その表面を清
浄に保つことができ、ゲート絶縁膜との界面準位をる。
なお、ここで形成される酸化被膜の正確な膜厚は不明で
あるが、１〜３ｎｍ程度の厚さと考えられる。

【００２２】（多結晶シリコン膜パターニング工程S6）
そして多結晶シリコン膜上にフォトレジストでなるパ
ターニングマスクを形成し、ドライエッチングによって
多結晶シリコン膜を島状にパターニングして、半導体層
１０３、２０３をそれぞれ形成した。ドライエッチング
にはエッチングガスにＣＦ₄と酸素を用い、それぞれ流
量をＣＦ₄５０sccm、酸素４５sccmとし、基板温度は４
００℃とした。

【００２３】Ｓ値の変動の要因を明らかにすべく、これ
以降の工程S7、S9、S10では基板によって異なる条件を
与えた。表１に基板-1〜-4の工程条件を示す。

【００２４】

【表１】

【００２５】表１において、「○」印は対応する工程を
行ったことを示し、「×」印は対応する工程を行ってい
ないことを示す。また表１には各工程の基板温度も示し
た。

【００２６】（ゲート絶縁膜成膜前処理工程S7） この
工程はゲート絶縁膜を成膜する前の工程と、Ｓ値の変化
の関連を調べるものであり、ＵＶ酸化工程S7-1、酸化膜
除去工程S7-2でなる。基板-1〜-3では酸化膜除去工程S7
-3のみを実施し、ＵＶ酸化工程S5等において形成された
半導体層１０３、２０３表面の酸化膜を除去し、清浄な
半導体層表面を露出させた。酸化膜除去工程S7-2には、
５０％に希釈されたＨＦとＨ₂Ｏ₂とを１：１に混合した
エッチャントを用いた。

【００２７】基板-4には、酸化膜除去工程S7-2前に、Ｕ
Ｖ酸化工程S7-1を実施した。ここでのＵＶ酸化工程S7-1
は先のＵＶ酸化処理工程S5とはＵＶ光の照射時間だけ異
なり、照射時間を１８０秒とした。そして、基板-1〜-3
と同様に酸化膜除去工程S7-2を行い、ＵＶ酸化工程S5や
S7-1等で形成された半導体層２０３表面の酸化膜を除去
し、清浄な半導体層表面を露出させた。

【００２８】（ゲート絶縁膜成膜工程S8） 次にゲート
絶縁膜を構成する絶縁被膜を成膜した。プラズマＣＶＤ
装置を用い、原料ガスにＳｉＨ₄、Ｎ₂Ｏを用いて窒化酸
化シリコン膜を形成した。成膜条件は、圧力０．３tor
r、基板温度４００℃、ＲＦ出力１００Ｗ、原料ガス流
量はＳｉＨ₄は４sccm、Ｎ₂Ｏは４００sccmとした。窒化
酸化シリコン膜の膜厚は基板-1と-2は１２０ｎｍとし、
基板-3と-4では１５０ｎｍとした。

【００２９】（ゲート絶縁膜熱処理工程S9） この工程
はゲート絶縁膜成膜後の加熱処理がＳ値に及す影響を調
べるための工程であり、基板-３のみ実施した。加熱条
件は、電気炉内を窒素雰囲気とし、基板温度（加熱温
度）６００℃、加熱時間１２０分で加熱処理した。

【００３０】（ゲート電極形成・不純物導入工程S10）
この工程S10では基板-1、-2と基板-3、-4では処理が
異なる。先ず図１１を用いて基板-1、-2に対する工程S1
0を説明する。

【００３１】図１１において、図９と同じ符号は同じ構
成要素を示す。図１１（Ａ）において、３０１は工程S8
において形成された窒化酸化シリコン膜でなる絶縁被膜
である。先ず、絶縁被膜３０１上にゲート電極を構成す
るアルミニウム膜（Ｓｃを０．１８重量％添加した）を
スパッタ装置によって４００ｎｍの厚さに成膜した。そ
して、このアルミニウム膜表面を陽極酸化して図示しな
い陽極酸化膜を形成した。

【００３２】この陽極酸化工程では、３重量％の酒石酸
を含むエチレングリコール溶液中で、アルミニウム膜を
陽極に、白金を陰極にして、この電極間に１０Ｖの電圧
を印加した。この工程で形成される陽極酸化膜は１ｎｍ
程度であって、後に形成されるフォトレジストの密着性
を向上させることを目的とする。陽極酸化工程終了後、
パターニングのためのフォトレジストマスク３０２を形
成し、アルミニウム膜をウエットエッチングによってパ
ターニングして、アルミニウムでなるパターン３０３を
得た。

【００３３】次に、陽極酸化工程を再び行い、図１１
（Ｂ）に示すようにパターン３０３の側面に陽極酸化膜
３０４を形成する。この陽極酸化工程は電界溶液中とし
て、３重量％のシュウ酸溶液を用い、上記の陽極と陰極
間の電圧を８Ｖとした。この陽極酸化工程では、フォト
レジストマスク３０３が存在しているため、露出してい
るアルミニウムでなるパターン３０３の側面が選択的に
酸化されて、多孔質の陽極酸化膜３０４が形成される。

【００３４】フォトレジストマスク３０３を除去した
後、図１１（Ｃ）に示すように、上記の３重量％酒石酸
を含有するエチレングリコール溶液を電解溶液に用いた
陽極酸化工程を再び行い、緻密な膜質を有するバリア型
陽極酸化膜１１１を形成する。以上の３回の陽極酸化工
程で陽極酸化されなかったパターン３０３がゲート電極
１１０を構成する。この陽極工程では、多孔質の陽極酸
化膜３０４中に電解溶液が侵入するためにパターン３０
３の表面が酸化され、ゲート電極１１１（パターン３０
３）が陽極酸化膜１１１に被覆された構成を得た。

【００３５】次に、図１１（Ｄ）に示すように、陽極酸
化膜３０４と１１１、ゲート電極１１０をマスクにし
て、窒化酸化シリコン膜でなる絶縁被膜３０１をパター
ニングした。パターニングされた絶縁被膜１０４がゲー
ト絶縁膜として機能する。

【００３６】図１１（Ｅ）に示すように、燐酸、酢酸、
硝酸を混合した酸を用いて、多孔質の陽極酸化膜３０４
をウエットエッチングして除去した。そして、ソース領
域１０５、ドレイン領域１０６を形成するために、半導
体層１０３に不純物を導入した。先ず、イオンドーピン
グ装置によって、Ｎ型の導電型を付与するリン（Ｐ）を
２回のドーピング工程によって導入した。ドーピングガ
スには水素（Ｈ₂）で５％に希釈したＰＨ₃を使用した。
１回目のドーピング条件は加速電圧９０kV、ＲＦ出力５
Ｗ、設定ドーズ量は１．２×１０¹³ ions/ｃｍ²とし
た。２回目のドーピング条件は加速電圧１０kV、ＲＦ出
力２０Ｗ、設定ドーズ量は５×１０¹⁴ ions/ｃｍ²とし
た。

【００３７】Ｎチャネル型ＴＦＴの半導体層１０３にお
いて、その上にゲート電極１１０と陽極酸化膜１１１が
存在する領域１０５は２回のドーピング工程でもリンイ
オンが添加されず、チャネル形成領域となる。またゲー
ト絶縁膜１０４が存在していない２つの領域１０６と１
０７は、２度のドーピングともリンイオンが添加され、
ソース領域、ドレイン領域となる。残りの２つの領域１
０８と１０９は２度目のドーピング工程において加速電
圧が低いため、ゲート絶縁膜１０４がマスクとして機能
して、ソース／ドレイン領域１０６、１０７よりもリン
濃度が低く、高抵抗領域となる。

【００３８】次に、Ｎチャネル型ＴＦＴとなる半導体層
をフォトレジストで被覆し、残りの半導体層にＰ型の導
電型を付与するボロン（Ｂ）を２回のイオンドーピング
工程によって導入した。ドーピングガスには水素
（Ｈ₂）で５％に希釈したＢ₂Ｈ₆を使用した。１回目の
ドーピング条件は加速電圧７０kV、ＲＦ出力５Ｗ、設定
ドーズ量は２×１０¹⁴ ions/ｃｍ²とした。２回目のド
ーピング条件は加速電圧１０kV、ＲＦ出力２０Ｗ、設定
ドーズ量は１．３×１０¹⁴ ions/ｃｍ²とした。

【００３９】ボロンイオンのドーピング工程によって、
Ｐチャネル型ＴＦＴを構成する半導体層１０３のソース
／ドレイン領域１０６、１０７及び高抵抗領域１０８、
１０９の導電型はＰ型に反転される。リンイオンのドー
ピング時と同様に、ゲート絶縁膜１０４、ゲート電極１
１０、陽極酸化膜１１１がマスクとして機能するため、
高抵抗領域１０８と１０９のボロンの濃度はソース／ド
レイン領域１０６、１０７よりも低くなっている。

【００４０】以上により、基板-1と-2に対するゲート電
極形成・不純物導入工程S10が終了する。以下に、図１
２を用いて基板-3と-4に対する工程S10を説明する。な
お、図１２において図１０と同じ符号は同じ構成要素を
示す。

【００４１】まず、基板-1と-2と同じ条件で、アルミニ
ウム膜の成膜工程、陽極酸化工程等を実施して図１１
（Ｃ）に示す構成を得た。図１２（Ａ）は図１１（Ｃ）
に対応する。図１２（Ａ）において２０４は工程S8で成
膜された窒化酸化シリコン膜でなるゲート絶縁膜であ
り、３０４’は２度目の陽極酸化膜で形成された多孔質
の陽極酸化膜である。２１１は３度目の陽極酸化工程で
形成されたバリア型陽極酸化膜２１１であり、２１０は
３度の陽極酸化工程で残存したアルミニウムのパターン
であり、ゲート電極を構成する。なお基板-3と-4おい
て、ゲート電極２１０を構成するアルミニウム膜は３０
０ｎｍの厚さに成膜した。

【００４２】次に、図１２（Ｂ）に示すように、多孔質
の陽極酸化膜３０４’が存在する状態で、Ｎ型の導電型
を付与するリンをイオンドーピングによって、半導体層
２０３に導入した。ドーピングガスには水素（Ｈ₂）で
５％に希釈したＰＨ₃を使用した。このドーピングにお
いて、陽極酸化膜３０４’、２１１、ゲート電極２１０
がマスクとして機能し、半導体層２０３にＮ型の不純物
領域３１１、３１２が形成される。領域３１３はリンが
導入されなかった領域を示す。

【００４３】次に、ウェットエッチングによって陽極酸
化膜３０４’を除去する。そして、Ｐチャネル型ＴＦＴ
を構成する半導体層２０３をフォトレジストで被覆し
た。この状態でリン（Ｐ）を再びイオンドーピングす
る。ドーピング条件は加速電圧８０kV、ＲＦ出力５Ｗ、
設定ドーズ量は１×１０¹⁵ ions/ｃｍ²とした。

【００４４】図１２（Ｃ）に示すように、Ｎチャネル型
ＴＦＴの半導体層２０３において、その上にゲート電極
２１０と陽極酸化膜２１１が存在する領域２０５は２回
のドーピング工程ともリンイオンが添加されず、チャネ
ル形成領域となる。また不純物領域２０６と２０７には
２度のドーピングともリンイオンが導入されるため、半
導体層においてリンの濃度が最も高いソース領域、ドレ
イン領域となる。残りの２つの領域２０８と２０９は２
度目のドーピング工程でのみリンイオンが導入されるた
め、ソース／ドレイン領域２０６、２０７よりもリン濃
度が低く、高抵抗領域となる。

【００４５】次にＰチャネル型ＴＦＴの半導体層２０３
にボロンを導入する。先ずＰチャネル型ＴＦＴの半導体
層２０３を覆っていたフォトレジストを除去する。この
時のＰチャネル型ＴＦＴの半導体層２０３は図１２
（Ｂ）において、陽極酸化膜３０４’が除去された状態
に相当する。そして新たにＮチャネル型ＴＦＴの半導体
層２０３と覆うフォトレジストを形成した。またＰチャ
ネル型ＴＦＴの半導体層２０３にもに対して、陽極酸化
膜３０４’と同じ領域（３１１、３１２）をマスクする
フォトレジストを形成した。

【００４６】この状態で、イオンドーピング法によりボ
ロンを導入した。ドーピングガスには水素（Ｈ₂）で５
％に希釈したＢ₂Ｈ₆を使用した。ドーピング条件は加速
電圧６５kV、ＲＦ出力２０Ｗ、設定ドーズ量は２×１０
¹⁵ions/ｃｍ²とした。このドーピングによりＮ型の不純
物領域３１１、３１２の導電型がＰ型に反転されて、0
Ｎチャネル型ＴＦＴの半導体層２０３にＰ型のソース領
域２０６、２０７が形成された。また上記のフォトレジ
スト、ゲート電極２１０、陽極酸化膜２１１によって遮
蔽された領域にはボロンが導入されない。ゲート電極２
１０で覆われた領域２０５はチャネル形成領域となり、
残りの領域２０８と２０９は導電型を付与する不純物が
導入されなかったため、高抵抗領域（オフセット領域）
として機能する。

【００４７】（不純物活性化工程S11） 次に、S10で半
導体層１０３、２０３に導入された不純物（リン、ボロ
ン）を活性化する。この工程もゲート絶縁膜成膜後の加
熱処理の影響を調べるため、レーザ活性化工程S11-1と
熱活性化工程S11-2の２つの方法を用いて、Ｓ値の変動
を比較できるようにした。基板-1と基板-3と-4にはレー
ザ活性化工程S11-1を行ない、基板-２は熱活性化工程S1
1-2を行った。

【００４８】レーザ活性化工程S11-1では、レーザ光源
にはKrFエキシマレーザ（波長２４８ｎｍ）を用い、エ
キシマレーザ光が被照射面で線状になるよう光学系によ
って成形した。条件は、基板-1では、基板温度を１５０
℃、大気雰囲気とした。そして線状ビームの走査速度を
２．２mm/secにしてレーザのエネルギー密度を１６０mJ
/cm² とした。基板-3と-4では、基板温度を室温、大気
雰囲気とした。そして線状ビームの走査速度を２．６mm
/secにして、照射エネルギー密度２０４mJ/cm²とした。

【００４９】他方、熱活性化工程S11-2では、基板-2に
対して窒素雰囲気中で基板温度６００℃で１２０分加熱
した。

【００５０】（層間絶縁膜工程S12） 基板-１〜基板-4
において層間絶縁膜１１２、２１２をそれぞれ形成し
た。基板-1と基板-2においては、層間絶縁膜１１２とし
て、窒化シリコン膜と酸化シリコン膜との２層の絶縁膜
を成膜した。先ずプラズマＣＶＤ装置において、基板温
度３２５℃、圧力０．７torr、ＲＦ出力３００Ｗとし、
原料ガスにＳｉＨ₄（流量５sccm）、ＮＨ₃（流量３８sc
cm）、Ｎ₂（流量８７sccm）を用い、窒化シリコン膜を
２５ｎｍの厚さに成膜した。次に、基板温度３００℃、
圧力１．０５torr、ＲＦ出力２００Ｗとし、原料ガスＴ
ＥＯＳ（流量３５sccm）、Ｏ₂（流量５００sccm）用
い、酸化シリコン膜を９００ｎｍの厚さに成膜した。

【００５１】他方、基板-3、-4の層間絶縁膜には窒化シ
リコン膜を１層成膜した。成膜条件は、プラズマＣＶＤ
装置において、基板温度３２５℃、圧力０．７torr、Ｒ
Ｆ出力３００Ｗとし、原料ガスにＳｉＨ₄（流量１０scc
m）、ＮＨ₃（流量５０sccm）、Ｎ₂（流量３３sccm）を
用い、窒化シリコン膜を５４０ｎｍの厚さに成膜した。

【００５２】（ソース／ドレイン電極形成工程S12）
先ず、層間絶縁膜１１２、２１２にコンタクトホールを
開口した。そしてソース／ドレイン電極を構成する導電
膜として、厚さ５０ｎｍのチタン（Ｔｉ）膜、厚さ４０
０ｎｍアルミニウム（Ａｌ）膜でなる積層膜をスパッタ
装置で連続成膜した。なおアルミニウム膜にはシリコン
（Ｓｉ）を２重量％添加した。そして、チタン膜／アル
ミニウム膜でなる積層膜をパターニングして、ソース電
極１１３、２１３とドレイン電極１１４、２１４をそれ
ぞれ形成した。

【００５３】最後に、水素雰囲気で基板温度３００℃で
１２０分加熱して、水素化処理を行った。水素化処理に
よって、半導体層１０３、２０３中の欠陥や不対結合手
が電気的に中和される。以上の工程S1〜S12を経て基板-
1〜-4上に、図９又は図１０に示す構造を有するＮチャ
ネル型ＴＦＴとＰチャネル型ＴＦＴを作製した。そして
作製されたＴＦＴのＳ値等の電気的特性を１６の測定点
で測定した。基板-1、-２においてＴＦＴのチャネル長
は６．０μｍであり、チャネル幅は８．０μｍであり、
基板-３〜-5のチャネル長の実測値は６．２μｍであ
り、チャネル幅の実測値は８．８μｍであった。

【００５４】図１、図２には基板-1〜-4のＴＦＴのＳ値
の分散表を示す。図１はＮチャネル型ＴＦＴの値であ
り、図２はＰチャネル型ＴＦＴの値を示す。また、図３
〜図７には基板-1〜-4のドレイン電流ID−ゲート電圧VG
曲線を示す。なお図３〜図７においてＮチャネルＴＦＴ
のID−VG曲線はドレイン電圧１Ｖの場合であり、Ｐチャ
ネル型ＴＦＴのID−VG曲線はドレイン電圧−１Ｖの場合
である。また図１、図２のＳ値は図３〜６のID−VG曲線
から得られたデータである。

【００５５】図１〜図６に示したデータを見ると、基板
-1及び基板-4については、 ID−VG曲線の立上がりが急
峻で、そのＳ値は０．１〜０．４V/decadeの範囲に分布
し、その多くが０．２〜０．３V/decadeの範囲分布して
おり、サブスレッショルド特性が優れていることがわか
る。他方、基板-2、-3ではID−VG曲線のサブスレッショ
ルドの傾きが緩やかになり、Ｓ値は０．４〜０．６V/de
cadeに分布している。表１に示した工程条件と、Ｓ値の
測定結果に基づくと、Ｓ値はゲート絶縁膜成膜工程以降
の熱処理に大きく影響されると考えれる。以下に、熱処
理の影響を考察する。

【００５６】ゲート絶縁膜成膜工程S8以降に、ゲート絶
縁膜（ゲート絶縁膜を構成する絶縁被膜を含む）に熱処
理を加えていない基板-1を参照データとすると、工程S8
以降にゲート絶縁膜に熱処理を加えた基板-2と基板-3
（表１参照）ではＳ値が増加していることが分かる。こ
のことから、Ｓ値を増加させる原因にゲート絶縁膜もし
くは半導体層（多結晶シリコン膜）中のトラップ密度の
増加、ゲート絶縁膜−半導体層の界面準位の増加が考え
られる。

【００５７】一般にシリコンウェハに作製されたＭＯＳ
トランジスタでは、ゲート絶縁膜の熱処理温度を上げる
と、シリコン−ゲート絶縁膜界面のトラップ密度が低減
する傾向にあって、サブスレッショルド特性が改善され
る。しかしながら、基板-2や基板-3の測定結果と異な
る。よって基板-2や基板-3のＳ値の増加の原因は、ゲー
ト絶縁膜内のトラップ密度の増加によるものではないと
考えられる。

【００５８】他方、非晶質シリコン膜を結晶化した多結
晶シリコン膜に関しても、ゲート絶縁膜と同様の傾向が
あるという知見を本発明者らは得ており、ＥＳＲ（電子
スピン共鳴）による評価では熱処理温度を上げると、ス
ピン密度が低下することを確認している。このことは熱
処理によって、半導体層（多結晶シリコン膜）内のトラ
ップ密度が低減することを示している。

【００５９】以上の知見から、基板-2や基板-3のＳ値の
増加は、ゲート絶縁膜、半導体層（多結晶シリコン膜）
どちらのバルク内の欠陥に起因するものではなく、ゲー
ト絶縁膜−半導体層の界面準位の増加による現象である
と想定できる。そして熱処理による界面準位の増加の機
構として、ゲート絶縁膜−半導体層界面へのストレスの
集中であると予想される。

【００６０】Ｓ値の増加の過程をモデル化すると次のよ
うになると考えれる。ゲート絶縁膜（ゲート絶縁膜を構
成する絶縁被膜を含む）を成膜した以後に、加熱処理を
すると、ゲート絶縁膜と半導体層（多結晶シリコン膜）
との熱膨張率が異なることによって、ゲート絶縁膜−半
導体層界面にストレスが発生する。このストレスによっ
て界面での多結晶シリコンの結合ボンドが切断されて界
面準位が増加し、その結果Ｓ値が増加する。

【００６１】一方で、基板-2、基板-3ではゲート絶縁膜
成膜工程S7以後に、基板温度６００℃で加熱処理してい
る。半導体層（多結晶シリコン膜）内の未結合ボンドを
終端化している水素は３５０〜４００℃前後の温度で抜
けてしまう。そのため、多結晶シリコン膜の水素が抜け
たことによる欠陥の増大とも考えられる。しかしなが
ら、６００℃の加熱処理の後、水素化処理を実施して
も、Ｓ値を改善することができなかったことから、Ｓ値
の増加は水素化処理でも終端化されない界面に発生した
切断された結合ボンドによるものと思われる。

【００６２】以上の考察から、Ｓ値を増加させないため
には、ゲート絶縁膜を構成する絶縁被膜を成膜した後、
絶縁被膜−半導体層界面にストレスを与えないことが重
要となる。従ってゲート絶縁膜を成膜した後は、その絶
縁被膜を成膜した温度よりも高い温度で加熱することを
避ける必要がある。

【００６３】ＴＦＴ製造工程中に、ゲート絶縁膜に用い
られる絶縁被膜の温度のモニタは基板温度をモニタする
ことが容易である。本発明では、この絶縁被膜の成膜以
後の工程の基板温度は、絶縁被膜成膜時の基板温度を越
えないようにすればよい。一般にゲート絶縁膜に用いら
れる絶縁被膜には、酸化シリコン膜や、窒化シリコン
膜、窒化酸化シリコン膜が成膜されている。

【００６４】一般に、これらの絶縁膜の成膜にはプラズ
マＣＶＤ法が広く用いられ、ゲート絶縁膜として良好な
膜質を得るには、プラズマＣＶＤ法での成膜時の基板温
度は３００℃以上とすることが望まれ、通常、基板温度
は３００〜６００℃程度とされる。よって、本発明の製
造方法では絶縁被膜成膜工程S10以後は少なくとも、基
板温度が６００℃を越えないようにすることが重要であ
る。また、基板温度の下限はストレスを発生させなけれ
ば良いため制限されないが、意図的な加熱処理を行わな
いという生産性の観点から、室温が１つの目安となる。

【００６５】絶縁被膜成膜工程S10以後に、絶縁被膜成
膜時よりも基板温度が越えるような工程は、ＴＦＴの製
造工程の最高温度を決定するような工程であって、不純
物の活性化工程S11、ゲート絶縁膜に対する電気炉内で
の加熱処理工程S9があげられる。活性化工程S11に関し
ては、基板-1と-2のＳ値を比較すれば、処理時間が短い
ため、ゲート絶縁膜に及ぼす熱的影響が小さいレーザ活
性化S11-1が、熱活性化処理S11-2よりも好ましいことは
明らかである。基板-3のＳ値のデータからはゲート絶縁
膜の加熱処理工程S9はストレスに起因するＳ値の増加を
引き起こしている可能性があると考えられ、実施しない
ほうが好ましい。熱処理工程S9を省略することで、工程
の簡略化がされるという効果も得る。

【００６６】また、レーザ活性化は光照射によって不純
物を活性化するものであるが、光源としてガラスに殆ど
吸収されない紫外領域の波長光を発するエキシマレーザ
光がを用いるのが好ましい。これはガラスを急激に加熱
してしまうと、基板が反ってしまいストレスが発生して
しまうからである。

【００６７】ここでは、ゲート絶縁膜成膜工程以降の工
程がゲート絶縁膜−半導体層界面に及す影響を考察した
が、ゲート絶縁膜成膜工程以前の工程でも界面準位を増
加させないようにすることが重要である。例えば、工程
S7において、基板-1において酸化膜除去工程S7-3を行わ
なかった場合には、Ｓ値が０．４〜０．６V/decadeまで
増加してしまった。

【００６８】ゲート絶縁膜を構成する絶縁被膜を成膜す
る前では、ＵＶ酸化工程S6やS7-1のように多結晶シリコ
ン膜表面を意図的に酸化する工程以外にも、その表面に
自然酸化膜が形成される。このような自然酸化膜はゲー
ト絶縁膜−半導体層界面特性を悪化させる要因となる。
ゲート絶縁膜成膜工程前の酸化膜除去工程S7-3は意図的
に形成した酸化膜だけでなく、自然酸化膜を除去する点
で有効である。

【００６９】以上、基板-1〜-4のＳ値のデータから得ら
れた知見をまとめると、サブスレッショルド特性の良い
ＴＦＴを得るには、ゲート電極−半導体層界面にストレ
スが集中しないようにすることが重要になる。そのため
に、ゲート絶縁膜に用いられる絶縁被膜を成膜する工程
以降において、絶縁被膜の温度を前記絶縁被膜の成膜温
度よりも低くなるようにする。さらにゲート絶縁膜を成
膜する前に半導体層が存在するようなップゲート型のＴ
ＦＴの場合には、ゲート絶縁膜に用いられる絶縁被膜を
成膜する前に、半導体層表面を意図的に酸化した酸化膜
や、自然酸化膜を除去する工程を実施することが有効で
ある。

【００７０】以下、表２〜表５にサブスレッショルド特
性が良好であった基板-1及び基板-4のＮチャネル型ＴＦ
Ｔ及びＰチャネル型ＴＦＴの電気特性の実測値を示す。
表２〜表５にの実測値は１６の測定点として１６のＴＦ
Ｔを選んで測定した値であり、表２〜表５中のVDはドレ
イン電圧を、VGはゲート電圧を表しており、その値を得
たときのドレイン電圧およびゲート電圧の値を示してい
る。また、表２〜表５のＳ値（S#Value）は図３及び図
６のID-VG曲線の立上がり部分における曲線の傾きの逆
数に相当する。

【００７１】

【表２】

【００７２】

【表３】

【００７３】

【表４】

【００７４】

【表５】

【００７５】本明細書ではレーザ結晶化した多結晶シリ
コンを用いたＴＦＴを作製したが、Ｓ値（S-Value）に
ついてみると（図１、２及び表２〜表５等参照）、その
値はＮチャ ル型、Ｐチャネル型ＴＦＴ双方とも０．２
２V/decade前後にある。測定点全体としても、基板-4の
Ｐチャネル型ＴＦＴでは測定点１と８のように０．３V/
decadeを越えている特異点があるものの、０．２〜０．
３V/decadeの範囲におさまっている。また基板-1と-4双
方ともＮチャネル型ＴＦＴのＳ値の均一性が特に優れて
いる。

【００７６】１６の測定点のＳ値の平均値は、Ｎチャネ
ル型ＴＦＴに関しては、基板-1では０．２３０V/decad
e、基板-4では０．２１９V/decadeである。Ｐチャネル
型ＴＦＴ関しては、基板-1では０．２３４V/decade、基
板-４では０．２１８V/decadeである。このようにＳ値
の平均値は０．２１〜０．２３V/decadeであった。

【００７７】通常、低温プロセスで形成されたＴＦＴの
Ｓ値は０．４〜０．５V/decadeの範囲が限度であった。
ことを考えると、６００℃以下のプロセス温度で作製さ
れた本実施形態ではＳ値を０．４V/decade以下にするこ
とができ、代表的には０．２〜０．３V/decadeにするこ
とができた。

【００７８】表２〜５においてＳ値（S-value）の他の
特性の意味は以下のとおりである。Ion とはオン電流の
意であり、ＴＦＴがオン（ｏｎ）状態にある時に流れる
ドレイン電流である。 Ion-1とIon-2はドレイン電圧VD
とゲート電圧の条件が異なっている。他の特性の場合も
同様である。

【００７９】IoffはＴＦＴとはオフ電流あるいはリーク
電流の意であり、ＴＦＴがオフ状態にあるときに流れる
ドレイン電流である。そしてIoff /Ionはオフ電流とオ
ン電流比をとったものであり、オン電流とオフ電流の桁
数を差を表している。 Ioff/Ionが大きいほどスイッチ
ング特性に優れている。

【００８０】Ｖthは一般にしきい値電圧と呼ばれる係数
を表し、例えばＴＦＴがオン状態に切り替るときのゲー
ト電圧値と定義される。表中の値はルートＩＤ外挿法で
得た値である。Ｖthは小さいほど好ましく、Ｖthが大き
いとゲート電圧に印加する電圧を高く設定しなければな
れないので、消費電力の増加を招くこととなる。μFEは
電界効果移動度であり、モビリティとも呼ばれる。半導
体層中のキャリアの移動のしやすさを示す。

【００８１】以上説明したとおり、基板-1と基板-4の工
程条件に従えばＳ値が０．２〜０．３V/decadeのＴＦＴ
を得ることができる。また図１、２に示すようにその値
のばらつきを小さくすることができた。よって、本発明
のＴＦＴは均一な特性が要求されるようなアクティブマ
トリクス型液晶表示装置の画素部のスイッチング素子
や、ＭＯＳ型のイメージセンサのスイッチング素子に好
適である。なお本発明に係るＴＦＴの構成及びその作製
方法に関して、基板-1と基板-4の工程条件に限定される
ものではなく、上述したように、作製工程中のゲート絶
縁膜の温度に対する制限が保たれていればよい。

【００８２】例えば、本明細書中では、非晶質シリコン
膜の結晶化工程に、エキシマレーザを照射する方法を用
いたが、エキシマレーザのようなパルス発振レーザの
他、Ａｒレーザに代表される連続発振レーザ光を照射す
る方法を用いても良い。あるいは電気炉内で６００℃程
度の温度で１０〜２４時間程度の加熱処理する方法や、
また熱処理に赤外光を照射するＲＴＡ法を用いることも
できる。

【００８３】結晶化工程の条件を制御することによっ
て、多結晶シリコン膜の結晶粒径や粒界の状態等、膜質
が決定されるため、実施者が適宜に設定すればよい。エ
キシマレーザを用いた結晶化は工程時間は、電気炉内で
の加熱処理にくらべ非常に短い。またＲＴＡ法では基板
を急激に加熱するため基板が沿ったりするおそれがあり
ストレスが発生が危惧されるが、紫外光を照射するエキ
シマレーザを用いた結晶化では基板に熱的な影響を与え
ることが無いという長所を有する。さらに、ＳＰＣで結
晶化した半導体膜を用いたＴＦＴよりも移動度が高く、
５０〜７０cm²/Vsとすることができる。

【００８４】ここでは、半導体層を構成する結晶性半導
体薄膜として、非晶質シリコン膜を結晶化した多結晶シ
リコン膜を用いたが、非晶質シリコンゲルマニウムを多
結晶化した多結晶シリコンゲルマニウム膜を用いること
もできる。

【００８５】〔実施形態２〕 実施形態１で説明した基
板-1、-4では、大半のＴＦＴのＳ値は０．２〜０．３V/
decadeの範囲に主に分布していた。基板-1、-4では、エ
キシマレーザによって結晶化された多結晶シリコン膜を
用いてＴＦＴを製造さしたば、多シリコン膜の形成工程
を工夫することによって、Ｓ値を０．１V/decadeまで低
下させることができた。本実施形態では、多結晶シリコ
ン膜の形成方法について説明する。

【００８６】以下、図７のフロー図、図１２の断面図を
参照して、本実施形態のＴＦＴの作製工程を説明する。
また、本実施形態のＴＦＴは図８の構造（基板-1のＴＦ
Ｔの構造）と同じであり、非晶質シリコン膜結晶化工程
及びゲッタリング工程以外は、基板-1とほぼ同じ工程で
作製した。

【００８７】（基板前処理工程） 先ず、基板４０１と
して、５インチの１７３７ガラス基板（コーニング社
製）を用意した。そして、基板４０１を純水で洗浄した
後、６４０℃で加熱処理し４時間かけて室温まで冷却
し、再び純水で洗浄した。

【００８８】（下地膜成膜工程） 次に、基板４０１上
に下地膜４０２を形成する。下地膜４０２として、ＴＥ
ＯＳと酸素（Ｏ₂）を原料ガスにし、プラズマＣＶＤ装
置によって酸化シリコン膜を２００ｎｍの厚さに堆積し
た。成膜条件は基板温度４００℃、圧力０．３torr、Ｒ
Ｆ出力３００Ｗとし、ガス流量はＴＥＯＳ１０sccm、酸
素５０sccmとした。また、本実施形態では、下地膜４０
２の成膜後、電気炉内で４時間、６４０℃で下地膜４０
２を加熱処理した。

【００８９】（非晶質シリコン膜成膜工程） 次に下地
膜４０２上に、およそ５４ｎｍの厚さの非晶質シリコン
膜４０３をシラン（ＳｉＨ₄）を原料にプラズマＣＶＤ
装置によって堆積した。成膜条件は基板温度３００℃、
圧力０．５torr、ＲＦ出力２０Ｗ、シランガス流量１０
０sccmとした。

【００９０】（非晶質シリコン膜結晶化工程） 本実施
形態では、特開平７−１３０６５２号公報記載の技術を
利用して、Ｎｉを非晶質シリコン膜４０３に添加し、こ
のＮｉの触媒作用を利用して非晶質シリコン膜結晶化し
た。先ず、ＵＶ光を照射して非晶質シリコン表面を酸化
して、非晶質シリコン膜４０３の濡れ性をを改善した。
次にスピンコータによって基板４０１を回転しなら、ニ
ッケル酢酸塩を溶かしたエタノール溶液を非晶質シリコ
ン膜４０３に滴下して、非晶質シリコン膜４０３表面に
塗布（スピンコート）した。そして溶液の滴下をやめ
て、スピンコータによってスピンドライ（回転速度2000
rpm、６０秒間）によって乾燥した。非晶質シリコン膜
４０２の表面にはニッケル含有層４０３が形成され、個
の状態で、層４０３内のニッケルは非晶質シリコン膜４
０２と接した状態となっている。（図１２（Ａ））

【００９１】なお、エタノール溶液には重量換算で10pp
m のニッケルを含むように、ニッケル酢酸塩を溶かして
ある。なお溶液中のニッケル濃度は、非晶質シリコン膜
におけるＮｉ濃度が１×１０¹⁸〜１×１０²⁰atoms/cm³
になるようにすればよい。また上記公報に記載のよう
に、ニッケル以外にもコバルト（Ｃｏ）、鉄（Ｆｅ）、
パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金
（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ））、ゲル
マニウム（Ｇｅ）から選ばれた元素を触媒元素として用
いることができる。

【００９２】こうして図１２（Ａ）の状態が得られた
ら、５００℃、１時間の水素出しの後、窒素雰囲気にお
いて５５０℃、４時間加熱処理し、その後大気雰囲気に
おいて、ＫｒＦエキシマレーザを照射した。エキシマレ
ーザは光学系によって線状に成形して照射し、線状ビー
ムの走査速度を１．２mm/secにして照射エネルギー密度
が３３８mJ/cm²になるようにした。加熱処理とレーザ処
理によって、非晶質シリコン膜４０２は結晶化されて、
多結晶シリコン膜４０４に変性した。（図１２（Ｂ））

【００９３】結晶化工程での加熱温度は５００〜７００
℃、代表的には５５０〜６５０とすればよい。これは、
ニッケルとシリコンが反応してシリサイド化した部分だ
けを核にして結晶成長させるためであり、非晶質シリコ
ン膜４０２にランダムな核発生をできるだけ抑えるため
である。上記の温度範囲であれば、非晶質シリコン膜４
０２の結晶化は膜４０２の表面で発生した核から優先的
に進行し、非晶質シリコン膜４０２から下地膜４０１に
向って結晶成長が進行する。また、加熱時間を６時間以
上に延長することによって、レーザ照射工程を省略する
こともできる。

【００９４】（ゲッタリング工程） 本実施形態では、
非晶質シリコン膜の結晶化にニッケル元素を用いること
で、結晶化工程のスループットを向上させることができ
た。熱処理で結晶化する場合には、触媒元素を用いない
場合では、１０時間以上要する。しかしながら、触媒元
素はシリコン膜の半導体特性を損わせるものであり、結
晶化工程が終了したら不要となる。そこで本実施形態で
は、リンのゲッタリング作用を利用して、多結晶シリコ
ン膜４０４中のニッケルをゲッタリングした。

【００９５】まず、結晶化工程終了後、酸化シリコン膜
でなるマスク絶縁膜４０５を形成した。酸化シリコン膜
の成膜条件は、原料ガスＴＥＯＳ（流量１０sccm）、酸
素（流量５０sccm）を用い、基板温度４００℃、圧力
０．３torr、ＲＦ出力３００Ｗとし、酸化シリコン膜を
１３０ｎｍの厚さに成膜した。そして、パターニングし
て、リンを添加するための開口部４０５ａを形成した。

【００９６】そして、プラズマドーピング法によって、
マスク絶縁膜４０５をマスクにして多結晶シリコン膜４
０４にリンをドーピングした。ドーピングガスに水素
（Ｈ₂）で５％に希釈したＰＨ₃を使用した。ドーピング
条件は、加速電圧１０kV、ＲＦ出力５Ｗ、設定ドーズ量
は５×１０¹⁴ｃｍ²とした。

【００９７】ドーピングによって、リン添加領域４０６
が形成された。ここでは、リン添加領域４０６以外の領
域を被ゲッタリング領域４０７と呼ぶことにする。リン
添加領域４０６中のリン濃度は１×１０¹⁹〜１×１０²¹
atoms/cm³となるように、即ち多結晶シリコン膜４０４
（被ゲッタリング領域４０７）におけるニッケル濃度の
少なくとも約１０倍となるようにすることが好ましい。
（図１２（Ｄ））

【００９８】そして、リン添加領域１０８を形成した
後、窒素雰囲気中で、６００℃、１２時間加熱して、被
ゲッタリング領域４０７内のニッケルをゲッタリングし
た。ゲッタリングのための加熱処理温度は、５００〜８
００℃、好ましくは６００〜６５０℃とし、また加熱時
間は２〜24時間（好ましくは８〜１５時間）とする。

【００９９】加熱処理によって、被ゲッタリング領域４
０７内のニッケルがリン添加領域４０６へ拡散して（図
１２（Ｅ）中の矢印で示す）、領域４０６内のリンに捕
獲される。これによって、被ゲッタリング領域４０７’
はニッケル濃度を５×１０¹⁷atoms/cm³以下（好ましく
は２×１０¹⁷atoms/ cm³ 以下）にまで低減される。
（図１２（Ｅ））

【０１００】なお、現状ではＳＩＭＳ（質量二次イオン
分析）による検出下限が５×１０¹⁷atoms/cm³ 程度であ
るため、それ以下の濃度を調べることはできない。しか
しながら、本実施例に示すゲッタリング工程を行えば、
少なくとも１×１０¹⁴〜１×１０¹⁵atoms/cm³ 程度にま
で低減されるものと推定される。

【０１０１】こうしてニッケルのゲッタリング工程が終
了したら、マスク絶縁膜４０５を除去した後、多結晶シ
リコン膜４０４をドライエッチングにてパターニングし
てＴＦＴの半導体層４０８を形成した。ここでは被ゲッ
タリング領域４０７’のみを利用して、ＴＦＴの半導体
層４０８を形成する。ニッケルをゲッタリングしたリン
添加領域４０６は完全に除去してしまうことが望まし
い。こうすることでニッケルが再びＴＦＴの半導体層４
０８内へと逆拡散することを防げる。（図１２（Ｆ））

【０１０２】また、ニッケルを除去するためにリンを利
用したが、リン以外にも砒素、アンチモン等の他の１５
族元素を用いることもできるが、ゲッタリング能力が最
も高いのがリンであり、ついでアンチモンであった。

【０１０３】パターニング終了後は、実施形態１で説明
したように、基板-１と同様の条件で工程S7〜工程S13を
順次に行い、同一基板４００上に、Ｎチャネル型ＴＦＴ
とＰチャネル型ＴＦＴとを同時に作製した。

【０１０４】本実施形態のＴＦＴも実施形態１と同じ条
件（ゲイト電圧値、ドレイン電圧値等）で、電気的特性
を測定した。本実施形態の条件下では、Ｓ値の最小値が
０．１〜０．１５V/decade（基板ごとにより異なる）ま
で小さくすることができ、また同一基板上ではＳ値は
０．１〜０．３V/decadeの範囲に分布していた。このよ
うに、基板-1や-4よりもＳ値を低下させること、即ちＳ
値を０．１〜０．３V/decadeとすることができた。

【０１０５】本実施形態で説明した多結晶シリコン膜の
形成工程は、即ち非晶質シリコン膜の結晶化にニッケル
のような触媒元素を用い、さらに結晶化工程後、多結晶
シリコン膜内の触媒元素を除去する工程は、６００℃以
下のプロセス温度で実施することができる。そしてＴＦ
Ｔの製造過程のプロセス温度が６００℃以下であって
も、Ｓ値が０．３V/decade以下のＴＦＴを作製できた。

【０１０６】〔実施形態３〕 本実施形態では、実施形
態１、２で得られたＴＦＴをアクティブマトリクス型液
晶表示装置（ＡＭＬＣＤ）に応用した例を示す。図１３
にはＡＭＬＣＤの概略の構成を示す。

【０１０７】図１３（Ａ）において、５０１はアクティ
ブマトリクス基板であり、画素マトリクス回路５０２、
ソース側駆動回路５０３、ゲート側駆動回路５０４が形
成されている。駆動回路はＮチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路等
で構成されている。また、５０５は対向基板である。

【０１０８】画素マトリクス回路５０２や駆動回路５０
３、５０４は実施形態１、２で示した工程に従って作製
したＴＦＴによって形成されている。図１４には、画素
マトリクス回路５０２のスイッチング素子の断面構成図
を示す。図１４のＴＦＴは図８に示したＴＦＴと同じで
あるので、その作製工程の説明は省略する。実施形態１
で説明した基板-1の工程条件に従って、Ｎチャネル型Ｔ
ＦＴと、Ｐチャネル型ＴＦＴを同一基板上に作製する。
なお、本発明のＴＦＴの構造は図８の構造に限定される
ものではないのは、いうまでもない。

【０１０９】なお、駆動回路５０３、５０４のＣＭＯＳ
回路を構成するＮチャネル型ＴＦＴとＰチャネル型ＴＦ
Ｔは、ソース電極１１３、ドレイン電極１１４を形成す
る工程において、そのゲート電極を接続する配線が形成
される。

【０１１０】ＴＦＴが完成したら、ＴＦＴを覆う層間絶
縁膜５１１を形成する。ここでは、スピンコート法によ
りポリイミド膜を１μｍの厚さに形成した。層間絶縁膜
５１１は画素膜５１２の下地となるため、平坦化膜が好
ましく、樹脂膜が好適である。ポリイミドの他にアクリ
ルやポリイミドなどを用いることができる。

【０１１１】次に、層間絶縁膜５１１にドレイン電極１
１４に対するコンタクトホールを開口する。そしてスパ
ッタ法にてＩＴＯ膜を１２０ｎｍの厚さに成膜し、パタ
ーニングして透過型の画素膜５１２を形成した。なお、
画素電極５１２を反射型とする場合には、可視光を反射
する金属膜、代表的にはアルミニウムによって画素電極
５１２を形成すればよい。これによって、アクティブマ
トリクス基板５０１が完成する。なお、必要に応じてア
クティブマトリクス基板５０１表面には配向膜が形成さ
れる。

【０１１２】図１３（Ａ）に示すＡＭＬＣＤでは、アク
ティブマトリクス基板５０１と対向基板５０５とが端面
を揃えて貼り合わされている。ただし、アクティブマト
リクス基板５０１の１端面は突出しており、この突出し
た面に形成された取出し端子に、ＦＰＣ（フレキシブル
・プリント・サーキット）５０６が接続されている。こ
のＦＰＣ５０６によって外部信号が基板５０１上の回路
へと伝達される。

【０１１３】また、ＦＰＣ５０６を取り付ける面を利用
してＩＣチップ５０７、５０８が取り付けられている。
これらのＩＣチップはビデオ信号の処理回路、タイミン
グパルス発生回路、γ補正回路、メモリ回路、演算回路
など、様々な回路をシリコン基板上に形成して構成され
る。図１３（Ａ）ではＩＣチップは２個取り付けられて
いるが、１個でも良いし、さらに複数個であっても良
い。

【０１１４】また、ＡＭＬＣＤは、図１３（Ｂ）の様な
構成もとりうる。図１３（Ｂ）において図１３（Ａ）と
同一の部分は同じ符号を付してある。ここでは図１３
（Ａ）でＩＣチップが行っていた信号処理を、同一基板
上にＴＦＴでもって形成されたロジック回路５０９によ
って行う例を示している。この場合、ロジック回路５０
９も駆動回路５０３、５０４と同様にＣＭＯＳ回路を基
本として構成される。

【０１１５】また、本実施例のＡＭＬＣＤはブラックマ
スクをアクティブマトリクス基板に設ける構成（ＢＭ o
n ＴＦＴ）を採用するが、それに加えて対向側にブラッ
クマスクを設ける構成とすることも可能である。

【０１１６】また、カラーフィルターを用いてカラー表
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。

【０１１７】また、特開平8-15686号公報に記載された
技術のように、マイクロレンズアレイを用いる構成にし
ても良い。

【０１１８】また、液晶表示装置について説明したが、
有機ＥＬ表示装置など他のアクティブマトリクス型表示
装置に本発明の薄膜トランジスタを用いることができ
る。

【０１１９】〔実施形態４〕 実施形態３に示したＡＭ
ＬＣＤは、様々な電子機器のディスプレイとして利用で
きる。ここで挙げる電子機器とは、ＡＭＬＣＤを搭載し
た製品と定義する。

【０１２０】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図１５に示す。

【０１２１】図１５（Ａ）は携帯電話であり、本体１０
０１、音声出力部１００２、音声入力部１００３、表示
装置１００４、操作スイッチ１００５、アンテナ１００
６で構成される。本願発明は音声出力部１００２、音声
入力部１００３、表示装置１００４等に適用することが
できる。

【０１２２】図１５（Ｂ）はビデオカメラであり、本体
１１０１、表示装置１１０２、音声入力部１１０３、操
作スイッチ１１０４、バッテリー１１０５、受像部１１
０６で構成される。本願発明は表示装置１１０２、音声
入力部１１０３、受像部１１０６に適用することができ
る。

【０１２３】図１５（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体１２０１、カメラ部
１２０２、受像部１２０３、操作スイッチ１２０４、表
示装置１２０５で構成される。本願発明は受像部１２０
３、表示装置１２０５等に適用できる。

【０１２４】図１５（Ｄ）はヘッドマウントディスプレ
イであり、本体１３０１、表示装置１３０２、バンド部
１３０３で構成される。本発明は表示装置１３０２に適
用することができる。

【０１２５】図１５（Ｅ）はリア型プロジェクターであ
り、本体１４０１、光源３４０２、表示装置１４０３、
偏光ビームスプリッタ１４０４、リフレクター１４０
５、１４０６、スクリーン１４０７で構成される。本発
明は表示装置１４０３に適用することができる。

【０１２６】図１５（Ｆ）はフロント型プロジェクター
であり、本体１５０１、光源１５０２、表示装置１５０
３、光学系１５０４、スクリーン１５０５で構成され
る。本発明は表示装置１５０３に適用することができ
る。

【０１２７】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、他にも電光掲示盤、宣伝公告用ディスプレイ
などにも活用することができる。

【０１２８】

【発明の効果】本発明では、ゲート絶縁膜を構成する絶
縁被膜を成膜した後、それ以降の工程では、絶縁被膜を
その成膜温度以上に加熱しないようにすることで、薄膜
トランジスタのＳ値を０．１〜０．４V/decadeとするこ
とができた。本発明によって、６００℃以下のプロセス
温度であっても、サブスレッショルド特性が良好な薄膜
トランジスタを作製することが可能なった。

【図面の簡単な説明】

【図１】Ｎチャネル型ＴＦＴのＳ値の分散図。

【図２】Ｐチャネル型ＴＦＴのＳ値の分散図。

【図３】基板-1のID-VG曲線。

【図４】基板-2のID-VG曲線。

【図５】基板-3のID-VG曲線。

【図６】基板-4のID-VG曲線。

【図７】本発明の薄膜トランジスタの製造方法の工程フ
ロー図。

【図８】本発明の薄膜トランジスタの構成を示す断面
図。

【図９】本発明の薄膜トランジスタの構成を示す断面
図。

【図１０】薄膜トランジスタの製造方法を示す断面図。

【図１１】薄膜トランジスタの製造方法を示す断面図。

【図１２】本発明の結晶化方法を示す断面図。

【図１３】本発明のＡＭＬＣＤの概略の構成図。

【図１４】本発明の画素マトリクス回路のＴＦＴの構成
図。

【図１５】本発明のＡＭＬＣＤを搭載した電子機器の概
観図。

【符号の説明】

１００ 基板 １０３ 活性層 １０４ ゲート絶縁膜 １０５ チャネル形成領域 １０６ ソース領域 １０７ ドレイン領域 １１０ ゲート電極 １１２ 層間絶縁膜 １１３ ソース電極 １１４ ドレイン電極

Claims (9)

【特許請求の範囲】
1. 【請求項１】 チャネル形成領域、ソース領域、ドレイ
   ン領域を有する半導体層と、該半導体層に密接するゲー
   ト絶縁膜とを有し、前記半導体層に結晶性半導体薄膜を
   用いた薄膜トランジスタの製造方法であって、 前記ゲート絶縁膜に用いられる絶縁被膜を成膜する工程
   以降において、前記絶縁被膜の温度は前記絶縁被膜の成
   膜温度よりも低いことを特徴とする薄膜トランジスタの
   製造方法。
2. 【請求項２】 チャネル形成領域、ソース領域、ドレイ
   ン領域を有する半導体層と、該半導体層に密接するゲー
   ト絶縁膜とを有し、前記半導体層に結晶性半導体薄膜を
   用いた薄膜トランジスタの製造方法であって、 絶縁表面上に非晶質半導体薄膜を形成する工程と、 前記非晶質半導体薄膜を結晶化して結晶性半導体薄膜を
   形成する工程と、 前記結晶性半導体薄膜をパターニングして前記半導体層
   を形成する工程と、 前記ゲート絶縁膜に用いられる絶縁被膜を前記半導体層
   に密接して形成する工程と、 前記絶縁膜に密接するゲート電極を形成する工程と、 前記半導体層に導電型を付与する不純物元素を導入して
   前記ソース領域、ドレイン領域を形成する工程と、 前記半導体層中の前記不純物元素を活性化する工程と、 を有し、 前記絶縁膜形成工程以降の工程において、前記絶縁膜の
   成膜温度よりも前記絶縁膜の温度を低くすることを特徴
   とする薄膜トランジスタの製造方法。
3. 【請求項３】 請求項２において、前記結晶性半導体薄
   膜の形成工程において、前記非晶質半導体薄膜にエキシ
   マレーザを照射して結晶化させることを特徴とする薄膜
   トランジスタの製造方法。
4. 【請求項４】 請求項２又は３において、前記活性化工
   程は、エキシマレーザを照射して前記不純物を活性化さ
   せることを特徴とする薄膜トランジスタの製造方法。
5. 【請求項５】 請求項２乃至４のいずれか１項に記載の
   製造方法で形成された薄膜トランジスタであって、サブ
   スレッショルド係数が０．１〜０．４V/decadeであるこ
   とを特徴とする薄膜トランジスタ。
6. 【請求項６】 チャネル形成領域、ソース領域、ドレイ
   ン領域を有する半導体層と、該半導体層に密接するゲー
   ト絶縁膜とを有し、前記半導体層に多結晶シリコン膜を
   用いた薄膜トランジスタの製造方法であって、 絶縁表面上に非晶質シリコン膜を形成する工程と、 シリコンの結晶化を助長する触媒元素を前記非晶質シリ
   コン膜に添加する工程と、 前記非晶質シリコン膜を結晶化して多結晶シリコン膜を
   形成する工程と、 前記多結晶シリコン膜に選択的に１５族元素を添加して
   ゲッタリング領域を形成する工程と、 前記ゲッタリング領域に前記多結晶シリコン膜内の前記
   触媒元素ゲッタリングさせる工程と、 前記多結晶シリコン膜をパターニングして前記半導体層
   を形成する工程と、 前記ゲート絶縁膜に用いられる絶縁被膜を前記半導体層
   に密接して形成する工程と、 前記絶縁膜に密接するゲート電極を形成する工程と、 前記半導体層に導電型を付与する不純物元素を導入して
   前記ソース領域、ドレイン領域を形成する工程と、 前記半導体層中の前記不純物元素を活性化する工程と、 を有し、 前記絶縁膜形成工程以降の工程において、前記絶縁膜の
   成膜温度よりも前記絶縁膜の温度を低くすることを特徴
   とする薄膜トランジスタの製造方法。
7. 【請求項７】 請求項６に記載の製造方法で形成された
   薄膜トランジスタであって、サブスレッショルド係数が
   ０．１〜０．３V/decadeであることを特徴とする薄膜ト
   ランジスタ。
8. 【請求項８】 チャネル形成領域、ソース領域、ドレイ
   ン領域を有する半導体層と、該半導体層に密接するゲー
   ト絶縁膜とを有し、前記半導体層に結晶性半導体薄膜を
   用いた半導体装置において、サブスレッショルド係数が
   ０．１〜０．４V/decadeであることを特徴とする薄膜ト
   ランジスタ。
9. 【請求項９】 請求項８に記載の薄膜トランジスタを有
   することを特徴とするアクティブマトリクス型表示装
   置。