JPH11307785A

JPH11307785A - 電力用半導体装置

Info

Publication number: JPH11307785A
Application number: JP10110729A
Authority: JP
Inventors: Masahiro Tanaka; 雅浩田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-04-21
Filing date: 1998-04-21
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】チップサイズを増加させずに耐圧を高める、
あるいは耐圧を減少させずにチップサイズを小さくする
こと。【解決手段】主要な表面を有するｎ- 型半導体層1
と、このｎ- 型半導体層1に形成され、このｎ- 型半導
体層1 との間のｐｎ接合を主要な表面に終結させたｐ+
型アノード層２と、ｐｎ接合とｎ- 型半導体層1 の終端
との間の主要な表面に形成された溝６と、この溝６内に
形成された絶縁膜７と、溝６内に形成され、絶縁膜７を
介してｎ- 型半導体層1 と絶縁されたゲート電極８を具
備することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係わ
り、特に大電力用途の回路に使用される電力用半導体装
置の終端構造に関する。

【０００２】

【従来の技術】電気回路には、例えば１００Ｖ程度の大
きな電圧がかかる大電力用途の回路がある。このような
大電力用途の回路には、例えば電力用半導体装置などと
呼ばれる、非常に耐圧の高い半導体装置が使用される。

【０００３】この種の半導体装置としては、例えば回路
中の整流素子に使用される横型ダイオード等がある。図
１９（Ａ）は従来の横型ダイオードの平面図、図１９
（Ｂ）は図１９（Ａ）中のXIXB−XIXB線に沿う断面図で
ある。

【０００４】図１９（Ａ）、（Ｂ）に示すように、ｎ-
型層３０１は例えばシリコン基板から成り、このｎ- 型
層３０１の表面領域にはｐ+ 型アノード層３０２が形成
されている。このｐ+ 型アノード層３０２はｎ- 型層３
０１の終端、即ちチップの終端から離れている。これに
より、ｐ+ 型アノード層３０２とｎ- 型層３０１とのｐ
ｎ接合、即ち主接合は、ｎ- 型層３０１の主要な平面に
終結する。アノード電極３０３はｐ+ 型アノード層３０
２に電気的に接続される。ｎ- 型層３０１の終端に沿っ
た部分には、ｎ+ 型カソード層３０４が形成されてい
る。このｎ+ 型カソード層３０４は、ｎ- 型層３０１の
終端に沿った部分、即ちチップの終端に沿って形成され
ることにより、ｐ+ 型アノード層３０２を平面的に囲
む。これにより、横型のダイオードが構成される。

【０００５】また、ｎ+ 型カソード層３０４はチップの
終端に沿って形成されることにより、ｐ+ 型アノード層
３０２とｎ- 型層３０１とのｐｎ接合、即ち主接合から
チップの終端に向かって伸びる空乏層が、チップの終端
に接触することを防止する役目を持つ。即ちｎ+ 型カソ
ード層３０４は、カソードとして機能すると同時に、終
端構造の一つであるストッパ層を兼ねている。カソード
電極３０５はｎ+ 型カソード層３０４に電気的に接続さ
れる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
横型ダイオードでは、製品の耐圧を高めるためには、ｐ
+ 型アノード層３０２とｎ+ 型カソード層３０４との距
離を大きくせざるを得ず、チップサイズの増加を伴う。
また、製品のチップサイズを小さくするためには、製品
の耐圧を低くしなければならない、という事情があっ
た。

【０００７】この発明は上記の事情に鑑み為されたもの
で、その目的はチップサイズを増加させずに耐圧を高め
る、あるいは耐圧を減少させずにチップサイズを小さく
することができる電力用半導体装置を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
にこの発明に係る電力用半導体装置では、主要な表面を
有する第１導電型の半導体基板と、この第１導電型の半
導体基板内に形成され、この半導体基板との間の主接合
を前記主要な表面に終結させた第２導電型の半導体領域
と、前記主接合と前記半導体基板の終端との間の前記主
要な表面に形成された溝と、この溝内に形成された絶縁
物と、前記溝内に形成され、前記絶縁物を介して前記半
導体基板と絶縁された電極体とを具備することを特徴と
している。

【０００９】また、主要な表面を有する第１導電型の半
導体基板と、この第１導電型の半導体基板内に形成さ
れ、この半導体基板との間の主接合を前記主要な表面に
終結させた第２導電型の半導体領域と、前記第１導電型
の半導体基板に電気的に接続された第１の電極と、前記
第２導電型の半導体領域に電気的に接続された第２の電
極と、前記第１導電型の半導体基板と前記第２導電型の
半導体領域との間の前記主要な表面に形成された溝と、
この溝内に形成された絶縁物と、前記溝内に形成され、
前記絶縁物を介して前記半導体基板と絶縁された電極体
とを具備することを特徴としている。

【００１０】上記構成を具備する電力用半導体装置にお
いては、半導体基板と半導体領域とを逆バイアスした
時、上記溝内に形成された絶縁物中の等電位線を“密”
とすることが可能である。上記溝内に形成された絶縁物
中の等電位線が“密”となれば、上記半導体基板中の等
電位線は“疎”になる。これにより、上記半導体基板中
の電界を小さくできる。

【００１１】また、主接合と半導体基板の終端との間の
主要な表面に、電極体を内部に形成した溝を有するの
で、主接合から電界が集中するようなコーナー部を無く
せる、あるいはコーナー部があったとしても電界の集中
を緩和することが可能である。上記コーナー部を無くす
か、あるいはコーナー部の電界の緩和が可能なことによ
り、アバランシェブレークダウンを発生し難くできる。
したがって、チップサイズを増加させずに耐圧を高める
ことができ、あるいは耐圧を減少させずにチップサイズ
を小さくすることができる。

【００１２】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。この説明において、全図にわた
り共通の部分には共通の参照符号を付す。［第１の実施
形態］図１（Ａ）は本発明の第１の実施形態に係る横型
ダイオードの平面図、図１（Ｂ）は図１（Ａ）中のＩＢ
−ＩＢ線に沿う断面図である。

【００１３】図１（Ａ）、（Ｂ）に示すように、ｎ- 型
層１は例えばシリコン基板から成り、このｎ- 型層１の
表面領域にはｐ+ 型アノード層２が形成されている。こ
のｐ+ 型アノード層２はｎ- 型層１の終端、即ちチップ
の終端から離れている。これにより、ｐ+ 型アノード層
２とｎ- 型層１とのｐｎ接合、即ち主接合は、ｎ- 型層
１の主要な平面に終結する。アノード電極３はｐ+ 型ア
ノード層２に電気的に接続される。ｎ- 型層１の終端に
沿った部分には、ｎ+ 型カソード層４が形成されてい
る。このｎ+ 型カソード層４は、ｎ- 型層１の終端に沿
った部分、即ちチップの終端に沿って形成されることに
より、ｐ+ 型アノード層２を平面的に囲む。これによ
り、横型のダイオードが構成される。

【００１４】また、ｎ+ 型カソード層４はチップの終端
に沿って形成されることにより、ｐ+ 型アノード層２と
ｎ- 型層１とのｐｎ接合、即ち主接合からチップの終端
に向かって伸びる空乏層が、チップの終端に接触するこ
とを防止する役目を持つ。即ちｎ+ 型カソード層４は、
カソードとして機能すると同時に、終端構造の一つであ
るストッパ層を兼ねている。カソード電極５はｎ+ 型カ
ソード層４に電気的に接続される。

【００１５】さらに、ｐ+ 型アノード層２とｎ+ 型カソ
ード層４との間のｎ- 型層１の部分には溝６が形成され
ている。溝６はｐ+ 型アノード層２とｎ- 型層１とのｐ
ｎ接合とチップの終端との間に形成される。溝６の内部
には絶縁膜７を介してゲート電極８が形成されている。
絶縁膜７は例えば二酸化シリコンから成る。

【００１６】図２は図１（Ｂ）中の枠II内の拡大図であ
る。なお、図２にはアノード電極３とカソード電極５と
を逆バイアスした状態でゲート電極８をアノード電極３
に接続した時の電位分布を示す。

【００１７】図２に示すように、アノード電極３とカソ
ード電極５とを逆バイアスした状態では、ｎ- 型層１
に、ｐ+ 型アノード層２からｎ+ 型カソード層４に向か
う空乏層が伸びる。上記逆バイアスした状態でゲート電
極８をアノード電極３に接続すると、溝６の周囲にｐ型
の反転層が誘起される。これにより、ｐ+ 型アノード層
２とｎ+ 型カソード層４との間に生じた電界の一部は、
溝６内の絶縁膜７にかかるようになる。よって、ｎ- 型
層１中の電界が緩和され、このｎ- 型層１への空乏層の
伸びを抑えることができる。また、図２中の破線は等電
位線を示している。この破線に示すように、溝６に形成
された絶縁膜７中において、等電位線は“密”になる。

【００１８】図３（Ａ）、（Ｂ）はそれぞれアノード電
極３とカソード電極５とを逆バイアスした状態でゲート
電極８をアノード電極３に接続した時の電位分布をより
詳細に示した図である。なお、図３（Ａ）は従来の横型
ダイオード製品の電位分布を示しており、同図（Ｂ）は
本第１の実施形態に係る横型ダイオード製品の電位分布
を示している。また、アノード電極３とカソード電極５
との間に印加した電圧は１００Ｖである。

【００１９】図３（Ａ）に示す従来の横型ダイオードに
比べて、同図（Ｂ）に示す本第１の実施形態に係る横型
ダイオードでは、溝６に形成された絶縁膜７中の等電位
線が“密”となる分、ｎ- 型層１中の等電位線は“疎”
になる。等電位線が“密”な部分は電界が大きいこと
を、反対に“疎”な部分は電界が小さいことを示してい
る。例えばチップの終端から７５Ｖの等電位線までの距
離を比較すると、同図（Ａ）に示す従来の横型ダイオー
ドでは距離“Ｌ”であるのに対し、同図（Ｂ）に示すよ
うに本第１の実施形態に係る横型ダイオードでは距離
“Ｌ”よりも長い距離“Ｌ’”になる。このようにチッ
プの終端から例えば７５Ｖの等電位線までの距離が長く
なることは、ｎ- 型層３中の電界が小さくなったことを
示す。

【００２０】また、同図（Ａ）に示すように従来の横型
ダイオードでは、ｐ+ 型アノード層２とｎ- 型層１との
ｐｎ接合、即ち主接合がｎ- 型層１の主要な表面に終結
している。このため主接合はコーナー部２０１を有す
る。コーナー部２０１は電界が集中し易く、アバランシ
ェブレークダウンを生じやすい。これに対し、本第１の
実施形態に係る横型ダイオードでは、同図（Ｂ）に示す
ように主接合を溝６に終結させることによって主接合か
らコーナー部を無くせる、あるいはたとえ主接合にコー
ナー部があってもそれに隣接してアノード電極３との間
に実質的に電位差がないゲート電極８を配置できるの
で、コーナー部に電界が集中することを緩和することが
できる。よって、アバランシェブレークダウンをより発
生し難くすることができる。

【００２１】このような本第１の実施形態によれば、ｐ
+ 型アノード層２とｎ- 型層１とのｐｎ接合、即ち主接
合に逆バイアスを印加した時、この主接合とｎ- 型層１
の終端、即ちチップの終端との間に生ずる等電位線を、
溝６に形成された絶縁膜７中で“密”、ｎ- 型層１中で
“疎”となるように電位を偏在化できるので、ｎ- 型層
１中の電界を小さくできる。

【００２２】また、主接合に電界が集中し易い部分があ
っても、この部分への電界の集中を緩和でき、アバラン
シェブレークダウンを発生し難くできる。したがって、
横型ダイオードの耐圧を向上でき、チップサイズを従来
の製品と同じとすれば耐圧をより高めることができ、ま
た、耐圧を従来の製品と同じとすれば、チップサイズを
より小さくすることができる。

【００２３】上記横型ダイオードは、上述のように１０
０Ｖ以上の逆バイアスが印加されるような大電力用途の
回路に使用される。このような大電力用途の回路におい
て、上記横型ダイオードは、例えば整流素子として使用
することができる。

【００２４】［第２の実施形態］上記第１の実施形態で
は横型ダイオードの例を示したが、本発明は横型ダイオ
ードばかりでなく、縦型ダイオードにも上記同様の効果
をもって適用することができる。

【００２５】図４（Ａ）は本発明の第２の実施形態に係
る縦型ダイオードの平面図、図４（Ｂ）は図４（Ａ）中
のIVＢ−IVＢ線に沿う断面図である。また、図５は図４
（Ｂ）中の枠Ｖ内の拡大図である。

【００２６】図４（Ａ）、（Ｂ）に示すように、ｎ+ 型
カソード層４’はｎ- 型層１の終端ではなく、これの裏
面に形成されている。カソード電極５’はｎ- 型層１の
裏面に形成されたｎ+ 型カソード層４’に電気的に接続
されている。これにより、ダイオードは、縦型となる。

【００２７】また、ｎ- 型層１の終端、即ちチップの終
端には、図１（Ａ）、（Ｂ）に示したｎ+ 型カソード層
４と同様に、ｐ+ 型アノード層２を平面的に囲むｎ+ 型
層２４が形成されている。このｎ+ 型層２４は終端構造
の一つであるストッパ層であり、ｐ+ 型アノード層２と
ｎ- 型層１とのｐｎ接合、即ち主接合に発生する空乏層
がチップの終端に接触することを防止する役目を持つ。
これにより、空乏層が半導体基板の終端に達することに
起因した耐圧の著しい劣化を抑制している。

【００２８】本第２の実施形態では、図５に示すよう
に、アノード電極３とカソード電極５’とを逆バイアス
した状態では、ｎ- 型層１に、ｐ+ 型アノード層２から
ｎ+ 型カソード層４に向かうと同時にｎ- 型層１の終端
に向かって伸びる空乏層が発生する。この逆バイアスし
た状態でゲート電極８をアノード電極３に接続すると、
溝６の周囲にｐ型の反転層が誘起される。これにより、
ｐ+ 型アノード層２とｎ- 型層１とのｐｎ接合から、ｎ
- 型層１の終端に向かって生ずる電界の一部は、溝６内
の絶縁膜７にかかるようになる。

【００２９】図５中の破線は等電位線を示している。こ
の破線に示すように、本第２の実施形態においても上記
第１の実施形態と同様、溝６に形成された絶縁膜７中に
おいて、等電位線が“密”になる。これにより、ｎ- 型
層１中の電界を緩和でき、このｎ- 型層１の終端に向か
うような空乏層の伸びを抑えることができる。

【００３０】また、上記第１の実施形態と同様、溝６を
有するので、ｐ+ 型アノード層２とｎ- 型層１とのｐｎ
接合からコーナー部を無くせる、あるいはコーナー部の
電界を緩和可能である。これにより、アバランシェブレ
ークダウンを発生し難くできる。

【００３１】したがって、縦型ダイオードの耐圧を向上
でき、チップサイズを従来の製品と同じとすれば耐圧を
より高めることができ、また、耐圧を従来の製品と同じ
とすれば、チップサイズをより小さくすることができ
る。

【００３２】上記縦型ダイオードは、横型ダイオードと
同様に例えば１００Ｖ以上の逆バイアスが印加されるよ
うな大電力用途の回路に使用され、例えば整流素子とし
て使用される。

【００３３】［第３の実施形態］上記第１、第２の実施
形態では半導体基板に形成される主接合、例えばダイオ
ードのアノード〜カソード間のｐｎ接合と半導体基板の
終端との間の電界を緩和する例を示したが、本発明は上
記主接合と半導体基板の中程に形成される電極との間の
電界を緩和することもできる。半導体基板の中程に形成
される電極を有する半導体装置としては、例えば還流ダ
イオード付きのＩＧＢＴがある。

【００３４】図６は本発明の第３の実施形態に係る還流
ダイオード付きのＩＧＢＴの平面図、図７は図６中のVI
I −VII 線に沿う断面図である。また、図８は図７中の
枠VIII内の拡大図である。

【００３５】図６〜図８に示すように、ｎ- 型ベース層
３１は例えばシリコン基板から成り、このｎ- 型ベース
層３１の表面領域にはｐ型ベース層３２が形成されてい
る。このｐ型ベース層３２はｎ- 型ベース層３１の終
端、即ちチップの終端から離れている。本第３の実施形
態においてはｐ型ベース層３２はチップのセンターに位
置する領域（以下センター領域）１０１を間に挟み、そ
の両側にそれぞれ配置される。本第３の実施形態におい
ては、このセンター領域１０１は一方向に延長され、平
面から見て帯状の領域とされている。このセンター領域
１０１の表面にはｎ- 型ベース層３１が露呈する。セン
ター領域１０１にはｎ+ 型カソード層３３が形成されて
いる。このｎ+ 型カソード層３３はセンター領域１０１
の両側にそれぞれ配置されたｐ型ベース層３２から離れ
ている。さらに本第３の実施形態においては、ｎ+ 型カ
ソード層３３はセンター領域１０１に沿って帯状に形成
されている。このｎ+ 型カソード層３３にはカソード電
極３４が電気的に接続されている。

【００３６】上記ｎ- 型ベース層３１の裏面にはｐ+ 型
コレクタ層３５が形成されている。このｐ+ 型コレクタ
層３５にはコレクタ電極３６が電気的に接続されてい
る。また、上記カソード電極３４は、このコレクタ電極
３６に電気的に接続されている（図７参照）。

【００３７】上記ｐ型ベース層３２にはこれを貫通して
ｎ- 型ベース層３１に達する溝（以下トレンチ）３７が
複数形成されている。本第３の実施形態においては、こ
れら複数のトレンチ３７は上記センター領域１０１に沿
った方向に延長され、平面から見てストライプ状に配置
される。これらトレンチ３７各々の中にはゲート絶縁膜
３８が形成され、さらにこのゲート絶縁膜３８を介して
上記ｐ型ベース層３２に容量結合するゲート電極３９が
形成されている。ゲート絶縁膜３８は例えば二酸化シリ
コンから成り、ゲート電極３９は例えば導電性のポリシ
リコンから成る。このトレンチ３７内に形成されたゲー
ト電極３９はＩＧＢＴをスイッチングする制御信号を受
ける制御端子である。

【００３８】上記トレンチ３７間に露呈したｐ型ベース
層３２の表面には、ｎ+ 型エミッタ層４０が形成されて
いる。ｎ+ 型エミッタ層４０にはこれを貫通してｐ型ベ
ース層３２に達するｐ+ 型層４１が形成されている。こ
れらｎ+ 型エミッタ層４０およびｐ+ 型層４１にはエミ
ッタ電極４２が電気的に接続されている。

【００３９】上記複数のトレンチ３７のうち、センター
領域１０１に隣接するトレンチ３７と、センター領域１
０１に形成されたｎ+ 型カソード層３３との間の領域に
は、ｐ+ 型アノード層４３が形成されている。このｐ+
型アノード層４３はｎ+ 型カソード層３３から離れてい
る。また、本第３の実施形態においては、ｐ+ 型アノー
ド層４３はトレンチ３７に沿って、ｎ+ 型カソード層３
３と互いに対向するように、ベルト状に形成されてい
る。このｐ+ 型アノード層４３にはアノード電極４４が
電気的に接続されている。このアノード電極４４は、上
記エミッタ電極４２に電気的に接続されている（図７参
照）。これにより、本第３の実施形態では、ＩＧＢＴ
と、カソードをＩＧＢＴのコレクタに接続し、アノード
を上記ＩＧＢＴのエミッタに接続したダイオードとが互
いに１つのチップ内に形成されるようになる。このダイ
オードは、ＩＧＢＴの還流ダイオードＦＷＤ（Free Whe
elingDiode ）として機能する。また、チップの終端部
分に沿って、これらＩＧＢＴおよびその還流ダイオーＦ
ＷＤが形成された部分を囲むように、ｎ+ 型ストッパ層
４５が形成されている。

【００４０】上記ｐ+ 型アノード層４３とｎ+ 型カソー
ド層３３との間のｎ- 型ベース層３１の部分には溝４６
が形成されている。この溝４６はｐ+ 型アノード層４３
とｎ- ベース層３１とのｐｎ接合と、チップの中程に形
成される電極、本第３の実施形態においては還流ダイオ
ードのｎ+ 型カソード電極３４（ｎ+ 型カソード層３
３）との間に形成される。溝４６の内部には絶縁膜４７
を介してゲート電極４８が形成されている。絶縁膜４７
は例えば二酸化シリコンから成り、ゲート電極４８は例
えば導電性のポリシリコンから成る。この溝４６内に形
成されたゲート電極４８は、ｐ+ 型アノード層４３とｎ
- 型ベース層３１とのｐｎ接合が逆バイアスされた時、
センター領域１０１におけるｎ- 型ベース層３１に生ず
る電界を小さくするもので、上記第１、第２の実施形態
のゲート電極８と同様のものである。

【００４１】本第３の実施形態では、エミッタ電極４２
が低電位、コレクタ電極３６が高電位の状態、かつゲー
ト電極３９が受ける制御信号がＩＧＢＴを“オフ”させ
るレベルである時、センター領域１０１におけるｎ- 型
ベース層３１に、ｐ+ 型アノード層４３からｎ+ 型カソ
ード層３３に向かって伸びる空乏層が発生する。この状
態でゲート電極４８をエミッタ電極４２に接続すると、
第１、第２の実施形態と同様に、溝４６の周囲にｐ型の
反転層が誘起される。このため、ｐ+ 型アノード層４３
とｎ- 型ベース層３１とのｐｎ接合、即ち主接合から、
ｎ+ 型カソード層３３に向かって生ずる電界の一部が溝
４６内の絶縁膜４７にかかるようになり、上記第１、第
２の実施形態と同様、溝４６に形成された絶縁膜４７中
において、等電位線が“密”になる。これにより、セン
ター領域１０１におけるｎ- 型ベース層３１中の電界を
緩和できる。

【００４２】また、上記第１、第２の実施形態と同様、
溝４６を有するので、ｐ+ 型アノード層４３とｎ- 型ベ
ース層３１とのｐｎ接合からコーナー部を無くせる、あ
るいはコーナー部があっても電界の集中を緩和できる。
これにより、アバランシェブレークダウンを発生し難く
できる。

【００４３】これにより、還流ダイオード付きのＩＧＢ
Ｔにおいて、チップサイズを従来の製品と同じとすれば
耐圧をより高めることができ、また、耐圧を従来の製品
と同じとすれば、チップサイズをより小さくすることが
できる。

【００４４】上記還流ダイオード付きのＩＧＢＴは、例
えば１００Ｖ以上の逆バイアスが印加されるような大電
力用途の回路に使用され、例えばスイッチング素子とし
て使用される。

【００４５】なお、本第３の実施形態では、溝４６はｎ
+ 型カソード層３３を間に挟むように、２本形成する例
を示したが、例えば溝４６はｎ+ 型カソード層３３を囲
むように平面的に環状に形成されても良い。この場合に
は溝４６内に形成されるゲート電極４８もまた、溝４６
と同様な環状に形成されて良い。

【００４６】［第４の実施形態］本第４の実施形態は上
記第３の実施形態と同様に還流ダイオード付きのＩＧＢ
Ｔの例である。上記第３の実施形態と異なるところは、
還流ダイオードのカソードまたはアノードをチップの終
端構造、即ちストッパ層として機能する領域と共有化し
たことにある。

【００４７】図９は本発明の第４の実施形態に係る還流
ダイオード付きのＩＧＢＴの平面図、図１０（Ａ）は図
９中のＸＡ−ＸＡ線に沿う断面図、図１０（Ｂ）は図９
中のＸＢ−ＸＢ線に沿う断面図である。また、図１１は
図１０（Ａ）中の枠XI内の拡大図である。

【００４８】図９〜図１１に示すように、ｎ+ 型カソー
ド層３３’はチップのセンター領域ではなく、これの終
端、即ちｎ- 型ベース層３１の終端に形成されている。
カソード電極３４’はｎ+ 型カソード層３３’に電気的
に接続されている。ｎ+ 型カソード層３３’はチップの
終端部分に沿って、ＩＧＢＴが形成された部分を囲むよ
うに形成されており、故にｎ+ 型カソード層３３’はス
トッパ層として機能する。これにより、本第４の実施形
態では還流ダイオードＦＷＤのカソードが、チップの終
端構造、即ちストッパ層として機能する領域と共有化さ
れる。

【００４９】また、本第４の実施形態においては、上記
第３の実施形態と異なり、ＩＧＢＴを形成しないセンタ
ー領域はなく、ｎ+ 型カソード層３３’によって囲ま
れ、かつｎ+ 型カソード層３３’から離れた部分全体
に、ＩＧＢＴが形成される。

【００５０】本第４の実施形態においても、上記第３の
実施形態と同様に、エミッタ電極４２が低電位、コレク
タ電極３６が高電位の状態、かつゲート電極３９が受け
る制御信号がＩＧＢＴを“オフ”させるレベルである
時、ｐ+ 型アノード層４３とｎ+ 型カソード層３３’と
の間におけるｎ- 型ベース層３１に、ｐ+ 型アノード層
４３からｎ+ 型カソード層３３’に向かって伸びる空乏
層が発生する。この状態でゲート電極４８をエミッタ電
極４２に接続すると、第１〜第３の実施形態と同様に、
溝４６の周囲にｐ型の反転層が誘起される。このため、
ｐ+ 型アノード層４３とｎ- 型ベース層３１とのｐｎ接
合から、ｎ+ 型カソード層３３’、即ちチップの終端に
向かって生ずる電界の一部が溝４６内の絶縁膜４７にか
かるようになり、上記第１〜第３の実施形態と同様、溝
４６に形成された絶縁膜４７中において、等電位線が
“密”になる。これにより、ｎ- 型ベース層３１中の電
界が緩和される。

【００５１】また、上記第３の実施形態と同様、溝４６
を有するので、ｐ+ 型アノード層４３とｎ- 型ベース層
３１とのｐｎ接合からコーナー部を無くせる、あるいは
コーナー部があっても電界の集中を緩和できる。これに
より、アバランシェブレークダウンを発生し難くでき
る。

【００５２】よって、本第４の実施形態においても、上
記第３の実施形態と同様に還流ダイオード付きのＩＧＢ
Ｔ製品の耐圧が向上され、チップサイズを従来の製品と
同じとすれば耐圧をより高めることができ、また、耐圧
を従来の製品と同じとすれば、チップサイズをより小さ
くすることができる。

【００５３】なお、本第４の実施形態は、上記第３の実
施形態と組み合わせることもできる。このように組み合
わせた場合には、ｎ+ 型カソード層３３’は平面から見
て枠状に形成される。また、ｎ+ 型カソード層３３は上
記枠状のｎ+ 型カソード層３３’どうしを繋いで線状、
或いはｎ+ 型カソード層３３’どうしを繋いで格子状に
形成される。溝４６はｎ+ 型カソード層３３、３３’に
よって囲まれた領域内に、環状に形成される。この環状
に形成された溝４６はチップに複数形成され、ＩＧＢＴ
は、環状に形成された溝４６によって囲まれた複数の領
域に、例えば各々に形成される。また、還流ダイオード
のｐ+ 型アノード層４３は、上記ＩＧＢＴが形成された
領域と溝４６との間に、例えば環状に形成される。

【００５４】上記還流ダイオード付きのＩＧＢＴは、第
３の実施形態においても述べたように、例えば１００Ｖ
以上の逆バイアスが印加されるような大電力用途の回路
に使用され、例えばスイッチング素子として使用され
る。

【００５５】［第５の実施形態］本第５の実施形態は第
３の実施形態、または第４の実施形態を変形したもの
で、還流ダイオードのアノード電極をＩＧＢＴのエミッ
タ電極と共有化したものである。

【００５６】図１２は本発明の第５の実施形態に係る還
流ダイオード付きのＩＧＢＴの断面図である。この図１
２に示す断面は、例えば図７中の枠VIII内、あるいは図
１０（Ａ）中の枠XI内に示す断面に相当している。

【００５７】図１２に示すように、ｐ型ベース層３２
は、トレンチ３７どうし間だけでなく、トレンチ３７と
溝４６との間にも形成されている。これにより、トレン
チ３７と溝４６との間にはｐ型ベース層３２の表面が露
呈する。この露呈したｐ型ベース層３２には、ｎ+ 型エ
ミッタ層４０が形成されている。ｎ+ 型エミッタ層４０
の溝４６側にはこれを貫通してｐ型ベース層３２に達す
るｐ+ 型アノード層４３’が形成されている。エミッタ
電極４２’は、これらｎ+ 型エミッタ層４０、ｐ+ 型ア
ノード層４３’それぞれに電気的に接続されている。

【００５８】なお、ｐ+ 型アノード層４３’は、トレン
チ３７どうし間の領域に形成されたｐ+ 型層４１と酷似
するが、例えば濃度等は異なっている。例えばｐ+ 型層
４１はエミッタ電極４２とのオーミックな接触を達成す
るような濃度に設定されるのに対し、ｐ+ 型アノード層
４３’はエミッタ電極４２とのオーミックな接触を達成
すると同時に、還流ダイオードに要求される特性に合っ
た濃度に設定される。

【００５９】このような第５の実施形態では第３、第４
の実施形態と同様に、チップサイズを従来と同じとすれ
ばより耐圧の高い還流ダイオード付きのＩＧＢＴ製品を
得ることができ、また、耐圧を従来と同じとすればより
チップサイズの小さい還流ダイオード付きのＩＧＢＴ製
品を得ることができる。

【００６０】また、本第５の実施形態では還流ダイオー
ドのアノード電極をＩＧＢＴのエミッタ電極と共有化す
るので、第３の実施形態、または第４の実施形態に比べ
てチップサイズを小さくできる利点を得ることができ
る。

【００６１】［第６の実施形態］上記第１〜第５の実施
形態では、ｐ+ 型アノード層（２、４３、４３’）とｎ
+ 型カソード層（４、３３、３３’）とを逆バイアスし
た状態でゲート電極（８、４８）をアノード電極に接続
すると、ｎ- 型層１、またはｎ- 型層３１中の電界を緩
和できることを説明した。

【００６２】第６の実施形態は、ゲート電極（８、４
８）への他の電圧の印加例に関する。以下、本発明の第
６の実施形態に係るゲート電極（８、４８）への他の電
圧の印加例を、横型ダイオードを例にして説明する。本
第６の実施形態は、特に“オン抵抗”を小さくすること
を目的とする。

【００６３】図１３は本発明の第６の実施形態に係る電
圧の印加例を示す図である。図１３に示すように、ダイ
オードのアノード電極３とカソード電極５との間を順バ
イアスし、ｐ+ 型アノード層２からｎ- 型層１へ電流を
流すようにした時、ゲート電極８の電位をカソード電極
５に印加されている電位よりも低くして、ｎ- 型層１中
に溝６に沿ってｐ型反転層６１を生じさせるとともに、
このｐ型反転層６１をｐ+ 型アノード層２に電気的に接
触させる。これにより、ｐ+ 型アノード層２の実効的な
面積が増え、このｐ+ 型アノード層２とｎ- 型層１との
接触面積が増す。接触面積が増すことによって、ｐ+ 型
アノード層２からｎ- 型層１へのｐ型キャリア、即ちホ
ールの注入効率が向上する。ｐ+ 型アノード層２からｎ
- 型層１へのホールの注入効率が向上すると、ｐ+ 型ア
ノード層２からｎ- 型層１へのホールの注入が促進され
てこのｎ- 型層１中のホールの密度が上がり、ダイオー
ドの“オン抵抗”を小さくすることができる。

【００６４】このような第６の実施形態では、ｐ+ 型ア
ノード層２からｎ- 型層１へ電流を流すようにした時、
ｐ+ 型アノード層２に電気的に接触するｐ型反転層６１
を、溝６に沿って生じさせることによって、ダイオード
の“オン抵抗”を小さくすることができる。このような
電圧の印加例を上記第１〜第５の実施形態に組み合わせ
ることにより、上記第１〜第５の実施形態による効果を
損なうことなく製品の“オン抵抗”を小さくすることが
できる。

【００６５】［第７の実施形態］第７の実施形態は上記
第６の実施形態と同様なゲート電極への他の電圧の印加
例に関する。

【００６６】図１４は本発明の第７の実施形態に係る電
圧印加例を示す図である。図１４に示すように、ｐ+ 型
アノード層２からｎ- 型層１へ電流を流すようにした
時、ｐ+ 型アノード層２に電気的に接触するｐ型反転層
６１を、溝６に沿って生じさせるためには、ゲート電極
８の電位をアノード電極３に印加されている電位より低
くするようにしても良い。

【００６７】このような第７の実施形態においても、上
記第６の実施形態と同様な効果を得ることができる。
［第８の実施形態］第８の実施形態は、特に“逆回復損
失”を小さくすることを目的としたゲート電極への他の
電圧の印加例に関する。

【００６８】図１５は本発明の第８の実施形態に係る電
圧の印加例を示す図である。図１５に示すように、ダイ
オードのアノード電極３とカソード電極５との間を順バ
イアスしている状態から、逆バイアスに切り換え、ｐ+
型アノード層２からｎ- 型層１へ実質的に電流を流さな
いようにする直前に、ゲート電極８の電位をカソード電
極５に印加されている電位と同等にする。これにより、
例えばｎ- 型層１中に溝６に沿って生じていたｐ型反転
層６１が消滅し、ｐ+ 型アノード層２の実効的な面積が
減少してｐ+ 型アノード層２とｎ- 型層１との接触面積
が減る。接触面積が減ることによって、ｐ+ 型アノード
層２からｎ- 型層１へのｐ型キャリア、即ちホールの注
入効率は低下する。このため、ｐ+ 型アノード層２から
ｎ- 型層１へのホールの注入が抑制されてこのｎ- 型層
１中のホールの密度が下がり、ダイオードの“逆回復損
失”を小さくすることができる。

【００６９】このような第８の実施形態では、ｐ+ 型ア
ノード層２からｎ- 型層１へ電流を流していた状態か
ら、実質的に流さないようにする直前に、例えば溝６に
沿って生じていたｐ+ 型アノード層２に電気的に接触す
るｐ型反転層６１を消滅させることによって、ダイオー
ドの“逆回復損失”を小さくすることができる。このよ
うな電圧の印加例を上記第１〜第５の実施形態に組み合
わせることにより、上記第１〜第５の実施形態による効
果を損なうことなく製品の“逆回復損失”を小さくする
ことができる。

【００７０】もちろん、第８の実施形態は第６、第７の
実施形態と併用できる。［第９の実施形態］第９の実施形態は上記第９の実施形
態と同様なゲート電極への他の電圧の印加例に関する。

【００７１】図１６は本発明の第９の実施形態に係る電
圧の印加例を示す図である。図１６に示すように、ｐ+
型アノード層２からｎ- 型層１へ電流を流していた状態
から、実質的に流さないようにする直前に、例えば溝６
に沿って生じていたｐ+ 型アノード層２に電気的に接触
するｐ型反転層６１を消滅させるためには、ゲート電極
８の電位をアノード電極３に印加されている電位と同等
にするようにしても良い。

【００７２】このような第９の実施形態においても、上
記第８の実施形態と同様な効果を得ることができる。も
ちろん、第９の実施形態は第６、第７の実施形態と併用
できる。

【００７３】また、第８、第９の実施形態のようにｐ型
反転層６１を消滅させるためには、ゲート電極８の電位
をカソード電極５の電位よりも高く、或いはアノード電
極３の電位よりも高くするようにしても良い。

【００７４】［第１０の実施形態］第１０の実施形態は
溝６内に形成される絶縁膜７の膜厚の規定例に関する。
以下、本発明の第１０の実施形態に係る膜厚の規定例を
横型ダイオードを例にして説明する。

【００７５】図１７は本発明の第１０の実施形態に係る
絶縁膜７の膜厚と横型ダイオードの耐圧との関係を示す
図である。図１７に示すように、絶縁膜７の膜厚を厚く
すると、ダイオードの耐圧が増す。これは、絶縁膜７の
膜厚を厚くするにつれて、絶縁膜７が負担する電界が増
加するためである。例えば絶縁膜７を二酸化シリコンで
構成した場合には、その膜厚が０．５μｍで約１００Ｖ
以上の耐圧を確保することができるが、２．０μｍまで
厚くすると、約１８０Ｖ程度までその耐圧を向上させる
ことができる。

【００７６】［第１１の実施形態］上記第１０の実施形
態により説明したように、例えば耐圧を２００Ｖとする
ためには絶縁膜７に２．０μｍ以上の厚みが必要であ
る。

【００７７】本第１１の実施形態は絶縁膜７の厚みを減
らしても、耐圧を向上できる構造を提供しようとするも
のである。以下、本発明の第１１の実施形態を縦型ダイ
オードを例にして説明する。

【００７８】図１８は本発明の第１１の実施形態に係る
縦型ダイオードの断面図である。この図１８に示す断面
は、例えば図４（Ｂ）の枠Ｖ内に示す断面に相当してい
る。図１８に示すように、少なくとも二重の溝６−１、
６−２がそれぞれ、ｐ+ 型アノード層２とｎ+ 型カソー
ド層４との間に形成されている。この二重に設けられた
溝６−１と６−２との相互間にはｎ- 型層１とは逆導電
型のｐ+ 型ガードリング７１が形成されている。ｐ+ 型
ガードリング７１にはガードリング電極７２が電気的に
接続されている。ガードリング電極７２はｎ+ 型カソー
ド層４側の溝６−２内に形成されたゲート電極８−２に
電気的に接続されている。ガードリング電極７２および
ゲート電極８−２は、電気的にフローティングな状態で
形成される。

【００７９】次に、その原理を説明する。絶縁膜７を薄
くするとｎ- 型層１中の電界を緩和する効果が薄れ、ｐ
+ 型アノード層２とｎ- 型層１とのｐｎ接合、即ち主接
合のコーナー部の電界が比較的強い状態となる。しか
し、このコーナー部の電界が強くなっても、このコーナ
ー部のｐｎ接合がアバランシェブレークダウンする前
に、上記主接合に発生した空乏層がｐ+ 型ガードリング
７１とパンチスルーする。パンチスルーした結果、コー
ナー部の電界が一旦弱まり、このコーナー部のアバラン
シェブレークダウンが回避される。また、パンチスルー
した結果、ゲート電極８−２の電位はアノード電極３の
電位に近い電位となる。ゲート電極８−２の電位がアノ
ード電極３の電位に近い電位となると、溝６−１内に形
成された絶縁膜７−１と同様に、溝６−２内に形成され
た絶縁膜７−２は、溝６−２とｎ+ 型カソード層４との
間のｎ- 型層１中の等電位線を“疎”とし、この部分の
電界を小さくする。

【００８０】このように第１１の実施形態によれば、絶
縁膜７の厚みを減らしても、ｐ+ 型アノード層２とｎ-
型層１とのｐｎ接合、即ち主接合がブレークダウンする
ことを抑制することができる。

【００８１】なお、上記第１１の実施形態に係る構造
は、縦型ダイオードばかりでなく、第１の実施形態によ
り説明した横型ダイオード、第３、第４の実施形態によ
り説明した還流ダイオード付きのＩＧＢＴのいずれにも
適用することができる。

【００８２】また、本第１１の実施形態を、第３、第４
の実施形態により説明した還流ダイオード付きのＩＧＢ
Ｔに適用した場合には、還流ダイオードのアノード電極
をＩＧＢＴのエミッタ電極と共有する第５の実施形態を
併用可能なことはもちろんである。

【００８３】さらに本第１１の実施形態は、第６〜第９
の実施形態により説明した電圧の印加例を併用すること
も可能である。以上、この発明を第１〜第１１の実施形
態により説明したが、この発明はこれら実施形態に限ら
れるものではなく、その主旨を逸脱しない範囲で変形す
ることが可能である。

【００８４】例えば上記実施形態では半導体基板をｎ-
型層１、即ちｎ型としたがｐ型としても良い。この場合
には、アノード電極がチップの終端に沿って、あるいは
第２の実施形態のようにチップの裏面、あるいは第３の
実施形態のようにチップの中程に形成されるように変形
される。

【００８５】また、第３、第４の実施形態では還流ダイ
オードとトレンチ型のＩＧＢＴとをオンチップ化した例
を示したが、ＩＧＢＴはトレンチ型に限らず、プレーナ
型のＩＧＢＴとしても良い。

【００８６】また、第３、第４の実施形態では還流ダイ
オードとＩＧＢＴとをオンチップ化した例を示したが、
還流ダイオードは、ＩＧＢＴ以外の電力用半導体素子、
例えば二重拡散型のＭＯＳＦＥＴ（パワーＭＯＳＦＥ
Ｔ）等とオンチップ化されても良い。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
チップサイズを増加させずに耐圧を高めることができ、
あるいは耐圧を減少させずにチップサイズを小さくする
ことができる電力用半導体装置を提供できる。

【図面の簡単な説明】

【図１】図１（Ａ）は本発明の第１の実施形態に係る横
型ダイオードの平面図、図１（Ｂ）は図１（Ａ）中のＩ
Ｂ−ＩＢ線に沿う断面図。

【図２】図２は図１（Ｂ）中の枠II内の拡大図。

【図３】図３（Ａ）は従来の横型ダイオードの電位分布
を示す図、図３（Ｂ）は本発明の第１の実施形態に係る
横型ダイオードの電位分布を示す図。

【図４】図４（Ａ）は本発明の第２の実施形態に係る縦
型ダイオードの平面図、図４（Ｂ）は図４（Ａ）中のIV
Ｂ−IVＢ線に沿う断面図。

【図５】図５は図４（Ｂ）中の枠Ｖ内の拡大図。

【図６】図６は本発明の第３の実施形態に係る還流ダイ
オード付きのＩＧＢＴの平面図。

【図７】図７は図６中のVII −VII 線に沿う断面図。

【図８】図８は図７中の枠VIII内の拡大図。

【図９】図９は本発明の第４の実施形態に係る還流ダイ
オード付きのＩＧＢＴの平面図。

【図１０】図１０（Ａ）は図９中のＸＡ−ＸＡ線に沿う
断面図、図１０（Ｂ）は図９中のＸＢ−ＸＢ線に沿う断
面図、

【図１１】図１１は図１０（Ａ）中の枠XI内の拡大図。

【図１２】図１２は本発明の第５の実施形態に係る還流
ダイオード付きのＩＧＢＴの断面図。

【図１３】図１３は本発明の第６の実施形態に係る電圧
印加例を示す図。

【図１４】図１４は本発明の第７の実施形態に係る電圧
印加例を示す図。

【図１５】図１５は本発明の第８の実施形態に係る電圧
印加例を示す図。

【図１６】図１６は本発明の第９の実施形態に係る電圧
印加例を示す図。

【図１７】図１７は本発明の第１０の実施形態に係る溝
内に形成される絶縁膜の膜厚と横型ダイオードの耐圧と
の関係を示す図。

【図１８】図１８は本発明の第１１の実施形態に係る縦
型ダイオードの断面図。

【図１９】図１９（Ａ）は従来の横型ダイオードの平面
図、図１９（Ｂ）は図１９（Ａ）中のXIXB−XIXB線に沿
う断面図。

【符号の説明】

１…ｎ- 型層、２…ｐ+ 型アノード層、３…アノード電極、４、４’…ｎ+ 型カソード層、５、５’…カソード電極、６、６−１、６−２…溝、７…絶縁膜、８、８−１、８−２…ゲート電極、２４…ストッパ層、３１…ｎ- 型ベース層、３２…ｐ型ベース層３２、３３、３３’…ｎ+ 型カソード層、３４、３４’…カソード電極、３５…ｐ+ 型コレクタ層、３６…コレクタ電極、３７…溝（トレンチ）、３８…ゲート絶縁膜、３９…ゲート電極、４０…ｎ+ 型エミッタ層、４１…ｐ+ 型層、４２、４２’…エミッタ電極、４３、４３’…ｐ+ 型アノード層、４４…アノード電極、４５…ｎ+ 型ストッパ層、４６…溝、４７…絶縁膜、４８…ゲート電極、６１…ｐ型反転層、７１…ｐ+ 型ガードリング、７２…ガードリング電極、１０１…センター領域。

Claims

【特許請求の範囲】

【請求項１】主要な表面を有する第１導電型の半導体
基板と、前記第１導電型の半導体基板内に形成され、この半導体
基板との間の主接合を前記主要な表面に終結させた第２
導電型の半導体領域と、前記主接合と前記半導体基板の終端との間の前記主要な
表面に形成された溝と、前記溝内に形成された絶縁物と、前記溝内に形成され、前記絶縁物を介して前記半導体基
板と絶縁された電極体とを具備することを特徴とする電
力用半導体装置。
【請求項２】前記主接合はダイオードのアノード層と
カソード層との接合であることを特徴とする請求項１に
記載の電力用半導体装置。
【請求項３】前記アノード層に電気的に接続されるア
ノード電極または前記カソード層に接続されるカソード
電極は、前記半導体基板の終端に沿って形成されている
ことを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】主要な表面を有する第１導電型の半導体
基板と、前記第１導電型の半導体基板内に形成され、この半導体
基板との間の主接合を前記主要な表面に終結させた第２
導電型の半導体領域と、前記第１導電型の半導体基板に電気的に接続された第１
の電極と、前記第２導電型の半導体領域に電気的に接続された第２
の電極と、前記第１導電型の半導体基板と前記第２導電型の半導体
領域との間の前記主要な表面に形成された溝と、前記溝内に形成された絶縁物と、前記溝内に形成され、前記絶縁物を介して前記半導体基
板と絶縁された電極体とを具備することを特徴とする電
力用半導体装置。
【請求項５】前記主接合はダイオードのアノード層と
カソード層との接合であることを特徴とする請求項４に
記載の電力用半導体装置。
【請求項６】前記ダイオードは前記半導体基板に形成
された電力用半導体素子の還流ダイオードであることを
特徴とする請求項２、請求項３および請求項５いずれか
一項に記載の電力用半導体装置。
【請求項７】前記電力用半導体素子は絶縁ゲート型バ
イポーラトランジスタであり、前記還流ダイオードのア
ノード電極またはカソード電極は前記絶縁ゲート型バイ
ポーラトランジスタのエミッタ電極と共有化されている
ことを特徴とする請求項６に記載の電力用半導体装置。
【請求項８】前記アノード層と前記カソード層とを順
バイアスした時、前記電極体を、前記アノード層に電気
的に接続され、このアノード層と同じ導電型の反転層
を、前記溝に沿って生ずる電位にバイアスすることを特
徴とする請求項２、請求項３、請求項５、請求項６、請
求項７いずれか一項に記載の電力用半導体装置。
【請求項９】前記アノード層と前記カソード層とを順
バイアスから逆バイアスに切り換える前に、前記電極体
を、前記反転層を消滅させる電位にバイアスすることを
特徴とする請求項８に記載の電力用半導体装置。
【請求項１０】前記溝は少なくとも二重に設けられ、
この二重に設けられた溝相互間に前記主表面と逆導電型
のガードリングが設けられていることを特徴とする請求
項１乃至請求項９いずれか一項に記載の電力用半導体装
置。