JPH11307875A - 電子装置 - Google Patents
電子装置Info
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- JPH11307875A JPH11307875A JP10114921A JP11492198A JPH11307875A JP H11307875 A JPH11307875 A JP H11307875A JP 10114921 A JP10114921 A JP 10114921A JP 11492198 A JP11492198 A JP 11492198A JP H11307875 A JPH11307875 A JP H11307875A
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- JP
- Japan
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- submount
- solder layer
- chip
- diamond
- laser chip
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Led Device Packages (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【課題】 基台上にサブマウントを介して素子チップを
実装する場合に、はんだ層の厚さおよびサブマウントの
厚さを十分に小さく抑えることができ、はんだ層の回り
込みによる素子チップの不良やサブマウントの損傷を防
止することができ、しかもサブマウントの材料の選択の
自由度が高い電子装置を提供する。 【解決手段】 基台上に複数のサブマウントをはんだ層
を介して順次積層し、最上層のサブマウント上にはんだ
層を介して素子チップ、半導体チップまたはレーザチッ
プを実装する。例えば、Ｃｕステージ１上に、Ｉｎはん
だ層２、４を介してＳｉＣサブマウント３およびダイヤ
モンドサブマウント５を順次積層し、ダイヤモンドサブ
マウント５上にＩｎはんだ層６を介してレーザチップ７
を実装する。
実装する場合に、はんだ層の厚さおよびサブマウントの
厚さを十分に小さく抑えることができ、はんだ層の回り
込みによる素子チップの不良やサブマウントの損傷を防
止することができ、しかもサブマウントの材料の選択の
自由度が高い電子装置を提供する。 【解決手段】 基台上に複数のサブマウントをはんだ層
を介して順次積層し、最上層のサブマウント上にはんだ
層を介して素子チップ、半導体チップまたはレーザチッ
プを実装する。例えば、Ｃｕステージ１上に、Ｉｎはん
だ層２、４を介してＳｉＣサブマウント３およびダイヤ
モンドサブマウント５を順次積層し、ダイヤモンドサブ
マウント５上にＩｎはんだ層６を介してレーザチップ７
を実装する。
Description
【０００１】
【発明の属する技術分野】この発明は、電子装置に関
し、特に、基台上にチップ状の素子をはんだで実装する
電子装置、例えば半導体レーザに適用して好適なもので
ある。
し、特に、基台上にチップ状の素子をはんだで実装する
電子装置、例えば半導体レーザに適用して好適なもので
ある。
【０００２】
【従来の技術】半導体レーザの組み立て工程において
は、パッケージのステージ上にレーザチップをマウント
する。ここで、レーザチップとステージとの間には通
常、熱膨張係数差が存在するため、この熱膨張係数差に
起因してレーザチップに生じる応力を緩和する必要があ
る。
は、パッケージのステージ上にレーザチップをマウント
する。ここで、レーザチップとステージとの間には通
常、熱膨張係数差が存在するため、この熱膨張係数差に
起因してレーザチップに生じる応力を緩和する必要があ
る。
【０００３】従来、このレーザチップに生じる応力を緩
和する方法として、二つの方法が用いられている。一つ
の方法は、図９に示すように、ステージ１０１上にはん
だ層１０２を用いてレーザチップ１０３をマウントする
ときに、そのはんだ層１０２の厚さを十分に大きく、例
えば６〜１０μｍにする方法である。もう一つの方法
は、図１０に示すように、ステージ２０１上にはんだ層
２０２を用いてサブマウント２０３を積層し、その上に
はんだ層２０４を用いてレーザチップ２０５をマウント
する方法である。これらの方法において、はんだ層１０
２、２０２、２０４の材料としてはＩｎなどが用いら
れ、サブマウント２０３の材料としてはＣｕＷなどが用
いられる。また、ステージ１０１、２０１の材料として
は、Ｃｕなどが用いられる。
和する方法として、二つの方法が用いられている。一つ
の方法は、図９に示すように、ステージ１０１上にはん
だ層１０２を用いてレーザチップ１０３をマウントする
ときに、そのはんだ層１０２の厚さを十分に大きく、例
えば６〜１０μｍにする方法である。もう一つの方法
は、図１０に示すように、ステージ２０１上にはんだ層
２０２を用いてサブマウント２０３を積層し、その上に
はんだ層２０４を用いてレーザチップ２０５をマウント
する方法である。これらの方法において、はんだ層１０
２、２０２、２０４の材料としてはＩｎなどが用いら
れ、サブマウント２０３の材料としてはＣｕＷなどが用
いられる。また、ステージ１０１、２０１の材料として
は、Ｃｕなどが用いられる。
【０００４】
【発明が解決しようとする課題】しかしながら、はんだ
層１０２の厚さを大きくすることにより応力を緩和する
方法では、図１１に示すように、はんだ層１０２がレー
ザチップ１０３の側面に回り込み、レーザチップ１０３
に予期しないリーク電流が発生し、不良となってしまう
という問題がある。また、レーザチップ１０３をマウン
トする際にレーザチップ１０３がはんだ層１０２上に浮
いてしまうことから、高い位置精度でレーザチップ１０
３をマウントすることが困難であるという問題もある。
層１０２の厚さを大きくすることにより応力を緩和する
方法では、図１１に示すように、はんだ層１０２がレー
ザチップ１０３の側面に回り込み、レーザチップ１０３
に予期しないリーク電流が発生し、不良となってしまう
という問題がある。また、レーザチップ１０３をマウン
トする際にレーザチップ１０３がはんだ層１０２上に浮
いてしまうことから、高い位置精度でレーザチップ１０
３をマウントすることが困難であるという問題もある。
【０００５】一方、サブマウント２０３を用いる方法で
は、レーザチップ２０５とステージ２０１との間の熱膨
張係数差に起因して生じる応力によりサブマウント２０
３が割れたりすることがあり、それを防止するためには
サブマウント２０３を必要以上に厚くしなければならな
いという問題があった。また、サブマウント２０３の材
料としてもろい材料などを用いることができないなど、
サブマウント２０３の材料が制約されてしまうという問
題もあった。
は、レーザチップ２０５とステージ２０１との間の熱膨
張係数差に起因して生じる応力によりサブマウント２０
３が割れたりすることがあり、それを防止するためには
サブマウント２０３を必要以上に厚くしなければならな
いという問題があった。また、サブマウント２０３の材
料としてもろい材料などを用いることができないなど、
サブマウント２０３の材料が制約されてしまうという問
題もあった。
【０００６】さらに、本発明者の検討によれば、同様な
問題は、レーザチップをマウントする場合のみならず、
レーザチップ以外の各種の半導体チップ、さらには半導
体チップ以外の各種の素子チップ、例えば圧電素子チッ
プなどをマウントする場合にも生じ得るものであり、そ
の解決が望まれるものである。
問題は、レーザチップをマウントする場合のみならず、
レーザチップ以外の各種の半導体チップ、さらには半導
体チップ以外の各種の素子チップ、例えば圧電素子チッ
プなどをマウントする場合にも生じ得るものであり、そ
の解決が望まれるものである。
【０００７】したがって、この発明の目的は、基台上に
サブマウントを介して素子チップを実装する場合に、は
んだ層の厚さおよびサブマウントの厚さを十分に小さく
抑えることができ、はんだ層の回り込みによる素子チッ
プの不良やサブマウントの損傷を防止することができ、
しかもサブマウントの材料の選択の自由度が高い電子装
置を提供することにある。
サブマウントを介して素子チップを実装する場合に、は
んだ層の厚さおよびサブマウントの厚さを十分に小さく
抑えることができ、はんだ層の回り込みによる素子チッ
プの不良やサブマウントの損傷を防止することができ、
しかもサブマウントの材料の選択の自由度が高い電子装
置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、基台上にサブマウントを介して素子チ
ップが実装された電子装置において、基台上に複数のサ
ブマウントがはんだ層を介して順次積層され、最上層の
サブマウント上にはんだ層を介して素子チップが実装さ
れたことを特徴とするものである。
に、この発明は、基台上にサブマウントを介して素子チ
ップが実装された電子装置において、基台上に複数のサ
ブマウントがはんだ層を介して順次積層され、最上層の
サブマウント上にはんだ層を介して素子チップが実装さ
れたことを特徴とするものである。
【０００９】この発明において、素子チップは、各種の
電子素子のチップであってよく、例えば、半導体チッ
プ、圧電素子（感圧素子）チップ、焦電素子チップ、電
子冷却素子（ペルティエ素子）チップ、光学素子チップ
などが挙げられる。また、半導体チップとしては、レー
ザチップや発光ダイオードチップなどの発光素子チップ
のほか、バイポーラＬＳＩ、バイポーラ−ＣＭＯＳＬＳ
Ｉ、ＭＯＳＬＳＩなどの各種の集積回路チップ、さらに
は、光−電子集積回路（ＯＥＩＣ）チップなどが挙げら
れる。また、光学素子チップとしては、光変調器チッ
プ、第２次高調波発生素子チップなどが挙げられる。
電子素子のチップであってよく、例えば、半導体チッ
プ、圧電素子（感圧素子）チップ、焦電素子チップ、電
子冷却素子（ペルティエ素子）チップ、光学素子チップ
などが挙げられる。また、半導体チップとしては、レー
ザチップや発光ダイオードチップなどの発光素子チップ
のほか、バイポーラＬＳＩ、バイポーラ−ＣＭＯＳＬＳ
Ｉ、ＭＯＳＬＳＩなどの各種の集積回路チップ、さらに
は、光−電子集積回路（ＯＥＩＣ）チップなどが挙げら
れる。また、光学素子チップとしては、光変調器チッ
プ、第２次高調波発生素子チップなどが挙げられる。
【００１０】この発明において、複数のサブマウントの
材料は、これらのサブマウントにどのような機能を持た
せるかに応じて適宜選択され、これらのサブマウントの
材料が互いに同一である場合も、互いに異なる場合もあ
り、さらには、いくつかのサブマウントの材料が互いに
同一で残りのサブマウントの材料が互いに異なる場合も
ある。また、積層されるサブマウントの数および各サブ
マウントの厚さは、必要に応じて決定される。
材料は、これらのサブマウントにどのような機能を持た
せるかに応じて適宜選択され、これらのサブマウントの
材料が互いに同一である場合も、互いに異なる場合もあ
り、さらには、いくつかのサブマウントの材料が互いに
同一で残りのサブマウントの材料が互いに異なる場合も
ある。また、積層されるサブマウントの数および各サブ
マウントの厚さは、必要に応じて決定される。
【００１１】サブマウントの材料の具体例をいくつか挙
げると、ＳｉＣ、ダイヤモンド、ＢｅＯ、Ｃｕ、Ｃｕ
Ｗ、ＡｌＮなどである。参考のために、これらの材料の
熱伝導率および熱膨張係数を、半導体レーザの代表的な
材料であるＧａＡｓの熱伝導率および熱膨張係数ととも
に次表に示す。
げると、ＳｉＣ、ダイヤモンド、ＢｅＯ、Ｃｕ、Ｃｕ
Ｗ、ＡｌＮなどである。参考のために、これらの材料の
熱伝導率および熱膨張係数を、半導体レーザの代表的な
材料であるＧａＡｓの熱伝導率および熱膨張係数ととも
に次表に示す。
【００１２】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 材料 熱伝導率（Cal/cm s℃） 熱膨張係数（106) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＳｉＣ ０．８ ３．５ ダイヤモンド ６．０ ２．０ ＢｅＯ ０．６ ８．０ Ｃｕ １．０ １７ ＣｕＷ ０．７ ６．０ ＡｌＮ ０．６ ４．５ ＧａＡｓ ０．０３ ６．５ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− この発明において、例えば、レーザチップのような動作
時の発熱が多い素子チップを実装する場合には、これら
のサブマウントに高い熱放散性を持たせるために、少な
くとも一つのサブマウントの材料として熱放散性が良好
なもの（ダイヤモンドなど）を用いる。一つの典型的な
例では、最上層のサブマウントは素子チップの熱応力を
緩和する機能を有する材料（例えば、ＣｕＷ）からな
り、最下層のサブマウントはヒートシンクとして機能す
る材料（例えば、ダイヤモンド）からなる。
時の発熱が多い素子チップを実装する場合には、これら
のサブマウントに高い熱放散性を持たせるために、少な
くとも一つのサブマウントの材料として熱放散性が良好
なもの（ダイヤモンドなど）を用いる。一つの典型的な
例では、最上層のサブマウントは素子チップの熱応力を
緩和する機能を有する材料（例えば、ＣｕＷ）からな
り、最下層のサブマウントはヒートシンクとして機能す
る材料（例えば、ダイヤモンド）からなる。
【００１３】この発明において、はんだ層の材料は、実
装される素子チップの種類などに応じて適宜選択される
が、具体例をいくつか挙げると、Ｉｎ、ＰｂＳｎ、Ａｕ
Ｓｎ、ＡｕＳｉなどである。また、各はんだ層の厚さ
は、必要に応じて決定されるが、例えば、１〜６μｍ、
あるいは、１〜４μｍ、好適には２〜４μｍである。ま
た、基台の材料の具体例を挙げると、Ｃｕ、ＣｕＷ、Ｂ
ｅＯなどである。
装される素子チップの種類などに応じて適宜選択される
が、具体例をいくつか挙げると、Ｉｎ、ＰｂＳｎ、Ａｕ
Ｓｎ、ＡｕＳｉなどである。また、各はんだ層の厚さ
は、必要に応じて決定されるが、例えば、１〜６μｍ、
あるいは、１〜４μｍ、好適には２〜４μｍである。ま
た、基台の材料の具体例を挙げると、Ｃｕ、ＣｕＷ、Ｂ
ｅＯなどである。
【００１４】上述のように構成されたこの発明によれ
ば、基台上に複数のサブマウントがはんだ層を介して順
次積層され、最上層のサブマウント上にはんだ層を介し
て素子チップが実装されていることにより、すなわち、
はんだ層およびサブマウントとも多層構造になっている
ことにより、これらのはんだ層およびサブマウントの全
体で、素子チップと基台との間の熱膨張係数差に起因し
て生じる応力（熱応力）を緩和することができる。この
ため、各はんだ層の厚さおよび各サブマウントの厚さを
十分に小さくすることができる。そして、素子チップ下
のはんだ層の厚さを十分に小さくすることができること
により、はんだ層が素子チップの側面に回り込むことが
なくなり、それによるリーク不良などを防止することが
できるとともに、素子チップを高い位置精度で実装する
ことができる。また、各サブマウントに生じる応力が緩
和されることから、これらのサブマウントの損傷を防止
することができる。さらに、サブマウントの材料として
もろい材料を用いることができるなど、サブマウントの
材料の選択の自由度が高くなり、目的に応じた最適な材
料、例えば熱放散性が良好な材料や安価な材料などの種
々の組み合わせが可能となる。
ば、基台上に複数のサブマウントがはんだ層を介して順
次積層され、最上層のサブマウント上にはんだ層を介し
て素子チップが実装されていることにより、すなわち、
はんだ層およびサブマウントとも多層構造になっている
ことにより、これらのはんだ層およびサブマウントの全
体で、素子チップと基台との間の熱膨張係数差に起因し
て生じる応力（熱応力）を緩和することができる。この
ため、各はんだ層の厚さおよび各サブマウントの厚さを
十分に小さくすることができる。そして、素子チップ下
のはんだ層の厚さを十分に小さくすることができること
により、はんだ層が素子チップの側面に回り込むことが
なくなり、それによるリーク不良などを防止することが
できるとともに、素子チップを高い位置精度で実装する
ことができる。また、各サブマウントに生じる応力が緩
和されることから、これらのサブマウントの損傷を防止
することができる。さらに、サブマウントの材料として
もろい材料を用いることができるなど、サブマウントの
材料の選択の自由度が高くなり、目的に応じた最適な材
料、例えば熱放散性が良好な材料や安価な材料などの種
々の組み合わせが可能となる。
【００１５】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１６】図１はこの発明の第１の実施形態による半
導体レーザを示す。図１に示すように、この第１の実施
形態による半導体レーザにおいては、Ｃｕステージ１上
に、Ｉｎはんだ層２、ＳｉＣサブマウント３、Ｉｎはん
だ層４、ダイヤモンドサブマウント５およびＩｎはんだ
層６を介してレーザチップ７がマウントされている。こ
こで、Ｉｎはんだ層２、４、６の厚さは、例えばそれぞ
れ１〜６μｍである。また、ＳｉＣサブマウント３およ
びダイヤモンドサブマウント５の厚さは、例えばそれぞ
れ０．２ｍｍである。レーザチップ７は、例えば、ｎ型
ＧａＡｓ基板上にレーザ構造を形成するＡｌＧａＡｓ
層、ＧａＡｓ層などを成長させ、ｎ型ＧａＡｓ基板の裏
面にｎ側電極を形成し、成長層の表面にｐ側電極を形成
したものである。
導体レーザを示す。図１に示すように、この第１の実施
形態による半導体レーザにおいては、Ｃｕステージ１上
に、Ｉｎはんだ層２、ＳｉＣサブマウント３、Ｉｎはん
だ層４、ダイヤモンドサブマウント５およびＩｎはんだ
層６を介してレーザチップ７がマウントされている。こ
こで、Ｉｎはんだ層２、４、６の厚さは、例えばそれぞ
れ１〜６μｍである。また、ＳｉＣサブマウント３およ
びダイヤモンドサブマウント５の厚さは、例えばそれぞ
れ０．２ｍｍである。レーザチップ７は、例えば、ｎ型
ＧａＡｓ基板上にレーザ構造を形成するＡｌＧａＡｓ
層、ＧａＡｓ層などを成長させ、ｎ型ＧａＡｓ基板の裏
面にｎ側電極を形成し、成長層の表面にｐ側電極を形成
したものである。
【００１７】この第１の実施形態によれば、Ｃｕステー
ジ１上にＩｎはんだ層２、４を介してＳｉＣサブマウン
ト３およびダイヤモンドサブマウント５が順次積層さ
れ、ダイヤモンドサブマウント５上にＩｎはんだ層６を
介してレーザチップ７がマウントされていることによ
り、Ｉｎはんだ層２、４、６の厚さをそれぞれ十分に小
さく、例えば１〜６μｍにすることができ、また、Ｓｉ
Ｃサブマウント３およびダイヤモンドサブマウント５の
それぞれの厚さを十分に小さく、例えば０．２ｍｍ程度
に小さくすることができる。そして、特にレーザチップ
７下のＩｎはんだ層６の厚さを十分に小さくすることが
できることにより、レーザチップ７をマウントする際に
Ｉｎはんだ層６がレーザチップ７の側面に回り込んでリ
ーク不良などが生じることがなくなるとともに、レーザ
チップ７を高い位置精度でマウントすることができる。
また、ＳｉＣサブマウント３およびダイヤモンドサブマ
ウント５のそれぞれに生じる応力が緩和されることか
ら、それらの破壊など、損傷が生じるのを防止すること
ができる。さらに、レーザチップ７側のサブマウントと
して熱伝導率が高いダイヤモンドサブマウント５を用い
ていることにより、熱放散性の向上を図ることができ
る。以上により、信頼性が良好で、寿命が長く、大電流
動作にも耐えられる半導体レーザを実現することができ
る。
ジ１上にＩｎはんだ層２、４を介してＳｉＣサブマウン
ト３およびダイヤモンドサブマウント５が順次積層さ
れ、ダイヤモンドサブマウント５上にＩｎはんだ層６を
介してレーザチップ７がマウントされていることによ
り、Ｉｎはんだ層２、４、６の厚さをそれぞれ十分に小
さく、例えば１〜６μｍにすることができ、また、Ｓｉ
Ｃサブマウント３およびダイヤモンドサブマウント５の
それぞれの厚さを十分に小さく、例えば０．２ｍｍ程度
に小さくすることができる。そして、特にレーザチップ
７下のＩｎはんだ層６の厚さを十分に小さくすることが
できることにより、レーザチップ７をマウントする際に
Ｉｎはんだ層６がレーザチップ７の側面に回り込んでリ
ーク不良などが生じることがなくなるとともに、レーザ
チップ７を高い位置精度でマウントすることができる。
また、ＳｉＣサブマウント３およびダイヤモンドサブマ
ウント５のそれぞれに生じる応力が緩和されることか
ら、それらの破壊など、損傷が生じるのを防止すること
ができる。さらに、レーザチップ７側のサブマウントと
して熱伝導率が高いダイヤモンドサブマウント５を用い
ていることにより、熱放散性の向上を図ることができ
る。以上により、信頼性が良好で、寿命が長く、大電流
動作にも耐えられる半導体レーザを実現することができ
る。
【００１８】図２はこの発明の第２の実施形態による半
導体レーザを示す。図２に示すように、この第２の実施
形態による半導体レーザにおいては、Ｃｕステージ１１
上に、Ｉｎはんだ層１２、ダイヤモンドサブマウント１
３、Ｉｎはんだ層１４、ダイヤモンドサブマウント１５
およびＩｎはんだ層１６を介してレーザチップ１７がマ
ウントされている。ここで、Ｉｎはんだ層１２、１４、
１６の厚さは、例えばそれぞれ１〜６μｍである。ま
た、ダイヤモンドサブマウント１３、１５の厚さは、例
えばそれぞれ０．２ｍｍである。レーザチップ１７は、
例えば、第１の実施形態と同様なものである。
導体レーザを示す。図２に示すように、この第２の実施
形態による半導体レーザにおいては、Ｃｕステージ１１
上に、Ｉｎはんだ層１２、ダイヤモンドサブマウント１
３、Ｉｎはんだ層１４、ダイヤモンドサブマウント１５
およびＩｎはんだ層１６を介してレーザチップ１７がマ
ウントされている。ここで、Ｉｎはんだ層１２、１４、
１６の厚さは、例えばそれぞれ１〜６μｍである。ま
た、ダイヤモンドサブマウント１３、１５の厚さは、例
えばそれぞれ０．２ｍｍである。レーザチップ１７は、
例えば、第１の実施形態と同様なものである。
【００１９】この第２の実施形態によれば、Ｃｕステー
ジ１１上にＩｎはんだ層１２、１４を介してダイヤモン
ドサブマウント１３およびダイヤモンドサブマウント１
５が順次積層され、ダイヤモンドサブマウント１５上に
Ｉｎはんだ層１６を介してレーザチップ１７がマウント
されていることにより、第１の実施形態と同様に、Ｉｎ
はんだ層１２、１４、１６の厚さをそれぞれ十分に小さ
くすることができ、また、ダイヤモンドサブマウント１
３およびダイヤモンドサブマウント１５のそれぞれの厚
さを十分に小さくすることができ、Ｉｎはんだ層１６が
レーザチップ１７の側面に回り込んでリーク不良などが
生じることがなく、レーザチップ１７を高い位置精度で
マウントすることができる。また、ダイヤモンドサブマ
ウント１３およびダイヤモンドサブマウント１５のそれ
ぞれに生じる応力が緩和されることから、それらの損傷
が生じるのを防止することができる。さらに、ダイヤモ
ンドサブマウント１３およびダイヤモンドサブマウント
１５とも熱伝導率が高いので、熱放散性の大幅な向上を
図ることができる。以上により、信頼性が良好で、寿命
が長く、大電流動作にも耐えられる半導体レーザを実現
することができる。
ジ１１上にＩｎはんだ層１２、１４を介してダイヤモン
ドサブマウント１３およびダイヤモンドサブマウント１
５が順次積層され、ダイヤモンドサブマウント１５上に
Ｉｎはんだ層１６を介してレーザチップ１７がマウント
されていることにより、第１の実施形態と同様に、Ｉｎ
はんだ層１２、１４、１６の厚さをそれぞれ十分に小さ
くすることができ、また、ダイヤモンドサブマウント１
３およびダイヤモンドサブマウント１５のそれぞれの厚
さを十分に小さくすることができ、Ｉｎはんだ層１６が
レーザチップ１７の側面に回り込んでリーク不良などが
生じることがなく、レーザチップ１７を高い位置精度で
マウントすることができる。また、ダイヤモンドサブマ
ウント１３およびダイヤモンドサブマウント１５のそれ
ぞれに生じる応力が緩和されることから、それらの損傷
が生じるのを防止することができる。さらに、ダイヤモ
ンドサブマウント１３およびダイヤモンドサブマウント
１５とも熱伝導率が高いので、熱放散性の大幅な向上を
図ることができる。以上により、信頼性が良好で、寿命
が長く、大電流動作にも耐えられる半導体レーザを実現
することができる。
【００２０】図３はこの発明の第３の実施形態による半
導体レーザを示す。図３に示すように、この第３の実施
形態による半導体レーザにおいては、ＣｕＷステージ２
１上に、Ｉｎはんだ層２２、ダイヤモンドサブマウント
２３、Ｉｎはんだ層２４、ＢｅＯサブマウント２５およ
びＩｎはんだ層２６を介してレーザチップ２７がマウン
トされている。ここで、Ｉｎはんだ層２２、２４、２６
の厚さは、例えばそれぞれ１〜６μｍである。また、ダ
イヤモンドサブマウント２３およびＢｅＯサブマウント
２５の厚さは、例えばそれぞれ０．２ｍｍである。レー
ザチップ２７は、例えば、第１の実施形態と同様なもの
である。
導体レーザを示す。図３に示すように、この第３の実施
形態による半導体レーザにおいては、ＣｕＷステージ２
１上に、Ｉｎはんだ層２２、ダイヤモンドサブマウント
２３、Ｉｎはんだ層２４、ＢｅＯサブマウント２５およ
びＩｎはんだ層２６を介してレーザチップ２７がマウン
トされている。ここで、Ｉｎはんだ層２２、２４、２６
の厚さは、例えばそれぞれ１〜６μｍである。また、ダ
イヤモンドサブマウント２３およびＢｅＯサブマウント
２５の厚さは、例えばそれぞれ０．２ｍｍである。レー
ザチップ２７は、例えば、第１の実施形態と同様なもの
である。
【００２１】この第３の実施形態によれば、ＣｕＷステ
ージ２１上にＩｎはんだ層２２、２４を介してダイヤモ
ンドサブマウント２３およびＢｅＯサブマウント２５が
順次積層され、ＢｅＯサブマウント２５上にＩｎはんだ
層２６を介してレーザチップ２７がマウントされている
ことにより、第１の実施形態と同様に、Ｉｎはんだ層２
２、２４、２６の厚さをそれぞれ十分に小さくすること
ができ、また、ダイヤモンドサブマウント２３およびＢ
ｅＯサブマウント２５のそれぞれの厚さを十分に小さく
することができ、Ｉｎはんだ層２６がレーザチップ２７
の側面に回り込んでリーク不良などが生じることがなく
なり、レーザチップ２７を高い位置精度でマウントする
ことができる。また、ダイヤモンドサブマウント２３お
よびＢｅＯサブマウント２５のそれぞれに生じる応力が
緩和されることから、それらの損傷が生じるのを防止す
ることができる。さらに、レーザチップ２７側のサブマ
ウントとしてＧａＡｓと熱膨張係数がほぼ同一のＢｅＯ
サブマウント２５を用いていることによりレーザチップ
２７に生じる応力をより一層緩和することができるとと
もに、もう一つのサブマウントとして熱伝導率が高いダ
イヤモンドサブマウント２３を用いていることにより熱
放散性の向上を図ることができる。以上により、信頼性
が良好で、寿命が長く、大電流動作にも耐えられる半導
体レーザを実現することができる。
ージ２１上にＩｎはんだ層２２、２４を介してダイヤモ
ンドサブマウント２３およびＢｅＯサブマウント２５が
順次積層され、ＢｅＯサブマウント２５上にＩｎはんだ
層２６を介してレーザチップ２７がマウントされている
ことにより、第１の実施形態と同様に、Ｉｎはんだ層２
２、２４、２６の厚さをそれぞれ十分に小さくすること
ができ、また、ダイヤモンドサブマウント２３およびＢ
ｅＯサブマウント２５のそれぞれの厚さを十分に小さく
することができ、Ｉｎはんだ層２６がレーザチップ２７
の側面に回り込んでリーク不良などが生じることがなく
なり、レーザチップ２７を高い位置精度でマウントする
ことができる。また、ダイヤモンドサブマウント２３お
よびＢｅＯサブマウント２５のそれぞれに生じる応力が
緩和されることから、それらの損傷が生じるのを防止す
ることができる。さらに、レーザチップ２７側のサブマ
ウントとしてＧａＡｓと熱膨張係数がほぼ同一のＢｅＯ
サブマウント２５を用いていることによりレーザチップ
２７に生じる応力をより一層緩和することができるとと
もに、もう一つのサブマウントとして熱伝導率が高いダ
イヤモンドサブマウント２３を用いていることにより熱
放散性の向上を図ることができる。以上により、信頼性
が良好で、寿命が長く、大電流動作にも耐えられる半導
体レーザを実現することができる。
【００２２】図４はこの発明の第４の実施形態による半
導体レーザを示す。図４に示すように、この第４の実施
形態による半導体レーザにおいては、ＢｅＯステージ３
１上に、Ｉｎはんだ層３２、Ｃｕサブマウント３３、Ｉ
ｎはんだ層３４、ダイヤモンドサブマウント３５および
Ｉｎはんだ層３６を介してレーザチップ３７がマウント
されている。ここで、Ｉｎはんだ層３２、３４、３６の
厚さは、例えばそれぞれ１〜６μｍである。また、Ｃｕ
サブマウント３３およびダイヤモンドサブマウント３５
の厚さは、例えばそれぞれ０．２ｍｍである。レーザチ
ップ３７は、例えば、第１の実施形態と同様なものであ
る。
導体レーザを示す。図４に示すように、この第４の実施
形態による半導体レーザにおいては、ＢｅＯステージ３
１上に、Ｉｎはんだ層３２、Ｃｕサブマウント３３、Ｉ
ｎはんだ層３４、ダイヤモンドサブマウント３５および
Ｉｎはんだ層３６を介してレーザチップ３７がマウント
されている。ここで、Ｉｎはんだ層３２、３４、３６の
厚さは、例えばそれぞれ１〜６μｍである。また、Ｃｕ
サブマウント３３およびダイヤモンドサブマウント３５
の厚さは、例えばそれぞれ０．２ｍｍである。レーザチ
ップ３７は、例えば、第１の実施形態と同様なものであ
る。
【００２３】この第４の実施形態によれば、ＢｅＯステ
ージ３１上にＩｎはんだ層３２、３４を介してＣｕサブ
マウント３３およびダイヤモンドサブマウント３５が順
次積層され、ダイヤモンドサブマウント３５上にＩｎは
んだ層３６を介してレーザチップ３７がマウントされて
いることにより、第１の実施形態と同様に、Ｉｎはんだ
層３２、３４、３６の厚さをそれぞれ十分に小さくする
ことができ、また、Ｃｕサブマウント３３およびダイヤ
モンドサブマウント３５のそれぞれの厚さを十分に小さ
くすることができ、Ｉｎはんだ層３６がレーザチップ３
７の側面に回り込んでリーク不良などが生じることがな
くなり、レーザチップ３７を高い位置精度でマウントす
ることができる。また、Ｃｕサブマウント３３およびダ
イヤモンドサブマウント３５のそれぞれに生じる応力が
緩和されることから、それらの損傷が生じるのを防止す
ることができる。さらに、レーザチップ３７側のサブマ
ウントとして熱伝導率が高いダイヤモンドサブマウント
３５を用いていることにより、熱放散性の向上を図るこ
とができる。以上により、信頼性が良好で、寿命が長
く、大電流動作にも耐えられる半導体レーザを実現する
ことができる。
ージ３１上にＩｎはんだ層３２、３４を介してＣｕサブ
マウント３３およびダイヤモンドサブマウント３５が順
次積層され、ダイヤモンドサブマウント３５上にＩｎは
んだ層３６を介してレーザチップ３７がマウントされて
いることにより、第１の実施形態と同様に、Ｉｎはんだ
層３２、３４、３６の厚さをそれぞれ十分に小さくする
ことができ、また、Ｃｕサブマウント３３およびダイヤ
モンドサブマウント３５のそれぞれの厚さを十分に小さ
くすることができ、Ｉｎはんだ層３６がレーザチップ３
７の側面に回り込んでリーク不良などが生じることがな
くなり、レーザチップ３７を高い位置精度でマウントす
ることができる。また、Ｃｕサブマウント３３およびダ
イヤモンドサブマウント３５のそれぞれに生じる応力が
緩和されることから、それらの損傷が生じるのを防止す
ることができる。さらに、レーザチップ３７側のサブマ
ウントとして熱伝導率が高いダイヤモンドサブマウント
３５を用いていることにより、熱放散性の向上を図るこ
とができる。以上により、信頼性が良好で、寿命が長
く、大電流動作にも耐えられる半導体レーザを実現する
ことができる。
【００２４】図５はこの発明の第５の実施形態による半
導体レーザを示す。図５に示すように、この第５の実施
形態による半導体レーザにおいては、ＢｅＯステージ４
１上に、Ｉｎはんだ層４２、ダイヤモンドサブマウント
４３、Ｉｎはんだ層４４、Ｃｕサブマウント４５および
Ｉｎはんだ層４６を介してレーザチップ４７がマウント
されている。ここで、Ｉｎはんだ層４２、４４、４６の
厚さは、例えばそれぞれ１〜６μｍである。また、ダイ
ヤモンドサブマウント４３およびＣｕサブマウント４５
の厚さは、例えばそれぞれ０．２ｍｍである。レーザチ
ップ４７は、例えば、第１の実施形態と同様なものであ
る。
導体レーザを示す。図５に示すように、この第５の実施
形態による半導体レーザにおいては、ＢｅＯステージ４
１上に、Ｉｎはんだ層４２、ダイヤモンドサブマウント
４３、Ｉｎはんだ層４４、Ｃｕサブマウント４５および
Ｉｎはんだ層４６を介してレーザチップ４７がマウント
されている。ここで、Ｉｎはんだ層４２、４４、４６の
厚さは、例えばそれぞれ１〜６μｍである。また、ダイ
ヤモンドサブマウント４３およびＣｕサブマウント４５
の厚さは、例えばそれぞれ０．２ｍｍである。レーザチ
ップ４７は、例えば、第１の実施形態と同様なものであ
る。
【００２５】この第５の実施形態によれば、ＢｅＯステ
ージ４１上にＩｎはんだ層４２、４４を介してダイヤモ
ンドサブマウント４３およびＣｕサブマウント４５が順
次積層され、Ｃｕサブマウント４５上にＩｎはんだ層４
６を介してレーザチップ４７がマウントされていること
により、第１の実施形態と同様に、Ｉｎはんだ層４２、
４４、４６の厚さをそれぞれ十分に小さくすることがで
き、また、ダイヤモンドサブマウント４３およびＣｕサ
ブマウント４５のそれぞれの厚さを十分に小さくするこ
とができ、Ｉｎはんだ層４６がレーザチップ４７の側面
に回り込んでリーク不良などが生じることがなくなり、
レーザチップ４７を高い位置精度でマウントすることが
できる。また、ダイヤモンドサブマウント４３およびＣ
ｕサブマウント４５のそれぞれに生じる応力が緩和され
ることから、それらの損傷が生じるのを防止することが
できる。さらに、一つのサブマウントとして熱伝導率が
高いダイヤモンドサブマウント４３を用いていることに
より、熱放散性の向上を図ることができる。また、レー
ザチップ４７とダイヤモンドサブマウント４３との間に
Ｃｕサブマウント４５が設けられていることにより、レ
ーザチップ４７とダイヤモンドサブマウント４３との熱
膨張係数差をレーザチップ４７とＣｕサブマウント４５
との熱膨張係数差によりほぼ打ち消すことができ、した
がってレーザチップ４７に生じる応力のより一層の低減
を図ることができる。以上により、信頼性が良好で、寿
命が長く、大電流動作にも耐えられる半導体レーザを実
現することができる。
ージ４１上にＩｎはんだ層４２、４４を介してダイヤモ
ンドサブマウント４３およびＣｕサブマウント４５が順
次積層され、Ｃｕサブマウント４５上にＩｎはんだ層４
６を介してレーザチップ４７がマウントされていること
により、第１の実施形態と同様に、Ｉｎはんだ層４２、
４４、４６の厚さをそれぞれ十分に小さくすることがで
き、また、ダイヤモンドサブマウント４３およびＣｕサ
ブマウント４５のそれぞれの厚さを十分に小さくするこ
とができ、Ｉｎはんだ層４６がレーザチップ４７の側面
に回り込んでリーク不良などが生じることがなくなり、
レーザチップ４７を高い位置精度でマウントすることが
できる。また、ダイヤモンドサブマウント４３およびＣ
ｕサブマウント４５のそれぞれに生じる応力が緩和され
ることから、それらの損傷が生じるのを防止することが
できる。さらに、一つのサブマウントとして熱伝導率が
高いダイヤモンドサブマウント４３を用いていることに
より、熱放散性の向上を図ることができる。また、レー
ザチップ４７とダイヤモンドサブマウント４３との間に
Ｃｕサブマウント４５が設けられていることにより、レ
ーザチップ４７とダイヤモンドサブマウント４３との熱
膨張係数差をレーザチップ４７とＣｕサブマウント４５
との熱膨張係数差によりほぼ打ち消すことができ、した
がってレーザチップ４７に生じる応力のより一層の低減
を図ることができる。以上により、信頼性が良好で、寿
命が長く、大電流動作にも耐えられる半導体レーザを実
現することができる。
【００２６】図６はこの発明の第６の実施形態による半
導体レーザを示す。図６に示すように、この第６の実施
形態による半導体レーザにおいては、Ｃｕステージ５１
上に、Ｉｎはんだ層５２、ＡｌＮサブマウント５３、Ｉ
ｎはんだ層５４、ダイヤモンドサブマウント５５および
Ｉｎはんだ層５６を介してレーザチップ５７がマウント
されている。ここで、Ｉｎはんだ層５２、５４、５６の
厚さは、例えばそれぞれ１〜６μｍである。また、Ａｌ
Ｎサブマウント５３およびダイヤモンドサブマウント５
５の厚さは、例えばそれぞれ０．２ｍｍである。この場
合、レーザチップ５７は表面電極型のものであり、Ａｌ
Ｎサブマウント５３はＣｕステージ５１との電気的絶縁
の役割を果たす。
導体レーザを示す。図６に示すように、この第６の実施
形態による半導体レーザにおいては、Ｃｕステージ５１
上に、Ｉｎはんだ層５２、ＡｌＮサブマウント５３、Ｉ
ｎはんだ層５４、ダイヤモンドサブマウント５５および
Ｉｎはんだ層５６を介してレーザチップ５７がマウント
されている。ここで、Ｉｎはんだ層５２、５４、５６の
厚さは、例えばそれぞれ１〜６μｍである。また、Ａｌ
Ｎサブマウント５３およびダイヤモンドサブマウント５
５の厚さは、例えばそれぞれ０．２ｍｍである。この場
合、レーザチップ５７は表面電極型のものであり、Ａｌ
Ｎサブマウント５３はＣｕステージ５１との電気的絶縁
の役割を果たす。
【００２７】この第６の実施形態によれば、Ｃｕステー
ジ５１上にＩｎはんだ層５２、５４を介してＡｌＮサブ
マウント５３およびダイヤモンドサブマウント５５が順
次積層され、ダイヤモンドサブマウント５５上にＩｎは
んだ層５６を介してレーザチップ５７がマウントされて
いることにより、第１の実施形態と同様に、Ｉｎはんだ
層５２、５４、５６の厚さをそれぞれ十分に小さくする
ことができ、また、ＡｌＮサブマウント５３およびダイ
ヤモンドサブマウント５５のそれぞれの厚さを十分に小
さくすることができ、Ｉｎはんだ層５６がレーザチップ
５７の側面に回り込んでリーク不良などが生じることが
なくなり、レーザチップ５７を高い位置精度でマウント
することができる。また、ＡｌＮサブマウント５３およ
びダイヤモンドサブマウント５５のそれぞれに生じる応
力が緩和されることから、それらの損傷が生じるのを防
止することができる。さらに、レーザチップ５７側のサ
ブマウントとして熱伝導率が高いダイヤモンドサブマウ
ント５５を用いていることにより、熱放散性の向上を図
ることができる。以上により、信頼性が良好で、寿命が
長く、大電流動作にも耐えられる半導体レーザを実現す
ることができる。
ジ５１上にＩｎはんだ層５２、５４を介してＡｌＮサブ
マウント５３およびダイヤモンドサブマウント５５が順
次積層され、ダイヤモンドサブマウント５５上にＩｎは
んだ層５６を介してレーザチップ５７がマウントされて
いることにより、第１の実施形態と同様に、Ｉｎはんだ
層５２、５４、５６の厚さをそれぞれ十分に小さくする
ことができ、また、ＡｌＮサブマウント５３およびダイ
ヤモンドサブマウント５５のそれぞれの厚さを十分に小
さくすることができ、Ｉｎはんだ層５６がレーザチップ
５７の側面に回り込んでリーク不良などが生じることが
なくなり、レーザチップ５７を高い位置精度でマウント
することができる。また、ＡｌＮサブマウント５３およ
びダイヤモンドサブマウント５５のそれぞれに生じる応
力が緩和されることから、それらの損傷が生じるのを防
止することができる。さらに、レーザチップ５７側のサ
ブマウントとして熱伝導率が高いダイヤモンドサブマウ
ント５５を用いていることにより、熱放散性の向上を図
ることができる。以上により、信頼性が良好で、寿命が
長く、大電流動作にも耐えられる半導体レーザを実現す
ることができる。
【００２８】図７はこの発明の第７の実施形態による半
導体レーザを示す。図７に示すように、この第７の実施
形態による半導体レーザにおいては、Ｃｕステージ６１
上に、Ｉｎはんだ層６２、ダイヤモンドサブマウント６
３、Ｉｎはんだ層６４、ＣｕＷサブマウント６５および
Ｉｎはんだ層６６を介してレーザチップ６７がマウント
されている。ここで、Ｉｎはんだ層６２、６４、６６の
厚さは、例えばそれぞれ１〜６μｍである。また、ダイ
ヤモンドサブマウント６３およびＣｕＷサブマウント６
５の厚さは、例えばそれぞれ０．２ｍｍである。レーザ
チップ６７は、例えば、第１の実施形態と同様なもので
ある。
導体レーザを示す。図７に示すように、この第７の実施
形態による半導体レーザにおいては、Ｃｕステージ６１
上に、Ｉｎはんだ層６２、ダイヤモンドサブマウント６
３、Ｉｎはんだ層６４、ＣｕＷサブマウント６５および
Ｉｎはんだ層６６を介してレーザチップ６７がマウント
されている。ここで、Ｉｎはんだ層６２、６４、６６の
厚さは、例えばそれぞれ１〜６μｍである。また、ダイ
ヤモンドサブマウント６３およびＣｕＷサブマウント６
５の厚さは、例えばそれぞれ０．２ｍｍである。レーザ
チップ６７は、例えば、第１の実施形態と同様なもので
ある。
【００２９】この第７の実施形態によれば、Ｃｕステー
ジ６１上にＩｎはんだ層６２、６４を介してダイヤモン
ドサブマウント６３およびＣｕＷサブマウント６５が順
次積層され、ＣｕＷサブマウント６５上にＩｎはんだ層
６６を介してレーザチップ６７がマウントされているこ
とにより、第１の実施形態と同様に、Ｉｎはんだ層６
２、６４、６６の厚さをそれぞれ十分に小さくすること
ができ、また、ダイヤモンドサブマウント６３およびＣ
ｕＷサブマウント６５のそれぞれの厚さを十分に小さく
することができ、Ｉｎはんだ層６６がレーザチップ６７
の側面に回り込んでリーク不良などが生じることがなく
なり、レーザチップ６７を高い位置精度でマウントする
ことができる。また、ダイヤモンドサブマウント６３お
よびＣｕＷサブマウント６５のそれぞれに生じる応力が
緩和されることから、それらの損傷が生じるのを防止す
ることができる。さらに、レーザチップ６７側のサブマ
ウントとしてＧａＡｓと熱膨張係数がほぼ同一のＣｕＷ
サブマウント６５を用いていることによりレーザチップ
６７に生じる応力をより一層緩和することができるとと
もに、もう一つのサブマウントとして熱伝導率が高いダ
イヤモンドサブマウント６３を用いていることにより熱
放散性の向上を図ることができる。以上により、信頼性
が良好で、寿命が長く、大電流動作にも耐えられる半導
体レーザを実現することができる。
ジ６１上にＩｎはんだ層６２、６４を介してダイヤモン
ドサブマウント６３およびＣｕＷサブマウント６５が順
次積層され、ＣｕＷサブマウント６５上にＩｎはんだ層
６６を介してレーザチップ６７がマウントされているこ
とにより、第１の実施形態と同様に、Ｉｎはんだ層６
２、６４、６６の厚さをそれぞれ十分に小さくすること
ができ、また、ダイヤモンドサブマウント６３およびＣ
ｕＷサブマウント６５のそれぞれの厚さを十分に小さく
することができ、Ｉｎはんだ層６６がレーザチップ６７
の側面に回り込んでリーク不良などが生じることがなく
なり、レーザチップ６７を高い位置精度でマウントする
ことができる。また、ダイヤモンドサブマウント６３お
よびＣｕＷサブマウント６５のそれぞれに生じる応力が
緩和されることから、それらの損傷が生じるのを防止す
ることができる。さらに、レーザチップ６７側のサブマ
ウントとしてＧａＡｓと熱膨張係数がほぼ同一のＣｕＷ
サブマウント６５を用いていることによりレーザチップ
６７に生じる応力をより一層緩和することができるとと
もに、もう一つのサブマウントとして熱伝導率が高いダ
イヤモンドサブマウント６３を用いていることにより熱
放散性の向上を図ることができる。以上により、信頼性
が良好で、寿命が長く、大電流動作にも耐えられる半導
体レーザを実現することができる。
【００３０】図８はこの発明の第８の実施形態による半
導体レーザを示す。図８に示すように、この第８の実施
形態による半導体レーザにおいては、ＣｕＷステージ７
１上に、Ｉｎはんだ層７２、ＢｅＯサブマウント７３、
Ｉｎはんだ層７４、ダイヤモンドサブマウント７５、Ｉ
ｎはんだ層７６、ＢｅＯサブマウント７７およびＩｎは
んだ層７８を介してレーザチップ７９がマウントされて
いる。ここで、Ｉｎはんだ層７２、７４、７６、７８の
厚さは、例えばそれぞれ１〜６μｍである。また、Ｂｅ
Ｏサブマウント７３、ダイヤモンドサブマウント７５お
よびＢｅＯサブマウント７７の厚さは、例えばそれぞれ
０．２ｍｍである。レーザチップ７９は、例えば、第１
の実施形態と同様なものである。
導体レーザを示す。図８に示すように、この第８の実施
形態による半導体レーザにおいては、ＣｕＷステージ７
１上に、Ｉｎはんだ層７２、ＢｅＯサブマウント７３、
Ｉｎはんだ層７４、ダイヤモンドサブマウント７５、Ｉ
ｎはんだ層７６、ＢｅＯサブマウント７７およびＩｎは
んだ層７８を介してレーザチップ７９がマウントされて
いる。ここで、Ｉｎはんだ層７２、７４、７６、７８の
厚さは、例えばそれぞれ１〜６μｍである。また、Ｂｅ
Ｏサブマウント７３、ダイヤモンドサブマウント７５お
よびＢｅＯサブマウント７７の厚さは、例えばそれぞれ
０．２ｍｍである。レーザチップ７９は、例えば、第１
の実施形態と同様なものである。
【００３１】この第７の実施形態によれば、ＣｕＷステ
ージ７１上にＩｎはんだ層７２、７４、７６を介してＢ
ｅＯサブマウント７３、ダイヤモンドサブマウント７５
およびＢｅＯサブマウント７７が順次積層され、ＢｅＯ
サブマウント７５上にＩｎはんだ層７８を介してレーザ
チップ７９がマウントされていることにより、第１の実
施形態と同様に、Ｉｎはんだ層７２、７４、７６、７８
の厚さをそれぞれ十分に小さくすることができ、また、
ＢｅＯサブマウント７３、ダイヤモンドサブマウント７
５およびＢｅＯサブマウント７７のそれぞれの厚さを十
分に小さくすることができ、Ｉｎはんだ層７８がレーザ
チップ７９の側面に回り込んでリーク不良などが生じる
ことがなくなり、レーザチップ７９を高い位置精度でマ
ウントすることができる。また、ＢｅＯサブマウント７
３、ダイヤモンドサブマウント７５およびＢｅＯサブマ
ウント７７のそれぞれに生じる応力が緩和されることか
ら、それらの損傷が生じるのを防止することができる。
さらに、レーザチップ７９側のサブマウントとしてＧａ
Ａｓと熱膨張係数がほぼ同一のＢｅＯサブマウント７７
を用いていることによりレーザチップ７９に生じる応力
をより一層緩和することができるとともに、一つのサブ
マウントとして熱伝導率が高いダイヤモンドサブマウン
ト７５を用いていることにより熱放散性の向上を図るこ
とができる。以上により、信頼性が良好で、寿命が長
く、大電流動作にも耐えられる半導体レーザを実現する
ことができる。
ージ７１上にＩｎはんだ層７２、７４、７６を介してＢ
ｅＯサブマウント７３、ダイヤモンドサブマウント７５
およびＢｅＯサブマウント７７が順次積層され、ＢｅＯ
サブマウント７５上にＩｎはんだ層７８を介してレーザ
チップ７９がマウントされていることにより、第１の実
施形態と同様に、Ｉｎはんだ層７２、７４、７６、７８
の厚さをそれぞれ十分に小さくすることができ、また、
ＢｅＯサブマウント７３、ダイヤモンドサブマウント７
５およびＢｅＯサブマウント７７のそれぞれの厚さを十
分に小さくすることができ、Ｉｎはんだ層７８がレーザ
チップ７９の側面に回り込んでリーク不良などが生じる
ことがなくなり、レーザチップ７９を高い位置精度でマ
ウントすることができる。また、ＢｅＯサブマウント７
３、ダイヤモンドサブマウント７５およびＢｅＯサブマ
ウント７７のそれぞれに生じる応力が緩和されることか
ら、それらの損傷が生じるのを防止することができる。
さらに、レーザチップ７９側のサブマウントとしてＧａ
Ａｓと熱膨張係数がほぼ同一のＢｅＯサブマウント７７
を用いていることによりレーザチップ７９に生じる応力
をより一層緩和することができるとともに、一つのサブ
マウントとして熱伝導率が高いダイヤモンドサブマウン
ト７５を用いていることにより熱放散性の向上を図るこ
とができる。以上により、信頼性が良好で、寿命が長
く、大電流動作にも耐えられる半導体レーザを実現する
ことができる。
【００３２】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００３３】例えば、上述の第１〜第８の実施形態にお
いて挙げた数値、構造、材料などはあくまでも例に過ぎ
ず、必要に応じて、これらと異なる数値、構造、材料な
どを用いてもよい。
いて挙げた数値、構造、材料などはあくまでも例に過ぎ
ず、必要に応じて、これらと異なる数値、構造、材料な
どを用いてもよい。
【００３４】また、レーザチップ７、１７、２７、３
７、４７、５７、６７、７９として、上述の第１〜第８
の実施形態で用いたものと異なるレーザチップ、例え
ば、ｎ型ＧａＡｓ基板上にＡｌＧａＩｎＰ層やＧａＩｎ
Ｐ層などを成長させたものなどを用いてもよい。
７、４７、５７、６７、７９として、上述の第１〜第８
の実施形態で用いたものと異なるレーザチップ、例え
ば、ｎ型ＧａＡｓ基板上にＡｌＧａＩｎＰ層やＧａＩｎ
Ｐ層などを成長させたものなどを用いてもよい。
【００３５】
【発明の効果】以上説明したように、この発明による電
子装置によれば、基台上に複数のサブマウントがはんだ
層を介して順次積層され、最上層のサブマウント上には
んだ層を介して素子チップが実装されていることによ
り、はんだ層の厚さおよびサブマウントの厚さを十分に
小さく抑えることができ、はんだ層の回り込みによる素
子チップの不良やサブマウントの損傷を防止することが
でき、しかもサブマウントの材料の選択の自由度が高
い。
子装置によれば、基台上に複数のサブマウントがはんだ
層を介して順次積層され、最上層のサブマウント上には
んだ層を介して素子チップが実装されていることによ
り、はんだ層の厚さおよびサブマウントの厚さを十分に
小さく抑えることができ、はんだ層の回り込みによる素
子チップの不良やサブマウントの損傷を防止することが
でき、しかもサブマウントの材料の選択の自由度が高
い。
【図１】この発明の第１の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図２】この発明の第２の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図３】この発明の第３の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図４】この発明の第４の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図５】この発明の第５の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図６】この発明の第６の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図７】この発明の第７の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図８】この発明の第８の実施形態による半導体レーザ
を示す断面図である。
を示す断面図である。
【図９】従来の半導体レーザを示す断面図である。
【図１０】従来の半導体レーザを示す断面図である。
【図１１】従来の半導体レーザを示す断面図である。
１、１１、５１、６１・・・Ｃｕステージ、２、４、
６、１２、１４、１６、２２、２４、２６、３２、３
４、３６、４２、４４、４６、５２、５６、６２、６
４、６６、７２、７４、７６、７８・・・Ｉｎはんだ
層、３・・・ＳｉＣサブマウント、５、１３、１５、２
３、３５、４３、５５、６３、７５・・・ダイヤモンド
サブマウント、７、１７、２７、３７、４７、５７、６
７、７９・・・レーザチップ、２１、７１・・・ＣｕＷ
ステージ、２５、７３、７７・・・ＢｅＯサブマウン
ト、３１、４１・・・ＢｅＯステージ、３３、４５・・
・Ｃｕサブマウント、５３・・・ＡｌＮサブマウント、
６５・・・ＣｕＷサブマウント
６、１２、１４、１６、２２、２４、２６、３２、３
４、３６、４２、４４、４６、５２、５６、６２、６
４、６６、７２、７４、７６、７８・・・Ｉｎはんだ
層、３・・・ＳｉＣサブマウント、５、１３、１５、２
３、３５、４３、５５、６３、７５・・・ダイヤモンド
サブマウント、７、１７、２７、３７、４７、５７、６
７、７９・・・レーザチップ、２１、７１・・・ＣｕＷ
ステージ、２５、７３、７７・・・ＢｅＯサブマウン
ト、３１、４１・・・ＢｅＯステージ、３３、４５・・
・Ｃｕサブマウント、５３・・・ＡｌＮサブマウント、
６５・・・ＣｕＷサブマウント
Claims (8)
- 【請求項１】 基台上にサブマウントを介して素子チッ
プが実装された電子装置において、 上記基台上に複数のサブマウントがはんだ層を介して順
次積層され、最上層の上記サブマウント上にはんだ層を
介して上記素子チップが実装されたことを特徴とする電
子装置。 - 【請求項２】 上記素子チップは半導体チップであるこ
とを特徴とする請求項１記載の電子装置。 - 【請求項３】 上記素子チップはレーザチップであるこ
とを特徴とする請求項１記載の電子装置。 - 【請求項４】 上記最上層の上記サブマウントは上記素
子チップの熱応力を緩和する機能を有する材料からな
り、最下層の上記サブマウントはヒートシンクとして機
能する材料からなることを特徴とする請求項１記載の電
子装置。 - 【請求項５】 上記最上層の上記サブマウントはＣｕＷ
からなり、上記最下層の上記サブマウントはダイヤモン
ドからなることを特徴とする請求項４記載の電子装置。 - 【請求項６】 上記複数のサブマウントはダイヤモン
ド、ＳｉＣ、ＢｅＯ、Ｃｕ、ＣｕＷまたはＡｌＮからな
ることを特徴とする請求項１記載の電子装置。 - 【請求項７】 上記はんだ層はＩｎ、ＰｂＳｎ、ＡｕＳ
ｎまたはＡｕＳｉからなることを特徴とする請求項１記
載の電子装置。 - 【請求項８】 上記基台はＣｕ、ＣｕＷまたはＢｅＯか
らなることを特徴とする請求項１記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114921A JPH11307875A (ja) | 1998-04-24 | 1998-04-24 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114921A JPH11307875A (ja) | 1998-04-24 | 1998-04-24 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307875A true JPH11307875A (ja) | 1999-11-05 |
Family
ID=14649970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10114921A Pending JPH11307875A (ja) | 1998-04-24 | 1998-04-24 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307875A (ja) |
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