JPH11308254A

JPH11308254A - 通信機能を有するシステムｌｓｉ

Info

Publication number: JPH11308254A
Application number: JP10982598A
Authority: JP
Inventors: Yoshihiko Koike; 良彦小池
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-04-20
Filing date: 1998-04-20
Publication date: 1999-11-05
Anticipated expiration: 2018-04-20
Also published as: JP3487759B2

Abstract

(57)【要約】【課題】タイマー割込みを使用したＦＩＦＯバッファの
定期的な書き込み処理を不要とし、通信エラーが発生す
る状況を未然に回避する。【解決手段】送信データが書込まれ、前記送信データを
書込まれた順に出力するＦＩＦＯバッファと、書込み割
込み信号に応答して前記送信データを前記ＦＩＦＯバッ
ファに送信するコントローラと、前記ＦＩＦＯバッファ
の空き状態に応じて前記書込み割込み信号を生成して前
記コントローラに出力し、前記書込み割込み信号の間隔
が可変設定されるＦＩＦＯ制御部とを有することを特徴
とするＬＳＩデバイスを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信機能を有する
半導体装置、特に送信用ＦＩＦＯバッファを内蔵するシ
ステムＬＳＩに関する。

【０００２】

【従来の技術】近年、データ通信においてさまざまな通
信プロトコルが開発され、その通信プロトコル専用の半
導体装置が存在する。それらの半導体装置、例えばシス
テムＬＳＩには通信マクロが内蔵され、通信マクロで送
信するデータを格納するのにＦＩＦＯバッファが多く使
用される。

【０００３】通信マクロを介して接続されるシステム全
体は、システムＬＳＩに内蔵される制御装置、例えばマ
イクロコントローラにより制御されるが、システム全体
のパフォーマンスを向上させるためには、送信データを
ＦＩＦＯバッファに書き込む処理についても効率よく行
う必要がある。

【０００４】従来の送信用ＦＩＦＯバッファにおいて
は、送信すべきデータがなくなると、通信マクロがマイ
クロコントローラにデータの書き込み要求を出力し、マ
イクロコントローラが次に送信するデータをＦＩＦＯバ
ッファに書き込むという処理を行っていた。

【０００５】ところが、システム全体の規模が大きくな
ると、マイクロコントローラは、ある時間間隔におい
て、送信処理だけでなく優先度の高い処理、例えばタイ
マー割込みなどの処理も行うようになる。このため、送
信処理とそれより優先度の高い処理が同時に発生する場
合も起こり得る。

【０００６】この場合は、優先度の高い処理が優先的に
行われるので、通信マクロから書き込み要求が来ても、
マイクロコントローラは規定の時間内にＦＩＦＯバッフ
ァに送信データを書き込むことができず、ＦＩＦＯバッ
ファが空になり通信エラーが発生してしまう。

【０００７】この様に処理量が多くなったシステムにお
いて、上記の通信エラーの発生を避けるために、従来
は、通信マクロから書き込み要求が来る時にＦＩＦＯバ
ッファにデータを書き込むだけでなく、ＦＩＦＯバッフ
ァが空にならないように定期的に送信データを書き込む
ようなソフトウェア上での対策が施されていた。

【０００８】即ち、通信マクロから出力される書き込み
要求とは別に、タイマー割込みのように優先度の非常に
高い割込みを使用し、マイクロコントローラにＦＩＦＯ
バッファへのデータの書き込み処理を強制的に行わせて
いた。

【０００９】

【発明が解決しようとする課題】しかし、処理量が増大
したシステムの場合に、通信マクロから出力される書き
込み要求とは別に、タイマー割込みを使用して通信処理
を監視することはソフトウェアでの処理の煩雑さを招
く。

【００１０】一方、タイマー割込みを使用せずＦＩＦＯ
バッファが空になった時に書き込み要求を出すだけで
は、処理量が増大した場合通信エラーが頻繁に発生し、
好ましくない。

【００１１】本発明は、以上の点を鑑み、タイマー割込
みを使用したＦＩＦＯバッファの定期的な書き込み処理
を不要とすると共に、通信エラーが発生する状況を未然
に回避するシステムＬＳＩを提供することを目的とす
る。

【００１２】

【課題を解決するための手段】上記の目的は、送信デー
タが書込まれ、前記送信データを書込まれた順に出力す
るＦＩＦＯバッファと、書込み割込み信号に応答して前
記送信データを前記ＦＩＦＯバッファに送信するコント
ローラと、前記ＦＩＦＯバッファの空き状態に応じて前
記書込み割込み信号を生成して前記コントローラに出力
し、前記書込み割込み信号の間隔が可変設定されるＦＩ
ＦＯ制御部とを有することを特徴とするＬＳＩデバイス
を提供することにより達成される。

【００１３】本発明によれば、ＦＩＦＯ制御部は、ＦＩ
ＦＯバッファの空き状態に応じて書込み割込み信号を生
成し、しかも書込み割込み信号の間隔を可変設定できる
ので、システムに最適な書き込み処理が実現でき、通信
エラーの発生を著しく低下させることができる。

【００１４】例えば、システムの処理量が多い場合は書
込み割込み信号の間隔が狭くなる様に設定し、通信エラ
ーの発生確率を低くし、一方、システムの処理量が少な
い場合は、その間隔を広くして、システムへの書込み割
込みの頻度を下げることができる。

【００１５】また、本発明のＬＳＩデバイスの前記ＦＩ
ＦＯ制御部は、少なくとも前記ＦＩＦＯバッファが第１
の空き状態のとき第１の書込み要求信号を生成し、前記
ＦＩＦＯバッファが第１の空き状態より空き領域が多い
第２の空き状態のとき第２の書込み要求信号を生成する
書込み要求生成回路と、前記書込み要求生成回路で生成
される前記第１又は第２の書込み要求信号の１つを選択
し、前記書込み割込み信号を出力するセレクタとを有す
ることを特徴とする。

【００１６】本発明によれば、ＦＩＦＯバッファの空き
状態に応じて、異なる間隔の第１と第２の書込み要求信
号が生成され、システムに最適な間隔の書込み要求信号
の選択の自由をユーザに与えることができるので、シス
テムの割込み処理量が最適化され、通信エラーの発生を
著しく低下させることができる。

【００１７】また、本発明のＬＳＩデバイスの前記ＦＩ
ＦＯ制御部は、更に、前記コントローラから出力される
割込み許可信号により前記書込み割込み信号の出力を許
可又は禁止する割込み制御回路を有することを特徴とす
る。

【００１８】本発明によれば、コントローラから出力さ
れる割込み許可信号により、書込み割込み信号を許可又
は禁止できるので、システムＬＳＩの他の割込みの発生
状況及び割込みの優先度に応じて、そのシステムに最適
な送信処理の制御が可能となる。

【００１９】また、本発明のＬＳＩデバイスの前記書込
み要求生成回路は、前記ＦＩＦＯバッファの書込み領域
を記憶する書込みポインタと、前記ＦＩＦＯバッファの
読出し領域を記憶する読出しポインタとの関係に応じ
て、前記第１及び第２の書込み要求信号を生成すること
を特徴とする。

【００２０】本発明によれば、書込みポインタと読出し
ポインタを利用することにより、空き領域の大きさに対
応した複数種類の書込み割込み信号を生成することがで
きる。

【００２１】また、本発明のＬＳＩデバイスは、前記書
込み割込み信号の間隔が、前記コントローラに入力され
る他の割込み信号の割込み優先度に応じて可変設定され
ることを特徴とする。

【００２２】本発明によれば、書込み割込み信号の間隔
が、コントローラに入力される他の割込み信号の割込み
優先度に応じて可変設定されるので、システム全体の処
理能力に応じて書込み割込み信号の間隔を動的に変更設
定することができ、通信エラーの発生を著しく低下させ
ることができると共に、システム全体の処理効率を上げ
ることができる。

【００２３】また、本発明のＬＳＩデバイスの前記セレ
クタは、前記書込み割込み信号として、前記書込み割込
み信号の割込み優先度より高い割込み優先度を有する前
記他の割込み信号が第１の頻度で発生するとき、前記第
１の書込み要求信号を選択し、当該他の割込み信号が第
１の頻度より低い第２の頻度で発生するとき、前記第２
の書込み要求信号を選択することを特徴とする。

【００２４】本発明によれば、セレクタは、優先度の高
い割込み信号の発生頻度に応じて、書込み要求信号の間
隔を選択できるので、システム全体の処理能力に応じて
書込み要求信号の間隔を動的に変更設定することがで
き、通信エラーの発生を著しく低下させることができる
と共に、システム全体の処理効率を上げることができ
る。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。

【００２６】図１は、本発明の実施の形態のシステムＬ
ＳＩのブロック図である。システムＬＳＩ１は、システ
ムＬＳＩ全体の制御を行うＣＰＵ２、所定のタイミング
信号を生成するタイマ３、画像データや音声データを高
速に処理するＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）４、所定の時間間隔のパルス幅信
号を出力するＰＷＣ（ＰｕｌｓｅＷｉｄｔｈＣｏｕ
ｎｔｅｒ）５、他のシステムＬＳＩとＬＡＮを構成し所
定のプロトコルに従ってデータを送受信する通信マクロ
６等を有する。

【００２７】通信マクロ６は、他のシステムＬＳＩ内の
通信マクロと２線式バス７で接続され、ＣＰＵ２から内
蔵のＦＩＦＯバッファ（図示せず）に書き込まれたデー
タを２線式バス７に出力し、他のシステムＬＳＩ内の通
信マクロから送られてきたデータを内蔵のＦＩＦＯバッ
ファに格納しＣＰＵ２に出力する。

【００２８】図２は、本発明の実施の形態のシステムＬ
ＳＩを使用し、自動車内においてオーディオ装置のＬＡ
Ｎを構成した場合を示す。チューナ１０とカセットテー
プレコーダ１１は、システムＬＳＩ１２により制御され
る。複数のシステムＬＳＩを使用してＬＡＮを構成する
場合、１つのシステムＬＳＩをマスターとし他のシステ
ムＬＳＩをスレーブとする。本実施の形態では、システ
ムＬＳＩ１２がマスターとなっており、システムＬＳＩ
１２は、チューナ１０とカセットテープレコーダ１１を
制御すると共に、システム全体の制御を行う。

【００２９】システムＬＳＩ１２の通信マクロ１３は、
２線式バス７を介して、コンパクトディスクプレーヤ１
４を制御するシステムＬＳＩ１５の通信マクロ１６、及
びナビゲーションシステムやテレビジョンのモニタ１７
を制御するシステムＬＳＩ１８の通信マクロ１９と接続
される。

【００３０】マスターシステムＬＳＩ１２は、オーディ
オシステムの中心となり、通信マクロ１３と２線式バス
７を介して、例えば、コンパクトディスクプレーヤ１４
に起動・停止等の制御データを送信し、コンパクトディ
スクプレーヤ１４のスレーブシステムＬＳＩ１５から、
通信マクロ１６と２線式バス７を介して、何曲目を演奏
中であるかを示すデータ等を受信する。また、マスター
システムＬＳＩ１２は、モニタ１７のスレーブシステム
ＬＳＩ１８に演奏中の曲名を表示させるデータ等を送信
する。

【００３１】図３は、本発明の実施の形態の通信マクロ
のブロック図である。通信マクロ内には、送信用の通信
マクロ２２と受信用の通信マクロ３９が内蔵されるが、
本実施の形態は送信用の通信マクロ２２に関するもので
あるので、受信用の通信マクロ３９のブロック図は省略
する。

【００３２】マイクロコントローラ２０は、他のシステ
ムＬＳＩに送信するデータ及びＦＩＦＯバッファ３４に
対する書き込み信号を内部バス２１に出力する。バスイ
ンターフェイス２３は内部バス２１に接続されており、
送信データＳ２４及び書き込み信号Ｓ２５をＦＩＦＯバ
ッファ３４に出力する。

【００３３】ＦＩＦＯバッファ３４は、本実施の形態で
は８バイトの記憶領域を有しており、入力されたデータ
Ｓ２４を入力された順に記憶し、記憶したデータを送信
タイミングに従って、入力された順に２線式バス７に出
力する。

【００３４】バスインターフェイス２３から出力される
書き込み信号Ｓ２５は、ライトポインタ３１にも入力さ
れる。ライトポインタ３１は、本実施の形態では３ビッ
トのカウンタで、ＦＩＦＯバッファ３４に１バイトのデ
ータＳ２４が書き込まれる度に１ずつカウントアップす
る。従って、ライトポインタ３１の値により、ＦＩＦＯ
バッファ３４にデータが書き込まれる記憶領域を監視す
ることができる。

【００３５】ＦＩＦＯバッファ３４に記憶されたデータ
Ｓ２４は、送信タイミング生成回路３３で生成されるタ
イミング信号Ｓ４０に同期してＦＩＦＯバッファ３４か
ら出力される。タイミング信号Ｓ４０は、３ビットのカ
ウンタであるリードポインタ３２にも入力され、リード
ポインタ３２は、ＦＩＦＯバッファ３４のデータＳ２４
が読み出される度に１ずつカウントアップする。従っ
て、リードポインタ３２の値により、ＦＩＦＯバッファ
３４からデータが読み出される記憶領域を監視すること
ができる。従って、ライトポインタ３１とリードポイン
タ３２の両方を監視することで、ＦＩＦＯバッファ３４
内の空き領域の大きさを検出することができる。

【００３６】書き込み要求生成回路３０は、ライトポイ
ンタ３１とリードポインタ３２の値からＦＩＦＯバッフ
ァ３４に格納されているデータ量を監視し、異なる時間
間隔を有する４種類の書き込み要求信号ＷＲＱ１〜４を
生成しセレクタ２６に出力する。

【００３７】また、書き込み要求生成回路３０は、マイ
クロコントローラ２０にエンプティフラグ信号Ｓ３５、
フルフラグ信号Ｓ３６及びエラーフラグ信号Ｓ３７を出
力する。エンプティフラグ信号Ｓ３５は、例えばライト
ポインタ３１の値が（０００）であってリードポインタ
３２の値が（１１１）から（０００）に変化した時、即
ち、ＦＩＦＯバッファ３４のデータが空になった時出力
される。

【００３８】また、フルフラグ信号Ｓ３６は、例えばリ
ードポインタ３２の値が（０００）であってライトポイ
ンタ３１の値が（１１１）から（０００）に変化した
時、即ち、ＦＩＦＯバッファ３４に８バイトのデータＳ
２４が格納されて満杯になった時に出力される。また、
エラーフラグ信号Ｓ３７は、送信したデータが正しいか
否かを検査する信号で、パリティチェック信号、タイミ
ング信号、アクノリッジ信号等がある。

【００３９】セレクタ２６は、書き込み要求生成回路３
０から入力される書き込み要求信号ＷＲＱ１〜４の中か
ら１つを選択し、書き込み要求信号ＷＲＱを割込み信号
としてマイクロコントローラ２０に出力する。マイクロ
コントローラ２０は、この書き込み要求信号ＷＲＱの割
込みを受信すると、その優先度に応じて受付け、ＦＩＦ
Ｏバッファ３４への書込み割込み処理を行う。書き込み
要求信号の割込み優先度が低い場合は、その割込み処理
は行われない。書き込み要求信号ＷＲＱは、後で詳述す
るように、ＦＩＦＯバッファ３４のデータが空になり通
信エラーが発生する状況を未然に回避するために、最適
の書き込み間隔を有する信号として選択されたものであ
る。

【００４０】マイクロコントローラ２０は、システムに
最適な書き込み間隔を選択するための選択信号Ｓ３８を
レジスタ２９に出力する。レジスタ２９に入力された選
択信号Ｓ３８は、エンコーダ２８を経由してセレクタ２
６に入力される。

【００４１】このように本実施の形態では、マイクロコ
ントローラ２０からレジスタ２９に出力される選択信号
Ｓ３８により、システムに最適な書き込み間隔を任意に
選択することができる。従って、送信すべきデータ量、
送信の頻度又はシステムＬＳＩ内部の他の割り込み信号
の優先度に応じて、システムＬＳＩはシステムに最適な
書き込み間隔を選択し、ＦＩＦＯバッファ３４のデータ
が空になることによる通信エラーの発生を未然に防止す
ることができる。なお、システムに最適な書き込み間隔
を固定できる場合は、レジスタ２９の値をＲＯＭ等に格
納したり、あるいは、配線で固定的に選択してもよい。
但し、その場合でも、システムＬＳＩのユーザが、最適
な書込み間隔を選択することができる。

【００４２】また、受信用の通信マクロ３９は、２線式
バス７を介して他のシステムＬＳＩから送信されたデー
タを受信し、そのデータを内部バス２１を介してマイク
ロコントローラ２０に出力する。

【００４３】図４は、本発明の実施の形態において、送
信用通信マクロ２２に内蔵されるＦＩＦＯバッファ３４
に格納及び送信されるデータと、送信用通信マクロ２２
から出力される書き込み要求信号の関係を示す説明図で
ある。

【００４４】また、図５乃至図８は、ＦＩＦＯバッファ
３４に格納及び送信されるデータと、ライトポインタ３
１とリードポインタ３２の値を示す模式図である。図４
乃至図８により、ライトポインタ３１とリードポインタ
３２の値により書き込み要求信号を異なる時間間隔で出
力する方法を説明する。

【００４５】前述のようにＦＩＦＯバッファ３４は、８
バイトの記憶領域を有し、連続してデータを送信する場
合に、送信データを１バイトずつ連続して入力し、入力
した順に１バイトずつ出力する。図４のＦＩＦＯバッフ
ァ３４のデータ信号に付された番号は、図５乃至図８の
ＦＩＦＯバッファ３４に付された番号の記憶領域に格納
されるデータを示す。

【００４６】図４（１）に示すケース１は、ＦＩＦＯバ
ッファ３４内の残りのデータが１バイトになった時に書
き込み要求信号ＷＲＱ１が出力される場合である。即
ち、書き込み要求信号ＷＲＱ１は、ＦＩＦＯバッファ３
４の記憶領域７に格納されているデータが送信される直
前に出力される。

【００４７】ケース１の書き込み要求信号ＷＲＱ１が出
力されるタイミングを図５により説明する。図５（１）
は、データがＦＩＦＯバッファ３４の記憶領域０〜７の
すべてに格納されている場合である。なお、データが格
納されている記憶領域を黒く示す。

【００４８】ライトポインタ３１は、ＦＩＦＯバッファ
３４が空の時（０００）である。入力されるデータが１
バイトずつ記憶領域０から記憶領域１、記憶領域２と順
に格納される度に、ライトポインタ３１は、１ずつカウ
ントアップされ、記憶領域０〜７のすべてに格納される
と（０００）に戻る。また、リードポインタ３２は、ま
だ１バイトのデータも読み出していないので（０００）
となっている。なお、リードポインタ３２が（０００）
であってライトポインタ３１が（１１１）から（００
０）に変化するときに、前述したフルフラグが出力され
る。

【００４９】図５（２）は、図４（１）において円４１
で示した書き込み要求信号ＷＲＱ１が出力されるタイミ
ングを示す。ＦＩＦＯバッファ３４の記憶領域０〜６の
データはすでに読み出されており、記憶領域７のデータ
だけが残っている。

【００５０】記憶領域７のデータだけが残っている時
は、リードポインタ３２は（１１１）となっており、記
憶領域７のデータが読み出される時、リードポインタ３
２は（１１１）から（０００）に変化する。ケース１の
書き込み要求信号ＷＲＱ１は、ライトポインタ３１が
（０００）であってリードポインタ３２が（１１１）か
ら（０００）に変化するとき出力され、前述のエンプテ
ィフラグが出力されるタイミングと同じである。

【００５１】即ち、書き込み要求信号ＷＲＱ１はＦＩＦ
Ｏバッファ３４内の空き領域が７バイトになると発生
し、ライトポインタ３１の値をＷＰとし、リードポイン
タ３２の値をＲＰとすると、書き込み要求信号ＷＲＱ１
は、｜ＷＰ−ＲＰ｜≧７の場合に出力される。従って、書き込み要求信号ＷＲＱ
１の発生間隔は大きく、発生頻度は低い。

【００５２】図４（２）に示すケース２は、ＦＩＦＯバ
ッファ３４の残りのデータが４バイトになった時に書き
込み要求信号ＷＲＱ２が出力される場合である。即ち、
書き込み要求信号ＷＲＱ２は、ＦＩＦＯバッファ３４の
記憶領域４に格納されているデータが送信される直前に
出力される。

【００５３】ケース２の書き込み要求信号ＷＲＱ２が出
力されるタイミングを図６により説明する。図６（１）
は、図５（１）と同様に、データがＦＩＦＯバッファ３
４の記憶領域０〜７のすべてに格納されている場合であ
る。

【００５４】図６（２）は、図４（２）において円４２
で示した書き込み要求信号ＷＲＱ２が出力されるタイミ
ングを示す。ＦＩＦＯバッファ３４の記憶領域０〜３の
データはすでに読み出されており、記憶領域４〜７のデ
ータが残っている。

【００５５】リードポインタ３２は次に読み出すべき記
憶領域４を示す（１００）となっており、記憶領域４の
データが読み出される時、リードポインタ３２は（１０
０）から（１０１）に変化する。ケース２の書き込み要
求信号ＷＲＱ２は、ＦＩＦＯバッファ３４内の空き領域
が４バイトになった時に出力される。即ち、ライトポイ
ンタ３１が（０００）であり、リードポインタ３２が
（１００）から（１０１）に変化するとき出力されるの
で、書き込み要求信号ＷＲＱ２は、｜ＷＰ−ＲＰ｜≧４の場合に出力される。従って、書き込み要求信号ＷＲＱ
２の発生間隔はＷＲＱ１より狭く、発生頻度は高い。

【００５６】図４（３）に示すケース３は、ＦＩＦＯバ
ッファ３４の残りのデータが６バイトになった時、即
ち、２バイトのデータが出力されたとき書き込み要求信
号ＷＲＱ３が出力される場合である。即ち、書き込み要
求信号ＷＲＱ３は、ＦＩＦＯバッファ３４の記憶領域２
に格納されているデータが送信される直前に出力され
る。

【００５７】ケース３の書き込み要求信号ＷＲＱ３が出
力されるタイミングを図７により説明する。図７（１）
は、図５（１）と同様に、データがＦＩＦＯバッファ３
４の記憶領域０〜７のすべてに格納されている場合であ
る。

【００５８】図７（２）は、図４（３）において円４３
で示した書き込み要求信号ＷＲＱ３が出力されるタイミ
ングを示す。ＦＩＦＯバッファ３４の記憶領域０、１の
データはすでに読み出されており、記憶領域２〜７のデ
ータが残っている。

【００５９】リードポインタ３２は記憶領域２を示す
（０１０）となっており、記憶領域２のデータが読み出
される時、リードポインタ３２は（０１０）から（０１
１）に変化する。ケース３の書き込み要求信号ＷＲＱ３
は、ＦＩＦＯバッファ３４内の空き領域が２バイトにな
った時に出力される。即ち、ライトポインタ３１が（０
００）であって、リードポインタ３２が（０１０）から
（０１１）に変化するとき出力されるので、書き込み要
求信号ＷＲＱ３は、｜ＷＰ−ＲＰ｜≧２の場合に出力される。従って、書き込み要求信号ＷＲＱ
３の発生間隔はＷＲＱ２より狭く、発生頻度は高い。

【００６０】図４（４）に示すケース４は、書き込み要
求信号ＷＲＱ４が、ＦＩＦＯバッファ３４の残りのデー
タが７バイトになった時、即ち、１バイトのデータが出
力された時に出力される場合である。即ち、書き込み要
求信号ＷＲＱ４は、ＦＩＦＯバッファ３４の記憶領域１
に格納されているデータが送信される直前に出力され
る。

【００６１】ケース４の書き込み要求信号ＷＲＱ４が出
力されるタイミングを図８により説明する。図８（１）
は、図５（１）と同様に、データがＦＩＦＯバッファ３
４の記憶領域０〜７のすべてに格納されている場合であ
る。

【００６２】図８（２）は、図４（４）において円４４
で示した書き込み要求信号ＷＲＱ４が出力されるタイミ
ングを示す。ＦＩＦＯバッファ３４の記憶領域０のデー
タはすでに読み出されており、記憶領域１〜７のデータ
が残っている。

【００６３】リードポインタ３２は記憶領域１を示す
（００１）となっており、記憶領域１のデータが読み出
される時、リードポインタ３２は（００１）から（０１
０）に変化する。ケース４の書き込み要求信号ＷＲＱ４
は、ＦＩＦＯバッファ３４内の空き領域が１バイトにな
った時に出力される。即ち、ライトポインタ３１が（０
００）であって、リードポインタ３２が（００１）から
（０１０）に変化するとき出力されるので、書き込み要
求信号ＷＲＱ４は、｜ＷＰ−ＲＰ｜≧１の場合に出力される。従って、書き込み要求信号ＷＲＱ
４の間隔は最も狭く、発生頻度は最も高い。

【００６４】このようにケース１は、８バイト送信し、
送信データがなくなる直前に書き込み要求信号ＷＲＱ１
が発生し、ケース２は、４バイト送信し、４バイト書き
込むことが可能となれば書き込み要求信号ＷＲＱ２が発
生する。

【００６５】またケース３は、２バイト送信し、２バイ
ト書き込むことが可能となれば書き込み要求信号ＷＲＱ
３が発生し、ケース４は、１バイト送信し、１バイトで
も書き込むことが可能となれば書き込み要求信号ＷＲＱ
４が発生する。

【００６６】ケース１は、書き込み要求信号ＷＲＱ１が
発生する回数は少ないが、ＦＩＦＯバッファ３４が空に
なる前にデータを書き込まなければならない最大時間ｔ
ａが短く、ｔａ時間内に少なくとも１バイトのデータを
書き込まなければ通信エラーが発生する。

【００６７】一方、ケース４の場合は、書き込み要求信
号ＷＲＱ４が発生する回数は多いが、ＦＩＦＯバッファ
３４が空になる前にデータを書き込まなければならない
最大時間ｔｄは長い。従って、ｔｄ時間内のいくつかの
書き込み要求信号ＷＲＱ４が、他の優先度の高い割り込
みにより無視されても、通信エラーが発生する可能性は
低い。

【００６８】また、ケース３とケース４の場合は、書き
込み要求信号ＷＲＱ３、ＷＲＱ４が発生する回数、及び
ＦＩＦＯバッファ３４が空になる前にデータを書き込ま
なければならない最大時間ｔｂ、ｔｃは、ケース１とケ
ース４の中間にあり、ケース１とケース４の長所と短所
を併せ持っている。

【００６９】従って、本実施の形態では、セレクタ２６
で書き込み要求信号ＷＲＱ１〜４を選択することによ
り、システムで最適な書き込み要求信号のタイミングを
選択することができ、ＦＩＦＯバッファ３４が空になり
通信エラーが発生する可能性を著しく低下させることが
できる。

【００７０】また、本実施の形態では、レジスタ２９に
出力する選択信号３８によりケース１〜４を選択できる
ので、割り込みの優先度が高い他の割り込み処理が多い
ときは、ＦＩＦＯバッファ３４への書き込み要求信号が
無視される可能性が高いので、ケース４を選択するとよ
い。一方、割り込みの優先度が高い他の割り込み処理が
少ないときは、ケース１を選択し、マイクロコントロー
ラ２０が行う書き込み要求の割込み処理の負担を軽減す
ることができる。

【００７１】このように本実施の形態によれば、ＦＩＦ
Ｏバッファ３４に対する書き込み要求信号が出力される
間隔、頻度をユーザが自由に選択できるので、そのシス
テムに最適な送信処理の制御が可能となる。

【００７２】なお、本実施の形態では、４つの書き込み
要求信号ＷＲＱ１〜４から１つを選択するが、発生間隔
が異なる更に多数の書き込み要求信号を生成し、書き込
み要求信号が出力されるタイミングを更にきめ細かく選
択できるようにしてもよい。

【００７３】図９は、本発明の実施の形態のシステムＬ
ＳＩが、通信マクロを介して他のシステムＬＳＩにデー
タを転送する場合の信号の流れを示す。

【００７４】システムＬＳＩ内のマイクロコントローラ
は、内部バスを介して通信マクロに通信アクティブ要求
を出力する。これにより通信マクロは通信可能状態とな
る。

【００７５】次に、マイクロコントローラは、データ送
信要求を通信マクロに与えると共に、通信マクロ内のＦ
ＩＦＯバッファ３４にデータを書き込む。ＦＩＦＯバッ
ファ３４の記憶領域は前述のように８バイトとする。

【００７６】ＦＩＦＯバッファ３４へ８バイトのデータ
が書き込まれると、通信マクロは、書き込まれたデータ
を他のシステムＬＳＩに書き込まれた順に出力する。そ
の間、通信マクロは、データが正しく送信されているか
否かを監視し、パリティ又はタイミング通知をマイクロ
コントローラに出力する。

【００７７】更に、通信マクロは、ＦＩＦＯバッファ３
４が空にならないように書き込み要求をマイクロコント
ローラに出力する。本実施の形態では、書き込み要求を
出力する間隔をケース１〜４の中から選択できるので、
通信エラーが発生する可能性を低下させることができ
る。

【００７８】データが、他のシステムＬＳＩに正しく送
信されると、他のシステムＬＳＩは、通信マクロにデー
タ受信確認信号を出力する。通信マクロは、データ受信
確認信号を受信すると、マイクロコントローラにアクノ
リッジ信号を出力し、データが正しく送信されたことを
通知する。

【００７９】ＦＩＦＯバッファ３４内のデータが送信さ
れることにより、ＦＩＦＯバッファ３４内に空き領域が
発生する。この空き領域に応じて、書込み割込み要求Ｗ
ＲＱがマイクロコントローラ２０に出力される。マイク
ロコントローラ２０は、書込み要求信号ＷＲＱを受け付
けるか否かを判断し、受け付ける場合は、ＦＩＦＯバッ
ファ３４に新たなデータの書き込みを行う。但し、書込
み割込みが他の優先度の高い割込みにより拒絶される
と、ＦＩＦＯバッファ３４へのデータの書込みが行われ
ず、通信エラーが発生する場合もある。

【００８０】図１０は、本発明の実施の形態のシステム
ＬＳＩにおいて、図３に示した送信用通信マクロ２２
に、割込みフラグ回路６０、割込み許可ビットレジスタ
５７及びＡＮＤ回路５３を加えたものである。

【００８１】セレクタ２６から出力される書き込み要求
信号ＷＲＱは、割込みフラグ回路６０に入力される。割
込みフラグ回路６０は、割込みフラグにより割込み受付
可能状態か否かを確認し、割込み受付可能状態であれ
ば、書込み割込み信号Ｓ６を出力する。

【００８２】割込み許可ビットレジスタ５７は、マイク
ロコントローラ２０から内部バス２１を介して送られて
来る割込み許可信号Ｓ４により、書き込み要求に対して
割込み要求を出力するか否かを制御する。

【００８３】ＡＮＤ回路５３は、割込み許可ビット信号
Ｓ５により、書込み割込み信号Ｓ６を出力するか否かを
制御する。即ち、割込み許可ビット信号Ｓ５がイネーブ
ルなら書き込み要求信号Ｓ６に応じて書込み割込み信号
ＷＩＮＴを出力する。一方、割込み許可ビット信号Ｓ５
がディセーブルなら書き込み要求があっても書込み割込
み要求は出力されない。ＡＮＤ回路５３を通過した書込
み割込み信号ＷＩＮＴは、マイクロコントローラ２０に
出力される。

【００８４】図１１は、割込みフラグ回路６０のブロッ
ク図の一例である。割込みフラグ回路６０により、割込
み受付可能状態か否かが確認され、書き込み要求信号Ｗ
ＲＱが、書込み割込み信号ＷＩＮＴとして出力される動
作について説明する。

【００８５】（１）割込みが立っているか立っていない
かを示す割込みフラグとして、マイクロコントローラ２
０は、信号Ｓ１＝０を内部バス２１に出力し、フリップ
フロップ５０に０を書込み反転出力ＱＸをＱＸ＝１とす
る。反転出力ＱＸ＝１は、ＮＯＲ回路５１、５２で構成
されるラッチ回路の出力Ｓ６を０とし、割込みが立って
いない状態とする。

【００８６】この状態において、１クロック後にクリア
用制御回路５６がフリップフロップ５０をセットしＱＸ
＝０とする。書き込み要求信号ＷＲＱはまだ０であるの
で、Ｓ６は０のままであり、これで割込み受付可能状態
となる。

【００８７】（２）割込み受付可能状態で、書き込み要
求信号ＷＲＱ＝１となると、ＮＯＲ回路５２の出力が０
となり、ＮＯＲ回路５１の出力が０から１となり、Ｓ６
＝１となる。割込み許可ビットレジスタ５７の出力Ｓ５
（割込み許可ビット）が１なら、書込み割込み信号ＷＩ
ＮＴ＝１が出力され、マイクロコントローラ２０は書込
み割込みルーチンを実行する。

【００８８】（３）次に、マイクロコントローラ２０
は、ＮＯＲ回路５１、５２で構成されるラッチ回路の出
力Ｓ６が１であること、即ち割込みが立っていることを
確認する。マイクロコントローラ２０は、内部バス２１
を介して確認信号Ｓ３＝０を出力する。Ｓ６＝１ならＮ
ＯＲ回路５４の出力は０となり、トランジスタ５４がオ
フとなって内部バス２１は１のままである。

【００８９】一方、Ｓ６＝０ならＮＯＲ回路５４の出力
は１となり、トランジスタ５４がオンとなって内部バス
２１は０となる。これにより、マイクロコントローラ２
０は、ＮＯＲ回路５１、５２で構成されるラッチ回路の
状態、即ちＳ６が０か１かを確認することができる。

【００９０】（４）次の書き込み要求信号ＷＲＱが出力
できる状態にするため、マイクロコントローラ２０は、
信号Ｓ１を０としてフリップフロップ５０をクリアす
る。従って、ＱＸ＝１またＳ６＝０となり、割込みは立
っていない状態となる。フリップフロップ５０は１クロ
ック後にセットされ、その後（１）と同じ状態となる。

【００９１】図１２は、上記の割込みフラグ回路６０の
動作を示すフローチャートである。ステップＳ１００で
は、マイクロコントローラ２０は、割込みフラグ回路６
０に割込みクリア信号Ｓ１＝０を出力し、割込みフラグ
回路６０を割込み受付可能状態とする。

【００９２】ステップＳ１０１では、書き込み要求信号
ＷＲＱが１となるまで待機し、書き込み要求信号ＷＲＱ
＝１となるとステップＳ１０２に移行する。ステップＳ
１０２では、割込み許可ビットＳ５＝０の場合は書き込
み割込信号ＷＩＮＴは出力されない。

【００９３】割込み許可ビット＝１の場合は、ステップ
Ｓ１０３で書込み割込信号ＷＩＮＴ＝１がマイクロコン
トローラ２０に出力される。マイクロコントローラ２０
は、ステップＳ１０４で割込み確認信号Ｓ３を０とし、
割込みが立ったことを確認する。なお割込み確認後は、
ステップＳ１００に戻り同様のステップを繰り返す。

【００９４】このように、本実施の形態の通信マクロに
おいては、マイクロコントローラ２０が割込み許可ビッ
ト５７を制御することにより、書き込み割込信号ＷＩＮ
Ｔを出力するか否かを変更することができる。

【００９５】

【発明の効果】以上説明した通り、本発明によれば、送
信用ＦＩＦＯバッファに送信データを書き込むタイミン
グを、ユーザが使用するシステムに最適な間隔に設定で
きる。

【００９６】従って、通信エラーが発生する状況を未然
に回避できる共に、通信エラーの発生により再送信を行
う頻度を低下させることができる。また、ソフトウェア
の負担を軽減し、大規模なシステムの制御の効率を向上
させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のシステムＬＳＩのブロッ
ク図である。

【図２】本発明の実施の形態のシステムＬＳＩを使用し
たＬＡＮの構成図である。

【図３】本発明の実施の形態の通信マクロのブロック図
である。

【図４】本発明の実施の形態の書き込み要求信号の間隔
の説明図である。

【図５】ケース１の場合のＦＩＦＯ、ライトポインタ、
リードポインタの模式図である。

【図６】ケース２の場合のＦＩＦＯ、ライトポインタ、
リードポインタの模式図である。

【図７】ケース３の場合のＦＩＦＯ、ライトポインタ、
リードポインタの模式図である。

【図８】ケース４の場合のＦＩＦＯ、ライトポインタ、
リードポインタの模式図である。

【図９】システムＬＳＩでデータを転送する場合の説明
図である。

【図１０】割込みフラグ回路を付加した通信マクロのブ
ロック図である。

【図１１】割込みフラグ回路のブロック図である。

【図１２】割込みフラグ回路の動作を示すフローチャー
トである。

【符号の説明】

１システムＬＳＩ２ＣＰＵ６通信マクロ２０マイクロコントローラ２２送信用通信マクロ２６セレクタ２９レジスタ３０書き込み要求生成回路３１ライトポインタ３２リードポインタ３４ＦＩＦＯバッファ５７割込み許可ビットレジスタ６０割込みフラグ回路

Claims

【特許請求の範囲】

【請求項１】送信データが書込まれ、前記送信データを
書込まれた順に出力するＦＩＦＯバッファと、書込み割込み信号に応答して前記送信データを前記ＦＩ
ＦＯバッファに送信するコントローラと、前記ＦＩＦＯバッファの空き状態に応じて前記書込み割
込み信号を生成して前記コントローラに出力し、前記書
込み割込み信号の間隔が可変設定されるＦＩＦＯ制御部
とを有することを特徴とするＬＳＩデバイス。
【請求項２】請求項１において、前記ＦＩＦＯ制御部は、少なくとも前記ＦＩＦＯバッファが第１の空き状態のと
き第１の書込み要求信号を生成し、前記ＦＩＦＯバッフ
ァが第１の空き状態より空き領域が多い第２の空き状態
のとき第２の書込み要求信号を生成する書込み要求生成
回路と、前記書込み要求生成回路で生成される前記第１又は第２
の書込み要求信号の１つを選択し、前記書込み割込み信
号を出力するセレクタとを有することを特徴とするＬＳ
Ｉデバイス。
【請求項３】請求項２において、前記ＦＩＦＯ制御部は、更に、前記コントローラから出
力される割込み許可信号により前記書込み割込み信号の
出力を許可又は禁止する割込み制御回路を有することを
特徴とするＬＳＩデバイス。
【請求項４】請求項２において、前記書込み要求生成回路は、前記ＦＩＦＯバッファの書
込み領域を記憶する書込みポインタと、前記ＦＩＦＯバ
ッファの読出し領域を記憶する読出しポインタとの関係
に応じて、前記第１及び第２の書込み要求信号を生成す
ることを特徴とするＬＳＩデバイス。
【請求項５】請求項１、２又は３において、前記書込み割込み信号の間隔が、前記コントローラに入
力される他の割込み信号の割込み優先度に応じて可変設
定されることを特徴とするＬＳＩデバイス。
【請求項６】請求項５において、前記セレクタは、前記書込み割込み信号として、前記書
込み割込み信号の割込み優先度より高い割込み優先度を
有する前記他の割込み信号が第１の頻度で発生すると
き、前記第１の書込み要求信号を選択し、当該他の割込
み信号が第１の頻度より低い第２の頻度で発生すると
き、前記第２の書込み要求信号を選択することを特徴と
するＬＳＩデバイス。