JPH11308875A - 圧電体駆動装置 - Google Patents

Abstract

(57)【要約】 【課題】 駆動信号出力回路のプッシュプル接続された
パワー素子の同時オン防止回路を簡略化して構成部品点
数の少ないローコストな圧電体駆動装置を提供する。 【解決手段】 緩衝増幅回路１５から出力される制御パ
ルス列信号を、結合コンデンサＣ１を介して充電用ＦＥ
Ｔ(Q1)のゲートに印加すると共に結合コンデンサＣ２を
介して放電用ＦＥＴ(Q2)のゲートに印加する。これによ
り、ＦＥＴ(Q1,Q2)のそれぞれのゲートに印加される同
一波形の制御パルス列信号はそれぞれのバイアス電圧を
中心にして振れ、制御パルス列信号のローレベル期間に
ＦＥＴ(Q1)がオンとなり、ハイレベル期間にＦＥＴ(Q2)
がオンとなる。さらに、制御パルス列信号にはローレベ
ルからハイレベルに至る間の立ち上がり時間とハイレベ
ルからローレベルに至る間の立ち下がり時間が存在する
ので、ＦＥＴ(Q1,Q2)が同時にオン状態となることがな
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネルのバッ
クライト照明用の放電灯点灯装置、複写機、ページプリ
ンタ、集塵機、オゾン発生器等の高圧電源、ＤＣ−ＤＣ
コンバータなどの電源装置に使用される圧電トランス、
及び安全装置の制御弁などを動かす圧電アクチュエータ
（交流信号で動作するもの）、カメラのレンズ等を動か
す圧電モータ等の圧電体を励振する圧電体駆動装置に関
するものである。

【０００２】

【従来の技術】従来、圧電トランス、圧電アクチュエー
タ、圧電モータ等の圧電体は、入力静電容量が大きく入
力インピーダンスが低いため、これらを励振するために
は出力インピーダンスの低い駆動回路が必要である。

【０００３】この様な駆動回路の従来例としては、図２
に示すように、コンプリメンタリのパワーＭＯＳ型電界
効果トランジスタ（以下、ＦＥＴと称する）Ｑ１，Ｑ２
のドレイン同士を接続し、ＰチャネルＦＥＴ（Ｑ１）の
ソースを電源（ＰＳ）に接続すると共にＮチャネルＦＥ
Ｔ（Ｑ２）のソースを接地してなるプッシュプル接続の
駆動信号出力回路２１と、コンプリメンタリのＦＥＴ
（Ｑ１，Ｑ２）を交互にオン・オフするトグル回路２
２、ＦＥＴ（Ｑ１，Ｑ２）の貫通電流を防止する同時オ
ン防止回路２３Ａ，２３Ｂ、及び２系統のバッファ回路
２４Ａ，２４Ｂを基本回路として構成されている。

【０００４】さらに、圧電体（ＰＺ１）の通電電流を検
出する検出抵抗器Ｒｓ、発振周波数制御回路２５、電圧
制御発振回路（以下、ＶＣＯと称する）２６を設け、検
出抵抗器Ｒｓの端子間電圧に基づいてＶＣＯ２６の発振
周波数を制御し、ＶＣＯ２６の出力信号によってトグル
回路２２の動作制御を行っている。

【０００５】また、図３に示すように、例えばトグル回
路２２はフリップフロップ２２ａからなり、同時オン防
止回路２３Ａは２入力ＮＡＮＤゲート２３ａ、２つのゲ
ート入力間に設けられた抵抗器２３ｂ及び一方のゲート
入力と接地間に設けられたコンデンサ２３ｃとから構成
され、同時オン防止回路２３Ｂは２入力ＡＮＤゲート２
３ｄ、２つのゲート入力間に設けられた抵抗器２３ｂ及
び一方のゲート入力と接地間に設けられたコンデンサ２
３ｃとから構成されている緩衝増幅回路２４Ａ，２４Ｂ
のそれぞれはプッシュプル接続されたＰＮＰ型トランジ
スタ２４ａ及びＮＰＮ型トランジスタ２４ｂとから構成
される。

【０００６】また、圧電体（ＰＺ１）は、入力静電容量
が大きいため矩形波で駆動すると波形の立ち上がりで大
きな突入電流が流れて損失が大きくなるので、圧電体
（ＰＺ１）の入力の容量性リアクタンスの影響をキャン
セルするために、図４に示すように、出力回路２１と圧
電体（ＰＺ１）との間に誘導性リアクタンス素子である
インダクタ（Ｌ１）を挿入して駆動される。

【０００７】一方、圧電体（ＰＺ１）の励振レベルを制
御するためには、駆動回路の供給電源電圧を変える方法
や、駆動回路出力のパルス幅を変化させるＰＷＭ方式が
一般的に用いられている。

【０００８】ＰＷＭ方式を用いた場合、上記トグル回路
２２、同時オン防止回路２３Ａ，２３Ｂに代えて、図５
に示すように、ＰＷＭ回路２７が設けられ、ＰＷＭ回路
２７によってデッドタイムを設定することによりＦＥＴ
（Ｑ１，Ｑ２）の同時オンを防止したトグル信号を緩衝
増幅回路２４Ａ，２４Ｂのそれぞれに出力する。

【０００９】さらにこの場合、ＰＷＭ回路２７から出力
されるトグル信号のパルス幅を狭くした際、パルス休止
期間に上記インダクタ（Ｌ１）の逆起電力によるスパイ
ク電圧が発生するので、効率よく駆動するためには、駆
動回路出力端、即ちＦＥＴ（Ｑ１，Ｑ２）のドレインと
電源及びグランド間に上記逆起電力による電流をバイパ
スするダイオード（Ｄ１，Ｄ２）の挿入が必要となる。

【００１０】また、圧電体の種類によっては、十分に励
振するためには高い入力電圧を必要とするものがあり、
この様な場合は、駆動回路の出力回路２１を、その前段
の信号処理回路（トグル回路２２，同時オン防止回路２
３，緩衝増幅回路２４等）より高い電源電圧で動作させ
ている。

【００１１】この場合、前段回路の供給電源と出力回路
２１の供給電源は分離されており、前段回路からの信号
によって出力回路２１を動作させるために、例えば、図
６に示すようなオペアンプを用いたブートストラップ回
路を設けたものや、図７に示すように、制御用の別電源
を設けてレベルシフトを行う方式のもの（特開平９−９
６５０号公報）がある。

【００１２】また、特開平７−２７４５５７号公報に
は、上記と同様の目的で、図８に示すように、スイッチ
ングトランジスタＴｒを一段設けて、駆動信号を反転す
ると共に高圧電源Ｖｄを用いてレベルシフトした駆動信
号によってＰチャネルＦＥＴ（Ｑ１）を駆動する方式が
開示されている。

【００１３】

【発明が解決しようとする課題】しかしながら、前述し
た従来の圧電体（圧電トランス、圧電アクチュエータ、
圧電モータ等のパワー系の圧電振動体）駆動装置には次
のような問題点があった。

【００１４】即ち、図２，３，４に示した従来例１，２
の場合、２個のＦＥＴ（Ｑ１，Ｑ２）をプッシュプル動
作で交互にオン・オフさせるために、前段の信号処理回
路として、位相の反転した信号を作るトグル回路２２、
ＦＥＴ（Ｑ１，Ｑ２）の貫通電流を防止するパルス休止
期間を設けるための同時オン防止回路２３Ａ，２３Ｂが
必要になり、回路構成が複雑になると共に部品点数が多
くなりコスト高を招く。

【００１５】また、図５に示した従来例３の場合には、
インダクタ（Ｌ１）の逆起電力による電流をバイパスす
るためのダイオード（Ｄ１，Ｄ２）として、損失を小さ
くするためにショットキータイプのパワーダイオードが
一般的に用いられる。しかし、形状が大きいパワーダイ
オードを２箇所に配置しなければならないので、実装面
積が増大しコストも高くなる。

【００１６】また、図６に示した従来例４の場合は、ブ
ートストラップ回路を形成するオペアンプ、ＩＣ、或い
はトランジスタに常に電流を供給する必要があるので、
アイドリング電流が多くて効率が悪いため、容量の大き
な電源が必要になり、形状の大型化、コスト高を招くこ
とになる。

【００１７】また、図７に示した従来例５の場合は、出
力段の供給電源の他に、緩衝増幅用ＦＥＴのソースに接
続する制御用の別電源が必要であると共に、同時オン防
止回路がないので、ＦＥＴ（Ｑ１，Ｑ２）のゲート容量
のばらつき（トランジスタの場合はベース蓄積時間のば
らつき）等で貫通電流が流れる恐れがある。

【００１８】また、図８に示した従来例６の場合にも、
出力段の供給電源を高電圧の別電源とする場合に、トラ
ンジスタからなるレベルシフト回路を備える必要があっ
た。

【００１９】本発明の目的は上記の問題点に鑑み、駆動
信号出力回路のプッシュプル接続されたパワー素子の同
時オン防止回路を簡略化して構成部品点数の少ないロー
コストな圧電体駆動装置を提供することにある。

【００２０】

【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、容量性負荷となる圧電体に
対する充放電を制御するためのパルス列信号を生成する
信号処理回路と、プッシュプル接続された充電用パワー
素子及び放電用パワー素子とを備え、前記パルス列信号
に基づいて前記充電用及び放電用パワー素子を交互にオ
ン・オフさせて前記圧電体に充放電を行う圧電体駆動装
置において、電源電圧側にソース及びゲートバイアス抵
抗器が接続されたＰチャネルパワーＭＯＳ型電界効果ト
ランジスタからなる充電用パワー素子と、グランド側に
ソース及びゲートバイアス抵抗器が接続されたＮチャネ
ルパワーＭＯＳ型電界効果トランジスタからなる放電用
パワー素子と、前記充電用パワー素子及び放電用パワー
素子のドレインと圧電体との間に接続された誘導性素子
と、前記パルス列信号を増幅して、前記充電用パワー素
子及び放電用パワー素子の両方を駆動制御する１系統の
制御パルス列信号を出力する緩衝増幅回路と、前記緩衝
増幅回路の出力端と前記充電用パワー素子のゲートとの
間に接続された第１コンデンサと、前記緩衝増幅回路の
出力端と前記放電用パワー素子のゲートとの間に接続さ
れた第２コンデンサとからなる圧電体駆動装置を提案す
る。

【００２１】該圧電体駆動装置によれば、前記信号処理
回路によって生成されたパルス列信号は緩衝増幅回路に
入力され、該緩衝増幅回路によって増幅されて制御パル
ス列信号として出力される。該緩衝増幅回路から出力さ
れた制御パルス列信号は、第１コンデンサを介して充電
用パワー素子のゲートに印加されると共に第２コンデン
サを介して放電用パワー素子のゲートに印加される。こ
れにより、前記充電用パワー素子と放電用パワー素子の
それぞれのゲートには、前記緩衝増幅回路から出力され
た制御パルス列信号から直流成分が除去された同一波形
の交流成分が印加される。

【００２２】このとき、前記充電用パワー素子のゲート
バイアス抵抗器は電源電圧側に接続されているため、該
充電用パワー素子のゲートに印加される制御パルス列信
号は電源電圧を中心にして振れる。また、前記放電用パ
ワー素子のゲートバイアス抵抗器はグランド側に接続さ
れているため、該放電用パワー素子のゲートに印加され
る制御パルス列信号はグランド電圧を中心にして振れ
る。これにより、前記充電用パワー素子はゲートに印加
された制御パルス列信号のハイレベル期間にオンとな
り、前記放電用パワー素子はゲートに印加された制御パ
ルス列信号のローレベル期間にオンとなる。

【００２３】さらに、前記充電用パワー素子と放電用パ
ワー素子のそれぞれのゲートに印加される制御パルス列
信号にはローレベルからハイレベルに至る間の立ち上が
り時間とハイレベルからローレベルに至る間の立ち下が
り時間が存在し、且つ前記充電用パワー素子と放電用パ
ワー素子のそれぞれのゲートに印加される制御パルス列
信号が直流バイアスを除いて同一波形であるので、前記
充電用パワー素子のオン状態と放電用パワー素子のオン
状態が重なることがない。

【００２４】さらにまた、前記充電用及び放電用パワー
素子の双方が共に動作を停止するのは同時オン防止のた
めの微小な休止期間のみ、即ち２つのパワー素子のゲー
トに印加される制御パルス列信号におけるローレベルか
らハイレベルに至る間の立ち上がり時間とハイレベルか
らローレベルに至る間の立ち下がり時間のみであるの
で、圧電体に印加されるパルス電圧がオフとなったとき
に誘導性素子に発生する逆起電力による電流は、前記休
止期間終了後の充電用或いは放電用パワー素子のうちの
オン状態のパワー素子を通して流れる。

【００２５】また、請求項２では、請求項１記載の圧電
体駆動装置において、前記第１コンデンサ又は第２コン
デンサの何れか一方を、前記充電用パワー素子のゲート
と放電用パワー素子のゲートとの間に接続した圧電体駆
動装置を提案する。

【００２６】該圧電体駆動装置によれば、前記緩衝増幅
回路から出力された制御パルス列信号は、第１或いは第
２コンデンサの何れか一方によって直流成分を除去され
た交流成分のみとされた後、ゲートバイアス抵抗器によ
ってバイアスされて充電用或いは放電用パワー素子のゲ
ートに印加される。さらに、該ゲートに印加される制御
パルス列信号が、他方のコンデンサによって直流成分を
除去された交流成分のみとされた後、ゲートバイアス抵
抗器によってバイアスされて他方のパワー素子のゲート
に印加される。

【００２７】従って、この構成によっても、前記充電用
パワー素子と放電用パワー素子のそれぞれのゲートに印
加される制御パルス列信号にはローレベルからハイレベ
ルに至る間の立ち上がり時間とハイレベルからローレベ
ルに至る間の立ち下がり時間が存在し、且つ前記充電用
パワー素子と放電用パワー素子のそれぞれのゲートに印
加される制御パルス列信号が直流バイアスを除いて同一
波形であるので、前記充電用パワー素子のオン状態と放
電用パワー素子のオン状態が重なることがない。

【００２８】さらにまた、前記充電用及び放電用パワー
素子の双方が共に動作を停止するのは同時オン防止のた
めの微小な休止期間のみ、即ち２つのパワー素子のゲー
トに印加される制御パルス列信号におけるローレベルか
らハイレベルに至る間の立ち上がり時間とハイレベルか
らローレベルに至る間の立ち下がり時間のみであるの
で、パルスオフ時に誘導性素子に発生する逆起電力によ
る電流は、充電用或いは放電用パワー素子のうちのオン
状態のパワー素子を通して流れる。

【００２９】また、請求項３では、請求項１又は２記載
の圧電体駆動装置において、前記信号処理回路は、前記
パルス列信号のパルス幅を変化して出力するパルス幅変
調（ＰＷＭ）回路を有している圧電体駆動装置を提案す
る。

【００３０】該圧電体駆動装置によれば、パルス幅変調
回路によって前記パルス列信号におけるパルス幅を任意
に設定することができるため、前記圧電体の動作を安定
して制御することができる。

【００３１】また、請求項４では、請求項１又は２記載
の圧電体駆動装置において、前記信号処理回路の出力端
子と前記緩衝増幅回路の入力端子との間に積分回路を設
けた圧電体駆動装置を提案する。

【００３２】該圧電体駆動装置によれば、前記信号処理
装置から出力されたパルス列信号におけるパルス波形の
立ち上がり時間及び立ち下がり時間が、前記積分回路の
積分定数に基づいて増加する方向に変化される。

【００３３】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、本発明の第１の実施形態
の圧電体駆動装置を示す構成図である。図において、Ｐ
Ｚ１は圧電体、Ｒｓは電流検出抵抗器で圧電体ＰＺ１の
一方の入力端子とグランド間に接続されている。１１は
位相比較器等からなる周波数制御部で、電流検出抵抗器
Ｒｓによって検出された電流値及び圧電体ＰＺ１への印
加電圧に基づいて周波数制御電圧を１２は電圧制御発振
器（以下、ＶＣＯと称する）に出力する。

【００３４】ＶＣＯ１２は、周波数制御部１１から周波
数制御電圧を入力し、これに基づく周波数の信号を出力
する。１３は整流・レベル調整部で、電流検出抵抗器Ｒ
ｓによる検出電流値に基づく電圧を整流すると共にレベ
ル調整して、パルス幅制御信号をＰＷＭ回路１４に出力
する。

【００３５】１４はシングル出力のＰＷＭ回路で、整流
・レベル調整部１３から入力したパルス幅制御信号に基
づいてパルス幅を決定したパルス列信号ＳＧ１を緩衝増
幅回路１５に出力する。

【００３６】１５は緩衝増幅回路で、コレクタが直流電
源ＰＳ１に接続されたＮＰＮ型トランジスタＱ３とコレ
クタがグランドに接続されたＰＮＰ型トランジスタＱ４
のそれぞれのエミッタを接続したプッシュプル回路から
構成され、ＰＷＭ回路１４からパルス列信号ＳＧ１を入
力して、これを増幅して制御パルス列信号ＳＧ２として
出力する。

【００３７】１６は駆動信号出力回路で、圧電体ＰＺ１
の充電用として設けられたＰチャネルのパワーＭＯＳ型
電界効果トランジスタ（以下、ＦＥＴと称する）Ｑ１
と、圧電体ＰＺ１の放電用として設けられたＮチャネル
ＦＥＴ（Ｑ２）とから構成され、これらのＦＥＴ（Ｑ
１，Ｑ２）のドレイン同士が接続され、ＰチャネルＦＥ
Ｔ（Ｑ１）のソースが直流電源（ＰＳ１）に接続される
と共にＮチャネルＦＥＴ（Ｑ２）のソースが接地されて
いる。

【００３８】１７は同時オン防止回路で、結合コンデン
サＣ１，Ｃ２とバイアス抵抗器Ｒ１，Ｒ２から構成さ
れ、結合コンデンサＣ１はトランジスタＱ３，Ｑ４のエ
ミッタとＰチャネルＦＥＴ（Ｑ１）のゲートとの間に接
続され、結合コンデンサＣ２はトランジスタＱ３，Ｑ４
のエミッタとＮチャネルＦＥＴ（Ｑ２）のゲートとの間
に接続されている。また、バイアス抵抗器Ｒ１は直流電
源ＰＳ１とＰチャネルＦＥＴ（Ｑ１）のゲートとの間に
接続され、バイアス抵抗器Ｒ２はグランドとＮチャネル
ＦＥＴ（Ｑ２）のゲートとの間に接続されている。

【００３９】これにより、緩衝増幅回路１５から出力さ
れる１系統の制御パルス列信号ＳＧ２は、結合コンデン
サＣ１，Ｃ２のそれぞれを介してパルス列信号ＳＧ３，
ＳＧ４としてＦＥＴ（Ｑ１，Ｑ２）のそれぞれのゲート
に入力される。

【００４０】また、ＦＥＴ（Ｑ１，Ｑ２）のドレインか
ら出力されるパルス列信号ＳＧ５はインダクタＬ１を介
して圧電体ＰＺ１の他方の入力端子に印加される。

【００４１】尚、上記構成において、本願請求項１の信
号処理回路に相当する部分は、電流検出抵抗器Ｒｓ、周
波数制御部１１、ＶＣＯ１２、整流・レベル調整部１
３、ＰＷＭ回路１４である。

【００４２】次に、前述の構成よりなる圧電体駆動装置
の動作を図９及び図１０に示す信号波形図を参照しなが
ら説明する。尚、ＰＷＭ回路１４等からなる信号処理回
路、及び圧電体ＰＺ１に対する周波数制御の動作は周知
なものなので、ここでの説明は省略する。

【００４３】ＰＷＭ回路１４によって生成されたパルス
列信号ＳＧ１は、パルス波形のローレベルの幅が最大約
５０％まで変化するシングルタイプのＰＷＭ信号であ
り、緩衝増幅回路１５に入力され、緩衝増幅回路１５に
よって電流増幅されて、制御パルス列信号ＳＧ２として
低インピーダンスで出力される。

【００４４】緩衝増幅回路１５から出力された制御パル
ス列信号ＳＧ２は、結合コンデンサＣ１を介してＦＥＴ
（Ｑ１）のゲートに印加されると共に結合コンデンサＣ
２を介してＦＥＴ（Ｑ２）のゲートに印加される。これ
により、ＦＥＴ（Ｑ１，Ｑ２）のそれぞれのゲートに
は、緩衝増幅回路１５から出力された制御パルス列信号
ＳＧ２から直流成分が除去された同一波形の交流成分が
印加される。

【００４５】このとき、ＦＥＴ（Ｑ１）のバイアス抵抗
器Ｒ１は直流電源ＰＳ１に接続されているため、ＦＥＴ
（Ｑ１）のゲートに印加される制御パルス列信号ＳＧ３
は電源電圧Ｖccを中心にして振れる。

【００４６】また、ＦＥＴ（Ｑ２）のバイアス抵抗器Ｒ
２はグランドに接続されているため、ＦＥＴ（Ｑ２）の
ゲートに印加される制御パルス列信号ＳＧ４はグランド
電圧（０Ｖ）を中心にして振れる。

【００４７】これにより、ＦＥＴ（Ｑ１）はゲートに印
加された制御パルス列信号ＳＧ３のハイレベル期間ｔ_H1
にオン（導通状態）となり、ＦＥＴ（Ｑ２）はゲートに
印加された制御パルス列信号ＳＧ４のローレベル期間ｔ
_L1にオン（導通状態）となる。

【００４８】さらに、緩衝増幅回路１５から出力される
制御パルス列信号ＳＧ２及びＦＥＴ（Ｑ１）とＦＥＴ
（Ｑ２）のそれぞれのゲートに印加される制御パルス列
信号ＳＧ３，ＳＧ４には、図１０に示すように、ローレ
ベルからハイレベルに至る間の立ち上がり時間ｔ_rとハ
イレベルからローレベルに至る間の立ち下がり時間ｔ_f
が存在し、且つＦＥＴ（Ｑ１）とＦＥＴ（Ｑ２）のそれ
ぞれのゲートに印加される制御パルス列信号ＳＧ３，Ｓ
Ｇ４が直流バイアスを除いて同一波形であるので、ＦＥ
Ｔ（Ｑ１）のオン状態とＦＥＴ（Ｑ２）のオン状態が重
なることがない。

【００４９】従って、ＦＥＴ（Ｑ１）とＦＥＴ（Ｑ２）
が同時にオンして貫通電流が流れるのを防止することが
できる。

【００５０】尚、一般的に使用されているＦＥＴを用い
た場合は、緩衝増幅回路１５から出力される制御パルス
列信号ＳＧ２の立ち上がり及び立ち下がり時間（トラン
ジスタＱ３，Ｑ４のスイッチング時間）によって十分に
上記効果が得られるが、ＦＥＴ（Ｑ１，Ｑ２）の特性に
おいてそのスイッチングに要する時間が長いものを用い
る場合は、ＰＷＭ回路１４から出力するパルス列信号Ｓ
Ｇ１の立ち上がり時間及び立ち下がりの時間をＦＥＴ
（Ｑ１，Ｑ２）の特性に合わせて設定することにより同
様の効果が得られる。

【００５１】さらにまた、ＦＥＴ（Ｑ１）及びＦＥＴ
（Ｑ２）の双方が共に動作を停止するのは同時オン防止
のための微小な休止期間のみ、即ち２つのＦＥＴ（Ｑ
１，Ｑ２）のゲートに印加される制御パルス列信号ＳＧ
３，ＳＧ４におけるローレベルからハイレベルに至る間
の立ち上がり時間ｔ_rとハイレベルからローレベルに至
る間の立ち下がり時間ｔ_fのみであるので、圧電体ＰＺ
１に印加されるパルス電圧ＳＧ６がオフとなったときに
インダクタＬ１に発生する逆起電力による電流は、前記
休止期間終了後にＦＥＴ（Ｑ１，Ｑ２）のうちのオン状
態の素子を通して流れる。

【００５２】ＦＥＴ（Ｑ１）とＦＥＴ（Ｑ２）のドレイ
ンから出力されるパルス列信号（矩形波信号）ＳＧ５
は、インダクタＬ１と圧電体ＰＺ１の入力静電容量で波
形が鈍らされてサイン波状になって圧電体ＰＺ１を励振
する。

【００５３】本実施形態では、圧電体ＰＺ１から流れ出
る電流を電流検出抵抗器Ｒｓで検出して帰還し、周知の
技術で周波数制御を行っている。

【００５４】また、圧電体ＰＺ１の励振レベルは、電流
検出抵抗器Ｒｓで検出された電圧を整流帰還して、周知
の技術でＰＷＭ制御を行い、安定化を図っている。

【００５５】励振レベルの調整は、整流された帰還電圧
を調整して、駆動出力（パルス列信号ＳＧ５）のパルス
デューティを変えることによって、圧電体ＰＺ１に印加
されるサイン波状の波形の電圧レベルが変わることによ
り行われる。

【００５６】前述したように本実施形態によれば、簡単
な構成により、ＦＥＴ（Ｑ１）のオン状態とＦＥＴ（Ｑ
２）のオン状態が重なることを防止できるので、ＦＥＴ
（Ｑ１，Ｑ２）を通しての電源の短絡を防止することが
でき、従来に比べ極めて簡単な構成によってＦＥＴ（Ｑ
１，Ｑ２）の破壊を防止することができる。

【００５７】さらに、圧電体ＰＺ１に印加されるパルス
電圧がオフとなったときにインダクタＬ１（誘導性素
子）に発生する逆起電力による電流は、前述したように
ＦＥＴ（Ｑ１，Ｑ２）のうちのオン状態のパワー素子を
通して流れるため、従来のようにパワーダイオードを設
ける必要が無くなり、部品点数の削減、部品実装スペー
スの削減、及びコスト削減を図ることができる。

【００５８】次に、本発明の第２の実施形態を説明す
る。図１１は第２の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第１の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第１の実施形態と第２の実施形態との相違点
は、駆動信号出力回路１６への供給電源を低電圧の直流
電源ＰＳ１とは異なる高電圧の直流電源ＰＳ２にしたこ
とにある。

【００５９】即ち、充電用ＦＥＴ（Ｑ１）のソース及び
ＦＥＴ（Ｑ１）のゲートのバイアス抵抗器Ｒ１は高電圧
の直流電源ＰＳ２に接続されている。

【００６０】この様に緩衝増幅回路１５に使用している
直流電源ＰＳ１とは異なる高電圧の直流電源ＰＳ２を駆
動信号出力回路１６に用いても、緩衝増幅回路１５と駆
動信号出力回路１６との間は同時オン防止回路１７の結
合コンデンサＣ１，Ｃ２によって直流的に分離遮断され
ているので、従来のようにレベルシフト回路等を設ける
必要が無く、部品点数の削減、部品実装スペースの削
減、及びコスト削減を図ることができる。

【００６１】次に、本発明の第３の実施形態を説明す
る。図１２は第３の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第１の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第１の実施形態と第３の実施形態との相違点
は、同時オン防止回路１７における結合コンデンサＣ
１，Ｃ２の接続を変えたことにある。

【００６２】即ち、一方の結合コンデンサＣ１はＦＥＴ
（Ｑ１）のゲートとＦＥＴ（Ｑ２）のゲート間に接続さ
れ、他方の結合コンデンサＣ２はトランジスタＱ３，Ｑ
４のエミッタとＦＥＴ（Ｑ２）のゲート間に接続されて
いる。

【００６３】結合コンデンサＣ１，Ｃ２を上記のように
接続した場合においてもＦＥＴ（Ｑ１，Ｑ２）のそれぞ
れのゲートには第１の実施形態と同様の制御パルス列信
号ＳＧ３，ＳＧ４が印加されて、第１の実施形態と同様
の効果を得ることができる。

【００６４】また、図１３に示すように、一方の結合コ
ンデンサＣ１をトランジスタＱ３，Ｑ４のエミッタとＦ
ＥＴ（Ｑ１）のゲート間に接続し、他方の結合コンデン
サＣ２をＦＥＴ（Ｑ１）のゲートとＦＥＴ（Ｑ２）のゲ
ート間に接続しても同様の効果が得られる。

【００６５】次に、本発明の第４の実施形態を説明す
る。図１４は第４の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第１の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第１の実施形態と第４の実施形態との相違点
は、圧電体ＰＺ１に変えて２次側に負荷ＬＤが接続され
た圧電トランスＰＺ２を設けると共に、電流検出抵抗器
Ｒｓ、周波数制御部１１、ＶＣＯ１２、整流・レベル調
整部１３、ＰＷＭ回路１４からなる信号処理回路に代え
て、電流検出抵抗器Ｒｓ、増幅回路３１、波形整形回路
３２からなる信号処理回路を設けたことにある。

【００６６】圧電トランスＰＺ２の一次側にはインダク
タＬ１を介してパルス列信号ＳＧ６が印加され、二次側
には負荷ＬＤの一端が接続されている。負荷ＬＤの他端
は電流検出抵抗器Ｒｓを介してグランドに接続されると
共に増幅回路３１の入力端に接続されている。これによ
り、負荷ＬＤに流れる電流値に対応した交流電圧が増幅
回路３１に入力され、この電圧が増幅回路３１によって
増幅されて出力される。

【００６７】さらに、増幅回路３１から出力された交流
電圧は、波形整形回路３２によって矩形波に変換され、
この矩形波がパルス列信号として緩衝増幅回路１５に入
力される。

【００６８】上記構成によっても第１の実施形態と同様
に、ＦＥＴ（Ｑ１）のオン状態とＦＥＴ（Ｑ２）のオン
状態が重なることがなく、ＦＥＴ（Ｑ１）とＦＥＴ（Ｑ
２）が同時にオンして貫通電流が流れるのを防止するこ
とができる。

【００６９】さらに、圧電トランスＰＺ２に印加される
パルス電圧ＳＧ６がオフとなったときにインダクタＬ１
に発生する逆起電力による電流は、休止期間終了後にＦ
ＥＴ（Ｑ１，Ｑ２）のうちのオン状態の素子を通して流
れるので、従来のようにパワーダイオードを設ける必要
が無くなり、部品点数の削減、部品実装スペースの削
減、及びコスト削減を図ることができる。

【００７０】次に、本発明の第５の実施形態を説明す
る。図１５は第５の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第４の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第４の実施形態と第５の実施形態との相違点
は、波形整形回路３２から出力されるパルス列信号を積
分回路３３を介して緩衝増幅回路１５に入力するように
したことにある。

【００７１】積分回路３３は、抵抗器ＲとコンデンサＣ
から構成され、抵抗器Ｒは波形整形回路３２の出力端と
トランジスタＱ３，Ｑ４双方のベース間に接続されてい
る。また、トランジスタＱ３，Ｑ４双方のベースとグラ
ンド間にコンデンサＣが接続されている。

【００７２】この積分回路３３により、波形整形回路３
２から出力されるパルス列信号におけるパルス波形の立
ち上がり時間及び立ち下がり時間を所望の値に設定する
ことができる。

【００７３】従って、前述したようにＦＥＴ（Ｑ１，Ｑ
２）の特性においてそのスイッチングに要する時間が長
いものを用いる場合であっても、波形整形回路３２から
出力されるパルス列信号の立ち上がり時間及び立ち下が
りの時間をＦＥＴ（Ｑ１，Ｑ２）の特性に合わせて設定
することができ、第４の実施形態と同様の効果が得られ
る。

【００７４】次に、本発明の第６の実施形態を説明す
る。図１６は第６の実施形態の圧電体駆動装置を示す構
成図である。図において、前述した第４の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第４の実施形態と第６の実施形態との相違点
は、同時オン防止回路１７に２個の抵抗器Ｒ３，Ｒ４を
追加して、ＦＥＴ（Ｑ１，Ｑ２）のゲートバイアス電圧
を所望の値に設定したことにある。

【００７５】即ち、ＦＥＴ（Ｑ１）のゲートは抵抗器Ｒ
１を介して直流電源ＰＳ１に接続されると共に抵抗器Ｒ
３を介してグランドに接続され、ＦＥＴ（Ｑ２）のゲー
トは抵抗器Ｒ４を介して直流電源ＰＳ１に接続されると
共に抵抗器Ｒ２を介してグランドに接続されている。

【００７６】これにより、ＦＥＴ（Ｑ１）のゲートには
抵抗器Ｒ１，Ｒ３によって直流電源ＰＳ１の電圧を分圧
した電圧が印加され、ＦＥＴ（Ｑ２）のゲートには抵抗
器Ｒ２，Ｒ４によって直流電源ＰＳ１の電圧を分圧した
電圧が印加される。

【００７７】従って、抵抗器Ｒ１〜Ｒ４の値を変えるこ
とにより、ＦＥＴ（Ｑ１，Ｑ２）のゲートバイアス電圧
を所望の値に設定することができる。

【００７８】

【発明の効果】以上説明したように本発明の請求項１，
２によれば、次の（１）乃至（４）記載の効果を奏す
る。

【００７９】（１）第１及び第２コンデンサによって、
充電用パワー素子と放電用パワー素子のそれぞれのゲー
トには、緩衝増幅器から出力されたパルス列信号から直
流成分が除去された同一波形の交流成分が印加されると
共に、前記充電用パワー素子はゲートに印加されたパル
ス列信号のハイレベル期間にオンとなり、前記放電用パ
ワー素子はゲートに印加されたパルス列信号のローレベ
ル期間にオンとなり、さらに、前記パルス列信号には立
ち上がり時間と立ち下がり時間が存在するため、前記充
電用パワー素子のオン状態と放電用パワー素子のオン状
態が重なることがないので、充電用及び放電用パワー素
子を通しての電源の短絡を防止することができ、従来に
比べ極めて簡単な構成によって前記充電用及び放電用パ
ワー素子の破壊を防止することができる。

【００８０】（２）前記充電用及び放電用パワー素子の
双方が共に動作を停止するのは同時オン防止のための前
記立ち上がり時間と立ち下がり時間のみであるので、圧
電体に印加されるパルス電圧がオフとなったときに誘導
性素子に発生する逆起電力による電流は、前記休止期間
終了後の充電用或いは放電用パワー素子のうちのオン状
態のパワー素子を通して流れるため、従来のようにパワ
ーダイオードを設ける必要が無くなり、部品点数の削
減、部品実装スペースの削減、及びコスト削減を図るこ
とができる。

【００８１】（３）前記緩衝増幅器と充電用及び放電用
パワー素子との間は第１及び第２コンデンサによって直
流成分が分離遮断されているので、従来のようにレベル
シフト回路等を設けることなく充電用パワー素子へ接続
する電源電圧を高電圧とすることができ、部品点数の削
減、部品実装スペースの削減、及びコスト削減を図るこ
とができる。

【００８２】（４）１つの緩衝増幅器から出力されるパ
ルス列信号を用いて充電用及び放電用パワー素子を交互
にオン・オフさせることができるので、従来のトグル回
路等を必要とせず、部品点数の削減、部品実装スペース
の削減、及びコスト削減を図ることができる。

【００８３】また、請求項３によれば、上記の効果に加
えて、パルス幅変調回路によって前記パルス列信号にお
けるパルス幅を任意に設定することができるので、圧電
体の動作を安定して制御することができる。

【００８４】また、請求項４によれば、上記の効果に加
えて、信号処理装置から出力されたパルス列信号におけ
るパルス波形の立ち上がり時間及び立ち下がり時間が、
前記積分回路の積分定数に基づいて増加する方向に変化
されるので、オン・オフ状態の切り替わり時間が長い電
界効果トランジスタを用いた場合にも、上記と同様の効
果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の圧電体駆動装置を示
す構成

【図２】従来例の圧電体駆動装置を示す構成図

【図３】従来例のフリップフロップ回路を備えた圧電体
駆動装置を示す構成図

【図４】従来例の誘導性リアクタンス素子を備えた圧電
体駆動装置を示す構成図

【図５】従来例のＰＷＭ回路を備えた圧電体駆動装置を
示す構成図

【図６】従来例のブートストラップ回路を備えた圧電体
駆動装置を示す構成図

【図７】従来例のレベルシフト回路を備えた圧電体駆動
装置を示す構成図

【図８】従来例のレベルシフト回路を備えた圧電体駆動
装置を示す構成図

【図９】本発明の第１の実施形態の動作を説明する信号
波形図

【図１０】本発明の第１の実施形態の動作を説明する信
号波形図

【図１１】本発明の第２の実施形態の圧電体駆動装置を
示す構成図

【図１２】本発明の第３の実施形態の圧電体駆動装置を
示す構成図

【図１３】本発明の第３の実施形態における他の実施例
を示す構成図

【図１４】本発明の第４の実施形態の圧電体駆動装置を
示す構成図

【図１５】本発明の第５の実施形態の圧電体駆動装置を
示す構成図

【図１６】本発明の第６の実施形態の圧電体駆動装置を
示す構成図

【符号の説明】

１１…周波数制御部、１２…電圧制御発振器（ＶＣ
Ｏ）、１３…整流・レベル調整部、１４…ＰＷＭ回路、
１５…緩衝増幅回路、１６…駆動信号出力回路、１７…
同時オン防止回路、３１…増幅回路、３２…波形整形回
路、３３…積分回路、ＰＺ１…圧電体、ＰＺ２…圧電ト
ランス、Ｒｓ…電流検出抵抗器、Ｑ１…ＰチャネルＦＥ
Ｔ、Ｑ２…ＮチャネルＦＥＴ、Ｑ３…ＮＰＮ型トランジ
スタ、Ｑ４…ＰＮＰ型トランジスタ、Ｒ１〜Ｒ４…バイ
アス抵抗器、Ｃ１，Ｃ２…結合コンデンサ、Ｒ…抵抗
器、Ｃ…コンデンサ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 容量性負荷となる圧電体に対する充放電
   を制御するためのパルス列信号を生成する信号処理回路
   と、プッシュプル接続された充電用パワー素子及び放電
   用パワー素子とを備え、前記パルス列信号に基づいて前
   記充電用及び放電用パワー素子を交互にオン・オフさせ
   て前記圧電体に充放電を行う圧電体駆動装置において、 電源電圧側にソース及びゲートバイアス抵抗器が接続さ
   れたＰチャネルパワーＭＯＳ型電界効果トランジスタか
   らなる充電用パワー素子と、 グランド側にソース及びゲートバイアス抵抗器が接続さ
   れたＮチャネルパワーＭＯＳ型電界効果トランジスタか
   らなる放電用パワー素子と、 前記充電用パワー素子及び放電用パワー素子のドレイン
   と圧電体との間に接続された誘導性素子と、 前記パルス列信号を増幅して、前記充電用パワー素子及
   び放電用パワー素子の両方を駆動制御する１系統の制御
   パルス列信号を出力する緩衝増幅回路と、 前記緩衝増幅回路の出力端と前記充電用パワー素子のゲ
   ートとの間に接続された第１コンデンサと、 前記緩衝増幅回路の出力端と前記放電用パワー素子のゲ
   ートとの間に接続された第２コンデンサとからなること
   を特徴とする圧電体駆動装置。
2. 【請求項２】 前記第１コンデンサ又は第２コンデンサ
   の何れか一方を、前記充電用パワー素子のゲートと放電
   用パワー素子のゲートとの間に接続したことを特徴とす
   る請求項１記載の圧電体駆動装置。
3. 【請求項３】 前記信号処理回路は、前記パルス列信号
   のパルス幅を変化して出力するパルス幅変調（ＰＷＭ）
   回路を有していることを特徴とする請求項１又は２記載
   の圧電体駆動装置。
4. 【請求項４】 前記信号処理回路の出力端子と前記緩衝
   増幅回路の入力端子との間に積分回路を設けたことを特
   徴とする請求項１又は２記載の圧電体駆動装置。