JPH08275518A - 同期整流回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は同期整流回路に関し、能動素子を駆
動する際の同期ずれによる悪影響を解消し、効率良く駆
動できるようにすると共に、同期整流用能動素子の駆動
回路を簡素化して部品点数を減少させることを目的とす
る。 【構成】 トランス２と、第１、第２のＭＯＳ−ＦＥＴ
Ｑ１、Ｑ２と、ＭＯＳ−ＦＥＴＱ１、Ｑ２により駆動さ
れるコイルＬ、及びコンデンサＣを備えた半波整流型の
同期整流回路において、第１のＭＯＳ−ＦＥＴＱ１を駆
動する第１の駆動回路１０と、第２のＭＯＳ−ＦＥＴＱ
２を駆動する第２の駆動回路１１を設け、第１、第２の
駆動回路を、Ｐ点に印加する同一駆動制御信号でオン／
オフ制御され、互いに逆論理の信号を出力するコンプリ
メンタリ回路で構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ、その他
各種電子機器、電気機器等の電源回路に利用される同期
整流回路に関する。

【０００２】

【従来の技術】図９〜１２は、従来例を示した図であ
り、図９〜１２中、２はトランス、３、６、７は高周波
トランス、４はバッファ回路、５はインバータを示す。

【０００３】また、Ｑ１〜Ｑ３はＮチャンネルＭＯＳ−
ＦＥＴ、Ｑ５〜Ｑ８、Ｑ１０〜Ｑ１３はバイポーラトラ
ンジスタ、Ｒ１〜Ｒ４は抵抗、Ｃ、Ｃ２、Ｃ３はコンデ
ンサ、Ｌはコイル、ｄ１、ｄ２は寄生ダイオード、ｄ３
はダイオード、Ｔ１、Ｔ２は出力端子、Ｓはソース、Ｄ
はドレイン、Ｇはゲートを示す。

【０００４】（従来例１の説明） §１：従来例１の回路構成の説明・・・図９参照 図９は従来例１の回路図である。従来例１は外部駆動方
式による半波整流型同期整流回路の例である。この回路
には１次巻線Ｎ１と２次巻線Ｎ２を備えたトランス２が
設けてあり、前記トランス２の１次巻線Ｎ１には、トラ
ンジスタＱ９、ダイオードｄ３、コンデンサＣ３、抵抗
Ｒ４等からなる１次側回路が接続されている。

【０００５】前記トランジスタＱ９は、スイッチング用
の主トランジスタであり、例えば、ＰＷＭ回路からのＰ
ＷＭパルス列によりオン／オフ駆動される。なお、この
場合のトランジスタＱ９の駆動電圧を、例えばＶ_S とす
る。

【０００６】ダイオードｄ３はトランジスタＱ９がオフ
になった時、１次巻線Ｎ１の電磁エネルギーによりコン
デンサＣ３へ電流を流すためのものであり、コンデンサ
Ｃ３は前記電流により充電されるものである。また、抵
抗Ｒ４はコンデンサＣ３の電荷を放電させるものであ
る。なお、コンデンサＣ３により１次巻線Ｎ１の電圧は
所定値に規制される。

【０００７】前記トランス２の２次巻線Ｎ２には、同期
整流用のＮチャンネルＭＯＳ−ＦＥＴＱ１、Ｑ２、コイ
ルＬ、コンデンサＣ等が接続され、前記コンデンサＣの
端子から出力を取り出すように出力端子Ｔ１、Ｔ２が設
けてある。また、前記ＭＯＳ−ＦＥＴＱ１、Ｑ２には、
該ＭＯＳ−ＦＥＴを外部駆動方式で駆動するための駆動
回路が接続されている。

【０００８】前記駆動回路は次の通りである。同期整流
用のＭＯＳ−ＦＥＴＱ１、Ｑ２は基準電位（Ｑ１、Ｑ２
のソースＳ）が異なるため、ＭＯＳ−ＦＥＴＱ１は高周
波トランス３を使用して駆動する。また、ＭＯＳ−ＦＥ
ＴＱ２はＭＯＳ−ＦＥＴＱ１と逆論理（Ｑ１がオンの時
Ｑ２はオフ、Ｑ１がオフ時Ｑ２はオン）で駆動させるた
め、駆動信号を反転させて駆動する。

【０００９】このため、ＭＯＳ−ＦＥＴＱ１のゲートＧ
には第１の駆動回路を接続し、ＭＯＳ−ＦＥＴＱ２のゲ
ートＧには第２の駆動回路を接続する。前記第１の駆動
回路は、高周波トランス３と、トランジスタＱ７（ＮＰ
Ｎ型）、Ｑ８（ＰＮＰ型）からなるコンプリメンタリ回
路と、コンデンサＣ２で構成し、第２の駆動回路は、抵
抗Ｒ２と、ＭＯＳ−ＦＥＴＱ３からなる信号反転回路
と、トランジスタＱ５、Ｑ６からなるコンプリメンタリ
回路で構成する。

【００１０】そして、第１の駆動回路の入力と第２の駆
動回路の入力端子はＰ点で共通接続し、前記Ｐ点を抵抗
Ｒ３を介してバッファ回路４の出力に接続する。この場
合、バッファ回路４とトランジスタＱ９は、駆動パルス
列により同期して制御されるようになっており、その動
作電圧はＶ_S である。なお、コンデンサＣ２は直流分阻
止用のコンデンサである。

【００１１】§２：従来例１の動作説明・・・図９参照 以下、図９に基づいて従来例１の動作を説明する。１次
側回路では次のように動作する。トランジスタＱ９のベ
ースに駆動パルスが入力すると、トランジスタＱ９はオ
ン／オフ動作を繰り返す。トランジスタＱ９がオンにな
ると、トランジスタＱ９を介して１次巻線Ｎ１に電流
（励磁電流）が流れる。

【００１２】次に、トランジスタＱ９がオフになると、
１次巻線Ｎ１の電磁エネルギーによりダイオードｄ３が
オンになり、Ｎ１→ｄ３→Ｃ３→Ｎ１の経路で電流が流
れ、コンデンサＣ３を充電する。

【００１３】そして、コンデンサＣ３が所定値まで充電
すると、ダイオードｄ３のカソード電圧が上昇し、該ダ
イオードｄ３は逆バイアスされてオフになる。その後、
トランジスタＱ９がオンになると、再び前記の動作を繰
り返す。

【００１４】また、２次側回路では次のように動作す
る。バッファ回路４は前記トランジスタＱ９と同期して
駆動され、バッファ回路４に駆動パルスが入力すると、
該バッファ回路４の出力（Ｐ点）には、前記駆動パルス
に応じたレベルのパルスが出力する。

【００１５】前記バッファ回路４の出力によりトランジ
スタＱ７、Ｑ８からなるコンプリメンタリ回路が駆動さ
れると、この回路によりコンデンサＣ２を介して高周波
トランス３が駆動され、前記高周波トランス３の出力で
ＭＯＳ−ＦＥＴＱ１をオン／オフ駆動する。

【００１６】また、前記バッファ回路４の出力により、
前記信号反転回路が駆動され、ＭＯＳ−ＦＥＴＱ３がオ
ン／オフ駆動されると、Ｐ点の電圧を反転して出力す
る。そして、この反転した電圧により、トランジスタＱ
５、Ｑ６からなるコンプリメンタリ回路が駆動され、そ
の出力でＭＯＳ−ＦＥＴＱ２をオン／オフ駆動する。

【００１７】前記のようにしてＭＯＳ−ＦＥＴＱ１、Ｑ
２を駆動することにより、ＭＯＳ−ＦＥＴＱ１がオンの
時は、ＭＯＳ−ＦＥＴＱ２がオフになり、ＭＯＳ−ＦＥ
ＴＱ１がオフの時はＭＯＳ−ＦＥＴＱ２がオンになる。

【００１８】前記のように、外部駆動方式によりＭＯＳ
−ＦＥＴＱ１、Ｑ２を交互にオン／オフ駆動するが、こ
の場合、トランス２に誘起する電圧により、前記ＭＯＳ
−ＦＥＴＱ１、Ｑ２を介してコイルＬ、コンデンサＣに
電流が流れる。

【００１９】この場合、ＭＯＳ−ＦＥＴＱ１がオン、Ｍ
ＯＳ−ＦＥＴＱ２がオフの時は、Ｎ２→Ｑ１→Ｌ→Ｃ→
Ｎ２の経路で電流が流れ、コンデンサＣを充電する。ま
た、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥＴＱ２が
オンの時は、コイルＬの電磁エネルギーにより、Ｌ→Ｃ
→Ｑ２→Ｌの経路で電流が流れる。

【００２０】（従来例２の説明） §１：従来例２の回路構成の説明・・・図１０参照 図１０は従来例２の回路図である。従来例２は、トラン
スの２次側電圧を利用して、同期整流用の２つのＭＯＳ
−ＦＥＴを駆動する半波整流型の同期整流回路の例であ
る。

【００２１】この回路には、１次巻線Ｎ１、２次巻線Ｎ
２を備えたトランス２が設けてあり、該トランス２の２
次巻線Ｎ２の出力で同期整流用の２つのＭＯＳ−ＦＥＴ
Ｑ１、Ｑ２を駆動するように構成されている。

【００２２】この場合、ＭＯＳ−ＦＥＴＱ１が整流側の
ＭＯＳ−ＦＥＴであり、ＭＯＳ−ＦＥＴＱ２がフライホ
イール側のＭＯＳ−ＦＥＴであり、これらのＭＯＳ−Ｆ
ＥＴで半波整流回路を構成している。なお、トランス２
の１次側の構成は前記従来例１と同じである。

【００２３】具体的な接続関係は次の通りである。すな
わち、トランス２の２次巻線Ｎ２には、２つのＭＯＳ−
ＦＥＴＱ１、Ｑ２を接続すると共に、コイルＬ、コンデ
ンサＣ、抵抗Ｒ１、Ｒ２等を接続する。そして、前記コ
ンデンサＣの端子から出力を取り出すように出力端子Ｔ
１、Ｔ２が設けてある。

【００２４】ＭＯＳ−ＦＥＴＱ１はＮチャンネル型のＭ
ＯＳ−ＦＥＴであり、その内部には寄生ダイオードｄ１
（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ１のゲートＧ−ソースＳ間に
は、ゲート−ソース間容量に対応したコンデンサＣ５が
存在している。

【００２５】ＭＯＳ−ＦＥＴＱ２はＮチャンネル型のＭ
ＯＳ−ＦＥＴであり、その内部には寄生ダイオードｄ２
が図示極性で接続されている。また、前記ＭＯＳ−ＦＥ
ＴＱ２のゲートＧ−ソースＳ間には、ゲート−ソース間
容量に対応したコンデンサＣ６が存在している。

【００２６】§２：従来例２の動作説明・・・図１１参
照 図１１は従来例２のタイムチャートである。図１１にお
いて、は２次巻線Ｎ２の電圧、はＭＯＳ−ＦＥＴＱ
１の動作状態、はＭＯＳ−ＦＥＴＱ２の動作状態、
は寄生ダイオードｄ２の動作状態を示す。また、ｔ１〜
ｔ６は各タイミングを示す。

【００２７】以下の説明では、トランス２の２次巻線Ｎ
２の電圧をＶ２とする。この場合、図示矢印方向を＋Ｖ
２（ａ側がハイレベル）、その反対方向を−Ｖ２とす
る。また、出力端子Ｔ２の電圧を０（ＧＮＤ）、出力端
子Ｔ１の電圧を＋Ｖ（正電圧）とする。

【００２８】先ず、１次側回路では次のように動作す
る。トランジスタＱ９のベースに駆動パルスが入力する
と、トランジスタＱ９はオン／オフ動作を繰り返す。ト
ランジスタＱ９がオンになると、トランジスタＱ９を介
して１次巻線Ｎ１に電流（励磁電流）が流れる。

【００２９】また、トランジスタＱ９がオフになると、
１次巻線Ｎ１の電磁エネルギーによりダイオードｄ３が
オンになり、Ｎ１→ｄ３→Ｃ３→Ｎ１の経路で電流が流
れ、コンデンサＣ３を充電する。そして、コンデンサＣ
３が所定値まで充電すると、ダイオードｄ３のカソード
電圧が上昇し、該ダイオードｄ３は逆バイアスされてオ
フになる。その後、トランジスタＱ９がオンになると、
再び前記の動作を繰り返す。

【００３０】トランス２の２次側回路では次のように動
作する。先ず、ｔ１まではトランジスタＱ９がオフで、
２次巻線Ｎ２の電圧は−Ｖ２（ｂ側がハイレベル）であ
り、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥＴＱ２が
オンであったとする。

【００３１】この状態からｔ１でトランジスタＱ９がオ
ンになると、トランス２の１次巻線Ｎ１にトランジスタ
Ｑ９を介して電流が流れる。このため、トランス２の２
次巻線Ｎ２の電圧が＋Ｖ２（ａ側がハイレベル）にな
る。

【００３２】この時、コンデンサＣ６の電荷は、Ｃ６→
Ｒ２→Ｎ２→Ｑ２のドレインＤ→Ｑ２のソースＳ→Ｃ６
の経路で放電する。そして、コンデンサＣ６の電荷が放
電して、ＭＯＳ−ＦＥＴＱ２のゲート電圧がある閾値ま
で低下すると、ＭＯＳ−ＦＥＴＱ２がオフになる。この
時、寄生ダイオードｄ２はオフである。

【００３３】一方、ｔ１でトランス２の２次巻線Ｎ２の
電圧が＋Ｖ２になると、２次巻線Ｎ２の電圧により、Ｎ
２→Ｒ１→Ｃ５→ｄ１→Ｎ２の経路で電流が流れ、コン
デンサＣ５を充電する。そして、ＭＯＳ−ＦＥＴＱ１の
ゲート電圧がある閾値まで上昇すると、ＭＯＳ−ＦＥＴ
Ｑ１はオンになる。

【００３４】前記のようにしてｔ１でＭＯＳ−ＦＥＴＱ
１がオン、ＭＯＳ−ＦＥＴＱ２がオフになると、Ｎ２→
Ｌ→Ｃ→Ｑ１のソースＳ→Ｑ１のドレインＤ→Ｎ２の経
路で電流が流れ、コンデンサＣを充電する。

【００３５】その後、ｔ２でトランジスタＱ９がオフに
なると、Ｎ１→ｄ３→コンデンサＣ３→Ｎ１の経路で電
流が流れ、コンデンサＣ３を充電する。この時、Ｎ２の
電圧は逆極性の−Ｖ２（ｂ点がハイレベル）になり、コ
ンデンサＣ５の電荷はＣ５→Ｒ１→Ｎ２→Ｑ１のドレイ
ンＤ→Ｑ１のソースＳ→Ｃ５の経路で放電を開始する。
その後、コンデンサＣ５が放電し、ＭＯＳ−ＦＥＴＱ１
のゲート電圧がある閾値まで低下するとＭＯＳ−ＦＥＴ
Ｑ１はオフになる。

【００３６】一方、ｔ２でＮ２の電圧が−Ｖ２（ｂ点の
電圧がハイレベル）になると、Ｎ２の電圧により、Ｎ２
→Ｒ２→Ｃ６→ｄ２→Ｎ２の経路で電流が流れ、コンデ
ンサＣ６を充電する。そして、ＭＯＳ−ＦＥＴＱ２のゲ
ート電圧がある閾値まで上昇すると、ＭＯＳ−ＦＥＴＱ
２はオンになる。

【００３７】前記のようにしてｔ２でＱ２がオン、Ｑ１
がオフになると、コイルＬの電磁エネルギーによりＬ→
Ｃ→Ｑ２のソースＳ→Ｑ２のドレインＤ→Ｌの経路で電
流（フライホイール電流）が流れコンデンサＣを充電す
る。この時寄生ダイオードｄ２はオフである。

【００３８】その後、ｔ３で、コンデンサＣ３が所定値
まで充電すると、ダイオードｄ３はオフになり、１次巻
線Ｎ１に電流が流れなくなる。このため、２次巻線Ｎ２
の電圧が消滅して略０になる。

【００３９】このため、ｔ３で２次巻線Ｎ２の電圧が消
滅して略０になると、ｂ点の電圧も略０になるため、Ｍ
ＯＳ−ＦＥＴＱ２のゲート電圧が低下し、ＭＯＳ−ＦＥ
ＴＱ２はオフになる。この時、ＭＯＳ−ＦＥＴＱ１もオ
フのため、ＭＯＳ−ＦＥＴＱ１、Ｑ２ともオフの状態と
なる。

【００４０】この時、コイルＬの電磁エネルギーによ
り、寄生ダイオードｄ２がオンになり、Ｌ→Ｃ→ｄ２→
Ｌの経路で電流が流れる。すなわち、ｔ２で１次側回路
のダイオードｄ３がオフになると、ＭＯＳ−ＦＥＴＱ２
をオンにする電圧−Ｖ２が無くなり、ＭＯＳ−ＦＥＴＱ
２はオフになる。

【００４１】このため、前記のように、寄生ダイオード
ｄ２を介してフライホイール電流が流れ、コンデンサＣ
を充電する。ところが、寄生ダイオードｄ２は抵抗値が
大きいため、この寄生ダイオードｄ２にフライホイール
電流が流れると、ＭＯＳ−ＦＥＴＱ２のソースＳ−ドレ
インＤ間を電流が流れる場合に比べて損失が増加する。

【００４２】その後、ｔ４でトランジスタＱ９がオンに
なると、前記ｔ１の状態と同じになり、ＭＯＳ−ＦＥＴ
Ｑ１がオン、ＭＯＳ−ＦＥＴＱ２がオフとなる。以降同
様な動作を繰り返す。

【００４３】（従来例３の説明） §１：従来例３の回路構成の説明・・・図１２参照 図１２は従来例３の回路図である。従来例３は、フルブ
リッジや、プッシュプル方式に使用する全波整流型の同
期整流回路の例である。この回路には１次巻線Ｎ１、及
び２次巻線Ｎ２、Ｎ３を備えたトランス２が設けてあ
り、前記トランス２の１次巻線Ｎ１には、従来例１と同
じ構成の１次側回路が接続されている。なお、前記トラ
ンス２の２次側に設けた２つの巻線Ｎ２、Ｎ３は、ｃ点
において接続されているが、前記ｃ点は、１つの２次巻
線の中間タップとしても良い。

【００４４】前記トランス２の２次巻線Ｎ２、Ｎ３に
は、同期整流用のＭＯＳ−ＦＥＴＱ１、Ｑ２と、コイル
Ｌ、コンデンサＣ等が接続され、前記コンデンサＣの端
子から出力を取り出すように出力端子Ｔ１、Ｔ２が設け
てある。また、前記ＭＯＳ−ＦＥＴＱ１、Ｑ２には、該
ＭＯＳ−ＦＥＴを外部駆動方式で駆動するための駆動回
路が接続されている。

【００４５】前記駆動回路は次の通りである。同期整流
用のＭＯＳ−ＦＥＴＱ１、Ｑ２は基準電位（Ｑ１、Ｑ２
のソースＳ）が異なるため、ＭＯＳ−ＦＥＴＱ１、Ｑ２
は高周波トランス６、７を使用して駆動する。また、Ｍ
ＯＳ−ＦＥＴＱ１とＭＯＳ−ＦＥＴＱ２は逆論理（Ｑ１
がオンの時Ｑ２はオフ、Ｑ１がオフ時Ｑ２はオン）で駆
動させるため、駆動信号を反転させて駆動していた。

【００４６】すなわち、ＭＯＳ−ＦＥＴＱ１のゲートに
は第１の駆動回路を接続し、ＭＯＳ−ＦＥＴＱ２のゲー
トには第２の駆動回路を接続する。そして、前記第１の
駆動回路は、高周波トランス６と、コンデンサＣ１と、
トランジスタＱ１０、Ｑ１１からなるコンプリメンタリ
回路と、インバータ５で構成する。

【００４７】また、第２の駆動回路は、高周波トランス
７と、コンデンサＣ２と、トランジスタＱ１２、Ｑ１３
からなるコンプリメンタリ回路で構成する。そして、前
記第１、第２の駆動回路の入力端子をＰ点で共通接続
し、バッファ回路４の出力に接続する。なお、コンデン
サＣ１、Ｃ２は直流分阻止用のコンデンサである。

【００４８】§２：従来例３の動作説明・・・図１２参
照 以下、図１２に基づいて従来例３の動作を説明する。ト
ランス２の１次側回路では前記従来例１、従来例２と同
様に動作する。また、トランス２の２次側では次のよう
に動作する。

【００４９】バッファ回路４に駆動パルスが入力する
と、該バッファ回路４からそれに応じたレベルのパルス
を出力する。そして、バッファ回路４の出力により、第
１の駆動回路、及び第２の駆動回路が駆動され、ＭＯＳ
−ＦＥＴＱ１、Ｑ２が交互にオン／オフ駆動する。

【００５０】この場合、第１の駆動回路では、インバー
タ５によりＰ点の電圧を反転し、この反転した電圧でト
ランジスタＱ１０、Ｑ１１からなるコンプリメンタリ回
路を駆動する。更に、前記コンプリメンタリ回路によ
り、高周波トランス６を駆動し、ＭＯＳ−ＦＥＴＱ１を
オン／オフ駆動する。

【００５１】また、第２の駆動回路では、Ｐ点の電圧で
トランジスタＱ１２、Ｑ１３からなるコンプリメンタリ
回路を駆動し、このコンプリメンタリ回路で高周波トラ
ンス７を駆動する。そして、前記高周波トランス７の出
力によりＭＯＳ−ＦＥＴＱ２をオン／オフ駆動する。

【００５２】このようにして、第１の駆動回路によりＭ
ＯＳ−ＦＥＴＱ１を駆動し、第２の駆動回路によりＭＯ
Ｓ−ＦＥＴＱ２を駆動する。この場合、ＭＯＳ−ＦＥＴ
Ｑ１とＱ２を交互にオン／オフ駆動する。

【００５３】前記のようにして、外部駆動方式により、
ＭＯＳ−ＦＥＴＱ１、Ｑ２を交互にオン／オフ駆動する
が、この場合、前記トランス２に誘起する電圧により、
前記ＭＯＳ−ＦＥＴＱ１、Ｑ２を介してコイルＬ、コン
デンサＣに電流が流れる。

【００５４】この場合、ＭＯＳ−ＦＥＴＱ１がオン、Ｍ
ＯＳ−ＦＥＴＱ２がオフの時は、Ｎ２→Ｑ１→Ｌ→Ｃ→
Ｎ２の経路で電流が流れ、コンデンサＣを充電する。ま
た、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥＴＱ２が
オンの時は、Ｎ３→Ｌ→Ｃ→Ｑ２→Ｎ３の経路で電流が
流れコンデンサＣを充電する。

【００５５】なお、従来例３の回路では前記従来例１と
同様な理由によりＭＯＳ−ＦＥＴＱ１、Ｑ２をオン／オ
フ駆動する際、同期ずれが発生しＭＯＳ−ＦＥＴＱ１、
Ｑ２が同時にオン、またはオフになることがある。

【００５６】例えば、２次巻線Ｎ２の電圧が消失した状
態でＭＯＳ−ＦＥＴＱ１、Ｑ２が同時にオフになると、
コイルＬの電磁エネルギーにより、Ｌ→Ｃ→Ｎ２→ｄ１
→Ｌの経路と、Ｌ→Ｃ→Ｎ３→ｄ２→Ｌの経路とに電流
が流れる。このため損失が増大する。

【００５７】また、２次巻線Ｎ２の電圧がある状態でＭ
ＯＳ−ＦＥＴＱ１、Ｑ２が同時にオンになると、Ｎ２、
Ｎ３の電圧により、Ｎ２→Ｑ１のソースＳ→Ｑ１のドレ
インＤ→Ｑ２のドレインＤ→Ｑ２のソースＳ→Ｎ３経
路、または前記と逆の経路で大電流が流れ、素子が焼失
する事態となることもある。

【００５８】

【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。 (1) ：従来例１の回路では、ＭＯＳ−ＦＥＴＱ１、Ｑ２
を第１の駆動回路と第２の駆動回路により駆動するが、
ＭＯＳ−ＦＥＴＱ１、Ｑ２の基準電位が異なるため、Ｍ
ＯＳ−ＦＥＴＱ１を駆動する第１の駆動回路には高周波
トランスを使用していた。

【００５９】また、ＭＯＳ−ＦＥＴＱ２はＭＯＳ−ＦＥ
ＴＱ１と逆論理の信号で駆動する必要があるため、第２
の駆動回路には、信号反転回路を使用していた。このよ
うに、第１の駆動回路には高周波トランスが含まれ、第
２の駆動回路には信号反転回路が含まれており、これら
の回路構成の異なった回路を通過した駆動信号でＭＯＳ
−ＦＥＴＱ１、Ｑ２をオン／オフ駆動する。このため、
ＭＯＳ−ＦＥＴＱ１、Ｑ２を駆動する際に、駆動信号の
タイミングがずれて、同期ずれが発生し、損失増加の原
因となっていた。

【００６０】例えば、同期ずれにより、ＭＯＳ−ＦＥＴ
Ｑ１、Ｑ２が同時にオフになると、抵抗成分の多いＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２の寄生ダイオードｄ１、ｄ２を介
して電流が流れるため、損失が増加する。また、ＭＯＳ
−ＦＥＴＱ１、Ｑ２が同時にオンになると、ＭＯＳ−Ｆ
ＥＴＱ１、Ｑ２を通して大電流が流れ、素子が焼失する
事態となることもある。

【００６１】また、ＭＯＳ−ＦＥＴＱ１、Ｑ２の駆動回
路は部品点数が多く、高周波トランス等の大型の部品を
使用しているため、同期整流回路の小型化が困難であ
る。 (2) ：従来例２ではトランジスタＱ９がオフになり、Ｍ
ＯＳ−ＦＥＴＱ１がオフの時、コンデンサＣ３が所定値
まで充電された後、ダイオードｄ３がオフになると、Ｍ
ＯＳ−ＦＥＴＱ２をオンにする電圧−Ｖ２が無くなり、
ＭＯＳ−ＦＥＴＱ２はオフになる。この時、ＭＯＳ−Ｆ
ＥＴＱ１もオフのため、寄生ダイオードｄ２を介してフ
ライホイール電流が流れ、コンデンサＣを充電する。

【００６２】ところが、寄生ダイオードｄ２は抵抗値が
大きいため、この寄生ダイオードｄ２にフライホイール
電流が流れると損失が増加する。 (3) ：従来例３の回路では、ＭＯＳ−ＦＥＴＱ１、Ｑ２
を高周波トランスを使用して駆動していた。また、ＭＯ
Ｓ−ＦＥＴＱ１の駆動回路にはインバータを使用して駆
動信号を反転していた。

【００６３】しかし、このような回路では、高周波トラ
ンスや、信号の反転回路（インバータ）が必要であり、
前記従来例１と同じように、ＭＯＳ−ＦＥＴＱ１、Ｑ２
を駆動する際に、同期ずれが発生し損失増加の原因とな
っていた。

【００６４】例えば、２次巻線Ｎ２の電圧が消失した状
態でＭＯＳ−ＦＥＴＱ１、Ｑ２が同時にオフになると、
コイルＬの電磁エネルギーにより、Ｌ→Ｃ→Ｎ２→ｄ１
→Ｌの経路と、Ｌ→Ｃ→Ｎ３→ｄ２→Ｌの経路とに電流
が流れる。このため損失が増大する。

【００６５】また、２次巻線Ｎ２の電圧がある状態でＭ
ＯＳ−ＦＥＴＱ１、Ｑ２が同時にオンになると、Ｎ２、
Ｎ３の電圧により、Ｎ２→Ｑ１のソースＳ→Ｑ１のドレ
インＤ→Ｑ２のドレインＤ→Ｑ２のソースＳ→Ｎ３の経
路、または前記と逆の経路で大電流が流れ、素子が焼失
する事態となることもある。

【００６６】更に、ＭＯＳ−ＦＥＴＱ１、Ｑ２の駆動回
路は部品点数が多く、高周波トランス等の大型の部品を
使用しているため、同期整流回路の小型化が困難であ
る。本発明は、このような従来の課題を解決し、同期整
流用の能動素子を駆動する際の同期ずれによる悪影響を
解消して、同期整流回路を効率良く駆動できるようにす
ると共に、同期整流用能動素子の駆動回路を簡素化して
部品点数を減少させることを目的とする。

【００６７】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明は前記の目的を達成するため、同期整
流回路を次のように構成した。

【００６８】(1) ：トランスと、前記トランスの２次側
に接続され、交互にオン／オフ駆動される同期整流用の
第１、第２の能動素子と、前記第１、第２の能動素子に
より駆動されるコイル、及びコンデンサを備えると共
に、前記第１、第２の能動素子は、第１の端子を共通接
続し、第２の端子をそれぞれトランスの２次巻線に接続
した半波整流型の同期整流回路において、前記第１の能
動素子を駆動する第１の駆動回路と、第２の能動素子を
駆動する第２の駆動回路を設けると共に、前記第１、第
２の駆動回路を、同一駆動制御信号でオン／オフ制御さ
れ、互いに逆論理の信号を出力するコンプリメンタリ回
路で構成した。

【００６９】(2) ：１次巻線、２次巻線を備えると共
に、前記２次巻線を互いに一端側を共通接続した第１の
２次巻線、及び第２の２次巻線で構成したトランスと、
前記第１の２次巻線、及び第２の２次巻線に接続され、
交互にオン／オフ駆動される同期整流用の第１、第２の
能動素子と、前記第１、第２の能動素子により駆動され
るコイル、及びコンデンサを備えると共に、前記第１、
第２の能動素子は、第１の端子を共通接続し、第２の端
子をそれぞれ第１、第２の２次巻線に接続した全波整流
型の同期整流回路において、前記第１の能動素子を駆動
する第１の駆動回路と、第２の能動素子を駆動する第２
の駆動回路を設けると共に、前記第１、第２の駆動回路
を、同一駆動制御信号でオン／オフ制御され、互いに逆
論理の信号を出力するコンプリメンタリ回路で構成し
た。

【００７０】(3) ：図１に示したように、トランス２
と、トランス２の２次側に接続され、交互にオン／オフ
駆動される同期整流用の第１、第２のＭＯＳ−ＦＥＴＱ
１、Ｑ２と、第１、第２のＭＯＳ−ＦＥＴＱ１、Ｑ２に
より駆動されるコイルＬ、及びコンデンサＣを備えると
共に、第１、第２のＭＯＳ−ＦＥＴＱ１、Ｑ２は、ソー
スＳを共通接続し、ドレインＤをそれぞれトランス２の
２次巻線Ｎ２に接続した半波整流型の同期整流回路にお
いて、第１のＭＯＳ−ＦＥＴＱ１を駆動する第１の駆動
回路と、第２のＭＯＳ−ＦＥＴＱ２を駆動する第２の駆
動回路を設け、前記第１、第２の駆動回路を、同一駆動
制御信号でオン／オフ制御され、互いに逆論理の信号を
出力する同一段数のコンプリメンタリ回路で構成した。

【００７１】(4) ：１次巻線、２次巻線を備えると共
に、前記２次巻線を互いに一端側を共通接続した第１の
２次巻線、及び第２の２次巻線で構成したトランスと、
前記第１の２次巻線、及び第２の２次巻線に接続され、
交互にオン／オフ駆動される同期整流用の第１、第２の
ＭＯＳ−ＦＥＴと、前記第１、第２のＭＯＳ−ＦＥＴに
より駆動されるコイル、及びコンデンサを備えると共
に、前記第１、第２のＭＯＳ−ＦＥＴは、ソースを共通
接続し、ドレインをそれぞれ第１、第２の２次巻線に接
続した全波整流型の同期整流回路において、前記第１の
ＭＯＳ−ＦＥＴを駆動する第１の駆動回路と、第２のＭ
ＯＳ−ＦＥＴを駆動する第２の駆動回路を設けると共
に、前記第１、第２の駆動回路を、同一駆動制御信号で
オン／オフ制御され、互いに逆論理の信号を出力する同
一段数のコンプリメンタリ回路で構成した。

【００７２】(5) ：前記(1) 〜(4) の何れかの同期整流
回路において、前記第１、第２の駆動回路の駆動用電源
回路を、前記トランスの巻線電圧を利用した電源回路で
構成した。

【００７３】(6) ：前記(1)〜(5) の何れかの同期整流
回路において、前記第１、第２の駆動回路の駆動制御信
号として、前記トランスの巻線電圧を利用した。 (7) ：１次巻線、２次巻線を備えると共に、前記２次巻
線を互いに一端側を共通接続した第１の２次巻線、及び
第２の２次巻線で構成したトランスと、前記第１の２次
巻線、及び第２の２次巻線に接続され、交互にオン／オ
フ駆動される同期整流用の第１、第２のＭＯＳ−ＦＥＴ
と、前記第１、第２のＭＯＳ−ＦＥＴにより駆動される
コイル、及びコンデンサを備えると共に、前記第１、第
２のＭＯＳ−ＦＥＴは、ソースを共通接続し、ドレイン
をそれぞれ第１、第２の２次巻線の各端子に接続した全
波整流型の同期整流回路において、前記第１のＭＯＳ−
ＦＥＴを駆動する第１の駆動回路と、第２のＭＯＳ−Ｆ
ＥＴを駆動する第２の駆動回路を設け、前記第１の駆動
回路を、前記トランスの巻線電圧に基づいてオン／オフ
制御されるコンプリメンタリ回路で構成すると共に、前
記第２の駆動回路を、前記トランスの巻線電圧に基づい
てオン／オフ制御され、前記第１の駆動回路とは逆論理
の信号を出力するコンプリメンタリ回路で構成した。

【００７４】

【作用】前記構成に基づく本発明の作用を説明する。 Ａ）作用１・・・前記手段(1) 、(3) 、(5) 、(6) 対応 図１において、トランジスタＱ９のベースに駆動パルス
が入力すると、トランジスタＱ９はオン／オフ動作を繰
り返す。トランジスタＱ９がオンになると、トランジス
タＱ９を介してトランス２の１次巻線Ｎ１に電流が流れ
る。

【００７５】また、２次側回路では次のように動作す
る。バッファ回路４に駆動パルスが入力すると、バッフ
ァ回路４からそれに応じたレベルのパルスを出力する。
この時、Ｐ点の電圧はハイレベルＨ、及びローレベルＬ
に変化する。

【００７６】また、バッファ回路４の出力により、ＮＰ
Ｎ型トランジスタＱ１５とＰＮＰ型トランジスタＱ１６
からなるコンプリメンタリ回路で構成された第１の駆動
回路１０が駆動され、第１の駆動回路１０の出力により
抵抗Ｒ１を介してＭＯＳ−ＦＥＴＱ１をオン／オフ駆動
する。

【００７７】この場合、Ｐ点の電圧がハイレベルになれ
ばトランジスタＱ１５がオンでトランジスタＱ１６がオ
フとなり、ハイレベルの電圧Ｖ_CCがＭＯＳ−ＦＥＴＱ１
のゲートＧに印加する。これによりＭＯＳ−ＦＥＴＱ１
はオンになる。

【００７８】また、Ｐ点の電圧がローレベルＬになれ
ば、トランジスタＱ１６がオンでトランジスタＱ１５が
オフとなり、ローレベルの電圧０ＶがＭＯＳ−ＦＥＴＱ
１のゲートに印加し、ＭＯＳ−ＦＥＴＱ１はオフにな
る。

【００７９】一方、バッファ回路４の出力により、Ｐチ
ャンネルＭＯＳ−ＦＥＴＱ１７とＮチャンネルＭＯＳ−
ＦＥＴＱ１８からなるコンプリメンタリ回路で構成され
た第２の駆動回路が駆動され、第２の駆動回路の出力に
より抵抗Ｒ２を介してＭＯＳ−ＦＥＴＱ２をオン／オフ
駆動する。

【００８０】この場合、Ｐ点の電圧がハイレベルになれ
ばＭＯＳ−ＦＥＴＱ１８がオンでＭＯＳ−ＦＥＴＱ１７
がオフとなり、ローレベルＬの電圧０がＭＯＳ−ＦＥＴ
Ｑ２のゲートＧに印加する。これによりＭＯＳ−ＦＥＴ
Ｑ２はオフになる。

【００８１】また、Ｐ点の電圧がローレベルＬになれ
ば、ＭＯＳ−ＦＥＴＱ１７がオンでＭＯＳ−ＦＥＴＱ１
８がオフとなり、ハイレベルＨの電圧Ｖ_CCがＭＯＳ−Ｆ
ＥＴＱ２のゲートに印加し、ＭＯＳ−ＦＥＴＱ２はオン
になる。

【００８２】前記のようにして、ＭＯＳ−ＦＥＴＱ１、
Ｑ２を交互にオン／オフ駆動するが、この場合、前記ト
ランス２に誘起する電圧により、前記コイルＬ、及びコ
ンデンサＣに電流が流れる。

【００８３】この場合、ＭＯＳ−ＦＥＴＱ１がオン、Ｍ
ＯＳ−ＦＥＴＱ２がオフの時は、Ｎ２→Ｑ１→Ｌ→Ｃ→
Ｎ２の経路で電流が流れ、コンデンサＣを充電する。ま
た、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥＴＱ２が
オンの時は、コイルＬの電磁エネルギーにより、Ｌ→Ｃ
→Ｑ２→Ｌの経路でフライホイール電流が流れる。

【００８４】前記のように、第１、第２の駆動回路の段
数が同じであり、また従来例のように高周波トランスや
信号反転回路を使用していない。このため、ＭＯＳ−Ｆ
ＥＴＱ１、Ｑ２を駆動する際に同期ずれが発生しない。
また、第１、第２の駆動回路はその構成が簡素化され
（従来例に比べて）部品点数が少なくなっている。

【００８５】Ｂ）作用２・・・前記手段(2) 、(4) 対応 第１、第２の駆動回路は同一駆動制御信号により駆動さ
れ、その出力をハイレベル、ローレベルに変化させる。
この出力の変化により、第１のＭＯＳ−ＦＥＴ（能動素
子）と第２のＭＯＳ−ＦＥＴ（能動素子）が交互にオン
／オフ駆動され全波整流が行われる。そして、前記第
１、第２のＭＯＳ−ＦＥＴのオン／オフによりコンデン
サが充電され、前記コンデンサの端子から直流電圧を出
力する。

【００８６】このようにすれば、全波整流型の同期整流
回路においても、第１、第２の駆動回路の段数が同じで
あり、また従来例のように高周波トランスや信号反転回
路を使用していない。このため、ＭＯＳ−ＦＥＴＱ１、
Ｑ２を駆動する際に同期ずれが発生しない。また、第
１、第２の駆動回路はその構成が簡素化され（従来例に
比べて）部品点数が少なくなっている。

【００８７】Ｃ）作用３・・・前記手段(7) 対応 トランスの１次巻線に電流を流して２次側に電圧を誘起
させると、前記２次側の電圧により第１、第２の駆動回
路が駆動される。そして、第１、第２の駆動回路の出力
により、同期整流用の第１、第２のＭＯＳ−ＦＥＴが交
互にオン／オフ駆動され全波整流が行われる。前記第
１、第２のＭＯＳ−ＦＥＴのオン／オフによりコンデン
サが充電され、前記コンデンサの端子から直流電圧を出
力する。

【００８８】このようにすれば、フルブリッジやプッシ
ュプル方式を採用した全波整流型の同期整流回路におい
ても、第１、第２の駆動回路の段数が同じであり、また
従来例のように高周波トランスや信号反転回路を使用し
ていない。このため、ＭＯＳ−ＦＥＴＱ１、Ｑ２を駆動
する際に同期ずれが発生しない。また、第１、第２の駆
動回路はその構成が簡素化され（従来例に比べて）部品
点数が少なくなっている。

【００８９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図８は、本発明の実施例を示した図であ
り、図２〜図８中、図９〜図１２と同じものは、同一符
号で示してある。また、Ｑ１５、Ｑ１６、Ｑ０１、Ｑ０
２はバイポーラトランジスタ、Ｑ１７、Ｑ１８はＭＯＳ
−ＦＥＴ、ｄ１０、ｄ４、ｄ５はダイオード、Ｒ１〜Ｒ
５、Ｒ１０は抵抗、Ｃ１０はコンデンサを示す。

【００９０】（実施例１の説明） §１：実施例１の回路構成の説明・・・図２参照 図２は、実施例１の回路図である。以下、図２に基づい
て実施例１の回路構成を説明する。

【００９１】実施例１は外部駆動方式による半波整流型
の同期整流回路の例である。この回路には１次巻線Ｎ１
と２次巻線Ｎ２を備えたトランス２が設けてあり、前記
トランス２の１次巻線Ｎ１には、トランジスタＱ９、ダ
イオードｄ３、コンデンサＣ３、抵抗Ｒ４等からなる１
次側回路が接続されている。

【００９２】前記トランジスタＱ９は、スイッチング用
の主トランジスタであり、例えば、ＰＷＭ回路からのＰ
ＷＭパルス列によりオン／オフ駆動される。ダイオード
ｄ３はトランジスタＱ９がオフになった時に、１次巻線
Ｎ１の電磁エネルギーによりコンデンサＣ３へ電流を流
すためのものであり、コンデンサＣ３は前記電流により
充電されるものである。また、抵抗Ｒ４はコンデンサＣ
３の電荷を放電させるものである。

【００９３】前記トランス２の２次巻線Ｎ２には、同期
整流用のＮチャンネルＭＯＳ−ＦＥＴＱ１、Ｑ２と、コ
イルＬ、コンデンサＣ等が接続され、前記コンデンサＣ
の端子から出力を取り出すように出力端子Ｔ１、Ｔ２が
設けてある。また、前記ＭＯＳ−ＦＥＴＱ１、Ｑ２に
は、該ＭＯＳ−ＦＥＴを外部駆動方式で駆動するための
外部駆動回路が接続されている。

【００９４】前記外部駆動回路は次の通りである。前記
ＭＯＳ−ＦＥＴＱ１、Ｑ２をオン／オフ駆動する際、Ｍ
ＯＳ−ＦＥＴＱ２はＭＯＳ−ＦＥＴＱ１と逆論理（Ｑ１
がオンの時Ｑ２はオフ、Ｑ１がオフ時Ｑ２はオン）で駆
動させるため、駆動信号を反転させて駆動する必要があ
る。

【００９５】このため、ＭＯＳ−ＦＥＴＱ１を駆動する
第１の駆動回路には、ＮＰＮ型のバイポーラトランジス
タＱ１５とＰＮＰ型のバイポーラトランジスタＱ１６か
らなるコンプリメンタリ回路を使用する。また、ＭＯＳ
−ＦＥＴＱ２を駆動する第２の駆動回路には、Ｐチャン
ネルＭＯＳ−ＦＥＴＱ１７とＮチャンネルＭＯＳ−ＦＥ
ＴＱ１８からなるコンプリメンタリ回路を使用する。

【００９６】そして、前記第１の駆動回路の入力端子と
第２の駆動回路の入力端子とをＰ点で共通接続し、前記
Ｐ点を抵抗Ｒ３を介してバッファ回路４の出力に接続す
る。なお、この場合、第１の駆動回路と第２の駆動回路
とは回路の段数が同じであり、出力信号は互いに逆論理
（ハイレベル、ローレベルが逆）である。

【００９７】そして、第１の駆動回路の出力を抵抗Ｒ１
を介してＭＯＳ−ＦＥＴＱ１のゲートＧに接続し、第２
の駆動回路の出力を抵抗Ｒ２を介してＭＯＳ−ＦＥＴＱ
２のゲートＧに接続する。

【００９８】前記第１の駆動回路と第２の駆動回路は、
一方の端子が電圧Ｖ_CCの共通電源に接続され、他方の端
子は出力端子Ｔ２側（０Ｖ）に接続されている。また、
バッファ回路４はトランス２の１次側回路のトランジス
タＱ９と同期して駆動されるように構成されている。

【００９９】§２：実施例１の動作の説明・・・図２参
照 以下、図２に基づいて実施例１の動作を説明する。１次
側回路では次のように動作する。トランジスタＱ９のベ
ースに駆動パルスが入力すると、トランジスタＱ９はオ
ン／オフ動作を繰り返す。トランジスタＱ９がオンにな
ると、トランジスタＱ９を介して１次巻線Ｎ１に電流
（励磁電流）が流れる。

【０１００】また、トランジスタＱ９がオフになると、
１次巻線Ｎ１の電磁エネルギーによりダイオードｄ３が
オンになり、Ｎ１→ｄ３→Ｃ３→Ｎ１の経路で電流が流
れ、コンデンサＣ３を充電する。そして、コンデンサＣ
３が所定値まで充電すると、ダイオードｄ３のカソード
電圧が上昇し、該ダイオードｄ３は逆バイアスされてオ
フになる。その後、トランジスタＱ９がオンになると、
再び前記の動作を繰り返す。

【０１０１】また、２次側回路では次のように動作す
る。バッファ回路４に駆動パルスが入力すると、該バッ
ファ回路４からそれに応じたレベルのパルスを出力す
る。この時、Ｐ点の電圧はハイレベルＨ、及びローレベ
ルＬに変化する。

【０１０２】また、前記バッファ回路４の出力により、
トランジスタＱ１５、Ｑ１６からなるコンプリメンタリ
回路が駆動され、前記コンプリメンタリ回路の出力によ
り抵抗Ｒ１を介してＭＯＳ−ＦＥＴＱ１をオン／オフ駆
動する。

【０１０３】この場合、Ｐ点の電圧がハイレベルになれ
ばトランジスタＱ１５がオンでトランジスタＱ１６がオ
フとなり、ハイレベルの電圧Ｖ_CCがＭＯＳ−ＦＥＴＱ１
のゲートＧに印加する。これによりＭＯＳ−ＦＥＴＱ１
はオンになる。

【０１０４】また、Ｐ点の電圧がローレベルＬになれ
ば、トランジスタＱ１６がオンでトランジスタＱ１５が
オフとなり、ローレベルの電圧０ＶがＭＯＳ−ＦＥＴＱ
１のゲートＧに印加し、ＭＯＳ−ＦＥＴＱ１はオフにな
る。

【０１０５】一方、バッファ回路４の出力により、ＭＯ
Ｓ−ＦＥＴＱ１７、Ｑ１８からなるコンプリメンタリ回
路が駆動され、前記コンプリメンタリ回路の出力により
抵抗Ｒ２を介してＭＯＳ−ＦＥＴＱ２をオン／オフ駆動
する。

【０１０６】この場合、Ｐ点の電圧がハイレベルになれ
ばＭＯＳ−ＦＥＴＱ１８がオンでＭＯＳ−ＦＥＴＱ１７
がオフとなり、ローレベルＬの電圧０がＭＯＳ−ＦＥＴ
Ｑ２のゲートＧに印加する。これによりＭＯＳ−ＦＥＴ
Ｑ２はオフになる。

【０１０７】また、Ｐ点の電圧がローレベルＬになれ
ば、ＭＯＳ−ＦＥＴＱ１７がオンでＭＯＳ−ＦＥＴＱ１
８がオフとなり、ハイレベルＨの電圧Ｖ_CCがＭＯＳ−Ｆ
ＥＴＱ２のゲートＧに印加し、ＭＯＳ−ＦＥＴＱ２はオ
ンになる。

【０１０８】前記のようにして外部駆動方式により、Ｍ
ＯＳ−ＦＥＴＱ１、Ｑ２を交互にオン／オフ駆動する
が、この場合、前記トランス２に誘起する電圧により、
前記コイルＬ、及びコンデンサＣに電流が流れる。

【０１０９】この場合、ＭＯＳ−ＦＥＴＱ１がオン、Ｍ
ＯＳ−ＦＥＴＱ２がオフの時は、Ｎ２→Ｑ１→Ｌ→Ｃ→
Ｎ２の経路で電流が流れ、コンデンサＣを充電する。ま
た、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥＴＱ２が
オンの時は、コイルＬの電磁エネルギーにより、Ｌ→Ｃ
→Ｑ２→Ｌの経路でフライホイール電流が流れる。

【０１１０】前記のように、実施例１の回路では第１、
第２の駆動回路の段数が同じであり、従来例のように高
周波トランスや信号反転回路を使用していない。このた
め、ＭＯＳ−ＦＥＴＱ１、Ｑ２を駆動する際に同期ずれ
が発生しない。また、第１、第２の駆動回路はその構成
が簡素化され（従来例に比べて）部品点数が少なくなっ
ている。

【０１１１】（実施例２の説明）図３は実施例２の回路
図である。実施例２は、トランス２の２次巻線Ｎ２の電
圧を利用して、実施例１における第１、第２の駆動回路
の駆動電源回路を構成した例であり、他の構成は実施例
１と同じである。

【０１１２】図示のように、トランス２の２次巻線Ｎ２
には、ダイオードｄ１０と、抵抗Ｒ１０と、コンデンサ
Ｃ１０の直列回路で構成した駆動電源回路が接続されて
いる。そして、前記駆動電源回路では、コンデンサＣ１
０の端子から所定の電圧Ｖ_CCを取り出している。

【０１１３】前記駆動電源回路の動作は次の通りであ
る。先ず、トランジスタＱ９のスイッチング動作により
トランス２の２次巻線Ｎ２には電圧が誘起する。そし
て、前記２次巻線Ｎ２の電圧が＋Ｖ２（ａ点がハイレベ
ル）の時、ＭＯＳ−ＦＥＴＱ１がオンになると（実施例
１参照）、前記＋Ｖ２により、Ｎ２→ｄ１０→Ｒ１０→
Ｃ１０→Ｑ１のソースＳ→Ｑ１のドレインＤ→Ｎ２の経
路で電流が流れ、コンデンサＣ１０を充電する。

【０１１４】また、２次巻線Ｎ２の電圧が−Ｖ２（ｂ点
がハイレベル）の時、ＭＯＳ−ＦＥＴＱ１がオフ、Ｑ２
がオンになるが、この時、コンデンサＣ１０はダイオー
ドｄ１０があるため、抵抗Ｒ１０を介しての放電は阻止
される。

【０１１５】このようにしてコンデンサＣ１０の端子か
ら所定の電圧Ｖ_CCを取り出し、第１、第２の駆動回路の
駆動電源とする。なお、前記駆動電源回路の電圧Ｖ
_CCは、バッファ回路４の駆動電源としても利用する。こ
のようにすれば、第１、第２の駆動回路の駆動電源が簡
単に得られる。

【０１１６】（実施例３の説明）図４は実施例３の回路
図である。実施例３は前記実施例１における第１、第２
の駆動回路の駆動制御信号をトランス２の２次巻線Ｎ２
から作成した例であり、他の構成は実施例１と同じであ
る。

【０１１７】前記のように、同期整流回路にはトランス
２が設けてあり、トランス２の２次巻線Ｎ２の一端（ａ
点側）と、第１、第２の駆動回路の入力端子の共通接続
点であるＰ点との間には、抵抗Ｒ３が接続してある。そ
して、２次巻線Ｎ２の電圧が、第１、第２の駆動回路の
駆動制御信号として前記Ｐ点に供給されるようになって
いる。

【０１１８】すなわち、トランジスタＱ１５、Ｑ１６か
らなる第１の駆動回路と、ＭＯＳ−ＦＥＴＱ１７、Ｑ１
８からなる第２の駆動回路は、トランス２の２次巻線Ｎ
２の電圧を駆動制御信号として駆動制御される。

【０１１９】この実施例３の回路では、トランジスタＱ
９のスイッチング動作に同期して２次巻線Ｎ２の電圧が
誘起するので、Ｐ点の供給される駆動制御信号もトラン
ジスタＱ９の動作と同期している。従って、前記実施例
１、２と同様に動作する。

【０１２０】このようにすれば、第１、第２の駆動回路
を駆動制御するための駆動制御信号を簡単な回路で供給
することができ、同期整流回路の構成が簡素化できる。 （実施例４の説明）図５は実施例４の回路図である。実
施例４は実施例２と実施例３を組み合わせた例である。
すなわち、トランス２の２次巻線Ｎ２の電圧を利用し
て、第１、第２の駆動回路の駆動電源回路を構成すると
共に、第１、第２の駆動回路の駆動制御信号をトランス
２の２次巻線Ｎ２から作成した例であり、他の構成は実
施例１と同じである。

【０１２１】図示のように、トランス２の２次巻線Ｎ２
には、ダイオードｄ１０と、抵抗Ｒ１０と、コンデンサ
Ｃ１０の直列回路で構成した駆動電源回路が接続されて
いる。そして、前記駆動電源回路では、コンデンサＣ１
０の端子から所定の電圧Ｖ_CCを取り出している。

【０１２２】また、トランス２の２次巻線Ｎ２の一端
（ａ点側）と、第１、第２の駆動回路の入力端子の共通
接続点であるＰ点との間には、抵抗Ｒ３が接続してあ
る。そして、２次巻線Ｎ２の電圧が、第１、第２の駆動
回路の駆動制御信号として前記Ｐ点に供給されるように
なっている。

【０１２３】前記駆動電源回路の動作は次の通りであ
る。先ず、トランジスタＱ９のスイッチング動作により
トランス２の２次巻線Ｎ２には電圧が誘起する。そし
て、前記２次巻線Ｎ２の電圧が＋Ｖ２（ａ点がハイレベ
ル）の時、ＭＯＳ−ＦＥＴＱ１がオンになると、前記＋
Ｖ２により、Ｎ２→ｄ１０→Ｒ１０→Ｃ１０→Ｑ１のソ
ースＳ→Ｑ１のドレインＤ→Ｎ２の経路で電流が流れ、
コンデンサＣ１０を充電する。

【０１２４】また、この時、２次巻線Ｎ２の電圧＋Ｖ２
（ａ点がハイレベル）により、抵抗Ｒ３を介してＰ点に
＋Ｖ２の駆動制御信号が供給される。第１、第２の駆動
回路では、前記コンデンサＣ１０の端子から取り出した
電圧Ｖ_CCを使用し、前記２次巻線Ｎ２から供給される駆
動制御信号によりスイッチング動作を行いＭＯＳ−ＦＥ
ＴＱ１、Ｑ２を駆動する。

【０１２５】次に、２次巻線Ｎ２の電圧が−Ｖ２（ｂ点
がハイレベル）の時、ＭＯＳ−ＦＥＴＱ１がオフ、Ｑ２
がオンになるが、この時、コンデンサＣ１０はダイオー
ドｄ１０があるため、抵抗Ｒ１０を介しての放電は阻止
される。

【０１２６】また、この時、２次巻線Ｎ２の電圧−Ｖ２
（ｂ点がハイレベル）により、抵抗Ｒ３を介してＰ点に
−Ｖ２の駆動制御信号が供給される。第１、第２の駆動
回路では、前記コンデンサＣ１０の端子から取り出した
電圧Ｖ_CCを使用し、前記２次巻線Ｎ２から供給される駆
動制御信号によりスイッチング動作を行いＭＯＳ−ＦＥ
ＴＱ１、Ｑ２を駆動する。以降、同様な動作を繰り返
す。

【０１２７】（実施例５の説明） §１：回路構成の説明・・・図６参照 図６は実施例５の回路図である。以下、図６に基づいて
実施例５の回路構成を説明する。

【０１２８】実施例５は外部駆動方式による全波整流型
の同期整流回路の例である。この回路には１次巻線Ｎ１
と、２次巻線Ｎ２（第１の２次巻線）、Ｎ３（第２の２
次巻線）を備えたトランス２が設けてあり、トランス２
の１次巻線Ｎ１には、トランジスタＱ９を含む１次側回
路（実施例１と同じ）が接続してある。

【０１２９】また、トランス２の第１の２次巻線Ｎ２に
は、同期整流用のＮチャンネルＭＯＳ−ＦＥＴＱ１が接
続され、第２の２次巻線Ｎ３には同期整流用のＮチャン
ネルＭＯＳ−ＦＥＴＱ２が接続してある。

【０１３０】そして、第１の２次巻線Ｎ２の一端（ａ
点）と、第２の２次巻線Ｎ３の一端（ｄ点）はＥ点で共
通接続すると共に、第１の２次巻線Ｎ２の他端（ｂ点）
はＮチャンネルＭＯＳ−ＦＥＴＱ１のドレインＤに接続
し、第２の２次巻線Ｎ３の他端（ｃ点）はＭＯＳ−ＦＥ
ＴＱ２のドレインＤを接続する。

【０１３１】更に、ＭＯＳ−ＦＥＴＱ１のソースＳとＭ
ＯＳ−ＦＥＴＱ２のソースＳをＦ点で共通接続する。そ
して、前記Ｅ点とＦ点間にはコイルＬとコンデンサＣを
接続し、コンデンサＣの両端には出力端子Ｔ１、Ｔ２が
接続してある。

【０１３２】前記ＭＯＳ−ＦＥＴＱ１、Ｑ２には、前記
ＭＯＳ−ＦＥＴを外部駆動方式で駆動するための外部駆
動回路が接続されている。この駆動回路は前記実施例１
と同じである。従って、詳細な説明は省略する。

【０１３３】なお、実施例５においても、前記実施例
２、実施例３、或いは実施例４と同様に、トランス２の
２次巻線Ｎ２の電圧を利用して、第１、第２の駆動回路
の駆動電源回路を構成しても良い。また、第１、第２の
駆動回路の駆動制御信号をトランス２の２次巻線Ｎ２か
ら作成しても良い。

【０１３４】§２：動作の説明・・・図６参照 以下、図６に基づいて実施例５の動作を説明する。この
場合、１次側回路では実施例１と同様に動作する。ま
た、２次側回路では次のように動作する。

【０１３５】バッファ回路４に駆動パルスが入力する
と、該バッファ回路４からそれに応じたレベルのパルス
を出力する。この時、Ｐ点の電圧はハイレベルＨ、及び
ローレベルＬに変化する。

【０１３６】また、バッファ回路４の出力により、トラ
ンジスタＱ１５、Ｑ１６からなるコンプリメンタリ回路
が駆動され、前記コンプリメンタリ回路の出力により抵
抗Ｒ１を介してＭＯＳ−ＦＥＴＱ１をオン／オフ駆動す
る。

【０１３７】この場合、Ｐ点の電圧がハイレベルになれ
ばトランジスタＱ１５がオンでトランジスタＱ１６がオ
フとなり、ハイレベルの電圧Ｖ_CCがＭＯＳ−ＦＥＴＱ１
のゲートＧに印加する。これによりＭＯＳ−ＦＥＴＱ１
はオンになる。

【０１３８】また、Ｐ点の電圧がローレベルＬになれ
ば、トランジスタＱ１６がオンでトランジスタＱ１５が
オフとなり、ローレベルの電圧０ＶがＭＯＳ−ＦＥＴＱ
１のゲートに印加し、ＭＯＳ−ＦＥＴＱ１はオフにな
る。

【０１３９】一方、バッファ回路４の出力により、ＭＯ
Ｓ−ＦＥＴＱ１７、Ｑ１８からなるコンプリメンタリ回
路が駆動され、前記コンプリメンタリ回路の出力により
抵抗Ｒ２を介してＭＯＳ−ＦＥＴＱ２をオン／オフ駆動
する。

【０１４０】この場合、Ｐ点の電圧がハイレベルになれ
ばＭＯＳ−ＦＥＴＱ１８がオンでＭＯＳ−ＦＥＴＱ１７
がオフとなり、ローレベルＬの電圧０がＭＯＳ−ＦＥＴ
Ｑ２のゲートＧに印加する。これによりＭＯＳ−ＦＥＴ
Ｑ２はオフになる。

【０１４１】また、Ｐ点の電圧がローレベルＬになれ
ば、ＭＯＳ−ＦＥＴＱ１７がオンでＭＯＳ−ＦＥＴＱ１
８がオフとなり、ハイレベルＨの電圧Ｖ_CCがＭＯＳ−Ｆ
ＥＴＱ２のゲートＧに印加し、ＭＯＳ−ＦＥＴＱ２はオ
ンになる。

【０１４２】前記のようにして外部駆動方式により、Ｍ
ＯＳ−ＦＥＴＱ１、Ｑ２を交互にオン／オフ駆動する
が、この場合、前記トランス２に誘起する電圧により、
前記コイルＬ、及びコンデンサＣに電流が流れる。

【０１４３】この場合、ＭＯＳ−ＦＥＴＱ１がオン、Ｍ
ＯＳ−ＦＥＴＱ２がオフの時は、Ｎ２→Ｌ→Ｃ→Ｑ１→
Ｎ２の経路で電流が流れ、コンデンサＣを充電する。ま
た、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥＴＱ２が
オンの時は、Ｎ３→Ｌ→Ｃ→Ｑ２→Ｎ３の経路で電流が
流れ、コンデンサＣを充電する。

【０１４４】前記のように、実施例５の回路では第１、
第２の駆動回路の段数が同じであり、従来例のように高
周波トランスや信号反転回路を使用していない。このた
め、ＭＯＳ−ＦＥＴＱ１、Ｑ２を駆動する際に同期ずれ
が発生しない。また、第１、第２の駆動回路はその構成
が簡素化され（従来例に比べて）部品点数が少なくなっ
ている。従って、同期ずれによりＭＯＳ−ＦＥＴＱ１、
Ｑ２が同時にオン、またはオフになることはなく、従来
例のような損失の増加はない。

【０１４５】（実施例６の説明） §１：回路構成の説明・・・図７参照 図７は実施例６の回路図である。以下、図７に基づいて
実施例６の回路構成を説明する。実施例６は全波整流型
の同期整流回路の例であり、トランスの電圧を利用して
同期整流用のＭＯＳ−ＦＥＴを駆動する回路の例であ
る。

【０１４６】図示のように、同期整流回路には、トラン
ス２が設けてあり、前記トランス２の１次回路には、ト
ランス２の１次巻線Ｎ０１、Ｎ０２に接続された２つの
スイッチング用トランジスタＱ０１、Ｑ０２と、電源Ｖ
_IN等が接続されている。この１次側回路はプッシュプル
回路を構成しており、前記トランジスタＱ０１、Ｑ０２
を交互にオン／オフ駆動して、１次巻線Ｎ０１、Ｎ０２
をプッシュプル駆動するように構成されている。

【０１４７】また、トランス２の２次側には、巻線Ｎ
２、巻線Ｎ３、巻線Ｎ４、巻線Ｎ５が設けてあり、それ
ぞれ図示極性の電圧が誘起するように構成されている。
そして、前記巻線Ｎ２には、同期整流用のＮチャンネル
ＭＯＳ−ＦＥＴＱ１が接続され、巻線Ｎ３には、同期整
流用のＮチャンネルＭＯＳ−ＦＥＴＱ２が接続されてい
る。

【０１４８】この場合、巻線Ｎ２の一端（ａ点側）と巻
線Ｎ３の一端（ｄ点側）をＥ点で共通接続すると共に、
巻線Ｎ２の他端（ｂ点側）はＭＯＳ−ＦＥＴＱ１のドレ
インＤに接続し、巻線Ｎ３の他端（ｃ点側）はＭＯＳ−
ＦＥＴＱ２のドレインＤに接続する。

【０１４９】また、ＭＯＳ−ＦＥＴＱ１のソースＳとＭ
ＯＳ−ＦＥＴＱ２のソースＳをＦ点で共通接続する。そ
して、前記Ｅ点とＦ点間にはコイルＬとコンデンサＣを
接続し、コンデンサＣの両端には出力端子Ｔ１、Ｔ２を
接続する。

【０１５０】更に、前記２つのＭＯＳ−ＦＥＴＱ１、Ｑ
２を駆動するため、ＭＯＳ−ＦＥＴＱ１を駆動するため
の第１の駆動回路と、ＭＯＳ−ＦＥＴＱ２を駆動するた
めの第２の駆動回路が設けてある。

【０１５１】前記第１の駆動回路は、巻線Ｎ４に接続さ
れた抵抗Ｒ４と、ダイオードｄ４と、ＰチャンネルＭＯ
Ｓ−ＦＥＴＱ３、及びＮチャンネルＭＯＳ−ＦＥＴＱ４
からなるコンプリメンタリ回路で構成している。また、
前記第２の駆動回路は、巻線Ｎ５に接続された抵抗Ｒ５
と、ダイオードｄ５と、ＰチャンネルＭＯＳ−ＦＥＴＱ
５、及びＮチャンネルＭＯＳ−ＦＥＴＱ６からなるコン
プリメンタリ回路で構成している。

【０１５２】そして、第１の駆動回路を抵抗Ｒ１を介し
てＭＯＳ−ＦＥＴＱ１のゲートＧに接続し、第２の駆動
回路を抵抗Ｒ２を介してＭＯＳ−ＦＥＴＱ２のゲートＧ
に接続する。

【０１５３】なお、実施例６においても、前記実施例
２、実施例３、或いは実施例４と同様に、トランス２の
２次巻線の電圧を利用して、第１、第２の駆動回路の駆
動電源回路を構成しても良い。また、第１、第２の駆動
回路の駆動制御信号をトランス２の２次巻線から作成し
ても良い。

【０１５４】§２：動作の説明・・・図８参照 図８は実施例６のタイムチャートである。以下、図８の
タイムチャートに基づいて前記同期整流回路の動作を説
明する。

【０１５５】図８において、は２次側の巻線Ｎ２、Ｎ
３、Ｎ４、Ｎ５に誘起する電圧Ｖ２、Ｖ３、Ｖ４、Ｖ
５、はｇ４点の電圧、はＱ１、Ｑ３の動作状態、
はｇ５点の電圧、はＱ２、Ｑ５の動作状態を示す。ま
た、ｔ１〜ｔ６はタイミングを示す。

【０１５６】トランス２の１次側回路では、トランジス
タＱ０１、Ｑ０２のスイッチングにより１次巻線Ｎ０
１、Ｎ０２に電流を流し、２次側の巻線Ｎ２〜Ｎ５に電
圧を誘起する。

【０１５７】先ず、ｔ１でトランジスタＱ０１がオンに
なると、２次側の巻線Ｎ２〜Ｎ５には図示極性のの電
圧が誘起する。この時、Ｎ４の電圧Ｖ４により、Ｎ４→
ｄ４→Ｒ４→Ｎ４の経路で電流が流れるので、のｇ４
点の電圧はローレベル（略０Ｖ）になる。このため、Ｍ
ＯＳ−ＦＥＴＱ３はオン、ＭＯＳ−ＦＥＴＱ４はオフに
なり、ＭＯＳ−ＦＥＴＱ１にはハイレベルの電圧Ｖ_CCが
印加されてオンになる。

【０１５８】一方、ｔ１では、Ｎ５の電圧Ｖ５により、
のｇ５点の電圧がハイレベルになるので、ＭＯＳ−Ｆ
ＥＴＱ５はオフ、ＭＯＳ−ＦＥＴＱ６はオンとなる。そ
の結果、ＭＯＳ−ＦＥＴＱ２にはローレベルの電圧が印
加されてオフになる。従ってｔ１では、巻線Ｎ２の電圧
Ｖ２によりＮ２→Ｅ点→Ｌ→Ｃ→Ｆ点→Ｑ１→Ｎ２の経
路で電流が流れコンデンサＣを充電する。

【０１５９】次にｔ２では、トランジスタＱ０１がオフ
になり、かつトランジスタＱ０２もオフになる（プッシ
ュプル回路の動作上）。この時、トランス２の１次巻線
Ｎ０１、Ｎ０２には電流が流れないので、２次側の巻線
Ｎ２〜Ｎ５の電圧も消失する。このため、のｇ４点の
電圧、及びのｇ５点の電圧も消失して略０Ｖになる。

【０１６０】このため、ＭＯＳ−ＦＥＴＱ３がオン、Ｍ
ＯＳ−ＦＥＴＱ４がオフとなり、ＭＯＳ−ＦＥＴＱ１に
はハイレベルの電圧Ｖ_CCが印加されてオンになる。ま
た、同時に、ＭＯＳ−ＦＥＴＱ５がオン、ＭＯＳ−ＦＥ
ＴＱ６がオフとなり、ＭＯＳ−ＦＥＴＱ２にはハイレベ
ルの電圧Ｖ_CCが印加されてオンになる。

【０１６１】このようにしてｔ２では、ＭＯＳ−ＦＥＴ
Ｑ１、及びＱ２がオンになる。このため、コイルＬの電
磁エネルギーにより、Ｌ→Ｃ→Ｑ１のソースＳ→Ｑ１の
ドレインＤ→Ｎ２→Ｌの経路と、Ｌ→Ｃ→Ｑ２のソース
Ｓ→Ｑ２のドレインＤ→Ｎ３→Ｌの経路で電流が流れ
る。

【０１６２】なお、この時の電流はＱ１、Ｑ２のソース
Ｓ−ドレインＤ間を通って流れるので、寄生ダイオード
ｄ１、ｄ２には電流は流れず、損失を少なくすることが
できる。

【０１６３】次に、ｔ３でトランジスタＱ０２がオンに
なると、トランス２の２次側の巻線Ｎ２〜Ｎ５には図示
極性と逆極性の電圧が誘起する。このため、のｇ４点
の電圧がハイレベルとなり、ＭＯＳ−ＦＥＴＱ３はオ
フ、ＭＯＳ−ＦＥＴＱ４はオンになる。このため、ＭＯ
Ｓ−ＦＥＴＱ１はオフになる。

【０１６４】また、ｔ３では、巻線Ｎ５に誘起する電圧
−Ｖ５により、Ｎ５→ｄ５→Ｒ５→Ｎ５の経路で電流が
流れるので、のｇ５点の電圧はローレベル（略０Ｖ）
のままである。このため、ＭＯＳ−ＦＥＴＱ５は継続し
てオン状態であり、ＭＯＳ−ＦＥＴＱ６はオフのままで
ある。従って、ＭＯＳ−ＦＥＴＱ２はオン状態を維持す
る。

【０１６５】従って、ｔ３では、巻線Ｎ３の電圧Ｖ３に
より、Ｎ３→Ｌ→Ｃ→Ｑ２のソースＳ→Ｑ２のドレイン
Ｄ→Ｎ３の経路で電流が流れコンデンサＣを充電する。
次に、ｔ４では、トランジスタＱ０２がオフになり、か
つトランジスタＱ０１もオフになる（プッシュプル回路
の動作上）。この時、巻線Ｎ０１、Ｎ０２には電流が流
れないので、２次巻線Ｎ２〜Ｎ５の電圧も消失する。こ
のため、のｇ４点、及びのｇ５点の電圧も消失して
略０Ｖになる。

【０１６６】このため、ＭＯＳ−ＦＥＴＱ３がオン、Ｍ
ＯＳ−ＦＥＴＱ４がオフとなり、ＭＯＳ−ＦＥＴＱ１は
オンになる。また、同時に、ＭＯＳ−ＦＥＴＱ５がオ
ン、ＭＯＳ−ＦＥＴＱ６がオフとなり、ＭＯＳ−ＦＥＴ
Ｑ２もオンになる。

【０１６７】このようにしてｔ４ではＭＯＳ−ＦＥＴＱ
１、及びＱ２がオンになる。このため、コイルＬの電磁
エネルギーにより、Ｌ→Ｃ→Ｑ１のソースＳ→Ｑ１のド
レインＤ→Ｎ２→Ｌの経路と、Ｌ→Ｃ→Ｑ２のソースＳ
→Ｑ２のドレインＤ→Ｎ３→Ｌの経路で電流が流れる。

【０１６８】なお、この時の電流はＱ１、Ｑ２のソース
Ｓ−ドレインＤ間を通って流れるので、寄生ダイオード
ｄ１、ｄ２には電流は流れず、損失を少なくすることが
できる。以降同様の動作を繰り返す。

【０１６９】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 (1) ：トランスの１次側回路は前記実施例の回路に限ら
ず、他の同様な回路でも実施可能である。

【０１７０】(2) ：第１、第２の駆動回路は前記実施例
の回路に限らず、他の同様なコンプリメンタリ回路で構
成しても良い。

【０１７１】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ：従来例の同期整流回路では、第１の駆動回路には
高周波トランスが含まれ、第２の駆動回路には信号反転
回路が含まれており、これらの回路構成の異なった回路
を通過した駆動信号でＭＯＳ−ＦＥＴＱ１、Ｑ２をオン
／オフ駆動する。このため、ＭＯＳ−ＦＥＴＱ１、Ｑ２
を駆動する際に、駆動信号のタイミングがずれて、同期
ずれが発生し、損失増加の原因となっていた。

【０１７２】しかし、本発明では、第１、第２の駆動回
路はトランスや信号反転回路等を含んでおらず、同じ段
数のコンプリメンタリ回路で構成し、同一の駆動制御信
号で駆動している。

【０１７３】従って、同期整流用の２つのＭＯＳ−ＦＥ
Ｔ（能動素子）を交互にオン／オフ駆動する際、駆動信
号のタイミングがずれて、同期ずれが発生するようなこ
とはなくなる。その結果、同期ずれに基づく回路の損失
が少なくなり効率の良いＭＯＳ−ＦＥＴの駆動ができ
る。

【０１７４】また、トランスや信号反転回路等を使用し
ないので、回路構成を簡素化して部品点数を少なくする
ことができる。その結果、製品のコストダウンも可能に
なる。

【０１７５】(2) ：従来例の同期整流回路では、同期ず
れにより、ＭＯＳ−ＦＥＴＱ１、Ｑ２が同時にオフにな
ると、抵抗成分の多いＭＯＳ−ＦＥＴＱ１、Ｑ２の寄生
ダイオードｄ１、ｄ２を介して電流が流れるため、回路
の損失が増加していた。

【０１７６】また、同期ずれにより、ＭＯＳ−ＦＥＴＱ
１、Ｑ２が同時にオンになると、ＭＯＳ−ＦＥＴＱ１、
Ｑ２を通して大電流が流れ、素子が焼失する事態となる
こともあった。

【０１７７】しかし、本発明では、第１、第２の駆動回
路は段数が同じであり、同一の駆動制御信号で駆動して
いる。また、従来例のように高周波トランスや信号反転
回路を使用していない。このため、ＭＯＳ−ＦＥＴＱ
１、Ｑ２を駆動する際に同期ずれが発生しない。従っ
て、同期ずれによる回路の損失が少なくなる。

【０１７８】また、２つの同期整流用のＭＯＳ−ＦＥＴ
が同時にオンになって回路に大電流が流れることも防止
でき、素子が焼失する事態もなくなる。 (3) ：プッシュプルやフルブリッジ型の回路を使用した
全波整流型の同期整流回路では、トランス巻線が０Ｖに
なる期間が発生する。この時、本発明では、同期整流用
の２つのＭＯＳ−ＦＥＴ（能動素子）を同時にオンにし
て寄生ダイオードに電流を流さないようにしている。こ
のため回路の損失が少なくなる。

【０１７９】(4) ：同期整流用の能動素子をオン／オフ
駆動する際に同期ずれを防止できるので、同期ずれによ
る悪影響を解消して、同期整流回路を効率良く駆動する
ことができる。また、同期整流用能動素子の駆動回路を
簡素化して部品点数を減少させることができる。

【０１８０】前記効果の外、各請求項に対応して次のよ
うな効果がある。 (5) ：請求項１では、半波整流型の同期整流回路におい
て、第１の能動素子を駆動する第１の駆動回路と、第２
の能動素子を駆動する第２の駆動回路を設けると共に、
前記第１、第２の駆動回路を、同一駆動制御信号でオン
／オフ制御され、互いに逆論理の信号を出力するコンプ
リメンタリ回路で構成した。

【０１８１】従って、半波整流型の同期整流回路におい
て、同期整流用の能動素子を駆動する際に同期ずれを防
止できるので、同期ずれによる悪影響を解消して、同期
整流回路を効率良く駆動することができる。また、同期
整流用能動素子の駆動回路を簡素化して部品点数を減少
させることができる。

【０１８２】(6) ：請求項２では、全波整流型の同期整
流回路において、第１の能動素子を駆動する第１の駆動
回路と、第２の能動素子を駆動する第２の駆動回路を設
けると共に、前記第１、第２の駆動回路を、同一駆動制
御信号でオン／オフ制御され、互いに逆論理の信号を出
力するコンプリメンタリ回路で構成した。

【０１８３】従って、全波整流型の同期整流回路におい
て、同期整流用の能動素子を駆動する際に同期ずれを防
止できるので、同期ずれによる悪影響を解消して、同期
整流回路を効率良く駆動することができる。また、同期
整流用能動素子の駆動回路を簡素化して部品点数を減少
させることができる。

【０１８４】(7) ：請求項３では、半波整流型の同期整
流回路において、第１のＭＯＳ−ＦＥＴを駆動する第１
の駆動回路と、第２のＭＯＳ−ＦＥＴを駆動する第２の
駆動回路を設け、第１、第２の駆動回路を、同一駆動制
御信号でオン／オフ制御され、互いに逆論理の信号を出
力する同一段数のコンプリメンタリ回路で構成した。

【０１８５】従って、半波整流型の同期整流回路におい
て、同期整流用のＭＯＳ−ＦＥＴを駆動する際に同期ず
れを防止できるので、同期ずれによる悪影響を解消し
て、同期整流回路を効率良く駆動することができる。ま
た、同期整流用のＭＯＳ−ＦＥＴの駆動回路を簡素化し
て部品点数を減少させることができる。

【０１８６】(8) ：請求項４では、全波整流型の同期整
流回路において、第１のＭＯＳ−ＦＥＴを駆動する第１
の駆動回路と、第２のＭＯＳ−ＦＥＴを駆動する第２の
駆動回路を設けると共に、前記第１、第２の駆動回路
を、同一駆動制御信号でオン／オフ制御され、互いに逆
論理の信号を出力する同一段数のコンプリメンタリ回路
で構成した。

【０１８７】従って、全波整流型の同期整流回路におい
て、同期整流用のＭＯＳ−ＦＥＴを駆動する際に同期ず
れを防止できるので、同期ずれによる悪影響を解消し
て、同期整流回路を効率良く駆動することができる。ま
た、同期整流用のＭＯＳ−ＦＥＴの駆動回路を簡素化し
て部品点数を減少させることができる。

【０１８８】(9) ：請求項５では、前記各請求項の同期
整流回路において、第１、第２の駆動回路の駆動用電源
回路を、トランスの巻線電圧を利用した電源回路で構成
した。従って、第１、第２の駆動回路の駆動用電源回路
が簡単になる。その結果、同期整流回路が簡素化でき、
部品点数を削減できる。

【０１８９】(10)：請求項６では、前記各請求項の同期
整流回路において、第１、第２の駆動回路の駆動制御信
号として、前記トランスの巻線電圧を利用した。従っ
て、前記駆動制御信号が簡単な回路で作成できる。

【０１９０】(11)：請求項７では、全波整流型の同期整
流回路において、第１のＭＯＳ−ＦＥＴを駆動する第１
の駆動回路と、第２のＭＯＳ−ＦＥＴを駆動する第２の
駆動回路を設け、第１の駆動回路を、前記トランスの巻
線電圧に基づいてオン／オフ制御されるコンプリメンタ
リ回路で構成すると共に、前記第２の駆動回路を、前記
トランスの巻線電圧に基づいてオン／オフ制御され、前
記第１の駆動回路とは逆論理の信号を出力するコンプリ
メンタリ回路で構成した。

【０１９１】従って、プッシュプルやフルブリッジ型の
回路を使用した全波整流型の同期整流回路では、トラン
ス巻線が０Ｖになる期間が発生するが、この時、同期整
流用の２つのＭＯＳ−ＦＥＴを同時にオンにして寄生ダ
イオードに電流を流さないようにしている。このため回
路の損失が少なくなる。

【０１９２】また、第１、第２の駆動回路の段数が同じ
であり、また従来例のように高周波トランスや信号反転
回路を使用していない。このため、ＭＯＳ−ＦＥＴＱ
１、Ｑ２を駆動する際に同期ずれが発生しない。また、
第１、第２の駆動回路はその構成が簡素化され（従来例
に比べて）部品点数が少なくなっている。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例１の回路図である。

【図３】実施例２の回路図である。

【図４】実施例３の回路図である。

【図５】実施例４の回路図である。

【図６】実施例５の回路図である。

【図７】実施例６の回路図である。

【図８】実施例６のタイムチャートである。

【図９】従来例１の回路図である。

【図１０】従来例２の回路図である。

【図１１】従来例２のタイムチャートである。

【図１２】従来例３の回路図である。

【符号の説明】

２ トランス ４ バッファ回路 １０ 第１の駆動回路 １１ 第２の駆動回路 Ｑ１、Ｑ２、Ｑ１７、Ｑ１８ ＭＯＳ−ＦＥＴ Ｑ１５、Ｑ１６ バイポーラトランジスタ Ｌ コイル Ｃ コンデンサ Ｒ１〜Ｒ３ 抵抗 Ｎ１ １次巻線 Ｎ２ ２次巻線

Claims (7)

【特許請求の範囲】
1. 【請求項１】 トランスと、前記トランスの２次側に接
   続され、交互にオン／オフ駆動される第１、第２の能動
   素子と、前記第１、第２の能動素子により駆動されるコ
   イル、及びコンデンサを備えると共に、 前記第１、第２の能動素子は、第１の端子を共通接続
   し、第２の端子をそれぞれトランスの２次巻線に接続し
   た半波整流型の同期整流回路において、 前記第１の能動素子を駆動する第１の駆動回路と、第２
   の能動素子を駆動する第２の駆動回路を設けると共に、 前記第１、第２の駆動回路を、同一駆動制御信号でオン
   ／オフ制御され、互いに逆論理の信号を出力するコンプ
   リメンタリ回路で構成したことを特徴とする同期整流回
   路。
2. 【請求項２】 １次巻線、２次巻線を備えると共に、前
   記２次巻線を互いに一端側を共通接続した第１の２次巻
   線、及び第２の２次巻線で構成したトランスと、前記第
   １の２次巻線、及び第２の２次巻線に接続され、交互に
   オン／オフ駆動される第１、第２の能動素子と、前記第
   １、第２の能動素子により駆動されるコイル、及びコン
   デンサを備えると共に、 前記第１、第２の能動素子は、第１の端子を共通接続
   し、第２の端子をそれぞれ第１、第２の２次巻線に接続
   した全波整流型の同期整流回路において、 前記第１の能動素子を駆動する第１の駆動回路と、第２
   の能動素子を駆動する第２の駆動回路を設けると共に、 前記第１、第２の駆動回路を、同一駆動制御信号でオン
   ／オフ制御され、互いに逆論理の信号を出力するコンプ
   リメンタリ回路で構成したことを特徴とする同期整流回
   路。
3. 【請求項３】 トランスと、前記トランスの２次側に接
   続され、交互にオン／オフ駆動される同期整流用の第
   １、第２のＭＯＳ−ＦＥＴと、前記第１、第２のＭＯＳ
   −ＦＥＴにより駆動されるコイル、及びコンデンサを備
   えると共に、 前記第１、第２のＭＯＳ−ＦＥＴは、ソースを共通接続
   し、ドレインをそれぞれトランスの２次巻線に接続した
   半波整流型の同期整流回路において、 前記第１のＭＯＳ−ＦＥＴを駆動する第１の駆動回路
   と、第２のＭＯＳ−ＦＥＴを駆動する第２の駆動回路を
   設け、 前記第１、第２の駆動回路を、同一駆動制御信号でオン
   ／オフ制御され、互いに逆論理の信号を出力する同一段
   数のコンプリメンタリ回路で構成したことを特徴とする
   同期整流回路。
4. 【請求項４】 １次巻線、２次巻線を備えると共に、前
   記２次巻線を互いに一端側を共通接続した第１の２次巻
   線、及び第２の２次巻線で構成したトランスと、前記第
   １の２次巻線、及び第２の２次巻線に接続され、交互に
   オン／オフ駆動される同期整流用の第１、第２のＭＯＳ
   −ＦＥＴと、前記第１、第２のＭＯＳ−ＦＥＴにより駆
   動されるコイル、及びコンデンサを備えると共に、前記
   第１、第２のＭＯＳ−ＦＥＴは、ソースを共通接続し、
   ドレインをそれぞれ第１、第２の２次巻線に接続した全
   波整流型の同期整流回路において、 前記第１のＭＯＳ−ＦＥＴを駆動する第１の駆動回路
   と、第２のＭＯＳ−ＦＥＴを駆動する第２の駆動回路を
   設けると共に、 前記第１、第２の駆動回路を、同一駆動制御信号でオン
   ／オフ制御され、互いに逆論理の信号を出力する同一段
   数のコンプリメンタリ回路で構成したことを特徴とする
   同期整流回路。
5. 【請求項５】 前記第１、第２の駆動回路の駆動用電源
   回路を、前記トランスの巻線電圧を利用した電源回路で
   構成したことを特徴とする請求項１、２、３、または４
   記載の同期整流回路。
6. 【請求項６】 前記第１、第２の駆動回路の駆動制御信
   号として、前記トランスの巻線電圧を利用したことを特
   徴とする請求項１、２、３、４または５記載の同期整流
   回路。
7. 【請求項７】 １次巻線、２次巻線を備えると共に、前
   記２次巻線を互いに一端側を共通接続した第１の２次巻
   線、及び第２の２次巻線で構成したトランスと、前記第
   １の２次巻線、及び第２の２次巻線に接続され、交互に
   オン／オフ駆動される同期整流用の第１、第２のＭＯＳ
   −ＦＥＴと、前記第１、第２のＭＯＳ−ＦＥＴにより駆
   動されるコイル、及びコンデンサを備えると共に、前記
   第１、第２のＭＯＳ−ＦＥＴは、ソースを共通接続し、
   ドレインをそれぞれ第１、第２の２次巻線の各端子に接
   続した全波整流型の同期整流回路において、 前記第１のＭＯＳ−ＦＥＴを駆動する第１の駆動回路
   と、第２のＭＯＳ−ＦＥＴを駆動する第２の駆動回路を
   設け、 前記第１の駆動回路を、前記トランスの巻線電圧に基づ
   いてオン／オフ制御されるコンプリメンタリ回路で構成
   すると共に、 前記第２の駆動回路を、前記トランスの巻線電圧に基づ
   いてオン／オフ制御され、前記第１の駆動回路とは逆論
   理の信号を出力するコンプリメンタリ回路で構成したこ
   とを特徴とする同期整流回路。