JPH11312392A - レベル検出回路 - Google Patents
レベル検出回路Info
- Publication number
- JPH11312392A JPH11312392A JP11765398A JP11765398A JPH11312392A JP H11312392 A JPH11312392 A JP H11312392A JP 11765398 A JP11765398 A JP 11765398A JP 11765398 A JP11765398 A JP 11765398A JP H11312392 A JPH11312392 A JP H11312392A
- Authority
- JP
- Japan
- Prior art keywords
- level
- voltage
- signal
- power supply
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 43
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリ等で用いられる負電圧発生
用昇圧回路の出力レベル検出回路において、高速、低電
圧、電源電圧変動及びデバイスバラツキへの依存性がな
く、安定した動作を可能にする。 【解決手段】 負電圧発生回路２０から入力される入力
信号の電圧レベルを分圧抵抗器Ｒ１及びＲ２による抵抗
分圧で所定レベルシフトさせる。このレベルシフトされ
た信号Ｖｓと所定基準電圧Ｖｒ０との差に応じた出力信
号を送出する。この場合、差動対をなす一対のトランジ
スタによる差動増幅器と、この一対のトランジスタの負
荷となるカレントミラー回路とを用い、差動増幅器の出
力を検出出力として導出する。 【効果】 電源電圧依存性のない基準電源を用いている
ので、回路に対する電源電圧の変動の影響を抑え、安定
した動作を実現できる。
用昇圧回路の出力レベル検出回路において、高速、低電
圧、電源電圧変動及びデバイスバラツキへの依存性がな
く、安定した動作を可能にする。 【解決手段】 負電圧発生回路２０から入力される入力
信号の電圧レベルを分圧抵抗器Ｒ１及びＲ２による抵抗
分圧で所定レベルシフトさせる。このレベルシフトされ
た信号Ｖｓと所定基準電圧Ｖｒ０との差に応じた出力信
号を送出する。この場合、差動対をなす一対のトランジ
スタによる差動増幅器と、この一対のトランジスタの負
荷となるカレントミラー回路とを用い、差動増幅器の出
力を検出出力として導出する。 【効果】 電源電圧依存性のない基準電源を用いている
ので、回路に対する電源電圧の変動の影響を抑え、安定
した動作を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はレベル検出回路に関
し、特にフラッシュメモリへの書込動作や消去動作に用
いる負電圧レベル検出回路に関する。
し、特にフラッシュメモリへの書込動作や消去動作に用
いる負電圧レベル検出回路に関する。
【０００２】
【従来の技術】不揮発性メモリであるフラッシュメモリ
への書込動作や消去動作において、低電位での動作を実
現するため、正電圧と組合わせて負電圧を使用するよう
になってきた。このような目的で用いられる負電圧発生
用昇圧回路では、その出力レベルを、広範囲の電源電圧
において安定に制御することが重要である。
への書込動作や消去動作において、低電位での動作を実
現するため、正電圧と組合わせて負電圧を使用するよう
になってきた。このような目的で用いられる負電圧発生
用昇圧回路では、その出力レベルを、広範囲の電源電圧
において安定に制御することが重要である。
【０００３】このような制御に用いられる、従来の負電
圧レベル検出回路の一例が特開平６−６８６９０号公報
に記載されている。この回路について図４を参照して説
明する。
圧レベル検出回路の一例が特開平６−６８６９０号公報
に記載されている。この回路について図４を参照して説
明する。
【０００４】同図において、レベル検出回路１０は、負
電圧発生回路からの電圧Ｖｎを入力とするレベルシフタ
１と、このレベルシフタ１の出力に応じてノードＮ０に
おける電圧レベルを切換える信号増幅部２とを含んで構
成されている。
電圧発生回路からの電圧Ｖｎを入力とするレベルシフタ
１と、このレベルシフタ１の出力に応じてノードＮ０に
おける電圧レベルを切換える信号増幅部２とを含んで構
成されている。
【０００５】同図に示されているレベルシフタ１は、MO
SFET（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）ＴＮ２，ｐMOSFETＴＰ２，ｐMOSFETＴＰ３を含ん
で構成されている。
SFET（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）ＴＮ２，ｐMOSFETＴＰ２，ｐMOSFETＴＰ３を含ん
で構成されている。
【０００６】一方、信号増幅部２は、ｐMOSFETＴＰ１，
ｎMOSFETＴＮ１で構成されている。この信号増幅部２
は、レベルシフタ１の出力を受け、電圧Ｖｎが所望の電
圧レベルＶｘより深くなったこと（すなわち、電圧Ｖｎ
≦Ｖｘ）を検出し（時刻ｔｘ）、ノードＮ０における電
圧を、二値信号の高レベル（電源電圧Ｖｃｃにほぼ等し
い値）から低レベル（約０Ｖ）に切換える。
ｎMOSFETＴＮ１で構成されている。この信号増幅部２
は、レベルシフタ１の出力を受け、電圧Ｖｎが所望の電
圧レベルＶｘより深くなったこと（すなわち、電圧Ｖｎ
≦Ｖｘ）を検出し（時刻ｔｘ）、ノードＮ０における電
圧を、二値信号の高レベル（電源電圧Ｖｃｃにほぼ等し
い値）から低レベル（約０Ｖ）に切換える。
【０００７】このノードＮ０に現れる電圧は、通常、波
形整形のためインバータＩＮＶ等の論理ゲートに入力さ
れ、完全なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
論理レベル信号に変換される。この論理レベル信号が図
中の信号ＯＵＴである。
形整形のためインバータＩＮＶ等の論理ゲートに入力さ
れ、完全なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
論理レベル信号に変換される。この論理レベル信号が図
中の信号ＯＵＴである。
【０００８】また、電圧Ｖｎ＞Ｖｘの時は、ｎMOSFETＴ
Ｎ２のドレイン・ソース間電圧がｎMOSFETＴＮ１を十分
オンさせるほどには大きくなく、ｐMOSFETＴＰ１のオン
抵抗がｎMOSFETＴＮ１のオン抵抗より小さい。このた
め、ノードＮ０の電圧は高レベル（信号ＯＵＴはＧＮＤ
レベル）となる。また、電圧Ｖｎ≦Ｖｘになると、ｎMO
SFETＴＮ２のドレイン・ソース間電圧がｎMOSFETＴＮ１
を十分オンさせるほどに大きくなり、ｎMOSFETＴＮ１の
オン抵抗がｐMOSFETＴＰ１のオン抵抗より小さくなる。
このため、ノードＮ０の電圧は低レベル（信号ＯＵＴは
電源電圧Ｖｃｃレベル）となる。
Ｎ２のドレイン・ソース間電圧がｎMOSFETＴＮ１を十分
オンさせるほどには大きくなく、ｐMOSFETＴＰ１のオン
抵抗がｎMOSFETＴＮ１のオン抵抗より小さい。このた
め、ノードＮ０の電圧は高レベル（信号ＯＵＴはＧＮＤ
レベル）となる。また、電圧Ｖｎ≦Ｖｘになると、ｎMO
SFETＴＮ２のドレイン・ソース間電圧がｎMOSFETＴＮ１
を十分オンさせるほどに大きくなり、ｎMOSFETＴＮ１の
オン抵抗がｐMOSFETＴＰ１のオン抵抗より小さくなる。
このため、ノードＮ０の電圧は低レベル（信号ＯＵＴは
電源電圧Ｖｃｃレベル）となる。
【０００９】
【発明が解決しようとする課題】上述した回路では、ｎ
型MOSFETとｐ型MOSFETとのオン抵抗比で電圧レベル検出
（検出信号発生）を行っており、信号増幅部２の電圧増
幅度が低い。このため、信号増幅部２の出力（ノードＮ
０の電圧）反転動作が緩慢であり、動作速度が遅い。ま
た、反転時刻（ｔｘ）が電源電圧やデバイス特性の変動
に対して、大きく依存するという欠点があった。
型MOSFETとｐ型MOSFETとのオン抵抗比で電圧レベル検出
（検出信号発生）を行っており、信号増幅部２の電圧増
幅度が低い。このため、信号増幅部２の出力（ノードＮ
０の電圧）反転動作が緩慢であり、動作速度が遅い。ま
た、反転時刻（ｔｘ）が電源電圧やデバイス特性の変動
に対して、大きく依存するという欠点があった。
【００１０】なお、特開平５―１７５８０１号公報にも
レベルシフタと信号増幅部とを含む回路が記載されてい
る。しかし同公報に記載されている回路では、メモリチ
ップに供給される電源電圧レベル（正電圧）を問題とし
ているのに対し、上記欠点では昇圧回路を用いてメモリ
チップ内部で発生した電圧レベル（負電圧）を問題とし
ている。したがって、同公報の記載内容では上述した課
題を解決することはできない。
レベルシフタと信号増幅部とを含む回路が記載されてい
る。しかし同公報に記載されている回路では、メモリチ
ップに供給される電源電圧レベル（正電圧）を問題とし
ているのに対し、上記欠点では昇圧回路を用いてメモリ
チップ内部で発生した電圧レベル（負電圧）を問題とし
ている。したがって、同公報の記載内容では上述した課
題を解決することはできない。
【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はフラッシュメ
モリ等で用いられる負電圧発生用昇圧回路の出力レベル
検出において、高速、低電圧、電源電圧変動及びデバイ
スバラツキへの依存性がなく、安定した動作を可能にす
ることのできるレベル検出回路を提供することである。
るためになされたものであり、その目的はフラッシュメ
モリ等で用いられる負電圧発生用昇圧回路の出力レベル
検出において、高速、低電圧、電源電圧変動及びデバイ
スバラツキへの依存性がなく、安定した動作を可能にす
ることのできるレベル検出回路を提供することである。
【００１２】
【課題を解決するための手段】本発明によるレベル検出
回路は、負電圧発生回路から入力される入力信号の電圧
レベルを自回路に供給される電源電圧とは依存性のない
基準電源電圧を用いた分圧抵抗素子による抵抗分圧で所
定レベルシフトさせるレベルシフト手段と、このレベル
シフトされたレベルシフト信号と所定基準電圧との差に
応じた出力を送出する差動増幅器とを含み、前記差動増
幅器の出力を検出出力として導出することを特徴とす
る。
回路は、負電圧発生回路から入力される入力信号の電圧
レベルを自回路に供給される電源電圧とは依存性のない
基準電源電圧を用いた分圧抵抗素子による抵抗分圧で所
定レベルシフトさせるレベルシフト手段と、このレベル
シフトされたレベルシフト信号と所定基準電圧との差に
応じた出力を送出する差動増幅器とを含み、前記差動増
幅器の出力を検出出力として導出することを特徴とす
る。
【００１３】レベルシフト手段における分圧抵抗素子
は、前記電源電圧とは依存性のない基準電源電圧と前記
入力信号との間に直列接続され、この直列接続された抵
抗素子の一端から前記レベルシフト信号を導出するよう
にしたことを特徴とする。また、前記レベルシフト手段
は、入力信号の電圧レベルが所定電圧レベルのときに前
記所定基準電圧となるように該入力信号をレベルシフト
する。一方、差動増幅器は、差動対をなす一対のトラン
ジスタと、この一対のトランジスタの負荷となるカレン
トミラー回路とを有し、前記トランジスタと前記カレン
トミラー回路との接続点から前記検出出力を導出する。
は、前記電源電圧とは依存性のない基準電源電圧と前記
入力信号との間に直列接続され、この直列接続された抵
抗素子の一端から前記レベルシフト信号を導出するよう
にしたことを特徴とする。また、前記レベルシフト手段
は、入力信号の電圧レベルが所定電圧レベルのときに前
記所定基準電圧となるように該入力信号をレベルシフト
する。一方、差動増幅器は、差動対をなす一対のトラン
ジスタと、この一対のトランジスタの負荷となるカレン
トミラー回路とを有し、前記トランジスタと前記カレン
トミラー回路との接続点から前記検出出力を導出する。
【００１４】要するに本レベル検出回路では、電源電圧
依存性のない基準電源を用いているので、回路に対する
電源電圧の変動の影響を抑えているのである。これによ
り、電源電圧変動及びデバイスバラツキへの依存性がな
く、安定した動作を実現できるのである。
依存性のない基準電源を用いているので、回路に対する
電源電圧の変動の影響を抑えているのである。これによ
り、電源電圧変動及びデバイスバラツキへの依存性がな
く、安定した動作を実現できるのである。
【００１５】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１６】図１は本発明によるレベル検出回路の実施
の一形態を示すブロック図である。同図において、図４
と同等部分は同一符号により示されている。同図におい
て、本発明の実施の一形態のレベル検出回路１０は、負
電圧発生回路２０から入力される入力信号の電圧レベル
を分圧抵抗器による抵抗分圧で所定レベルシフトさせる
レベルシフタ１と、このレベルシフトされたレベルシフ
ト信号と所定基準電圧との差に応じた出力を送出する信
号増幅部２とを含んで構成されている。そして、信号増
幅部２は、差動対をなす一対のトランジスタによる差動
増幅器と、この一対のトランジスタの負荷となるカレン
トミラー回路とを有しているのである。そして、差動増
幅器の出力を検出出力として導出する。
の一形態を示すブロック図である。同図において、図４
と同等部分は同一符号により示されている。同図におい
て、本発明の実施の一形態のレベル検出回路１０は、負
電圧発生回路２０から入力される入力信号の電圧レベル
を分圧抵抗器による抵抗分圧で所定レベルシフトさせる
レベルシフタ１と、このレベルシフトされたレベルシフ
ト信号と所定基準電圧との差に応じた出力を送出する信
号増幅部２とを含んで構成されている。そして、信号増
幅部２は、差動対をなす一対のトランジスタによる差動
増幅器と、この一対のトランジスタの負荷となるカレン
トミラー回路とを有しているのである。そして、差動増
幅器の出力を検出出力として導出する。
【００１７】レベルシフタ１における分圧抵抗器は、自
回路に供給される電源電圧とは依存性のない基準電源電
圧と入力信号との間に直列接続され、この直列接続され
た抵抗器の一端からレベルシフト信号を導出する。ま
た、レベルシフタ１は、入力信号の電圧レベルが所定電
圧レベルのときに所定基準電圧となるように、その入力
信号をレベルシフトする。
回路に供給される電源電圧とは依存性のない基準電源電
圧と入力信号との間に直列接続され、この直列接続され
た抵抗器の一端からレベルシフト信号を導出する。ま
た、レベルシフタ１は、入力信号の電圧レベルが所定電
圧レベルのときに所定基準電圧となるように、その入力
信号をレベルシフトする。
【００１８】
【実施例】本発明によるレベル検出回路の第１〜第３の
実施例について説明する。
実施例について説明する。
【００１９】まず、本発明によるレベル検出回路の第１
の実施例の回路構成が図１（Ａ）に、その各部の動作を
示す波形が図１（Ｂ）に、夫々示されている。同図
（Ａ）に示されている回路１０は、負電圧発生回路の出
力である電圧Ｖｎ（＜０Ｖ）を入力として抵抗Ｒ１，Ｒ
２で構成されるレベルシフタ１と、このレベルシフタ１
の出力を受けて電圧Ｖｎが所望の電圧レベルＶｘより深
く（Ｖｎ≦Ｖｘ）なったことを検出し（時刻ｔｘ１）、
ノードＮ０を二値信号の低レベル（約０Ｖ）から高レベ
ル（電源電圧Ｖｃｃにほぼ等しい値）に切換えるｐMOSF
ETＴＰ１１，ｐMOSFETＴＰ１２，ｎMOSFETＴＮ１１，ｎ
MOSFETＴＮ１２及び定電流源ＣＣ１で構成されるカレン
トミラー型差動増幅器とからなるレベル検出回路であ
る。
の実施例の回路構成が図１（Ａ）に、その各部の動作を
示す波形が図１（Ｂ）に、夫々示されている。同図
（Ａ）に示されている回路１０は、負電圧発生回路の出
力である電圧Ｖｎ（＜０Ｖ）を入力として抵抗Ｒ１，Ｒ
２で構成されるレベルシフタ１と、このレベルシフタ１
の出力を受けて電圧Ｖｎが所望の電圧レベルＶｘより深
く（Ｖｎ≦Ｖｘ）なったことを検出し（時刻ｔｘ１）、
ノードＮ０を二値信号の低レベル（約０Ｖ）から高レベ
ル（電源電圧Ｖｃｃにほぼ等しい値）に切換えるｐMOSF
ETＴＰ１１，ｐMOSFETＴＰ１２，ｎMOSFETＴＮ１１，ｎ
MOSFETＴＮ１２及び定電流源ＣＣ１で構成されるカレン
トミラー型差動増幅器とからなるレベル検出回路であ
る。
【００２０】つまり、レベルシフタ１は、基準電源電圧
Ｖｒ１を用いて負電圧入力電圧Ｖｎが所望の電圧レベル
Ｖｘのときに基準電圧Ｖｒ０と等しくなる信号Ｖｓを出
力するのである。また、差動増幅器は、レベルシフタ１
から出力される信号Ｖｓと基準電圧Ｖｒ０が入力端子で
ある２つのｎMOSFETＴＮ１１，ｎMOSFETＴＮ１２のゲー
トに印加され、２つのｐMOSFETＴＰ１１，ｐMOSFETＴＰ
１２をカレントミラー型負荷として動作するのである。
そして、ｎMOSFETＴＮ１１のドレイン端子からノードＮ
０に出力信号を得るのである。なお、電圧Ｖｒ０，電圧
Ｖｒ１は自回路に供給される電源電圧Ｖｃｃへの依存性
を持たないものとする。
Ｖｒ１を用いて負電圧入力電圧Ｖｎが所望の電圧レベル
Ｖｘのときに基準電圧Ｖｒ０と等しくなる信号Ｖｓを出
力するのである。また、差動増幅器は、レベルシフタ１
から出力される信号Ｖｓと基準電圧Ｖｒ０が入力端子で
ある２つのｎMOSFETＴＮ１１，ｎMOSFETＴＮ１２のゲー
トに印加され、２つのｐMOSFETＴＰ１１，ｐMOSFETＴＰ
１２をカレントミラー型負荷として動作するのである。
そして、ｎMOSFETＴＮ１１のドレイン端子からノードＮ
０に出力信号を得るのである。なお、電圧Ｖｒ０，電圧
Ｖｒ１は自回路に供給される電源電圧Ｖｃｃへの依存性
を持たないものとする。
【００２１】かかる構成において、出力信号（ノードＮ
０の電圧）は通常、波形整形のためインバータＩＮＶ
１，ＩＮＶ２等の論理ゲートに入力され、完全なＣＭＯ
Ｓ論理レベル信号に変換される。この論理レベル信号が
図中の信号ＯＵＴである。
０の電圧）は通常、波形整形のためインバータＩＮＶ
１，ＩＮＶ２等の論理ゲートに入力され、完全なＣＭＯ
Ｓ論理レベル信号に変換される。この論理レベル信号が
図中の信号ＯＵＴである。
【００２２】ここで、レベルシフタ１の抵抗の値を、 Ｒ２／Ｒ１＝（Ｖｒ０−Ｖｘ）／（Ｖｒ１−Ｖｒ０） と設定することで、電圧Ｖｎ＞Ｖｘの時は、電圧Ｖｓ＞
Ｖｒ０となり、ノードＮ０の電圧は低レベル（信号ＯＵ
ＴはＧＮＤレベル）となる。また、Ｖｎ≦Ｖｘになる
と、電圧Ｖｓ≦Ｖｒ０となり、ノードＮ０の電圧は高レ
ベル（信号ＯＵＴはＶｃｃレベル）となる。なお、電圧
Ｖｒ０，Ｖｒ１は電源電圧Ｖｃｃへの依存性を持たない
一定電圧で、Ｖｒ１＞Ｖｒ０＞Ｖｔｎを満たす値とす
る。
Ｖｒ０となり、ノードＮ０の電圧は低レベル（信号ＯＵ
ＴはＧＮＤレベル）となる。また、Ｖｎ≦Ｖｘになる
と、電圧Ｖｓ≦Ｖｒ０となり、ノードＮ０の電圧は高レ
ベル（信号ＯＵＴはＶｃｃレベル）となる。なお、電圧
Ｖｒ０，Ｖｒ１は電源電圧Ｖｃｃへの依存性を持たない
一定電圧で、Ｖｒ１＞Ｖｒ０＞Ｖｔｎを満たす値とす
る。
【００２３】本実施例においては、レベルシフタ１の出
力信号Ｖｓのレベル検出を、２つのｎMOSFETＴＮ１１，
ｎMOSFETＴＮ１２のゲートを差動信号入力端子とするカ
レントミラー型差動増幅器を用いて行っている。このた
め、信号増幅部２の電圧増幅度が高く、また、デバイス
特性の変動に対する依存性を小さくできる。また、レベ
ルシフタ１に基準電源Ｖｒ１を用いるため、レベルシフ
ト動作の電源電圧Ｖｃｃへの依存性がなくなる。
力信号Ｖｓのレベル検出を、２つのｎMOSFETＴＮ１１，
ｎMOSFETＴＮ１２のゲートを差動信号入力端子とするカ
レントミラー型差動増幅器を用いて行っている。このた
め、信号増幅部２の電圧増幅度が高く、また、デバイス
特性の変動に対する依存性を小さくできる。また、レベ
ルシフタ１に基準電源Ｖｒ１を用いるため、レベルシフ
ト動作の電源電圧Ｖｃｃへの依存性がなくなる。
【００２４】すなわち、信号増幅部２の出力（ノードＮ
０の電圧）反転動作が速く、反転時刻（ｔｘ１）の電源
電圧（Ｖｃｃ）やデバイス特性の変動に対する依存性が
小さいという効果が得られる。
０の電圧）反転動作が速く、反転時刻（ｔｘ１）の電源
電圧（Ｖｃｃ）やデバイス特性の変動に対する依存性が
小さいという効果が得られる。
【００２５】本発明の第２の実施例の回路構成が図２
（Ａ）に、その各部の動作を示す波形が図２（Ｂ）に、
夫々示されている。同図（Ａ）に示されている回路１０
は、負電圧発生回路の出力である電圧Ｖｎ（＜０Ｖ）を
入力として抵抗Ｒ１，Ｒ２で構成されるレベルシフタ１
と、このレベルシフタ１の出力を受けて電圧Ｖｎが所望
の電圧レベルＶｘより深く（Ｖｎ≦Ｖｘ）になったこと
を検出し（時刻ｔｘ２）、ノードＮ０を二値信号の低レ
ベル（約０Ｖ）から高レベル（約Ｖｐ）に切換えるｐMO
SFETＴＰ２１，ｐMOSFETＴＰ２２，ｎMOSFETＴＮ２１，
ｎMOSFETＴＮ２２及び定電流・定電圧供給用ｎMOSFETＴ
Ｎ２３で構成されるカレントミラー型差動増幅器からな
るレベル検出回路である。
（Ａ）に、その各部の動作を示す波形が図２（Ｂ）に、
夫々示されている。同図（Ａ）に示されている回路１０
は、負電圧発生回路の出力である電圧Ｖｎ（＜０Ｖ）を
入力として抵抗Ｒ１，Ｒ２で構成されるレベルシフタ１
と、このレベルシフタ１の出力を受けて電圧Ｖｎが所望
の電圧レベルＶｘより深く（Ｖｎ≦Ｖｘ）になったこと
を検出し（時刻ｔｘ２）、ノードＮ０を二値信号の低レ
ベル（約０Ｖ）から高レベル（約Ｖｐ）に切換えるｐMO
SFETＴＰ２１，ｐMOSFETＴＰ２２，ｎMOSFETＴＮ２１，
ｎMOSFETＴＮ２２及び定電流・定電圧供給用ｎMOSFETＴ
Ｎ２３で構成されるカレントミラー型差動増幅器からな
るレベル検出回路である。
【００２６】つまり、レベルシフタ１は、基準電源Ｖｒ
２１を用いて負電圧入力Ｖｎが所望のレベルＶｘのとき
に基準電圧Ｖｒ２０（０Ｖでも良い）と等しくなる信号
Ｖｓを出力するのである。また、差動増幅器は、レベル
シフタ１から出力される信号Ｖｓと基準電圧Ｖｒ２０と
が入力端子である２つのｐMOSFETＴＰ２１，ｐMOSFETＴ
Ｐ２２のゲートに印加され、２つのｎMOSFETＴＮ２１，
ｎMOSFETＴＮ２２をカレントミラー型負荷として動作す
るのである。さらに、ゲートに基準電圧Ｖｒ２２が印加
され、上記２つのｐMOSFETＴＰ２１，ＴＰ２２のソース
に一定電圧・電流を供給するｎMOSFETＴＮ２３をも含ん
で構成されている。そして、ｐMOSFETＴＰ２１のドレイ
ン端子からノードＮ０に出力信号を得るのである。な
お、電圧Ｖｒ２０，Ｖｒ２１，Ｖｒ２２は電源電圧Ｖｃ
ｃへの依存性を持たないものとする。
２１を用いて負電圧入力Ｖｎが所望のレベルＶｘのとき
に基準電圧Ｖｒ２０（０Ｖでも良い）と等しくなる信号
Ｖｓを出力するのである。また、差動増幅器は、レベル
シフタ１から出力される信号Ｖｓと基準電圧Ｖｒ２０と
が入力端子である２つのｐMOSFETＴＰ２１，ｐMOSFETＴ
Ｐ２２のゲートに印加され、２つのｎMOSFETＴＮ２１，
ｎMOSFETＴＮ２２をカレントミラー型負荷として動作す
るのである。さらに、ゲートに基準電圧Ｖｒ２２が印加
され、上記２つのｐMOSFETＴＰ２１，ＴＰ２２のソース
に一定電圧・電流を供給するｎMOSFETＴＮ２３をも含ん
で構成されている。そして、ｐMOSFETＴＰ２１のドレイ
ン端子からノードＮ０に出力信号を得るのである。な
お、電圧Ｖｒ２０，Ｖｒ２１，Ｖｒ２２は電源電圧Ｖｃ
ｃへの依存性を持たないものとする。
【００２７】かかる構成において、出力信号（ノードＮ
０の電圧）は通常、波形整形のためインバータＩＮＶ
１，ＩＮＶ２等の論理ゲートに入力され、完全なＣＭＯ
Ｓ論理レベル信号に変換される。この論理レベル信号が
図中の信号ＯＵＴである。
０の電圧）は通常、波形整形のためインバータＩＮＶ
１，ＩＮＶ２等の論理ゲートに入力され、完全なＣＭＯ
Ｓ論理レベル信号に変換される。この論理レベル信号が
図中の信号ＯＵＴである。
【００２８】レベルシフタ１の抵抗の値を、 Ｒ２／Ｒ１＝（Ｖｒ２０−Ｖｘ）／（Ｖｒ２１−Ｖｒ２
０） と設定することで、電圧Ｖｎ＞Ｖｘの時は、電圧Ｖｓ＞
Ｖｒ２０となり、ノードＮ０の電圧は低レベル（信号Ｏ
ＵＴはＧＮＤレベル）となる。また、電圧Ｖｎ≦Ｖｘに
なると、Ｖｓ≦Ｖｒ２０となり、ノードＮ０の電圧は高
レベル（信号ＯＵＴはＶｐレベル）となる。なお、電圧
Ｖｒ２０，Ｖｒ２１，Ｖｒ２２はＶｃｃへの依存性を持
たない一定電圧で、Ｖｒ２１＞Ｖｒ２０、Ｖｒ２２＞Ｖ
ｒ２０＋Ｖｔｎ＋Ｖｔｐを満たす値とする。また、電圧
Ｖｔｎ，ＶｔｐはｎMOSFETＴＮ２３，ｐMOSFETＴＰ２２
のしきい値電圧であるものとする。
０） と設定することで、電圧Ｖｎ＞Ｖｘの時は、電圧Ｖｓ＞
Ｖｒ２０となり、ノードＮ０の電圧は低レベル（信号Ｏ
ＵＴはＧＮＤレベル）となる。また、電圧Ｖｎ≦Ｖｘに
なると、Ｖｓ≦Ｖｒ２０となり、ノードＮ０の電圧は高
レベル（信号ＯＵＴはＶｐレベル）となる。なお、電圧
Ｖｒ２０，Ｖｒ２１，Ｖｒ２２はＶｃｃへの依存性を持
たない一定電圧で、Ｖｒ２１＞Ｖｒ２０、Ｖｒ２２＞Ｖ
ｒ２０＋Ｖｔｎ＋Ｖｔｐを満たす値とする。また、電圧
Ｖｔｎ，ＶｔｐはｎMOSFETＴＮ２３，ｐMOSFETＴＰ２２
のしきい値電圧であるものとする。
【００２９】なお、上述したＶｒ２０は０Ｖ（接地電
位）であることが望ましい。０Ｖに近ければ近いほど電
源電圧依存性を低く維持できるからである。
位）であることが望ましい。０Ｖに近ければ近いほど電
源電圧依存性を低く維持できるからである。
【００３０】本実施例においては、レベルシフタ１の出
力信号Ｖｓのレベル検出を、２つのｐMOSFETＴＰ２１，
ｐMOSFETＴＰ２２のゲートを差動信号入力端子とするカ
レントミラー型差動増幅器を用いて行っている。このた
め、信号増幅部２の電圧増幅度が高く、また、デバイス
特性の変動に対する依存性を小さくできると共に、基準
電圧Ｖｒ２０を０Ｖにできる。また、レベルシフタ１に
基準電源Ｖｒ２１を用いるため、レベルシフト動作の電
源電圧Ｖｃｃへの依存性がなくなる。
力信号Ｖｓのレベル検出を、２つのｐMOSFETＴＰ２１，
ｐMOSFETＴＰ２２のゲートを差動信号入力端子とするカ
レントミラー型差動増幅器を用いて行っている。このた
め、信号増幅部２の電圧増幅度が高く、また、デバイス
特性の変動に対する依存性を小さくできると共に、基準
電圧Ｖｒ２０を０Ｖにできる。また、レベルシフタ１に
基準電源Ｖｒ２１を用いるため、レベルシフト動作の電
源電圧Ｖｃｃへの依存性がなくなる。
【００３１】すなわち、信号増幅部２の出力（ノードＮ
０の電圧）反転動作が速く、反転時刻（ｔｘ２）の電源
電圧（Ｖｃｃ）やデバイス特性の変動に対する依存性が
小さく、低電圧動作が可能であるという効果が得られ
る。また、第１の実施例において用いた定電流源ＣＣ１
の代わりに、ｎMOSFETＴＮ２３を用いて一定電圧・電流
を供給しているので、回路構成が簡単になり、半導体チ
ップへの集積化が容易であるという効果もある。
０の電圧）反転動作が速く、反転時刻（ｔｘ２）の電源
電圧（Ｖｃｃ）やデバイス特性の変動に対する依存性が
小さく、低電圧動作が可能であるという効果が得られ
る。また、第１の実施例において用いた定電流源ＣＣ１
の代わりに、ｎMOSFETＴＮ２３を用いて一定電圧・電流
を供給しているので、回路構成が簡単になり、半導体チ
ップへの集積化が容易であるという効果もある。
【００３２】本発明の第３の実施例の回路構成が図３
（Ａ）に、その各部の動作を示す波形が図３（Ｂ）に、
夫々示されている。本実施例の回路１０も第２の実施例
と同様に、レベルシフタ１や差動増幅器を含んで構成さ
れている。
（Ａ）に、その各部の動作を示す波形が図３（Ｂ）に、
夫々示されている。本実施例の回路１０も第２の実施例
と同様に、レベルシフタ１や差動増幅器を含んで構成さ
れている。
【００３３】ここで、レベルシフタ１は、基準電源Ｖｒ
２１を用いて負電圧入力Ｖｎが所望のレベルＶｘのとき
に基準電圧Ｖｒ２０（０Ｖでも良い）と等しくなる信号
Ｖｓを出力するのである。また、差動増幅器は、レベル
シフタ１から出力される信号Ｖｓと基準電圧Ｖｒ２０と
が入力端子である２つのｐMOSFETＴＰ２１，ｐMOSFETＴ
Ｐ２２のゲートに印加され、２つのｎMOSFETＴＮ２１，
ｎMOSFETＴＮ２２をカレントミラー型負荷として動作す
るのである。さらに、ゲートに基準電圧Ｖｒ２２が印加
され前記２つのｐMOSFETのソースに一定電圧・電流を供
給するｎMOSFETＴＮ２３、及びこのｎMOSFETＴＮ２３と
並列に配置した定電流源用ｐMOSFETＴＰ３３をも含んで
構成されている。そして、ｐMOSFETＴＰ２１のドレイン
端子からノードＮ０に出力信号を得るのである。なお、
電圧Ｖｒ２０，Ｖｒ２１，Ｖｒ２２は電源電圧Ｖｃｃへ
の依存性を持たないものとする。
２１を用いて負電圧入力Ｖｎが所望のレベルＶｘのとき
に基準電圧Ｖｒ２０（０Ｖでも良い）と等しくなる信号
Ｖｓを出力するのである。また、差動増幅器は、レベル
シフタ１から出力される信号Ｖｓと基準電圧Ｖｒ２０と
が入力端子である２つのｐMOSFETＴＰ２１，ｐMOSFETＴ
Ｐ２２のゲートに印加され、２つのｎMOSFETＴＮ２１，
ｎMOSFETＴＮ２２をカレントミラー型負荷として動作す
るのである。さらに、ゲートに基準電圧Ｖｒ２２が印加
され前記２つのｐMOSFETのソースに一定電圧・電流を供
給するｎMOSFETＴＮ２３、及びこのｎMOSFETＴＮ２３と
並列に配置した定電流源用ｐMOSFETＴＰ３３をも含んで
構成されている。そして、ｐMOSFETＴＰ２１のドレイン
端子からノードＮ０に出力信号を得るのである。なお、
電圧Ｖｒ２０，Ｖｒ２１，Ｖｒ２２は電源電圧Ｖｃｃへ
の依存性を持たないものとする。
【００３４】ここでは、同図（Ａ）に示されている回路
が、上述した第２の実施例の回路（図２（Ａ）の回路）
と異なる点について述べる。
が、上述した第２の実施例の回路（図２（Ａ）の回路）
と異なる点について述べる。
【００３５】上述した第２の実施例では、電圧Ｖｐが電
圧Ｖｒ２２−Ｖｔｎのレベルで一定となるため、電源電
圧Ｖｃｃの低い領域で最適化した場合、電源電圧Ｖｃｃ
の高い領域での動作が不可能になる。これは、電源電圧
Ｖｃｃが高くなるとインバータＩＮＶ１，ＩＮＶ２等の
論理しきい値も高くなり、ノードＮ０の高レベルＶｐを
低レベルと誤認識するためである。本実施例では、この
点を以下のように解決している。
圧Ｖｒ２２−Ｖｔｎのレベルで一定となるため、電源電
圧Ｖｃｃの低い領域で最適化した場合、電源電圧Ｖｃｃ
の高い領域での動作が不可能になる。これは、電源電圧
Ｖｃｃが高くなるとインバータＩＮＶ１，ＩＮＶ２等の
論理しきい値も高くなり、ノードＮ０の高レベルＶｐを
低レベルと誤認識するためである。本実施例では、この
点を以下のように解決している。
【００３６】すなわち、ノードＮ０の二値信号の高レベ
ル（約Ｖｐ）を決定する定電流・定電圧供給用ｎMOSFET
ＴＮ２３と並列に、定電流源用ｐMOSFETＴＰ３３を付加
する。これにより、電圧Ｖｐが電源電圧Ｖｃｃへの弱い
依存性を有するようになり、ノードＮ０の高レベルが若
干高くなる。このため、レベル検出回路の電源電圧Ｖｃ
ｃ動作領域を広くできるという効果が得られる。
ル（約Ｖｐ）を決定する定電流・定電圧供給用ｎMOSFET
ＴＮ２３と並列に、定電流源用ｐMOSFETＴＰ３３を付加
する。これにより、電圧Ｖｐが電源電圧Ｖｃｃへの弱い
依存性を有するようになり、ノードＮ０の高レベルが若
干高くなる。このため、レベル検出回路の電源電圧Ｖｃ
ｃ動作領域を広くできるという効果が得られる。
【００３７】本実施例においては、レベルシフタ１の出
力信号Ｖｓのレベル検出を、２つのｐMOSFETＴＰ２１，
ｐMOSFETＴＰ２２のゲートを差動信号入力端子とするカ
レントミラー型差動増幅器を用いて行っている。このた
め、信号増幅部２の電圧増幅度が高く、また、デバイス
特性の変動に対する依存性を小さくできると共に、基準
電圧Ｖｒ２０を０Ｖにできる。また、レベルシフタ１に
基準電源Ｖｒ２１を用いるため、レベルシフト動作の電
源電圧Ｖｃｃへの依存性がなくなる。電源電圧Ｖｃｃへ
の弱い依存性を有する定電流源ｐMOSFETＴＰ３３をｎMO
SFETＴＮ２３と並列に付加したため、広範囲での電源動
作が可能となる。
力信号Ｖｓのレベル検出を、２つのｐMOSFETＴＰ２１，
ｐMOSFETＴＰ２２のゲートを差動信号入力端子とするカ
レントミラー型差動増幅器を用いて行っている。このた
め、信号増幅部２の電圧増幅度が高く、また、デバイス
特性の変動に対する依存性を小さくできると共に、基準
電圧Ｖｒ２０を０Ｖにできる。また、レベルシフタ１に
基準電源Ｖｒ２１を用いるため、レベルシフト動作の電
源電圧Ｖｃｃへの依存性がなくなる。電源電圧Ｖｃｃへ
の弱い依存性を有する定電流源ｐMOSFETＴＰ３３をｎMO
SFETＴＮ２３と並列に付加したため、広範囲での電源動
作が可能となる。
【００３８】すなわち、信号増幅部２の出力信号（ノー
ドＮ０の電圧）の反転動作が速く、反転時刻（ｔｘ２）
の電源電圧（Ｖｃｃ）やデバイス特性の変動に対する依
存性が小さく、低電圧動作及び広範囲での電源動作が可
能であるという効果が得られる。また、第１の実施例に
おいて用いた定電流源ＣＣ１の代わりに、ｎMOSFETＴＮ
２３を用いて一定電圧・電流を供給しているので、回路
構成が簡単になり、半導体チップへの集積化が容易であ
るという効果もある。さらに、ｎMOSFETＴＮ２３と並列
に、定電流源用ｐMOSFETＴＰ３３を付加することによ
り、レベル検出回路の動作領域を広くできるという効果
が得られる。
ドＮ０の電圧）の反転動作が速く、反転時刻（ｔｘ２）
の電源電圧（Ｖｃｃ）やデバイス特性の変動に対する依
存性が小さく、低電圧動作及び広範囲での電源動作が可
能であるという効果が得られる。また、第１の実施例に
おいて用いた定電流源ＣＣ１の代わりに、ｎMOSFETＴＮ
２３を用いて一定電圧・電流を供給しているので、回路
構成が簡単になり、半導体チップへの集積化が容易であ
るという効果もある。さらに、ｎMOSFETＴＮ２３と並列
に、定電流源用ｐMOSFETＴＰ３３を付加することによ
り、レベル検出回路の動作領域を広くできるという効果
が得られる。
【００３９】なお、半導体チップに集積する場合、抵抗
器は周知のポリシリコン等を用いて形成すれば良い。そ
れ以外に、複数のMOSFETを組合わせて形成することもで
きる。つまり、チップ上に形成可能な抵抗素子を広く用
いることができる。
器は周知のポリシリコン等を用いて形成すれば良い。そ
れ以外に、複数のMOSFETを組合わせて形成することもで
きる。つまり、チップ上に形成可能な抵抗素子を広く用
いることができる。
【００４０】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００４１】（１） 前記検出出力をＣＭＯＳ論理レベ
ル信号に変換する論理レベル変換手段を更に含むことを
特徴とする請求項１〜７のいずれかに記載のレベル検出
回路。
ル信号に変換する論理レベル変換手段を更に含むことを
特徴とする請求項１〜７のいずれかに記載のレベル検出
回路。
【００４２】（２） 前記論理レベル変換手段は、ＣＭ
ＯＳ論理回路で構成されたインバータ回路であることを
特徴とする（１）記載のレベル検出回路。
ＯＳ論理回路で構成されたインバータ回路であることを
特徴とする（１）記載のレベル検出回路。
【００４３】（３） 前記分圧抵抗素子は、ポリシリコ
ンによって形成されることを特徴とする請求項２記載の
レベル検出回路。
ンによって形成されることを特徴とする請求項２記載の
レベル検出回路。
【００４４】（４） 前記分圧抵抗素子は、ＭＯＳＦＥ
Ｔを組合わせることによって形成されることを特徴とす
る請求項２記載のレベル検出回路。
Ｔを組合わせることによって形成されることを特徴とす
る請求項２記載のレベル検出回路。
【００４５】
【発明の効果】以上説明したように本発明は、入力信号
の電圧レベルを、電源電圧依存性のない基準電源を用い
た抵抗分圧で所定レベルシフトさせているので、出力反
転動作が速く、反転時刻の電源電圧やデバイス特性の変
動に対する依存性を小さくできるという効果がある。ま
た、定電流源の代わりに、トランジスタを用いて一定電
圧・電流を供給しているので、回路構成が簡単になると
いう効果もある。さらに、そのトランジスタと並列に、
その出力に応じてオン状態となる他の定電流源トランジ
スタを更に付加することにより、動作領域を広くするこ
とができるという効果がある。
の電圧レベルを、電源電圧依存性のない基準電源を用い
た抵抗分圧で所定レベルシフトさせているので、出力反
転動作が速く、反転時刻の電源電圧やデバイス特性の変
動に対する依存性を小さくできるという効果がある。ま
た、定電流源の代わりに、トランジスタを用いて一定電
圧・電流を供給しているので、回路構成が簡単になると
いう効果もある。さらに、そのトランジスタと並列に、
その出力に応じてオン状態となる他の定電流源トランジ
スタを更に付加することにより、動作領域を広くするこ
とができるという効果がある。
【図１】図（Ａ）は本発明の第１の実施例によるレベル
検出回路の構成を示すブロック図、図（Ｂ）は図（Ａ）
のレベル検出回路の動作を示す波形図である。
検出回路の構成を示すブロック図、図（Ｂ）は図（Ａ）
のレベル検出回路の動作を示す波形図である。
【図２】図（Ａ）は本発明の第２の実施例によるレベル
検出回路の構成を示すブロック図、図（Ｂ）は図（Ａ）
のレベル検出回路の動作を示す波形図である。
検出回路の構成を示すブロック図、図（Ｂ）は図（Ａ）
のレベル検出回路の動作を示す波形図である。
【図３】図（Ａ）は本発明の第３の実施例によるレベル
検出回路の構成を示すブロック図、図（Ｂ）は図（Ａ）
のレベル検出回路の動作を示す波形図である。
検出回路の構成を示すブロック図、図（Ｂ）は図（Ａ）
のレベル検出回路の動作を示す波形図である。
【図４】図（Ａ）は従来のレベル検出回路の構成を示す
ブロック図、図（Ｂ）は図（Ａ）のレベル検出回路の動
作を示す波形図である。
ブロック図、図（Ｂ）は図（Ａ）のレベル検出回路の動
作を示す波形図である。
１ レベルシフタ ２ 信号増幅部 ２０ 負電圧発生回路 ＣＣ１ 定電流源 ＩＮＶ１，ＩＮＶ２ インバータ ＴＰ１１，ＴＰ１２，ＴＰ２１，ＴＰ２２，ＴＰ３３
ｐMOSFET ＴＮ１１，ＴＮ１２，ＴＮ２１，ＴＮ２２，ＴＮ２３
ｎＭＯＳＦＥＴ
ｐMOSFET ＴＮ１１，ＴＮ１２，ＴＮ２１，ＴＮ２２，ＴＮ２３
ｎＭＯＳＦＥＴ
Claims (8)
- 【請求項１】 負電圧発生回路から入力される入力信号
の電圧レベルを自回路に供給される電源電圧とは依存性
のない基準電源電圧を用いた分圧抵抗素子による抵抗分
圧で所定レベルシフトさせるレベルシフト手段と、この
レベルシフトされたレベルシフト信号と所定基準電圧と
の差に応じた出力を送出する差動増幅器とを含み、前記
差動増幅器の出力を検出出力として導出することを特徴
とするレベル検出回路。 - 【請求項２】 前記レベルシフト手段における分圧抵抗
素子は、前記電源電圧とは依存性のない基準電源電圧と
前記入力信号との間に直列接続され、この直列接続され
た抵抗器の一端から前記レベルシフト信号を導出するよ
うにしたことを特徴とする請求項１記載のレベル検出回
路。 - 【請求項３】 前記レベルシフト手段は、入力信号の電
圧レベルが所定電圧レベルのときに前記所定基準電圧と
なるように該入力信号をレベルシフトすることを特徴と
する請求項１又は２記載のレベル検出回路。 - 【請求項４】 前記差動増幅器は、差動対をなす一対の
トランジスタと、この一対のトランジスタの負荷となる
カレントミラー回路とを有し、前記トランジスタと前記
カレントミラー回路との接続点から前記検出出力を導出
するようにしたことを特徴とする請求項１〜３のいずれ
かに記載のレベル検出回路。 - 【請求項５】 前記差動増幅器は定電流源を有し、この
定電流源と前記カレントミラー回路との間に前記一対の
トランジスタを設けたことを特徴とする請求項４記載の
レベル検出回路。 - 【請求項６】 前記差動増幅器は前記電源電圧とは依存
性のない一定電圧によってオン状態に制御され定電流源
となる定電流源トランジスタを有し、この定電流源トラ
ンジスタと前記カレントミラー回路との間に前記一対の
トランジスタを設けたことを特徴とする請求項４記載の
レベル検出回路。 - 【請求項７】 前記定電流源トランジスタと並列に該定
電流源トランジスタの出力に応じてオン状態となる他の
定電流源トランジスタを更に有することを特徴とする請
求項６記載のレベル検出回路。 - 【請求項８】 前記所定基準電圧は、接地電位に等しい
ことを特徴とする請求項１〜７のいずれかに記載のレベ
ル検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11765398A JPH11312392A (ja) | 1998-04-28 | 1998-04-28 | レベル検出回路 |
| US09/291,319 US6236243B1 (en) | 1998-04-28 | 1999-04-15 | Negative voltage level detection circuit |
| CN99105938A CN1236956A (zh) | 1998-04-28 | 1999-04-26 | 电平检测电路 |
| KR1019990015005A KR19990083520A (ko) | 1998-04-28 | 1999-04-27 | 레벨검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11765398A JPH11312392A (ja) | 1998-04-28 | 1998-04-28 | レベル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312392A true JPH11312392A (ja) | 1999-11-09 |
Family
ID=14717001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11765398A Pending JPH11312392A (ja) | 1998-04-28 | 1998-04-28 | レベル検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6236243B1 (ja) |
| JP (1) | JPH11312392A (ja) |
| KR (1) | KR19990083520A (ja) |
| CN (1) | CN1236956A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010107692A (ko) * | 2000-05-24 | 2001-12-07 | 가네꼬 히사시 | 기판전위 감지회로 및 기판전위 발생회로 |
| US6480427B2 (en) | 2000-02-24 | 2002-11-12 | Kabushiki Kaisha Toshiba | Negative-potential detecting circuit having an enhanced sensitivity of detecting negative potentials |
| US6614270B2 (en) | 2000-10-19 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | Potential detecting circuit having wide operating margin and semiconductor device including the same |
| JP2008059724A (ja) * | 2006-09-01 | 2008-03-13 | Seiko Epson Corp | 正電位変換回路、強誘電体記憶装置および電子機器 |
| US7479820B2 (en) | 2004-11-17 | 2009-01-20 | Renesas Technology Corp. | Semiconductor device including detector circuit capable of performing high-speed operation |
| JP2009081778A (ja) * | 2007-09-27 | 2009-04-16 | Sharp Corp | カレントミラー型比較器、半導体装置および電子機器 |
| US7944278B2 (en) | 2008-07-28 | 2011-05-17 | Hynix Semiconductor Inc. | Circuit for generating negative voltage and semiconductor memory apparatus using the same |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4301760B2 (ja) * | 2002-02-26 | 2009-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4274786B2 (ja) * | 2002-12-12 | 2009-06-10 | パナソニック株式会社 | 電圧発生回路 |
| US6992489B2 (en) * | 2004-02-11 | 2006-01-31 | Agere Systems Inc. | Multiple voltage level detection circuit |
| JP2008506290A (ja) * | 2004-07-07 | 2008-02-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差動増幅器を用いた差動信号受信装置 |
| US7049876B2 (en) * | 2004-10-25 | 2006-05-23 | Delphi Technologies, Inc. | Level shift circuits and related methods |
| US8854028B2 (en) * | 2011-11-18 | 2014-10-07 | Realtek Semiconductor Corp. | Signal level detector and method thereof |
| TW201443446A (zh) * | 2013-05-03 | 2014-11-16 | Hawyang Semiconductor Corp | 負電壓檢知裝置 |
| US9628061B2 (en) * | 2015-01-14 | 2017-04-18 | Macronix International Co., Ltd. | Power drop detector circuit and operating method of same |
| CN107968644A (zh) * | 2017-11-23 | 2018-04-27 | 上海华力微电子有限公司 | 差分转换输出电路及其构成的pll电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370609A (ja) | 1986-09-12 | 1988-03-30 | Honda Motor Co Ltd | 半導体装置 |
| JP2883625B2 (ja) * | 1989-03-30 | 1999-04-19 | 株式会社東芝 | Ｍｏｓ型充電回路 |
| JP2761687B2 (ja) | 1991-12-19 | 1998-06-04 | 三菱電機株式会社 | 電圧レベル検出回路 |
| JP2905666B2 (ja) | 1992-05-25 | 1999-06-14 | 三菱電機株式会社 | 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置 |
| JP3362873B2 (ja) * | 1992-08-21 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| JP2666759B2 (ja) | 1995-02-28 | 1997-10-22 | 日本電気株式会社 | 半導体集積回路の入力バッファ回路 |
-
1998
- 1998-04-28 JP JP11765398A patent/JPH11312392A/ja active Pending
-
1999
- 1999-04-15 US US09/291,319 patent/US6236243B1/en not_active Expired - Lifetime
- 1999-04-26 CN CN99105938A patent/CN1236956A/zh active Pending
- 1999-04-27 KR KR1019990015005A patent/KR19990083520A/ko not_active Ceased
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480427B2 (en) | 2000-02-24 | 2002-11-12 | Kabushiki Kaisha Toshiba | Negative-potential detecting circuit having an enhanced sensitivity of detecting negative potentials |
| KR20010107692A (ko) * | 2000-05-24 | 2001-12-07 | 가네꼬 히사시 | 기판전위 감지회로 및 기판전위 발생회로 |
| US6614270B2 (en) | 2000-10-19 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | Potential detecting circuit having wide operating margin and semiconductor device including the same |
| US7479820B2 (en) | 2004-11-17 | 2009-01-20 | Renesas Technology Corp. | Semiconductor device including detector circuit capable of performing high-speed operation |
| JP2008059724A (ja) * | 2006-09-01 | 2008-03-13 | Seiko Epson Corp | 正電位変換回路、強誘電体記憶装置および電子機器 |
| JP2009081778A (ja) * | 2007-09-27 | 2009-04-16 | Sharp Corp | カレントミラー型比較器、半導体装置および電子機器 |
| US7944278B2 (en) | 2008-07-28 | 2011-05-17 | Hynix Semiconductor Inc. | Circuit for generating negative voltage and semiconductor memory apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1236956A (zh) | 1999-12-01 |
| KR19990083520A (ko) | 1999-11-25 |
| US6236243B1 (en) | 2001-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11312392A (ja) | レベル検出回路 | |
| US6791391B2 (en) | Level shifting circuit | |
| EP0497319B1 (en) | Semiconductor integrated circuit device having substrate potential detection circuit | |
| EP0360525B1 (en) | Output buffer circuit having a level conversion function | |
| US6515532B2 (en) | Level shift circuit for shifting voltage levels | |
| US7714613B2 (en) | Level converter | |
| KR100197998B1 (ko) | 반도체 장치의 저소비 전력 입력 버퍼 | |
| JP2885177B2 (ja) | 電源モニタ回路 | |
| KR100285979B1 (ko) | 전압레벨 변환회로 | |
| WO2018055666A1 (ja) | インターフェース回路 | |
| US7250793B2 (en) | Low voltage differential signaling driving apparatus | |
| JP2769653B2 (ja) | 反転回路 | |
| US6639431B1 (en) | Differential input comparator | |
| JPH0237823A (ja) | レベルシフト回路 | |
| JP2867029B2 (ja) | レベル変換回路 | |
| JPS607224A (ja) | デ−タラツチ回路 | |
| JP2795046B2 (ja) | 出力バッファ回路 | |
| JPH08316798A (ja) | コンパレータ | |
| JPH09270684A (ja) | 比較器 | |
| US5714898A (en) | Power supply control circuit | |
| JPH0779150A (ja) | 半導体集積回路 | |
| US11271551B2 (en) | Level shifter | |
| US5789941A (en) | ECL level/CMOS level logic signal interfacing device | |
| KR950014900B1 (ko) | 모스 메모리용 어드레스 변화 검출회로 | |
| JPH06152381A (ja) | 入力回路 |