JPS607224A - デ−タラツチ回路 - Google Patents
デ−タラツチ回路Info
- Publication number
- JPS607224A JPS607224A JP58115444A JP11544483A JPS607224A JP S607224 A JPS607224 A JP S607224A JP 58115444 A JP58115444 A JP 58115444A JP 11544483 A JP11544483 A JP 11544483A JP S607224 A JPS607224 A JP S607224A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- channel
- latch circuit
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は低消費電力化をはかった０ＭＯ８形のデータ
ラッチ回路に関する。
ラッチ回路に関する。
第１図は従来の０ＭＯ８形のデータラッチ回路の回路図
である。このデータラッチ回路は、入力データＩｎをラ
ッチ回路動作に必要な電圧レベルに増幅もしくはレベル
変換するためのｃＮａｓインバータからなる人力バッフ
ァ回路１と、入力データを保持しておくためのラッチ回
路２とから楢成されている。
である。このデータラッチ回路は、入力データＩｎをラ
ッチ回路動作に必要な電圧レベルに増幅もしくはレベル
変換するためのｃＮａｓインバータからなる人力バッフ
ァ回路１と、入力データを保持しておくためのラッチ回
路２とから楢成されている。
第１図の従来回路では、ｇＨ２図のタイミングチャート
に示される如く入力データＩｎはラッチコントロール信
号の低レベル期間にラッチ回路２に取り込まれ、ラッチ
コントロール信号が低レベルから高レベルに反転した後
にラッチ回路２で保持される。そしてラッチコントロー
ル信号が高レベルとなっている期間では、入力データＩ
ｒＩに関係なくラッチ回路２のデータは保持されている
。また第２図において、入力データＩｎおよびラッチデ
ータＯｕｔのハツチングを内域はデータが不定となって
いる領域であり、区間ａ。
に示される如く入力データＩｎはラッチコントロール信
号の低レベル期間にラッチ回路２に取り込まれ、ラッチ
コントロール信号が低レベルから高レベルに反転した後
にラッチ回路２で保持される。そしてラッチコントロー
ル信号が高レベルとなっている期間では、入力データＩ
ｒＩに関係なくラッチ回路２のデータは保持されている
。また第２図において、入力データＩｎおよびラッチデ
ータＯｕｔのハツチングを内域はデータが不定となって
いる領域であり、区間ａ。
Ｃはラッチ回路２の保持データが変化しない区間であり
、区間すは入力データＩｎがそのままラッチデータＯｕ
ｔとして出力される区間である。
、区間すは入力データＩｎがそのままラッチデータＯｕ
ｔとして出力される区間である。
ところで、このようなデータラッチ回路において、ラッ
チ回路２が動作を停止している場合、このラッチ回路２
に微少電流しか流れないような回路構成にしても、入力
データ１ｎの電圧が入力８フフフ きい値電圧ＶＴＨＣ近傍の中間レベルになると入力パッ
ブア回路１で大きな電流が流れてしまう。
チ回路２が動作を停止している場合、このラッチ回路２
に微少電流しか流れないような回路構成にしても、入力
データ１ｎの電圧が入力８フフフ きい値電圧ＶＴＨＣ近傍の中間レベルになると入力パッ
ブア回路１で大きな電流が流れてしまう。
第３図は入力８フフフ
データＩｎの電圧ＶＩＮに対する貫通電流ＩＤの関係を
示す特性図である。第３図に示すように■ＩＮがＶ丁，
、ｃとなっているときには入力８フフフには最も大きな
貫通電流が流れる。このために、第１図の従来回路では
、回路全体として倣少電流回路を実現することができな
い。従って、この従来回路で低消費電力化を実現しよう
とすると、入力データＩｎの電圧レベルを電源電圧もし
くは接地レベルに固定し１よければ１よらないとい〔発
明の目的〕 この発明は上記のよう１よ事情を考慮してなされたもの
であり、その目的は入力データのレベルに制約条件を持
たせることなしに低消費電力化が実現できるデータラッ
チ回路を提供することにある。
示す特性図である。第３図に示すように■ＩＮがＶ丁，
、ｃとなっているときには入力８フフフには最も大きな
貫通電流が流れる。このために、第１図の従来回路では
、回路全体として倣少電流回路を実現することができな
い。従って、この従来回路で低消費電力化を実現しよう
とすると、入力データＩｎの電圧レベルを電源電圧もし
くは接地レベルに固定し１よければ１よらないとい〔発
明の目的〕 この発明は上記のよう１よ事情を考慮してなされたもの
であり、その目的は入力データのレベルに制約条件を持
たせることなしに低消費電力化が実現できるデータラッ
チ回路を提供することにある。
この発明によるデータラッチ回路では、入力８フフフ
るために、入力８フフフ
ッチ回路に伝達する期間のみ動作状態すなわち電源と接
続して通常動作を行なわせ、それ以外の期間は入力８フ
フフ ようにしている。
続して通常動作を行なわせ、それ以外の期間は入力８フ
フフ ようにしている。
以下図面を参照してこの発明の一実施例を説明する。第
４図において１ノは入力８フフファ回路１１およびラッ
チ回路１２を制御するための制御信号を発生する制御信
号発生回路、１４は入力データＩｎの入力端子、１５は
ラッチコントロール信号入力端子である。入力バッファ
回路１ノには、正極性の電源電位ｖＤＤ供給端と出力端
１６との間に２個のＰチャネルＭＯ８ＦＥＴ１７、１８
を直列接続しさらに出力端１６と接地電位供給端との間
に２個のＮチャネル□□□５ＦＥＴ１９、２０を直列接
続して構成される直列回路２１が２１１〜２１３の３回
路設けられている。
４図において１ノは入力８フフファ回路１１およびラッ
チ回路１２を制御するための制御信号を発生する制御信
号発生回路、１４は入力データＩｎの入力端子、１５は
ラッチコントロール信号入力端子である。入力バッファ
回路１ノには、正極性の電源電位ｖＤＤ供給端と出力端
１６との間に２個のＰチャネルＭＯ８ＦＥＴ１７、１８
を直列接続しさらに出力端１６と接地電位供給端との間
に２個のＮチャネル□□□５ＦＥＴ１９、２０を直列接
続して構成される直列回路２１が２１１〜２１３の３回
路設けられている。
各直列回路２ｉ１〜２１３のうち、１個のＰチャネルＭ
）ＳＦＥＴ ｉ ｇと１個のＮチャネルＭＯ８ＦＥＴ’
１９０ケ°−ト電極が共通接続され、この共通接続点が
各直列回路２１１〜２１３のデータ入力端２２とされる
。そして上記３つの直列回路２１、〜２１３は、前段の
出力端１６を後段のデータ入力端２２と接続して多段縦
列接続され、初段回路２１１のデータ入力端２２は前記
入力端子１４に接続される。さらに上記３つの直列回路
２１１〜２１３において、Ｐチャネル用５ＦＥＴ Ｊ
７の各ダート電極が並列的に接続され、同様にＮチャネ
ルＭ）ＳＦＥＴ 、？ ｏの各ダート電極が並列的に接
続されている。
）ＳＦＥＴ ｉ ｇと１個のＮチャネルＭＯ８ＦＥＴ’
１９０ケ°−ト電極が共通接続され、この共通接続点が
各直列回路２１１〜２１３のデータ入力端２２とされる
。そして上記３つの直列回路２１、〜２１３は、前段の
出力端１６を後段のデータ入力端２２と接続して多段縦
列接続され、初段回路２１１のデータ入力端２２は前記
入力端子１４に接続される。さらに上記３つの直列回路
２１１〜２１３において、Ｐチャネル用５ＦＥＴ Ｊ
７の各ダート電極が並列的に接続され、同様にＮチャネ
ルＭ）ＳＦＥＴ 、？ ｏの各ダート電極が並列的に接
続されている。
う、子回路１２には、■ＤＤ供給端と接地電位供給端と
の間にＰチャネルＭＯ８ＦＥＴ ｓ ＪおよびＮチャネ
ルＭ）ＳＦＥＴ ｓ ｚを直列接続してなり、この両（
イ）ＳＦＥＴ ｓ ｘ 、 ｓ ｚのダート電極が共通
に接続されたＣＭＯＳインバータ３３と、ｖＤＤ供給端
と接地電位供給端との間にそれぞれ２個ずつのＰチャネ
ルＭＯ８ＦＥＴ ｓ ４ 、 ｓ ｓおよびＮチャネル
ＭＯ８ＦＥＴ ｓ ｅ 、 ｓ ７を直列接続してなり
、上記側ＭＯ８ＦＥＴ ｓ ｓ 、 ｓ ｔ；のゲート
電極が共通に接続されたいわゆるクロックドＣ…Ｓイン
バータ３８とが設けられている。そして上記ＣＭＯＳイ
ンバータ３３の入力端は前記入力パッファ回路１１内の
最終段の直列回路２１３の出力端１６に接続され、さら
にこのＣＭＯＳインバータ３３に対して上記クロックド
ＣＭＯＳインバータ３８が逆並列接続される。
の間にＰチャネルＭＯ８ＦＥＴ ｓ ＪおよびＮチャネ
ルＭ）ＳＦＥＴ ｓ ｚを直列接続してなり、この両（
イ）ＳＦＥＴ ｓ ｘ 、 ｓ ｚのダート電極が共通
に接続されたＣＭＯＳインバータ３３と、ｖＤＤ供給端
と接地電位供給端との間にそれぞれ２個ずつのＰチャネ
ルＭＯ８ＦＥＴ ｓ ４ 、 ｓ ｓおよびＮチャネル
ＭＯ８ＦＥＴ ｓ ｅ 、 ｓ ７を直列接続してなり
、上記側ＭＯ８ＦＥＴ ｓ ｓ 、 ｓ ｔ；のゲート
電極が共通に接続されたいわゆるクロックドＣ…Ｓイン
バータ３８とが設けられている。そして上記ＣＭＯＳイ
ンバータ３３の入力端は前記入力パッファ回路１１内の
最終段の直列回路２１３の出力端１６に接続され、さら
にこのＣＭＯＳインバータ３３に対して上記クロックド
ＣＭＯＳインバータ３８が逆並列接続される。
制御信号発生回路ノ３は、３段のインバータ４１〜４３
からなりラッチコントロール信号を所定期間遅延しかつ
反転する遅延回路４４と、ＮＡＮＤダート４５およびも
う１個のインバータ４６とで構成され、ラッチコントロ
ール信号の立上りエツジで第５図に示すような所定パル
ス幅を持ち互いに相補関係にある一対の制御信号Ｌ Ｅ
、 Ｌ Ｅを出力する。そしてこのうちの一方の制御
信号ＬＥは前記入力バッファ回路１ノ内の各Ｐチャネル
Ｍ）ＳＦＥＴ Ｊ ７のｒ−ト電極の並列接続点および
前記ラッチ回路１２内のＮチャネルＴｈ／ＤＳＦＥＴ
、Ｖ ７のケ゛−ト電極に供給され、他方の制御信号Ｌ
Ｆは前記入力バッファ回路１ノ内の各ＮチャネルＭＯ
８ＦＥＴ ２ｏのダート電極の並列接続点および前記ラ
ッチ回路Ｊ２内のＮチャネル１ｌｖＫ）ＳＦＥＴ ｓ
４のゲート電極に供給される。
からなりラッチコントロール信号を所定期間遅延しかつ
反転する遅延回路４４と、ＮＡＮＤダート４５およびも
う１個のインバータ４６とで構成され、ラッチコントロ
ール信号の立上りエツジで第５図に示すような所定パル
ス幅を持ち互いに相補関係にある一対の制御信号Ｌ Ｅ
、 Ｌ Ｅを出力する。そしてこのうちの一方の制御
信号ＬＥは前記入力バッファ回路１ノ内の各Ｐチャネル
Ｍ）ＳＦＥＴ Ｊ ７のｒ−ト電極の並列接続点および
前記ラッチ回路１２内のＮチャネルＴｈ／ＤＳＦＥＴ
、Ｖ ７のケ゛−ト電極に供給され、他方の制御信号Ｌ
Ｆは前記入力バッファ回路１ノ内の各ＮチャネルＭＯ
８ＦＥＴ ２ｏのダート電極の並列接続点および前記ラ
ッチ回路Ｊ２内のＮチャネル１ｌｖＫ）ＳＦＥＴ ｓ
４のゲート電極に供給される。
第４図のような構成でなるデータラッチ回路にあっては
、制御信号ＬＥが低レベルとなっている期間に各Ｍ）Ｓ
ＦＥＴ Ｊ ７がオン状態となり、かつ制御信号ＬＥが
高レベルとなっている期間に各ＭＯ８ＦＥＴ ２ｏがオ
ン状態となる。この結果、入力バッファ回路１１のＰチ
ャネルＭＯ８ＦＥＴ Ｊ ｓおよびＮチャネルＭＯ８Ｆ
ＥＴ １９からなる各インパークは電源電位ＶＤＤおよ
び接地電位にそれぞれ接続されて通常のインバータとし
て働き（バッファイネーブル期間）、入力データＩｎを
反転した状態でラッチ回路１２に伝える。またこのラッ
チ回路１２では、制御信号ＬＥが低レベル、ＬＥが高レ
ベルとなっ′〔いる期間にクロックドＣＭ）Ｓ ４ ：
／バー タ３７内ノＰチャネルＭＯ８ＦＥＴ３４および
ＮチャネルＭＯ８ＦＥＴ ｓ ７はそれぞれオフ状態と
されるので、クロックドＣＭ）Ｓインバータ３８は動作
しない。したがって、この場合、入力バッファ回路１１
の出力はラッチ回路１２内のＣＭＯＳインバータ３３に
よって単に反転され出レベルとなっている期間では、入
力パッファ回路１ノにおいて各Ｎす５ＦＥＴ Ｊ ｙお
よび各ＭＯ８ＦＥＴ２０がとも些オフ状態にされる。す
ると各直列回路２１１〜２１３におけるＰチャネルＭＯ
８ＦＥＴ１８およびＮチャネルＭＯ８ＦＥＴ Ｊ ９か
らなる各インバータは電源電位および接地電位から供に
切り離されるため（バッファディスエーブル期間）、入
力データＩｎの電圧レベルにかかわらず入力バッファ回
路１１ではＶＤＤと接地間に貫通電流が流れることはな
い。一方、この期間ではラッチ回路Ｊ２のクロックドＣ
ＭＯＳインバータ３７内のＭＯＳＦＥＴ ｓ ４ 、
ｓ ｙがともにオン状態にされ、これによってこのクロ
ックドＣＭＯＳインバータ３８が働き、入力バッファ回
路１１からの出力はラッチ回路１２においてＣＭＯＳイ
ンバータ３３とクロックドＣＭＯＳインバータ３８から
なる帰還ループによって安定に保持される。すなわち、
ラッチ回路１２は制御信号ＬＥが低レベルかつＬＥが高
レベルの期間に入力バッファ回路１１から伝達されたデ
ータを取り込み、次に信号ＬＥが高レベルかつＬＥが低
レベルの期間に取り込んだデータを保持する。ここで上
記ラッチ回路１２によるデータの保持動作の際、ＣＭＯ
Ｓインバータ３３を構成するＰチャネルＭ）ＳＦＥＴ
３１およびＮチャネルＭＯ８ＦＥＴ ｓ ２のいずれか
一方はクロックドＣＭＯＳインバータ３８の出力によっ
てオン状態にされている。したがってこのとき、入力バ
ッファ回路１１の最終段の直列回路２１３において出力
端２６とＶＤＤ供給端もしくは接地電位供給端との間に
電流経路が生じていれば入力・々ツファ回路１１とラッ
チ回路１２とを組合せた回路でＶＤＤと接地間に貫通電
流が流れてしまう。ところが、この期間では各直列回路
２１０Ｐチヤネル側およびＮチャネル側供に電流経路が
生じることがなく、各出力端２６はすべて高インピーダ
ンス状態とされるので、上記のような貫通電流が生じる
恐れもない。
、制御信号ＬＥが低レベルとなっている期間に各Ｍ）Ｓ
ＦＥＴ Ｊ ７がオン状態となり、かつ制御信号ＬＥが
高レベルとなっている期間に各ＭＯ８ＦＥＴ ２ｏがオ
ン状態となる。この結果、入力バッファ回路１１のＰチ
ャネルＭＯ８ＦＥＴ Ｊ ｓおよびＮチャネルＭＯ８Ｆ
ＥＴ １９からなる各インパークは電源電位ＶＤＤおよ
び接地電位にそれぞれ接続されて通常のインバータとし
て働き（バッファイネーブル期間）、入力データＩｎを
反転した状態でラッチ回路１２に伝える。またこのラッ
チ回路１２では、制御信号ＬＥが低レベル、ＬＥが高レ
ベルとなっ′〔いる期間にクロックドＣＭ）Ｓ ４ ：
／バー タ３７内ノＰチャネルＭＯ８ＦＥＴ３４および
ＮチャネルＭＯ８ＦＥＴ ｓ ７はそれぞれオフ状態と
されるので、クロックドＣＭ）Ｓインバータ３８は動作
しない。したがって、この場合、入力バッファ回路１１
の出力はラッチ回路１２内のＣＭＯＳインバータ３３に
よって単に反転され出レベルとなっている期間では、入
力パッファ回路１ノにおいて各Ｎす５ＦＥＴ Ｊ ｙお
よび各ＭＯ８ＦＥＴ２０がとも些オフ状態にされる。す
ると各直列回路２１１〜２１３におけるＰチャネルＭＯ
８ＦＥＴ１８およびＮチャネルＭＯ８ＦＥＴ Ｊ ９か
らなる各インバータは電源電位および接地電位から供に
切り離されるため（バッファディスエーブル期間）、入
力データＩｎの電圧レベルにかかわらず入力バッファ回
路１１ではＶＤＤと接地間に貫通電流が流れることはな
い。一方、この期間ではラッチ回路Ｊ２のクロックドＣ
ＭＯＳインバータ３７内のＭＯＳＦＥＴ ｓ ４ 、
ｓ ｙがともにオン状態にされ、これによってこのクロ
ックドＣＭＯＳインバータ３８が働き、入力バッファ回
路１１からの出力はラッチ回路１２においてＣＭＯＳイ
ンバータ３３とクロックドＣＭＯＳインバータ３８から
なる帰還ループによって安定に保持される。すなわち、
ラッチ回路１２は制御信号ＬＥが低レベルかつＬＥが高
レベルの期間に入力バッファ回路１１から伝達されたデ
ータを取り込み、次に信号ＬＥが高レベルかつＬＥが低
レベルの期間に取り込んだデータを保持する。ここで上
記ラッチ回路１２によるデータの保持動作の際、ＣＭＯ
Ｓインバータ３３を構成するＰチャネルＭ）ＳＦＥＴ
３１およびＮチャネルＭＯ８ＦＥＴ ｓ ２のいずれか
一方はクロックドＣＭＯＳインバータ３８の出力によっ
てオン状態にされている。したがってこのとき、入力バ
ッファ回路１１の最終段の直列回路２１３において出力
端２６とＶＤＤ供給端もしくは接地電位供給端との間に
電流経路が生じていれば入力・々ツファ回路１１とラッ
チ回路１２とを組合せた回路でＶＤＤと接地間に貫通電
流が流れてしまう。ところが、この期間では各直列回路
２１０Ｐチヤネル側およびＮチャネル側供に電流経路が
生じることがなく、各出力端２６はすべて高インピーダ
ンス状態とされるので、上記のような貫通電流が生じる
恐れもない。
したがって、この実施例回路では、入力データＩｎは制
御信号ＬＥ 、ＬＥが高レベル、低レベルの期間にのみ
必要なレベルに設定するだけでよく、その他の期間は入
力データ１ｎのレベルに入力バッファ回路１１は無関係
となり、回路全体の低消費電力化が実現できる。
御信号ＬＥ 、ＬＥが高レベル、低レベルの期間にのみ
必要なレベルに設定するだけでよく、その他の期間は入
力データ１ｎのレベルに入力バッファ回路１１は無関係
となり、回路全体の低消費電力化が実現できる。
なお、この発明は上記実施例に限定されるものではなく
種々の応用が可能である。たとえば接続された直列回路
で構成する場合について説明したが、これは１段以上で
あれば何段でもよ℃１゜ 〔発明の効果〕 以−七説明したようにこの発明によれば、入力データを
ラッチした後は入力バッファ回路を電源電位および接地
電位から供に切り離す構成としたので、入力データのレ
ベルのいかんにかかわらず低消費電力化を実現し得るデ
ータラッチ回路を提供することができる。
種々の応用が可能である。たとえば接続された直列回路
で構成する場合について説明したが、これは１段以上で
あれば何段でもよ℃１゜ 〔発明の効果〕 以−七説明したようにこの発明によれば、入力データを
ラッチした後は入力バッファ回路を電源電位および接地
電位から供に切り離す構成としたので、入力データのレ
ベルのいかんにかかわらず低消費電力化を実現し得るデ
ータラッチ回路を提供することができる。
第１図は従来のデータラッチ回路の回路図、第２図は８
Ｆ １図回路のタイミングチャート、第３図は一般的な
ＣＭＯＳインバータの電圧−電流特性図、第４図はこの
発明の一実施例の回路図、第５図は第４図の実施例回路
のタイミングチャートである。 １１・・・入力バッファ回路、１２・・・ラッチ回路、
１３・・・制御信号発生回路。
Ｆ １図回路のタイミングチャート、第３図は一般的な
ＣＭＯＳインバータの電圧−電流特性図、第４図はこの
発明の一実施例の回路図、第５図は第４図の実施例回路
のタイミングチャートである。 １１・・・入力バッファ回路、１２・・・ラッチ回路、
１３・・・制御信号発生回路。
Claims (1)
- 第１の電位供給端と出力端との間にＰチャネルの第１、
第２のＭＯＳＦＥＴを直列押入し、第２の電位供給端と
前記出力端との間にＮチャネルの第３、第４のＭＯＳＦ
ＥＴを直列仲人し、前記第２、第３のへり５ＦＥＴのケ
ゞ−ト電極を共通接続してデータ入力端としてなる回路
を１段以上縦列接続した人力バッファ回路と、この人力
バッファ回路の出力を取り込んでラッチするラッチ回路
と、前記第１、第４のムリ５ＦＥＴをそれぞれ所定期間
導通させるとともにこの期間内に前記ラッチ回路で前記
人力バッファ回路からの出力を取り込ませる手段とを具
備したことを特徴とするデータラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115444A JPS607224A (ja) | 1983-06-27 | 1983-06-27 | デ−タラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115444A JPS607224A (ja) | 1983-06-27 | 1983-06-27 | デ−タラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607224A true JPS607224A (ja) | 1985-01-16 |
Family
ID=14662702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115444A Pending JPS607224A (ja) | 1983-06-27 | 1983-06-27 | デ−タラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607224A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Power-consumption reduction circuit and method |
| WO1999066640A1 (en) * | 1998-06-18 | 1999-12-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2007013349A (ja) * | 2005-06-29 | 2007-01-18 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2010273322A (ja) * | 2009-04-23 | 2010-12-02 | Nec Engineering Ltd | 多数決回路付きフリップフロップ回路 |
| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
| JP2012521700A (ja) * | 2009-03-23 | 2012-09-13 | オティコン アクティーセルスカプ | スキャン・テスト・サポートを有する低電力デュアル・エッジ・トリガ型記憶セル及びそのためのクロック・ゲーティング回路 |
-
1983
- 1983-06-27 JP JP58115444A patent/JPS607224A/ja active Pending
Cited By (8)
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|---|---|---|---|---|
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