JPH11312806A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11312806A JPH11312806A JP10134493A JP13449398A JPH11312806A JP H11312806 A JPH11312806 A JP H11312806A JP 10134493 A JP10134493 A JP 10134493A JP 13449398 A JP13449398 A JP 13449398A JP H11312806 A JPH11312806 A JP H11312806A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- electrode layer
- polycrystalline
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体基体の損傷による接合リーク等とゲー
ト電極層の残渣によるゲート電極同士の短絡との両方を
防止しつつ、ゲート電極を形成する。 【解決手段】 ゲート電極のパターンのフォトレジスト
１６を多結晶Ｓｉ膜１５上に形成し、加速エネルギーが
互いに異なる複数回のイオン注入でリン１７を導入した
後にエッチングを行う。このため、多結晶Ｓｉ膜１５の
厚さにばらつきがあっても、ゲート酸化膜であるＳｉＯ
2 膜１４に近い部分にまでリン１７が導入されて多結晶
Ｓｉ膜１５のエッチング速度が増加する。従って、Ｓｉ
Ｏ2 膜１４の消失を防止しつつ、オーバエッチングを十
分に行うことができる。
ト電極層の残渣によるゲート電極同士の短絡との両方を
防止しつつ、ゲート電極を形成する。 【解決手段】 ゲート電極のパターンのフォトレジスト
１６を多結晶Ｓｉ膜１５上に形成し、加速エネルギーが
互いに異なる複数回のイオン注入でリン１７を導入した
後にエッチングを行う。このため、多結晶Ｓｉ膜１５の
厚さにばらつきがあっても、ゲート酸化膜であるＳｉＯ
2 膜１４に近い部分にまでリン１７が導入されて多結晶
Ｓｉ膜１５のエッチング速度が増加する。従って、Ｓｉ
Ｏ2 膜１４の消失を防止しつつ、オーバエッチングを十
分に行うことができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体基体上
にゲート絶縁膜を介してゲート電極を形成する半導体装
置の製造方法に関するものである。
にゲート絶縁膜を介してゲート電極を形成する半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】図４は、ＭＯＳトランジスタを製造する
本願の発明の一従来例を示している。この一従来例で
は、図４に示す様に、Ｓｉ基板１１のうちで素子分離領
域にすべき部分にトレンチ１２を形成し、トレンチ１２
をＳｉＯ2 膜１３で埋める。そして、ＳｉＯ2 膜１３に
囲まれている素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１４を形成する。
本願の発明の一従来例を示している。この一従来例で
は、図４に示す様に、Ｓｉ基板１１のうちで素子分離領
域にすべき部分にトレンチ１２を形成し、トレンチ１２
をＳｉＯ2 膜１３で埋める。そして、ＳｉＯ2 膜１３に
囲まれている素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１４を形成する。
【０００３】その後、ＳｉＯ2 膜１３、１４上に多結晶
Ｓｉ膜１５を堆積させ、多結晶Ｓｉ膜１５上でフォトレ
ジスト１６をゲート電極のパターンに加工する。そし
て、フォトレジスト１６をマスクにして多結晶Ｓｉ膜１
５をエッチングして、多結晶Ｓｉ膜１５から成るゲート
電極を形成する。
Ｓｉ膜１５を堆積させ、多結晶Ｓｉ膜１５上でフォトレ
ジスト１６をゲート電極のパターンに加工する。そし
て、フォトレジスト１６をマスクにして多結晶Ｓｉ膜１
５をエッチングして、多結晶Ｓｉ膜１５から成るゲート
電極を形成する。
【０００４】ところで、半導体装置におけるＭＩＳトラ
ンジスタの微細化は、スケーリング則に則って進んでい
る。例えば、論理ＬＳＩを構成しているＭＯＳトランジ
スタのゲート酸化膜として用いられているＳｉＯ2 膜の
厚さは、ゲート長が０．２５μｍの場合は５ｎｍ程度で
あるが、ゲート長が０．１８μｍの場合は３．５ｎｍ程
度にする必要があり、更に、ゲート長が０．１３μｍに
なると２．５ｎｍ程度にまで薄くする必要がある。
ンジスタの微細化は、スケーリング則に則って進んでい
る。例えば、論理ＬＳＩを構成しているＭＯＳトランジ
スタのゲート酸化膜として用いられているＳｉＯ2 膜の
厚さは、ゲート長が０．２５μｍの場合は５ｎｍ程度で
あるが、ゲート長が０．１８μｍの場合は３．５ｎｍ程
度にする必要があり、更に、ゲート長が０．１３μｍに
なると２．５ｎｍ程度にまで薄くする必要がある。
【０００５】しかし、ゲート酸化膜が薄くなっても、ゲ
ート電極の低抵抗値を確保するためにゲート電極は薄く
されない。特に、マイクロプロセッサ等の高速論理ＬＳ
Ｉはこの傾向にある。
ート電極の低抵抗値を確保するためにゲート電極は薄く
されない。特に、マイクロプロセッサ等の高速論理ＬＳ
Ｉはこの傾向にある。
【０００６】
【発明が解決しようとする課題】一方、図４（ａ）に示
した様に、トレンチ１２の深さのばらつきやＳｉＯ2 膜
１３の厚さのばらつき等のために、ＳｉＯ2 膜１３の表
面とＳｉＯ2 膜１４の表面との間に段差の生じることが
一般的である。ところが、この様な段差が生じている場
合において、多結晶Ｓｉ膜１５のエッチングに際して十
分なオーバエッチングを行わないと、段差に多結晶Ｓｉ
膜１５の残渣が発生し、この残渣によってゲート電極同
士が短絡する。
した様に、トレンチ１２の深さのばらつきやＳｉＯ2 膜
１３の厚さのばらつき等のために、ＳｉＯ2 膜１３の表
面とＳｉＯ2 膜１４の表面との間に段差の生じることが
一般的である。ところが、この様な段差が生じている場
合において、多結晶Ｓｉ膜１５のエッチングに際して十
分なオーバエッチングを行わないと、段差に多結晶Ｓｉ
膜１５の残渣が発生し、この残渣によってゲート電極同
士が短絡する。
【０００７】これに対して、多結晶Ｓｉ膜１５のエッチ
ングに際して十分なオーバエッチングを行うと、段差に
も多結晶Ｓｉ膜１５の残渣が発生しない。しかし、上述
の様に、ゲート酸化膜としてのＳｉＯ2 膜１４が薄くな
ってもゲート電極としての多結晶Ｓｉ膜１５は薄くされ
ないので、十分なオーバエッチングを行うと、図４
（ｂ）に示した様に、ＳｉＯ2 膜１４が消失してＳｉ基
板１１もエッチングされる。この結果、Ｓｉ基板１１に
損傷が生じて、接合リーク等が生じる。
ングに際して十分なオーバエッチングを行うと、段差に
も多結晶Ｓｉ膜１５の残渣が発生しない。しかし、上述
の様に、ゲート酸化膜としてのＳｉＯ2 膜１４が薄くな
ってもゲート電極としての多結晶Ｓｉ膜１５は薄くされ
ないので、十分なオーバエッチングを行うと、図４
（ｂ）に示した様に、ＳｉＯ2 膜１４が消失してＳｉ基
板１１もエッチングされる。この結果、Ｓｉ基板１１に
損傷が生じて、接合リーク等が生じる。
【０００８】つまり、図４に示した一従来例では、Ｓｉ
基板１１の損傷による接合リーク等と多結晶Ｓｉ膜１５
の残渣によるゲート電極同士の短絡との両方を防止する
ことが困難であり、特性が優れており信頼性も高い半導
体装置を製造することが困難であった。従って、本願の
発明は、半導体基体の損傷による接合リーク等とゲート
電極層の残渣によるゲート電極同士の短絡との両方を防
止することができて、特性が優れており信頼性も高い半
導体装置を製造することができる半導体装置の製造方法
を提供することを目的としている。
基板１１の損傷による接合リーク等と多結晶Ｓｉ膜１５
の残渣によるゲート電極同士の短絡との両方を防止する
ことが困難であり、特性が優れており信頼性も高い半導
体装置を製造することが困難であった。従って、本願の
発明は、半導体基体の損傷による接合リーク等とゲート
電極層の残渣によるゲート電極同士の短絡との両方を防
止することができて、特性が優れており信頼性も高い半
導体装置を製造することができる半導体装置の製造方法
を提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、加速エネルギーが互いに異なる複数
回のイオン注入でゲート電極層に不純物を導入するの
で、半導体基体の面内でゲート電極層の厚さにばらつき
があっても、ゲート電極層のうちでゲート絶縁膜に近い
部分にまで不純物を導入することができる。しかも、ゲ
ート電極のパターンのマスク層をマスクにして不純物を
自己整合的にイオン注入し、このイオン注入する不純物
はゲート電極層のエッチング速度を増加させる不純物で
ある。
置の製造方法では、加速エネルギーが互いに異なる複数
回のイオン注入でゲート電極層に不純物を導入するの
で、半導体基体の面内でゲート電極層の厚さにばらつき
があっても、ゲート電極層のうちでゲート絶縁膜に近い
部分にまで不純物を導入することができる。しかも、ゲ
ート電極のパターンのマスク層をマスクにして不純物を
自己整合的にイオン注入し、このイオン注入する不純物
はゲート電極層のエッチング速度を増加させる不純物で
ある。
【００１０】このため、ゲート電極層のうちでゲート電
極として残すべき部分以外の部分ではゲート絶縁膜に近
い部分でもゲート絶縁膜に対するエッチング選択比を大
きくすることができる。従って、マスク層をマスクにし
てゲート電極層をエッチングする際に、ゲート絶縁膜の
消失による半導体基体のエッチングを防止しつつ、ゲー
ト電極層の残渣が発生しなくなるまでオーバエッチング
を行うことができる。
極として残すべき部分以外の部分ではゲート絶縁膜に近
い部分でもゲート絶縁膜に対するエッチング選択比を大
きくすることができる。従って、マスク層をマスクにし
てゲート電極層をエッチングする際に、ゲート絶縁膜の
消失による半導体基体のエッチングを防止しつつ、ゲー
ト電極層の残渣が発生しなくなるまでオーバエッチング
を行うことができる。
【００１１】また、加速エネルギーが互いに異なる複数
回のイオン注入でゲート電極層に不純物を導入するの
で、一回のイオン注入のみで不純物を導入する場合に比
べて、各々のイオン注入ではドーズ量が少なくてよい。
従って、ゲート電極層のうちでゲート絶縁膜に近い部分
にまで不純物を導入するために高い加速エネルギーでイ
オン注入を行っても、ゲート絶縁膜中に導入される不純
物が少ない。
回のイオン注入でゲート電極層に不純物を導入するの
で、一回のイオン注入のみで不純物を導入する場合に比
べて、各々のイオン注入ではドーズ量が少なくてよい。
従って、ゲート電極層のうちでゲート絶縁膜に近い部分
にまで不純物を導入するために高い加速エネルギーでイ
オン注入を行っても、ゲート絶縁膜中に導入される不純
物が少ない。
【００１２】請求項２に係る半導体装置の製造方法で
は、ゲート電極層にイオン注入した不純物を熱処理で拡
散させるので、ゲート電極層のうちでゲート絶縁膜に近
い部分にまで不純物を高精度に導入することができる。
しかも、マスク層のうちで少なくともゲート電極層に接
する部分として耐熱層を形成するので、熱処理を行って
もマスク層の変形等を防止することができて、熱処理の
後に耐熱層をマスクにしてゲート電極層をエッチングす
る際に支障が生じない。
は、ゲート電極層にイオン注入した不純物を熱処理で拡
散させるので、ゲート電極層のうちでゲート絶縁膜に近
い部分にまで不純物を高精度に導入することができる。
しかも、マスク層のうちで少なくともゲート電極層に接
する部分として耐熱層を形成するので、熱処理を行って
もマスク層の変形等を防止することができて、熱処理の
後に耐熱層をマスクにしてゲート電極層をエッチングす
る際に支障が生じない。
【００１３】このため、ゲート電極層のうちでゲート電
極として残すべき部分以外の部分ではゲート絶縁膜に近
い部分でもゲート絶縁膜に対するエッチング選択比を高
精度に大きくすることができる。従って、耐熱層をマス
クにしてゲート電極層をエッチングする際に、ゲート絶
縁膜の消失による半導体基体のエッチングを高精度に防
止しつつ、ゲート電極層の残渣が発生しなくなるまでオ
ーバエッチングを十分に行うことができる。
極として残すべき部分以外の部分ではゲート絶縁膜に近
い部分でもゲート絶縁膜に対するエッチング選択比を高
精度に大きくすることができる。従って、耐熱層をマス
クにしてゲート電極層をエッチングする際に、ゲート絶
縁膜の消失による半導体基体のエッチングを高精度に防
止しつつ、ゲート電極層の残渣が発生しなくなるまでオ
ーバエッチングを十分に行うことができる。
【００１４】請求項３に係る半導体装置の製造方法で
は、ゲート電極層の表面に対して傾斜している方向から
のイオン注入でゲート電極層に不純物を導入し、しか
も、表面からの傾斜角度を大きくするほど加速エネルギ
ーを大きくする。このため、ゲート電極層のうちで不純
物が導入されない部分の幅をマスク層の幅よりも狭くす
ることができ、しかも、不純物が導入されない部分をゲ
ート電極層の表面に対して垂直に形成することができ
る。
は、ゲート電極層の表面に対して傾斜している方向から
のイオン注入でゲート電極層に不純物を導入し、しか
も、表面からの傾斜角度を大きくするほど加速エネルギ
ーを大きくする。このため、ゲート電極層のうちで不純
物が導入されない部分の幅をマスク層の幅よりも狭くす
ることができ、しかも、不純物が導入されない部分をゲ
ート電極層の表面に対して垂直に形成することができ
る。
【００１５】
【発明の実施の形態】以下、ＭＯＳトランジスタの製造
に適用した本願の発明の第１〜第３実施形態を、図１〜
３を参照しながら説明する。図１が、第１実施形態を示
している。この第１実施形態では、図１（ａ）に示す様
に、Ｓｉ基板１１のうちで素子分離領域にすべき部分に
トレンチ１２を形成し、トレンチ１２をＳｉＯ2 膜１３
で埋める。
に適用した本願の発明の第１〜第３実施形態を、図１〜
３を参照しながら説明する。図１が、第１実施形態を示
している。この第１実施形態では、図１（ａ）に示す様
に、Ｓｉ基板１１のうちで素子分離領域にすべき部分に
トレンチ１２を形成し、トレンチ１２をＳｉＯ2 膜１３
で埋める。
【００１６】その後、ＳｉＯ2 膜１３に囲まれている素
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
４を熱酸化法で形成する。そして、下記の条件の減圧Ｃ
ＶＤ法で厚さ２５０ｎｍの多結晶Ｓｉ膜１５をＳｉＯ2
膜１３、１４上に堆積させ、多結晶Ｓｉ膜１５上でフォ
トレジスト１６をゲート電極のパターンに加工する。
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
４を熱酸化法で形成する。そして、下記の条件の減圧Ｃ
ＶＤ法で厚さ２５０ｎｍの多結晶Ｓｉ膜１５をＳｉＯ2
膜１３、１４上に堆積させ、多結晶Ｓｉ膜１５上でフォ
トレジスト１６をゲート電極のパターンに加工する。
【００１７】多結晶Ｓｉ膜の減圧ＣＶＤ条件 原料ガス：ＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２
００ｓｃｃｍ 圧力：７０Ｐａ 温度：６１０℃
００ｓｃｃｍ 圧力：７０Ｐａ 温度：６１０℃
【００１８】次に、図１（ｂ）に示す様に、フォトレジ
スト１６をマスクにして、加速エネルギーが夫々１０ｋ
ｅＶ、３０ｋｅＶ、５０ｋｅＶ、９０ｋｅＶでありドー
ズ量が何れも５×１０14／ｃｍ2 である４回のイオン注
入でリン１７を多結晶Ｓｉ膜１５に導入する。なお、加
速エネルギーが９０ｋｅＶのイオン注入によるリン１７
の投影飛程は１１０ｎｍ程度である。
スト１６をマスクにして、加速エネルギーが夫々１０ｋ
ｅＶ、３０ｋｅＶ、５０ｋｅＶ、９０ｋｅＶでありドー
ズ量が何れも５×１０14／ｃｍ2 である４回のイオン注
入でリン１７を多結晶Ｓｉ膜１５に導入する。なお、加
速エネルギーが９０ｋｅＶのイオン注入によるリン１７
の投影飛程は１１０ｎｍ程度である。
【００１９】次に、図１（ｃ）に示す様に、フォトレジ
スト１６をマスクにし、マイクロ波エッチング装置を用
いて、下記の条件の２段階のドライエッチングを多結晶
Ｓｉ膜１５に施して、多結晶Ｓｉ膜１５から成るゲート
電極を形成する。このとき、多結晶Ｓｉ膜１５のうちで
リン１７がイオン注入された部分は、イオン注入されて
いない部分に比べて、ＳｉＯ2 膜１４に対するエッチン
グ選択比が大きい。その後、図１（ｄ）に示す様に、フ
ォトレジスト１６を除去する。
スト１６をマスクにし、マイクロ波エッチング装置を用
いて、下記の条件の２段階のドライエッチングを多結晶
Ｓｉ膜１５に施して、多結晶Ｓｉ膜１５から成るゲート
電極を形成する。このとき、多結晶Ｓｉ膜１５のうちで
リン１７がイオン注入された部分は、イオン注入されて
いない部分に比べて、ＳｉＯ2 膜１４に対するエッチン
グ選択比が大きい。その後、図１（ｄ）に示す様に、フ
ォトレジスト１６を除去する。
【００２０】多結晶Ｓｉ膜の第１段階のドライエッチン
グ条件 エッチングガス：Ｃｌ2 ＝２００ｓｃｃｍ 圧力：０．７Ｐａ マイクロ波電力：９００Ｗ 高周波電力：１００Ｗ 磁界発生用コイル１／２の電流：２０／１４Ａ温度：２
０℃
グ条件 エッチングガス：Ｃｌ2 ＝２００ｓｃｃｍ 圧力：０．７Ｐａ マイクロ波電力：９００Ｗ 高周波電力：１００Ｗ 磁界発生用コイル１／２の電流：２０／１４Ａ温度：２
０℃
【００２１】多結晶Ｓｉ膜の第２段階のドライエッチン
グ条件 エッチングガス：ＨＢｒ／Ｏ2 ＝１２０／２ｓｃｃｍ 圧力：１．３Ｐａ マイクロ波電力：９００Ｗ 高周波電力：３０Ｗ 磁界発生用コイル１／２の電流：２５／４Ａ 温度：２０℃
グ条件 エッチングガス：ＨＢｒ／Ｏ2 ＝１２０／２ｓｃｃｍ 圧力：１．３Ｐａ マイクロ波電力：９００Ｗ 高周波電力：３０Ｗ 磁界発生用コイル１／２の電流：２５／４Ａ 温度：２０℃
【００２２】図２が、第２実施形態を示している。この
第２実施形態でも、図２（ａ）に示す様に、フォトレジ
スト１６をゲート電極のパターンに加工するまでは、図
１に示した第１実施形態と同様の工程を実行する。
第２実施形態でも、図２（ａ）に示す様に、フォトレジ
スト１６をゲート電極のパターンに加工するまでは、図
１に示した第１実施形態と同様の工程を実行する。
【００２３】しかし、この第２実施形態では、その後、
図２（ｂ）に示す様に、フォトレジスト１６をマスクに
して、加速エネルギー及び多結晶Ｓｉ膜１５の表面から
の角度が夫々２０ｋｅＶ及び３０°、４０ｋｅＶ及び５
５°、８０ｋｅＶ及び７０°、１２０ｋｅＶ及び８０°
でありドーズ量が何れも５×１０14／ｃｍ2 である４回
のイオン注入でリン１７を多結晶Ｓｉ膜１５に導入す
る。
図２（ｂ）に示す様に、フォトレジスト１６をマスクに
して、加速エネルギー及び多結晶Ｓｉ膜１５の表面から
の角度が夫々２０ｋｅＶ及び３０°、４０ｋｅＶ及び５
５°、８０ｋｅＶ及び７０°、１２０ｋｅＶ及び８０°
でありドーズ量が何れも５×１０14／ｃｍ2 である４回
のイオン注入でリン１７を多結晶Ｓｉ膜１５に導入す
る。
【００２４】このときの各々のイオン注入としては、フ
ォトレジスト１６の両側からフォトレジスト１６下へ向
かう２方向からの斜めイオン注入か、斜め回転イオン注
入かの何れかを行う。この結果、多結晶Ｓｉ膜１５のう
ちでフォトレジスト１６下にあってリン１７が導入され
ない部分が多結晶Ｓｉ膜１５の表面に対して垂直に形成
されるが、この部分の幅はフォトレジスト１６の幅より
も両側で３０ｎｍずつ狭い。
ォトレジスト１６の両側からフォトレジスト１６下へ向
かう２方向からの斜めイオン注入か、斜め回転イオン注
入かの何れかを行う。この結果、多結晶Ｓｉ膜１５のう
ちでフォトレジスト１６下にあってリン１７が導入され
ない部分が多結晶Ｓｉ膜１５の表面に対して垂直に形成
されるが、この部分の幅はフォトレジスト１６の幅より
も両側で３０ｎｍずつ狭い。
【００２５】次に、フォトレジスト１６をマスクにし
て、再び第１実施形態における図１（ｃ）の場合と同様
のドライエッチングを行って、図２（ｃ）に示す様に、
多結晶Ｓｉ膜１５から成るゲート電極を形成する。この
とき、上述の様に、多結晶Ｓｉ膜１５のうちでリン１７
が導入されていない部分の幅がフォトレジスト１６の幅
よりも両側で３０ｎｍずつ狭いので、サイドエッチング
が進行して、フォトレジスト１６の幅よりも両側で３０
ｎｍずつ狭いゲート電極が形成される。その後、図２
（ｄ）に示す様に、フォトレジスト１６を除去する。
て、再び第１実施形態における図１（ｃ）の場合と同様
のドライエッチングを行って、図２（ｃ）に示す様に、
多結晶Ｓｉ膜１５から成るゲート電極を形成する。この
とき、上述の様に、多結晶Ｓｉ膜１５のうちでリン１７
が導入されていない部分の幅がフォトレジスト１６の幅
よりも両側で３０ｎｍずつ狭いので、サイドエッチング
が進行して、フォトレジスト１６の幅よりも両側で３０
ｎｍずつ狭いゲート電極が形成される。その後、図２
（ｄ）に示す様に、フォトレジスト１６を除去する。
【００２６】図３が、第３実施形態を示している。この
第３実施形態でも、図３（ａ）に示す様に、多結晶Ｓｉ
膜１５を堆積させるまでは、図１に示した第１実施形態
と同様の工程を実行する。しかし、この第３実施形態で
は、その後、下記の条件の減圧ＣＶＤ法でＳｉ3 Ｎ4 膜
１８を多結晶Ｓｉ膜１５上に堆積させ、Ｓｉ3 Ｎ4 膜１
８上でフォトレジスト１６をゲート電極のパターンに加
工する。そして、フォトレジスト１６をマスクにし、マ
グネトロンエッチング装置を用いて、下記の条件のドラ
イエッチングをＳｉ3 Ｎ4 膜１８に施す。
第３実施形態でも、図３（ａ）に示す様に、多結晶Ｓｉ
膜１５を堆積させるまでは、図１に示した第１実施形態
と同様の工程を実行する。しかし、この第３実施形態で
は、その後、下記の条件の減圧ＣＶＤ法でＳｉ3 Ｎ4 膜
１８を多結晶Ｓｉ膜１５上に堆積させ、Ｓｉ3 Ｎ4 膜１
８上でフォトレジスト１６をゲート電極のパターンに加
工する。そして、フォトレジスト１６をマスクにし、マ
グネトロンエッチング装置を用いて、下記の条件のドラ
イエッチングをＳｉ3 Ｎ4 膜１８に施す。
【００２７】Ｓｉ3 Ｎ4 膜の減圧ＣＶＤ条件 原料ガス：ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝５０／２０
０／２００ｓｃｃｍ 圧力：７０Ｐａ 温度：７６０℃
０／２００ｓｃｃｍ 圧力：７０Ｐａ 温度：７６０℃
【００２８】Ｓｉ3 Ｎ4 膜のドライエッチング条件 エッチングガス：ＣＨＦ3 ／Ｏ2 ＝７５／２５ｓｃｃｍ 圧力：５．３Ｐａ 高周波電力：６００Ｗ
【００２９】次に、図３（ｂ）に示す様に、再び第１実
施形態における図１（ｂ）の場合と同様のイオン注入を
行う。そして、図３（ｃ）に示す様に、フォトレジスト
１６を除去した後、窒素雰囲気中で８００℃、１０分間
の熱処理を行って、多結晶Ｓｉ膜１５中にイオン注入さ
れたリン１７を拡散させる。
施形態における図１（ｂ）の場合と同様のイオン注入を
行う。そして、図３（ｃ）に示す様に、フォトレジスト
１６を除去した後、窒素雰囲気中で８００℃、１０分間
の熱処理を行って、多結晶Ｓｉ膜１５中にイオン注入さ
れたリン１７を拡散させる。
【００３０】既述の様に、加速エネルギーが９０ｋｅＶ
のイオン注入によるリン１７の投影飛程は１１０ｎｍ程
度であるが、この熱処理によって、多結晶Ｓｉ膜１５の
うちでＳｉＯ2 膜１４に近い部分にまでリン１７を高精
度に導入することができる。しかも、熱処理を行っても
Ｓｉ3 Ｎ4 膜１８には変形等が生じない。
のイオン注入によるリン１７の投影飛程は１１０ｎｍ程
度であるが、この熱処理によって、多結晶Ｓｉ膜１５の
うちでＳｉＯ2 膜１４に近い部分にまでリン１７を高精
度に導入することができる。しかも、熱処理を行っても
Ｓｉ3 Ｎ4 膜１８には変形等が生じない。
【００３１】次に、図３（ｄ）に示す様に、Ｓｉ3 Ｎ4
膜１８をマスクにして、再び第１実施形態における図１
（ｃ）の場合と同様のドライエッチングを行って、多結
晶Ｓｉ膜１５から成るゲート電極を形成する。その後、
図３（ｅ）に示す様に、熱燐酸でＳｉ3 Ｎ4 膜１８のみ
を選択的に除去する。
膜１８をマスクにして、再び第１実施形態における図１
（ｃ）の場合と同様のドライエッチングを行って、多結
晶Ｓｉ膜１５から成るゲート電極を形成する。その後、
図３（ｅ）に示す様に、熱燐酸でＳｉ3 Ｎ4 膜１８のみ
を選択的に除去する。
【００３２】なお、以上の第１〜第３実施形態では、Ｓ
ｉＯ2 膜１４をゲート絶縁膜にすると共に多結晶Ｓｉ膜
１５をゲート電極層にし、リン１７を多結晶Ｓｉ膜１５
にイオン注入しているが、本願の発明では、ＳｉＯ2 膜
以外のゲート絶縁膜及び多結晶Ｓｉ膜以外のゲート電極
層を形成することができ、リン以外の不純物をゲート電
極層にイオン注入することもできる。
ｉＯ2 膜１４をゲート絶縁膜にすると共に多結晶Ｓｉ膜
１５をゲート電極層にし、リン１７を多結晶Ｓｉ膜１５
にイオン注入しているが、本願の発明では、ＳｉＯ2 膜
以外のゲート絶縁膜及び多結晶Ｓｉ膜以外のゲート電極
層を形成することができ、リン以外の不純物をゲート電
極層にイオン注入することもできる。
【００３３】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、マスク層をマスクにしてゲート電極層をエッチング
する際に、ゲート絶縁膜の消失による半導体基体のエッ
チングを防止しつつ、ゲート電極層の残渣が発生しなく
なるまでオーバエッチングを行うことができるので、半
導体基体の損傷による接合リーク等とゲート電極層の残
渣によるゲート電極同士の短絡との両方を防止すること
ができる。
は、マスク層をマスクにしてゲート電極層をエッチング
する際に、ゲート絶縁膜の消失による半導体基体のエッ
チングを防止しつつ、ゲート電極層の残渣が発生しなく
なるまでオーバエッチングを行うことができるので、半
導体基体の損傷による接合リーク等とゲート電極層の残
渣によるゲート電極同士の短絡との両方を防止すること
ができる。
【００３４】また、ゲート電極層のうちでゲート絶縁膜
に近い部分にまで不純物を導入するために高い加速エネ
ルギーでイオン注入を行っても、ゲート絶縁膜中に導入
される不純物が少ないので、閾値電圧等の変動を防止す
ることができる。従って、特性が優れており信頼性も高
い半導体装置を製造することができる。
に近い部分にまで不純物を導入するために高い加速エネ
ルギーでイオン注入を行っても、ゲート絶縁膜中に導入
される不純物が少ないので、閾値電圧等の変動を防止す
ることができる。従って、特性が優れており信頼性も高
い半導体装置を製造することができる。
【００３５】請求項２に係る半導体装置の製造方法で
は、耐熱層をマスクにしてゲート電極層をエッチングす
る際に、ゲート絶縁膜の消失による半導体基体のエッチ
ングを高精度に防止しつつ、ゲート電極層の残渣が発生
しなくなるまでオーバエッチングを十分に行うことがで
きるので、半導体基体の損傷による接合リーク等とゲー
ト電極層の残渣によるゲート電極同士の短絡との両方を
高精度に防止することができる。従って、特性が更に優
れており信頼性も更に高い半導体装置を製造することが
できる。
は、耐熱層をマスクにしてゲート電極層をエッチングす
る際に、ゲート絶縁膜の消失による半導体基体のエッチ
ングを高精度に防止しつつ、ゲート電極層の残渣が発生
しなくなるまでオーバエッチングを十分に行うことがで
きるので、半導体基体の損傷による接合リーク等とゲー
ト電極層の残渣によるゲート電極同士の短絡との両方を
高精度に防止することができる。従って、特性が更に優
れており信頼性も更に高い半導体装置を製造することが
できる。
【００３６】請求項３に係る半導体装置の製造方法で
は、ゲート電極層のうちで不純物が導入されない部分の
幅をマスク層の幅よりも狭くすることができ、しかも、
不純物が導入されない部分をゲート電極層の表面に対し
て垂直に形成することができるので、サイドエッチング
が進行して、マスク層の幅よりも狭いゲート電極を形成
することができる。従って、特性が優れており信頼性が
高く微細度・集積度も高い半導体装置を製造することが
できる。
は、ゲート電極層のうちで不純物が導入されない部分の
幅をマスク層の幅よりも狭くすることができ、しかも、
不純物が導入されない部分をゲート電極層の表面に対し
て垂直に形成することができるので、サイドエッチング
が進行して、マスク層の幅よりも狭いゲート電極を形成
することができる。従って、特性が優れており信頼性が
高く微細度・集積度も高い半導体装置を製造することが
できる。
【図１】本願の発明の第１実施形態を工程順に示す側断
面図である。
面図である。
【図２】本願の発明の第２実施形態を工程順に示す側断
面図である。
面図である。
【図３】本願の発明の第３実施形態を工程順に示す側断
面図である。
面図である。
【図４】本願の発明の一従来例の側断面図であり、
（ａ）はオーバエッチングが少ない場合、（ｂ）はオー
バエッチングが多い場合を夫々示している。
（ａ）はオーバエッチングが少ない場合、（ｂ）はオー
バエッチングが多い場合を夫々示している。
１１…Ｓｉ基板（半導体基体）、１４…ＳｉＯ2 膜（ゲ
ート絶縁膜）、１５…多結晶Ｓｉ膜（ゲート電極層）、
１６…フォトレジスト（マスク層）、１７…リン（不純
物）、１８…Ｓｉ3 Ｎ4 膜（耐熱層）
ート絶縁膜）、１５…多結晶Ｓｉ膜（ゲート電極層）、
１６…フォトレジスト（マスク層）、１７…リン（不純
物）、１８…Ｓｉ3 Ｎ4 膜（耐熱層）
Claims (3)
- 【請求項１】 半導体基体上にゲート絶縁膜を介してゲ
ート電極層を形成する工程と、 ゲート電極のパターンのマスク層を前記ゲート電極層上
に形成する工程と、 前記マスク層をマスクにして、前記ゲート電極層のエッ
チング速度を増加させる不純物を、加速エネルギーが互
いに異なる複数回のイオン注入で前記ゲート電極層に導
入する工程と、 前記イオン注入の後に前記マスク層をマスクにして前記
ゲート電極層をエッチングする工程とを具備することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記マスク層のうちで少なくとも前記ゲ
ート電極層に接する部分として耐熱層を形成する工程
と、 前記イオン注入の後に前記不純物を熱処理で拡散させる
工程と、 前記熱処理の後に前記耐熱層をマスクにして前記ゲート
電極層をエッチングする工程とを具備することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極層の表面からの相対的に
小さな傾斜角度及び相対的に小さな前記加速エネルギー
のイオン注入と、前記表面からの相対的に大きな傾斜角
度及び相対的に大きな前記加速エネルギーのイオン注入
とで、前記複数回のイオン注入を行うことを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134493A JPH11312806A (ja) | 1998-04-28 | 1998-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134493A JPH11312806A (ja) | 1998-04-28 | 1998-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312806A true JPH11312806A (ja) | 1999-11-09 |
Family
ID=15129619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10134493A Pending JPH11312806A (ja) | 1998-04-28 | 1998-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781450B1 (ko) | 2006-10-27 | 2007-12-03 | 동부일렉트로닉스 주식회사 | 트렌치 구조의 폴리실리콘 게이트 전극 형성 방법 |
-
1998
- 1998-04-28 JP JP10134493A patent/JPH11312806A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781450B1 (ko) | 2006-10-27 | 2007-12-03 | 동부일렉트로닉스 주식회사 | 트렌치 구조의 폴리실리콘 게이트 전극 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6881646B2 (en) | Semiconductor device and process for producing the same | |
| US20030119276A1 (en) | Semiconductor device and process for producing the same | |
| JP3466874B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11121607A (ja) | 半導体装置の製造方法 | |
| JPH05206407A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JP2002270833A (ja) | 半導体装置及びその製造方法 | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| KR100460069B1 (ko) | 반도체소자의 게이트전극 형성방법 | |
| JPH11312806A (ja) | 半導体装置の製造方法 | |
| JP2663946B2 (ja) | 半導体装置の製造方法 | |
| JP3478497B2 (ja) | 半導体装置の製造方法 | |
| JP3552913B2 (ja) | 半導体素子の素子分離方法 | |
| KR100282425B1 (ko) | 캐패시터의제조방법 | |
| JP2589065B2 (ja) | 半導体集積装置の製造方法 | |
| JPH04246862A (ja) | 半導体集積回路及び半導体集積回路製造方法 | |
| JP3000130B2 (ja) | 半導体装置の製造方法 | |
| JP3419956B2 (ja) | 半導体装置の製造方法 | |
| JP3523244B1 (ja) | 半導体装置の製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPS58190060A (ja) | 半導体装置の製造方法 | |
| JP2005222977A (ja) | 半導体装置の製造方法 | |
| JPH0258771B2 (ja) | ||
| JPH11102960A (ja) | 半導体装置の製造方法 | |
| JPH1050690A (ja) | 半導体装置及びその製造方法 | |
| JPS61276372A (ja) | 半導体装置の製造方法 |