KR100282425B1 - 캐패시터의제조방법 - Google Patents

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Abstract

플라즈마 처리한 가스를 이용하여 결함(Defect)이 없는 유전체막을 형성하기에 적당한 캐패시터의 제조방법에 관한 것으로, 이와 같은 목적을 달성하기 위한 본 발명 캐패시터의 제조방법은 기판에 스토리지 노드를 형성하는 공정과, 스토리지 노드상에 질화막을 형성하는 공정과, 질소원자를 포함한 가스를 약 700℃이하의 저온에서 플라즈마 처리하여 상기 질화막상에 유전체막을 형성하는 공정과, 상기 유전체막상에 플레이트 노드를 형성하는 것을 포함함을 특징으로 한다.

Description

캐패시터의 제조방법{METHOD FOR FABRICATING OF CAPACITOR}
본 발명은 캐패시터의 제조방법에 대한 것으로, 특히 저온에서 플라즈마 처리한 가스를 이용하여 결함(Defect)이 없는 유전체막을 형성하기에 적당한 캐패시터의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 캐패시터의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1d는 종래 캐패시터의 제조방법을 나타낸 공정단면도이고, 도 2는 종래 실리콘질화막의 결함(Defect)을 나타낸 단면도이다.
종래의 캐패시터의 제조방법은 도 1a에 도시한 바와 같이 반도체 기판(1)에 제 1 폴리실리콘층을 증착하고 감광막을 도포한 후(도면에는 도시되지 않았음) 노광 및 현상공정으로 소정영역을 선택적으로 패터닝한다. 그리고 패터닝된 감광막을 마스크로 제 1 폴리실리콘층을 이방성 식각하여 소정영역에 스토리지 노드(2)를 형성한다.
도 1b에 도시한 바와 같이 상기 스토리지 노드(2) 표면에 유전율이 높은 실리콘질화막(Si3N4)(3)을 증착한다.
이때 상기 실리콘질화막(3)은 도 2에 도시한 바와 같이 실리콘질화막(3)내에 실리콘이 많이 함유되어 누설전류가 발생하는 실리콘 리치 페이즈(Silicon rich phase)결함, 또는 실리콘질화막(3) 내에 핀홀(Pin hole)등의 결함이 발생하여 실리콘원자와 질소원자의 결합이 깨져서 전류가 집중되어 실리콘질화막(3)이 파괴되는 등의 문제가 발생한다.
도 1c에 도시한 바와 같이 800℃ 이상의 온도로 습식(WET) 산화공정을 통하여 상기 스토리지 노드(2) 표면에 SiO2로 구성된 유전체막(4)을 형성한다.
도 1d에 도시한 바와 같이 유전체막(4)상에 제 2 폴리실리콘층을 증착한다. 이후에 감광막을 도포하고 노광 및 현상공정으로 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 이용하여 상기 스토리지 노드(2)와 실리콘질화막(3)과 유전체막(4)상에 플레이트 노드(5)를 형성한다.
상기와 같은 종래 캐패시터의 제조방법은 다음과 같은 문제가 있다.
스토리지 노드상에 형성된 실리콘질화막의 결함은 내산화성이 강한 물질이므로 높은 온도와 O2를 이용한 산화성이 강한 가스를 이용하여 산화하여야 결함이 제거되는 데, 800℃ 이상의 높은 온도를 이용한 산화공정으로 결함을 제거하는 것은 셀로우 정션이나 티타늄 살리사이드와 같이 열적 안정성이 약한 공정에서는 사용할 수가 없다는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히 실리콘질화막상에 저온으로 플라즈마 처리하는 공정을 이용하여 결함이 없는 유전체막을 형성하기에 적당한 캐패시터의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1d는 종래 캐패시터의 제조방법을 나타낸 공정단면도
도 2는 종래 실리콘질화막의 결함(Defect)을 나타낸 단면도
도 3a 내지 3d는 본 발명 캐패시터의 제조방법을 나타낸 공정단면도
도 4는 종래와 본 발명에 따라 제조한 유전체막의 누설전류 특성을 나타낸 데이터도
도면의 주요 부분에 대한 부호의 설명
20: 반도체 기판 21: 스토리지 노드
22: 실리콘질화막 23: 유전체막
24: 플레이트 노드
상기와 같은 목적을 달성하기 위한 본 발명 캐패시터의 제조방법은 기판에 스토리지 노드를 형성하는 공정과, 스토리지 노드상에 질화막을 형성하는 공정과, 질소원자를 포함한 가스를 약 700℃이하의 저온에서 플라즈마 처리하여 상기 질화막상에 유전체막을 형성하는 공정과, 상기 유전체막상에 플레이트 노드를 형성하는 것을 포함함을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 캐패시터의 제조방법을 설명하면 다음과 같다.
도 3a 내지 3d는 본 발명 캐패시터의 제조방법을 나타낸 공정단면도이고, 도 4는 종래와 본 발명에 따라 제조한 유전체막의 누설전류 특성을 나타낸 데이터도이다.
본 발명 캐패시터의 제조방법은 도 3a에 도시한 바와 같이 반도체 기판(21)에 제 1 폴리실리콘층을 증착하고 감광막을 도포한 후(도면에는 도시되지 않았음) 노광 및 현상공정으로 소정영역을 선택적으로 패터닝한다. 그리고 패터닝된 감광막을 마스크로 제 1 폴리실리콘층을 이방성 식각하여 소정영역에 스토리지 노드(22)를 형성한다.
도 3b에 도시한 바와 같이 상기 스토리지 노드(22) 표면에 실리콘질화막(Si3N4)(23)을 증착한다. 이때 실리콘질화막(23)을 증착하는 것은 실리콘질화막(23)이 실리콘산화막 보다 유전율이 높기 때문이다.
이때 상기 실리콘질화막(23)은 실리콘질화막(23)내에 실리콘이 많이 함유되어 누설전류가 발생하거나 실리콘질화막(23) 내에 핀홀(Pin hole)이 발생하여 막이 파괴되는 등의 결함이 발생한다.
도 3c에 도시한 바와 같이 상기 실리콘질화막(23)내의 결함을 제거하기 위하여 100∼700℃ 범위의 낮은 온도에서 O2나 N2O나 NH3가스를 플라즈마상태로 만든 후에 단시간동안 산화공정을 통해 실리콘질화막(23)과 반응시켜서 상기 실리콘질화막(23) 표면에 유전체막(24)을 형성한다. 이때 O2와 N2O 가스를 이용하여 형성된 유전체막은 SiO2이고, NH3가스를 이용하여 형성된 유전체막은 Si3N4막이다. 플라즈마 처리를 한 동안 형성되는 유전체막(24)의 신뢰성을 향상시키기 위하여 급속열처리 공정 (Rapid Thermal Process :RTP)으로 어닐링한다.
도 3d에 도시한 바와 같이 유전체막(24) 상에 제 2 폴리실리콘층을 증착한다. 이후에 감광막을 도포하고 노광 및 현상공정으로 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 이용하여 상기 스토리지 노드(22)와 실리콘질화막(23)과 유전체막(24)상에 플레이트 노드(25)를 형성한다.
상기와 같이 제조하는 종래 발명과 본 발명 캐패시터의 누설전류 특성은 도 4에 도시한 바와 같이 점선으로 나타낸 것은 종래에 고온으로 열산화(Thermal Oxidation)하여 형성한 유전체막의 유효 두께에 따른 누설전류량을 나타낸 것이고, 실선으로 나타낸 것이 본 발명의 저온에서 플라즈마 공정을 통하여 형성한 유전체막의 누설전류 특성을 나타낸 것이다.
이때 저온에서 플라즈마 처리한 유전체막의 전기적 특성은 같은 유효두께에서 열산화하여 형성한 유전체막에 비해 누선전류량이 적음을 알수 있다.
상기와 같은 본 발명 캐패시터의 제조방법은 다음과 같은 효과가 있다.
실리콘질화막상에 저온에서 플라즈마 처리하는 공정을 셀로우 정션에 적용하여 누설전류가 적은 유전체막을 형성할 수 있으며, 또한 티타늄 살리사이드와 같이 열적 안정성이 약한 공정에도 적용하여 누설전류가 적은 유전체막을 형성할 수 있으므로 소자의 동작 특성을 개선시킬 수 있다.

Claims (3)

  1. 기판에 스토리지 노드를 형성하는 공정과,
    스토리지 노드상에 질화막을 형성하는 공정과,
    질소원자를 포함한 가스를 약 700℃이하의 저온에서 플라즈마 처리하여 상기 질화막상에 유전체막을 형성하는 공정과,
    상기 유전체막상에 플레이트 노드를 형성하는 것을 포함함을 특징으로 하는 캐패시터의 제조방법.
  2. 제 1 항에 있어서, 상기 플라즈마 처리하는 온도는 대략 100∼700℃ 범위임을 특징으로 하는 캐패시터의 제조방법.
  3. 제 1 항에 있어서, 상기 질소원자를 포함한 가스로는 NH3를 사용함을 특징으로 하는 캐패시터의 제조방법.
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