JPH11312890A - プリント配線基板 - Google Patents
プリント配線基板Info
- Publication number
- JPH11312890A JPH11312890A JP10132574A JP13257498A JPH11312890A JP H11312890 A JPH11312890 A JP H11312890A JP 10132574 A JP10132574 A JP 10132574A JP 13257498 A JP13257498 A JP 13257498A JP H11312890 A JPH11312890 A JP H11312890A
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- JP
- Japan
- Prior art keywords
- layer
- board
- main board
- ground conductor
- printed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 比較的低コストでプリント基板に取り付ける
表裏回路を遮蔽分離させることができるプリント配線基
板を提供する。 【解決手段】 メイン基板１の表面側に信号処理部２と
その信号処理部２を遮蔽するシールドケース３を配置す
る。メイン基板１の第１層４の全面をアース導体にし、
これにより表面と裏面の遮蔽機能とシールドケース３の
補強効果を持たせる。メイン基板１の裏面側にディジタ
ル制御部８を配置し、メイン基板１の第３層６と第４層
７との間でインターステイシャルバイアホールを用いて
ディジタル制御部８の回路を構成し、アース導体として
使用するメイン基板１の第１層４にディジタル制御部８
の回路を露出させないようにしている。メイン基板１の
第３層５には、電源部または、アース導体にし、遮蔽効
果を補強する。
表裏回路を遮蔽分離させることができるプリント配線基
板を提供する。 【解決手段】 メイン基板１の表面側に信号処理部２と
その信号処理部２を遮蔽するシールドケース３を配置す
る。メイン基板１の第１層４の全面をアース導体にし、
これにより表面と裏面の遮蔽機能とシールドケース３の
補強効果を持たせる。メイン基板１の裏面側にディジタ
ル制御部８を配置し、メイン基板１の第３層６と第４層
７との間でインターステイシャルバイアホールを用いて
ディジタル制御部８の回路を構成し、アース導体として
使用するメイン基板１の第１層４にディジタル制御部８
の回路を露出させないようにしている。メイン基板１の
第３層５には、電源部または、アース導体にし、遮蔽効
果を補強する。
Description
【０００１】
【発明の属する技術分野】本発明は、パソコンなどの電
子機器にて用いられる各種ユニット形式で筐体に収納す
る場合の基本構成となるプリント配線基板に関し、特に
比較的低コストでプリント基板に取り付けられる表裏回
路の遮蔽分離を可能にするよう構成したものである。
子機器にて用いられる各種ユニット形式で筐体に収納す
る場合の基本構成となるプリント配線基板に関し、特に
比較的低コストでプリント基板に取り付けられる表裏回
路の遮蔽分離を可能にするよう構成したものである。
【０００２】
【従来の技術】パソコンの普及や電子機器のユニット化
構造などにより、電子機器に機能をプリント基板に載せ
て組み込む構造が広がりつつある。それに伴いディジタ
ル制御部とアナログ回路を含む信号処理部をプリント基
板において共存させる必要が生じてきている。そこで、
プリント基板自体にシールド層を設けた構造の電磁波シ
ールド配線板などが提案されている。すなわち、従来、
図５に示されているように、導電性支持体15が配線導体
14によってサンドイッチ状にされてシールド効果を持た
せるよう構成されている。
構造などにより、電子機器に機能をプリント基板に載せ
て組み込む構造が広がりつつある。それに伴いディジタ
ル制御部とアナログ回路を含む信号処理部をプリント基
板において共存させる必要が生じてきている。そこで、
プリント基板自体にシールド層を設けた構造の電磁波シ
ールド配線板などが提案されている。すなわち、従来、
図５に示されているように、導電性支持体15が配線導体
14によってサンドイッチ状にされてシールド効果を持た
せるよう構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、プリン
ト基板内にシールド層を設けることは特定の基板メーカ
に依頼することが必要であり、機器の製作上コストアッ
プになってしまう。また、プリント基板に配置したシー
ルドケースのシールド効果を高める必要がある。
ト基板内にシールド層を設けることは特定の基板メーカ
に依頼することが必要であり、機器の製作上コストアッ
プになってしまう。また、プリント基板に配置したシー
ルドケースのシールド効果を高める必要がある。
【０００４】本発明はこのような課題を解決するため
に、比較的低コストでプリント基板に取り付ける表裏回
路の遮蔽分離を実現させるよう構成したプリント配線基
板を提供することを目的とする。
に、比較的低コストでプリント基板に取り付ける表裏回
路の遮蔽分離を実現させるよう構成したプリント配線基
板を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に第１の発明は、多層メイン基板の第１層をアース導体
として使用し、且つインターステイシャルバイアホール
を用いることで、裏面に構成している回路を表面に露出
させずプリント基板の表面と裏面とを遮蔽分離させ、表
面のシールドケースとアース導体とを接続させることに
より、シールドケースのシールド効果を相乗させるよう
構成したものである。
に第１の発明は、多層メイン基板の第１層をアース導体
として使用し、且つインターステイシャルバイアホール
を用いることで、裏面に構成している回路を表面に露出
させずプリント基板の表面と裏面とを遮蔽分離させ、表
面のシールドケースとアース導体とを接続させることに
より、シールドケースのシールド効果を相乗させるよう
構成したものである。
【０００６】また第２の発明は、多層メイン基板の中間
の一つの層をアース導体として使用し、且つインタース
テイシャルバイアホールを用いることで、プリント基板
の表面に構成している回路を裏面に露出させず、また同
様に裏面に構成している回路を表面に露出させないで表
面と裏面を遮蔽分離するよう構成したものである。
の一つの層をアース導体として使用し、且つインタース
テイシャルバイアホールを用いることで、プリント基板
の表面に構成している回路を裏面に露出させず、また同
様に裏面に構成している回路を表面に露出させないで表
面と裏面を遮蔽分離するよう構成したものである。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、多層メイン基板の第１層をアース導体として使用
し、且つインターステイシャルバイアホールを用いるこ
とで、プリント基板の表面と裏面とを遮蔽分離させ、部
品面のシールドケースとアース導体とを接続させること
により、シールドケースのシールド効果を相乗させるよ
う構成したことを特徴とするプリント配線基板としたも
のであり、プリント基板の表面と裏面とを遮蔽分離させ
且つ部品面のシールドケースとアース導体とを接続させ
るのでシールドケースのシールド効果を相乗させること
ができるという作用を有する。
は、多層メイン基板の第１層をアース導体として使用
し、且つインターステイシャルバイアホールを用いるこ
とで、プリント基板の表面と裏面とを遮蔽分離させ、部
品面のシールドケースとアース導体とを接続させること
により、シールドケースのシールド効果を相乗させるよ
う構成したことを特徴とするプリント配線基板としたも
のであり、プリント基板の表面と裏面とを遮蔽分離させ
且つ部品面のシールドケースとアース導体とを接続させ
るのでシールドケースのシールド効果を相乗させること
ができるという作用を有する。
【０００８】また、請求項２に記載の発明は、多層メイ
ン基板の中間の一つの層をアース導体として使用し、且
つインターステイシャルバイアホールを用いることで、
プリント基板の表面と裏面とを遮蔽分離させるよう構成
したことを特徴とするプリント配線基板としたものであ
り、プリント基板の表面と裏面とを遮蔽分離させること
ができるという作用を有する。
ン基板の中間の一つの層をアース導体として使用し、且
つインターステイシャルバイアホールを用いることで、
プリント基板の表面と裏面とを遮蔽分離させるよう構成
したことを特徴とするプリント配線基板としたものであ
り、プリント基板の表面と裏面とを遮蔽分離させること
ができるという作用を有する。
【０００９】以下、本発明の実施の形態について、図１
から図４を用いて説明する。
から図４を用いて説明する。
【００１０】（第１の実施の形態）図１は本発明の第１
の実施形態のプリント配線基板の基本構成を示す側画図
である。図１において、プリント配線基板11を構成する
第一のメイン基板１は、主たる回路構成部を構成するも
のであってプリント配線されている。このメイン基板１
は、４層構造のインターステイシャルバイヤホールを使
用するようにされる。メイン基板１の表面側には、プリ
ント配線され第二の基板を構成する信号処理部２と、そ
の信号処理部２をシールドするシールドケース３が取り
付けられている。
の実施形態のプリント配線基板の基本構成を示す側画図
である。図１において、プリント配線基板11を構成する
第一のメイン基板１は、主たる回路構成部を構成するも
のであってプリント配線されている。このメイン基板１
は、４層構造のインターステイシャルバイヤホールを使
用するようにされる。メイン基板１の表面側には、プリ
ント配線され第二の基板を構成する信号処理部２と、そ
の信号処理部２をシールドするシールドケース３が取り
付けられている。
【００１１】また、メイン基板１の第１層４は、全面が
アース導体になっており、シールドケース３と接続され
ている。メイン基板１の第２層５には、信号処理部２の
電源およびアース導体を配置しメイン基板１の第１層４
のアース導体を補助する。
アース導体になっており、シールドケース３と接続され
ている。メイン基板１の第２層５には、信号処理部２の
電源およびアース導体を配置しメイン基板１の第１層４
のアース導体を補助する。
【００１２】メイン基板１の裏面側にはディジタル制御
部８が取り付けられており、メイン基板の第３層６は主
としてディジタル制御部８の信号パターンに使用し、メ
イン基板１の第４層７はディジタル制御部８のアース導
体およびメイン基板１の第３層６で不足するディジタル
制御部８の信号パターンに使用する。
部８が取り付けられており、メイン基板の第３層６は主
としてディジタル制御部８の信号パターンに使用し、メ
イン基板１の第４層７はディジタル制御部８のアース導
体およびメイン基板１の第３層６で不足するディジタル
制御部８の信号パターンに使用する。
【００１３】図２は本発明の第１の実施形態に係るメイ
ン基板１のインターステイシャルバイヤホールの構造を
示すもので、メイン基板１のプリント配線は４層構造で
表面の第１層４と第２層５との間はインターステイシャ
ルバイヤホールの中から第１−２層間のブラインドバイ
ヤホール９で回路パターンは接続されている。
ン基板１のインターステイシャルバイヤホールの構造を
示すもので、メイン基板１のプリント配線は４層構造で
表面の第１層４と第２層５との間はインターステイシャ
ルバイヤホールの中から第１−２層間のブラインドバイ
ヤホール９で回路パターンは接続されている。
【００１４】またメイン基板１の裏面の第４層７と第３
層６との間もインターステイシャルバイヤホールの中か
ら第３−４層間のブラインドバイヤホール10で回路パタ
ーンは接続されている。これによって、信号処理部２で
は必要としないディジタル制御部８の信号パターンは表
面側に露出することが無くなる。
層６との間もインターステイシャルバイヤホールの中か
ら第３−４層間のブラインドバイヤホール10で回路パタ
ーンは接続されている。これによって、信号処理部２で
は必要としないディジタル制御部８の信号パターンは表
面側に露出することが無くなる。
【００１５】以上のように本発明の第１の実施形態によ
れば、表面側に配置された信号処理部２と裏面側に配置
されたディジタル制御部８との遮蔽分離を完全に行なう
と共に信号処理部２をシールドケース３とメイン基板１
の第１層４とで完全にシールドすることができる。
れば、表面側に配置された信号処理部２と裏面側に配置
されたディジタル制御部８との遮蔽分離を完全に行なう
と共に信号処理部２をシールドケース３とメイン基板１
の第１層４とで完全にシールドすることができる。
【００１６】（第２の実施の形態）図３は本発明の第２
の実施形態のプリント配線基板の基本構成を示す側面図
である。図３においてプリント配線基板11を構成する第
一のメイン基抜１は、主たる回路構成部を構成するもの
であってプリント配線されている。このメイン基板１
は、６層構造のインターステイシャルバイヤホールを使
用するようにされる。メイン基板１の表面側には、プリ
ント配線され第二の基板を構成する信号処理部２と、そ
の信号処理部２をシールドするシールドケース３が取り
付けられている。
の実施形態のプリント配線基板の基本構成を示す側面図
である。図３においてプリント配線基板11を構成する第
一のメイン基抜１は、主たる回路構成部を構成するもの
であってプリント配線されている。このメイン基板１
は、６層構造のインターステイシャルバイヤホールを使
用するようにされる。メイン基板１の表面側には、プリ
ント配線され第二の基板を構成する信号処理部２と、そ
の信号処理部２をシールドするシールドケース３が取り
付けられている。
【００１７】また、メイン基板１の中間層である第３層
６または第４層７は、全面がアース導体になっており、
シールドケース３と接続している。メイン基板１の第１
層４と第２層５には、信号処理部２の信号パターン、電
源およびアース導体を配置する。
６または第４層７は、全面がアース導体になっており、
シールドケース３と接続している。メイン基板１の第１
層４と第２層５には、信号処理部２の信号パターン、電
源およびアース導体を配置する。
【００１８】メイン基板１の裏面側にはディジタル制御
部８が配置されており、メイン基板の第５層12は主とし
てディジタル制御部８の信号パターンに使用し、メイン
基板１の第６層13はディジタル制御部８のアース導体お
よびメイン基板の第５層12で不足するディジタル制御部
８の信号パターンに使用する。
部８が配置されており、メイン基板の第５層12は主とし
てディジタル制御部８の信号パターンに使用し、メイン
基板１の第６層13はディジタル制御部８のアース導体お
よびメイン基板の第５層12で不足するディジタル制御部
８の信号パターンに使用する。
【００１９】図４は本発明の第２の実施形態に係るメイ
ン基板１のインターステイシャルバイヤホールの構造を
示すもので、メイン基板１のプリント配線は６層構造で
表面の第１層４と第２層５との問はインターステイシャ
ルバイヤホールの中から第１−２層間のブラインドバイ
ヤホール９で回路パターンは接続される。
ン基板１のインターステイシャルバイヤホールの構造を
示すもので、メイン基板１のプリント配線は６層構造で
表面の第１層４と第２層５との問はインターステイシャ
ルバイヤホールの中から第１−２層間のブラインドバイ
ヤホール９で回路パターンは接続される。
【００２０】また裏面の第５層12と第６層13との間もイ
ンターステイシャルバイヤホールの中から第５−６層間
のブラインドバイヤホール10で回路パターンは接続され
る。残りの第３層６と第４層７は全面がアース導体なっ
ている。
ンターステイシャルバイヤホールの中から第５−６層間
のブラインドバイヤホール10で回路パターンは接続され
る。残りの第３層６と第４層７は全面がアース導体なっ
ている。
【００２１】これによって、信号処理部２では必要とし
ないディジタル制御部８の信号パターンは表面側に露出
することが無く、また表面側の信号処理部２の信号パタ
ーンは裏面側に露出することが無くなる。
ないディジタル制御部８の信号パターンは表面側に露出
することが無く、また表面側の信号処理部２の信号パタ
ーンは裏面側に露出することが無くなる。
【００２２】以上のように本発明の第２の実施形態によ
れば、表面側に配置された信号処理部２と裏面側に配置
されたディジタル制御部８との遮蔽分離を完全に行なう
と共に信号処理部２をシールドケース３とメイン基板１
の第３層６および第４層７とで完全にシールドすること
ができる。
れば、表面側に配置された信号処理部２と裏面側に配置
されたディジタル制御部８との遮蔽分離を完全に行なう
と共に信号処理部２をシールドケース３とメイン基板１
の第３層６および第４層７とで完全にシールドすること
ができる。
【００２３】
【発明の効果】以上の説明から明らかなように本発明に
よれば、プリント基板の表面と裏面とを遮蔽分離させる
ことが可能であり、また、部品面のシールドケースとア
ース導体によりシールドケースのシールド効果を相乗さ
せる構造を比較的低コストで実現できるという効果を有
する。
よれば、プリント基板の表面と裏面とを遮蔽分離させる
ことが可能であり、また、部品面のシールドケースとア
ース導体によりシールドケースのシールド効果を相乗さ
せる構造を比較的低コストで実現できるという効果を有
する。
【図１】本発明の第１の実施の形態のプリント配線基板
の基本構成を示す側面図、
の基本構成を示す側面図、
【図２】本発明に第１の実施形態に係るメイン基板１の
インターステイシャルバイヤホールの構造を示す図、
インターステイシャルバイヤホールの構造を示す図、
【図３】本発明の第２の実施の形態のプリント配線基板
の基本構成を示す側面図、
の基本構成を示す側面図、
【図４】本発明の第２の実施の形態に係るメイン基板１
のインターステイシャルバイヤホールの構造を示す図、
のインターステイシャルバイヤホールの構造を示す図、
【図５】従来の電磁波シールド配線板の断面を示す図で
ある。
ある。
１ メイン基板 ２ 信号処理部 ３ シールドケース ４ 多層基板第１層 ５ 多層基板第２層 ６ 多層基板第３層 ７ 多層基板第４層 ８ ディジタル制御部 ９ ブラインドバイヤホール 10 ブラインドバイヤホール 11 プリント配線基板 12 多層基板第５層 13 多層基板第６層 14 配線導体 15 導電性支持体
Claims (2)
- 【請求項１】 多層メイン基板の第１層をアース導体と
して使用し、且つインターステイシャルバイアホールを
用いることで、プリント基板の表面と裏面とを遮蔽分離
させ、部品面のシールドケースとアース導体とを接続さ
せることにより、シールドケースのシールド効果を相乗
させるよう構成したことを特徴とするプリント配線基
板。 - 【請求項２】 多層メイン基板の中間の一つの層をアー
ス導体として使用し、且つインターステイシャルバイア
ホールを用いることで、プリント基板の表面と裏面とを
遮蔽分離させるよう構成したことを特徴とするプリント
配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132574A JPH11312890A (ja) | 1998-04-28 | 1998-04-28 | プリント配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132574A JPH11312890A (ja) | 1998-04-28 | 1998-04-28 | プリント配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312890A true JPH11312890A (ja) | 1999-11-09 |
Family
ID=15084509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132574A Pending JPH11312890A (ja) | 1998-04-28 | 1998-04-28 | プリント配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295083B2 (en) | 2004-03-17 | 2007-11-13 | Mitsubishi Denki Kabushiki Kaisha | Structure for electromagnetically shielding a substrate |
-
1998
- 1998-04-28 JP JP10132574A patent/JPH11312890A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295083B2 (en) | 2004-03-17 | 2007-11-13 | Mitsubishi Denki Kabushiki Kaisha | Structure for electromagnetically shielding a substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |