JPH11316679A - 多数のバンクアドレス値供給源を有するプロセッサアーキテクチャスキームおよびその方法 - Google Patents
多数のバンクアドレス値供給源を有するプロセッサアーキテクチャスキームおよびその方法Info
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- JPH11316679A JPH11316679A JP10307561A JP30756198A JPH11316679A JP H11316679 A JPH11316679 A JP H11316679A JP 10307561 A JP10307561 A JP 10307561A JP 30756198 A JP30756198 A JP 30756198A JP H11316679 A JPH11316679 A JP H11316679A
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- G—PHYSICS
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- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
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Abstract
(57)【要約】 （修正有）
【課題】 多数のアドレシングモードの符号化を可能と
し、また多数のアドレシング値生成源を有するプロセッ
サアーキテクチャ。 【解決手段】 データメモリは複数のバンクに分割さ
れ、複数のバンクのうちの１つは汎用および特殊レジス
タのための専用バンクである。選択回路がデータメモリ
に接続され、多数のバンクアドレス生成源のうちの１つ
を選択するために使用される。バンクセレクトレジスタ
が選択回路に接続され、直接短アドレシングモードで実
行される命令のためのバンクアドレス値を供給するため
に使用される。命令レジスタが選択回路に接続され、直
接長アドレシングモードで実行される命令のためのバン
クアドレス値を供給し、また直接短アドレスモードで実
行される該命令のためのバンク内のレジスタアドレスを
供給する。
し、また多数のアドレシング値生成源を有するプロセッ
サアーキテクチャ。 【解決手段】 データメモリは複数のバンクに分割さ
れ、複数のバンクのうちの１つは汎用および特殊レジス
タのための専用バンクである。選択回路がデータメモリ
に接続され、多数のバンクアドレス生成源のうちの１つ
を選択するために使用される。バンクセレクトレジスタ
が選択回路に接続され、直接短アドレシングモードで実
行される命令のためのバンクアドレス値を供給するため
に使用される。命令レジスタが選択回路に接続され、直
接長アドレシングモードで実行される命令のためのバン
クアドレス値を供給し、また直接短アドレスモードで実
行される該命令のためのバンク内のレジスタアドレスを
供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にデータアド
レシングに関する。詳しくは、多数のアドレシングモー
ドの符号化が可能でありまた多数のバンクアドレス値生
成源を有するプロセッサアーキテクチャスキーム、およ
びその方法に関する。
レシングに関する。詳しくは、多数のアドレシングモー
ドの符号化が可能でありまた多数のバンクアドレス値生
成源を有するプロセッサアーキテクチャスキーム、およ
びその方法に関する。
【０００２】
【従来の技術】本出願の優先権主張の基礎となる米国出
願０８／９５９．４０５号は、RandyL.Yachにより１９
９７年７月３日に出願された「データランダムアクセス
メモリを用いたマイクロコントローラのための強制ペー
ジのないページングスキーム」という名称の発明、およ
びMitraらにより１９９７年１０月８日に出願された
「様々なアドレシングモードを実現するためのプロセッ
サアーキテクチャスキームおよびその方法」という名称
の発明の係属米国特許出願に関連する。これらの特許出
願は共に上記米国特許出願と同じ譲受人に譲渡される。
これら参照特許出願の開示内容は、本特許出願に参考と
して援用される。
願０８／９５９．４０５号は、RandyL.Yachにより１９
９７年７月３日に出願された「データランダムアクセス
メモリを用いたマイクロコントローラのための強制ペー
ジのないページングスキーム」という名称の発明、およ
びMitraらにより１９９７年１０月８日に出願された
「様々なアドレシングモードを実現するためのプロセッ
サアーキテクチャスキームおよびその方法」という名称
の発明の係属米国特許出願に関連する。これらの特許出
願は共に上記米国特許出願と同じ譲受人に譲渡される。
これら参照特許出願の開示内容は、本特許出願に参考と
して援用される。
【０００３】一般に、プロセッサとは、中央処理ユニッ
ト（ＣＰＵ）を備え、これを用いて、格納された命令ま
たはマイクロコードを取り出し実行する、実体である。
プロセッサのいくつかの例としては、マイクロコントロ
ーラ、マイクロプロセッサ、およびデジタル信号プロセ
ッサがある。各タイプのプロセッサは、通常オペランド
とも呼ばれるデータの演算を行う。このデータは一般に
レジスタまたはメモリスペースに格納される。
ト（ＣＰＵ）を備え、これを用いて、格納された命令ま
たはマイクロコードを取り出し実行する、実体である。
プロセッサのいくつかの例としては、マイクロコントロ
ーラ、マイクロプロセッサ、およびデジタル信号プロセ
ッサがある。各タイプのプロセッサは、通常オペランド
とも呼ばれるデータの演算を行う。このデータは一般に
レジスタまたはメモリスペースに格納される。
【０００４】
【発明が解決しようとする課題】多くのプロセッサアー
キテクチャスキームでは、アドレシングモードの追加ま
たは変更は極めて困難である。命令セット機構に大規模
な変更を加えない限り、このようなアドレシングモード
の変更および追加は不可能である。しかし、命令セット
構造を変更することは、アセンブラおよびコンパイラな
どの多くのツールにも大規模な変更が必要となるため、
望ましくない。
キテクチャスキームでは、アドレシングモードの追加ま
たは変更は極めて困難である。命令セット機構に大規模
な変更を加えない限り、このようなアドレシングモード
の変更および追加は不可能である。しかし、命令セット
構造を変更することは、アセンブラおよびコンパイラな
どの多くのツールにも大規模な変更が必要となるため、
望ましくない。
【０００５】いくつかの現在のプロセッサアーキテクチ
ャは、プロセッサ内のデータメモリのすべてにアドレス
するためにページングスキームを用いる。これらのタイ
プのプロセッサは、上述の問題に加えて、それぞれに関
連する他のいくつかの問題を有する。アドレス可能アド
レスメモリを増やすために、多くのプロセッサはそれぞ
れのデータメモリ内に多数のバンクを備えている。しか
し、これらのプロセッサは１つのバンクアドレス値生成
源、すなわちバンクセレクトレジスタしか備えていな
い。バンクアドレス値生成源が１つしかないため、実行
される必要がある命令は、現在のバンク内のレジスタア
ドレスにアクセスしなければならない。命令が異なるバ
ンク内のレジスタアドレスにアクセスする必要がある場
合は、バンクセレクトレジスタの値を変更しなければな
らない、このスキームは、ユーザが確実にＲＡＭ内の適
切なアドレスに書き込みまたは読み出しを行うためには
いくつかの命令を必要とし、このため非常に煩雑であ
る。
ャは、プロセッサ内のデータメモリのすべてにアドレス
するためにページングスキームを用いる。これらのタイ
プのプロセッサは、上述の問題に加えて、それぞれに関
連する他のいくつかの問題を有する。アドレス可能アド
レスメモリを増やすために、多くのプロセッサはそれぞ
れのデータメモリ内に多数のバンクを備えている。しか
し、これらのプロセッサは１つのバンクアドレス値生成
源、すなわちバンクセレクトレジスタしか備えていな
い。バンクアドレス値生成源が１つしかないため、実行
される必要がある命令は、現在のバンク内のレジスタア
ドレスにアクセスしなければならない。命令が異なるバ
ンク内のレジスタアドレスにアクセスする必要がある場
合は、バンクセレクトレジスタの値を変更しなければな
らない、このスキームは、ユーザが確実にＲＡＭ内の適
切なアドレスに書き込みまたは読み出しを行うためには
いくつかの命令を必要とし、このため非常に煩雑であ
る。
【０００６】これらのタイプのプロセッサはまた、Ｃコ
ンパイラのジョブを複雑にする。何故なら、Ｃコンパイ
ラはデータメモリ内で現在選択されているバンクを絶え
ず追跡しなければならないからである。これは割り込み
を扱うときはさらに多くの問題を生じさせる。割込み要
求を扱うときは、プロセッサは汎用および特殊機能レジ
スタに直接アクセスしなければならない。これらのレジ
スタが現在選択されているバンク内にない場合は、バン
クセレクトレジスタを適切なバンクに変更しなければな
らない。割込み要求の実行が終了すると、プロセッサ
は、割り込み前にプロセッサによって実行されていた命
令のバンクおよびレジスタを思い出してこれに戻らなけ
ればならない。
ンパイラのジョブを複雑にする。何故なら、Ｃコンパイ
ラはデータメモリ内で現在選択されているバンクを絶え
ず追跡しなければならないからである。これは割り込み
を扱うときはさらに多くの問題を生じさせる。割込み要
求を扱うときは、プロセッサは汎用および特殊機能レジ
スタに直接アクセスしなければならない。これらのレジ
スタが現在選択されているバンク内にない場合は、バン
クセレクトレジスタを適切なバンクに変更しなければな
らない。割込み要求の実行が終了すると、プロセッサ
は、割り込み前にプロセッサによって実行されていた命
令のバンクおよびレジスタを思い出してこれに戻らなけ
ればならない。
【０００７】従って、改良されたプロセッサアーキテク
チャスキームおよびこの方法を提供する必要がある。改
良されたプロセッサアーキテクチャスキームおよび方法
は、多数のアドレシングスキームを可能にし得る。改良
されたプロセッサアーキテクチャスキームおよび方法は
さらに、多数のバンクアドレス値生成源を有し得る。改
良されたプロセッサアーキテクチャスキームおよび方法
はまた、プロセッサが、バンクセレクトレジスタ、従っ
て割込み要求の前に実行されていた現在の命令のバンク
アドレス値を変更せずに割込み要求を扱うことが可能と
なり得る。
チャスキームおよびこの方法を提供する必要がある。改
良されたプロセッサアーキテクチャスキームおよび方法
は、多数のアドレシングスキームを可能にし得る。改良
されたプロセッサアーキテクチャスキームおよび方法は
さらに、多数のバンクアドレス値生成源を有し得る。改
良されたプロセッサアーキテクチャスキームおよび方法
はまた、プロセッサが、バンクセレクトレジスタ、従っ
て割込み要求の前に実行されていた現在の命令のバンク
アドレス値を変更せずに割込み要求を扱うことが可能と
なり得る。
【０００８】本発明は上記課題を解決するためになされ
たものであり、本発明の１つの実施態様によると、本発
明の1つの目的は、改良されたプロセッサアーキテクチ
ャスキームおよびその方法を提供することである。
たものであり、本発明の１つの実施態様によると、本発
明の1つの目的は、改良されたプロセッサアーキテクチ
ャスキームおよびその方法を提供することである。
【０００９】本発明の別の目的は、多数のアドレシング
スキームが可能な改良されたプロセッサアーキテクチャ
スキームおよびその方法を提供することである。
スキームが可能な改良されたプロセッサアーキテクチャ
スキームおよびその方法を提供することである。
【００１０】本発明のさらに別の目的は、多数のバンク
アドレス値生成源を有する改良されたプロセッサアーキ
テクチャスキームおよびその方法を提供することであ
る。
アドレス値生成源を有する改良されたプロセッサアーキ
テクチャスキームおよびその方法を提供することであ
る。
【００１１】本発明のさらに別の目的は、多数のバンク
アドレス値生成源を有し、またプロセッサが、バンクセ
レクトレジスタ、従って割込み要求の前に実行されてい
た現在の命令のバンクアドレス値を変更せずに割込み要
求を扱うことができる、改良されたプロセッサアーキテ
クチャスキームおよびその方法を提供することである。
アドレス値生成源を有し、またプロセッサが、バンクセ
レクトレジスタ、従って割込み要求の前に実行されてい
た現在の命令のバンクアドレス値を変更せずに割込み要
求を扱うことができる、改良されたプロセッサアーキテ
クチャスキームおよびその方法を提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、多数の
アドレシングモードの符号化が可能であり、また多数の
バンクアドレス値生成源を有するプロセッサアーキテク
チャスキームであって、命令セットを実行する中央処理
ユニット（ＣＰＵ）と、該ＣＰＵに接続されデータを格
納および転送するデータメモリであって、複数のバンク
を有し、該複数のバンクのうちの１つは汎用および特殊
レジスタの専用バンクであるデータメモリと、該データ
メモリに接続され、該多数のバンクアドレス値生成源の
うちの１つを選択する選択回路と、該選択回路に接続さ
れ、直接短アドレシングモードで実行される命令のため
のバンクアドレス値を供給するバンクセレクトレジスタ
と、該選択回路に接続され、直接長アドレシングモード
で実行される命令のためのバンクアドレス値を供給し、
また該直接短アドレスモードで実行される該命令のため
のバンク内のレジスタアドレスを供給する命令レジスタ
と、を組み合わせで含む、プロセッサアーキテクチャス
キームが提供され、これによって上記目的が達成され
る。
アドレシングモードの符号化が可能であり、また多数の
バンクアドレス値生成源を有するプロセッサアーキテク
チャスキームであって、命令セットを実行する中央処理
ユニット（ＣＰＵ）と、該ＣＰＵに接続されデータを格
納および転送するデータメモリであって、複数のバンク
を有し、該複数のバンクのうちの１つは汎用および特殊
レジスタの専用バンクであるデータメモリと、該データ
メモリに接続され、該多数のバンクアドレス値生成源の
うちの１つを選択する選択回路と、該選択回路に接続さ
れ、直接短アドレシングモードで実行される命令のため
のバンクアドレス値を供給するバンクセレクトレジスタ
と、該選択回路に接続され、直接長アドレシングモード
で実行される命令のためのバンクアドレス値を供給し、
また該直接短アドレスモードで実行される該命令のため
のバンク内のレジスタアドレスを供給する命令レジスタ
と、を組み合わせで含む、プロセッサアーキテクチャス
キームが提供され、これによって上記目的が達成され
る。
【００１３】前記命令レジスタが前記データメモリのア
ドレス範囲全体にアクセスするのに十分な大きさであっ
てもよい。
ドレス範囲全体にアクセスするのに十分な大きさであっ
てもよい。
【００１４】前記データメモリが線形のアドレス範囲で
あってもよい。
あってもよい。
【００１５】前記データメモリの前記バンクのそれぞれ
が２５６バイトのサイズであってもよい。
が２５６バイトのサイズであってもよい。
【００１６】前記データメモリが１６個のバンクを有し
てもよい。
てもよい。
【００１７】前記選択回路に接続され、実行される現在
選択されているバンクアドレス値を変更せずにデータア
クセスを強制的に前記専用バンクで行うようにするため
に、該専用バンクのバンクアドレス値を供給する強制専
用バンクレジスタをさらに備えてもよい。
選択されているバンクアドレス値を変更せずにデータア
クセスを強制的に前記専用バンクで行うようにするため
に、該専用バンクのバンクアドレス値を供給する強制専
用バンクレジスタをさらに備えてもよい。
【００１８】前記データメモリが該データメモリ内に確
立されるデータポインタレジスタに関連する専用仮想レ
ジスタアドレス位置を有し、該専用仮想レジスタアドレ
ス位置のそれぞれが、アクセスされると該データポイン
タレジスタと共に使用される個別で異なる間接アドレシ
ングモードを指示および確立してもよい。
立されるデータポインタレジスタに関連する専用仮想レ
ジスタアドレス位置を有し、該専用仮想レジスタアドレ
ス位置のそれぞれが、アクセスされると該データポイン
タレジスタと共に使用される個別で異なる間接アドレシ
ングモードを指示および確立してもよい。
【００１９】前記選択回路に接続され、間接アドレスモ
ードで実行される命令のためのバンクアドレス値を供給
するファイルセレクトレジスタをさらに備えてもよい。
ードで実行される命令のためのバンクアドレス値を供給
するファイルセレクトレジスタをさらに備えてもよい。
【００２０】前記ファイルセレクトレジスタが前記デー
タメモリのアドレス範囲全体にアクセスするのに十分な
大きさであってもよい。
タメモリのアドレス範囲全体にアクセスするのに十分な
大きさであってもよい。
【００２１】前記選択回路がマルチプレクサであっても
よい。
よい。
【００２２】本発明によれば、多数のアドレシングモー
ドの符号化が可能であり、また多数のバンクアドレス値
生成源を有するプロセッサアーキテクチャスキームであ
って、命令セットを実行する中央処理ユニット（ＣＰ
Ｕ）と、該ＣＰＵに接続され、線形のアドレス範囲と複
数のバンクとを有するデータメモリであって、該複数の
バンクのうちの１つは汎用および特殊レジスタの専用バ
ンクであり、該データメモリ内に確立されるデータポイ
ンタレジスタに関連する専用仮想レジスタアドレス位置
を有し、該専用仮想レジスタアドレス位置は、アクセス
されると該データポインタレジスタと共に使用される個
別で異なる間接アドレシングモードを指示および確立す
る、データメモリと、該データメモリに接続され、該多
数のバンクアドレス生成源のうちの１つを選択する選択
回路と、該選択回路に接続され、直接短アドレシングモ
ードで実行される命令のためのバンクアドレス値を供給
するバンクセレクトレジスタと、該選択回路に接続さ
れ、直接長アドレシングモードで実行される命令のため
のバンクアドレス値を供給し、また該直接短アドレスモ
ードで実行される該命令のためのバンク内のレジスタア
ドレスを供給する命令レジスタと、該選択回路に接続さ
れ、実行される現在選択されているバンクアドレス値を
変更せずにデータアクセスを強制的に該専用バンクで行
うようにするために、該専用バンクのバンクアドレス値
を供給する強制専用バンクレジスタと、該選択回路に接
続され、間接アドレスモードで実行される命令のための
バンクアドレス値を供給するファイルセレクトレジスタ
と、を組み合わせで含む、プロセッサアーキテクチャス
キームが提供され、これによって上記目的が達成され
る。
ドの符号化が可能であり、また多数のバンクアドレス値
生成源を有するプロセッサアーキテクチャスキームであ
って、命令セットを実行する中央処理ユニット（ＣＰ
Ｕ）と、該ＣＰＵに接続され、線形のアドレス範囲と複
数のバンクとを有するデータメモリであって、該複数の
バンクのうちの１つは汎用および特殊レジスタの専用バ
ンクであり、該データメモリ内に確立されるデータポイ
ンタレジスタに関連する専用仮想レジスタアドレス位置
を有し、該専用仮想レジスタアドレス位置は、アクセス
されると該データポインタレジスタと共に使用される個
別で異なる間接アドレシングモードを指示および確立す
る、データメモリと、該データメモリに接続され、該多
数のバンクアドレス生成源のうちの１つを選択する選択
回路と、該選択回路に接続され、直接短アドレシングモ
ードで実行される命令のためのバンクアドレス値を供給
するバンクセレクトレジスタと、該選択回路に接続さ
れ、直接長アドレシングモードで実行される命令のため
のバンクアドレス値を供給し、また該直接短アドレスモ
ードで実行される該命令のためのバンク内のレジスタア
ドレスを供給する命令レジスタと、該選択回路に接続さ
れ、実行される現在選択されているバンクアドレス値を
変更せずにデータアクセスを強制的に該専用バンクで行
うようにするために、該専用バンクのバンクアドレス値
を供給する強制専用バンクレジスタと、該選択回路に接
続され、間接アドレスモードで実行される命令のための
バンクアドレス値を供給するファイルセレクトレジスタ
と、を組み合わせで含む、プロセッサアーキテクチャス
キームが提供され、これによって上記目的が達成され
る。
【００２３】前記命令レジスタが前記データメモリのア
ドレス範囲全体にアクセスするのに十分な大きさであっ
てもよい。
ドレス範囲全体にアクセスするのに十分な大きさであっ
てもよい。
【００２４】前記データメモリの前記バンクのそれぞれ
が２５６バイト／語のサイズであってもよい。
が２５６バイト／語のサイズであってもよい。
【００２５】前記データメモリが１６個のバンクを有し
てもよい。
てもよい。
【００２６】前記ファイルセレクトレジスタが前記デー
タメモリのアドレス範囲全体にアクセスするのに十分な
大きさであってもよい。
タメモリのアドレス範囲全体にアクセスするのに十分な
大きさであってもよい。
【００２７】前記選択回路がマルチプレクサであっても
よい。
よい。
【００２８】本発明によれば、多数のアドレシングモー
ドの符号化が可能であり、また多数のバンクアドレス値
生成源を有するプロセッサアーキテクチャスキームを設
ける方法であって、命令セットを実行する中央処理ユニ
ット（ＣＰＵ）を設けるステップと、該ＣＰＵに接続さ
れ、複数のバンクを有するデータメモリを設けるステッ
プであって、該複数のバンクのうちの１つは汎用および
特殊レジスタの専用バンクである、ステップと、該デー
タメモリに接続され、該多数のバンクアドレス値生成源
のうちの1つを選択する選択回路を設けるステップと、
該選択回路に接続され、直接短アドレシングモードで実
行される命令のためのバンクアドレス値を供給するバン
クセレクトレジスタを設けるステップと、該選択回路に
接続され、直接長アドレシングモードで実行される命令
のためのバンクアドレス値を供給し、また直接短アドレ
スモードで実行される該命令のためのバンク内のレジス
タアドレスを供給する命令レジスタを設けるステップ
と、を包含する方法が提供され、これによって上記目的
が達成される。
ドの符号化が可能であり、また多数のバンクアドレス値
生成源を有するプロセッサアーキテクチャスキームを設
ける方法であって、命令セットを実行する中央処理ユニ
ット（ＣＰＵ）を設けるステップと、該ＣＰＵに接続さ
れ、複数のバンクを有するデータメモリを設けるステッ
プであって、該複数のバンクのうちの１つは汎用および
特殊レジスタの専用バンクである、ステップと、該デー
タメモリに接続され、該多数のバンクアドレス値生成源
のうちの1つを選択する選択回路を設けるステップと、
該選択回路に接続され、直接短アドレシングモードで実
行される命令のためのバンクアドレス値を供給するバン
クセレクトレジスタを設けるステップと、該選択回路に
接続され、直接長アドレシングモードで実行される命令
のためのバンクアドレス値を供給し、また直接短アドレ
スモードで実行される該命令のためのバンク内のレジス
タアドレスを供給する命令レジスタを設けるステップ
と、を包含する方法が提供され、これによって上記目的
が達成される。
【００２９】前記命令レジスタを設けるステップが、前
記データメモリのアドレス範囲全体にアクセスするのに
十分な大きさである該命令レジスタを設けるステップを
さらに包含してもよい。
記データメモリのアドレス範囲全体にアクセスするのに
十分な大きさである該命令レジスタを設けるステップを
さらに包含してもよい。
【００３０】前記データメモリを設けるステップが、線
形のアドレス範囲を有する該データメモリを設けるステ
ップをさらに包含してもよい。
形のアドレス範囲を有する該データメモリを設けるステ
ップをさらに包含してもよい。
【００３１】前記データメモリの前記バンクのそれぞれ
が２５６バイトのサイズであってもよい。
が２５６バイトのサイズであってもよい。
【００３２】前記データメモリが１６個のバンクを有し
てもよい。
てもよい。
【００３３】前記選択回路に接続され、実行される現在
選択されているバンクアドレス値を変更せずにデータア
クセスを強制的に前記専用バンクで行うようにするため
に、該専用バンクのバンクアドレス値を供給する強制専
用バンクレジスタを設けるステップをさらに包含しても
よい。
選択されているバンクアドレス値を変更せずにデータア
クセスを強制的に前記専用バンクで行うようにするため
に、該専用バンクのバンクアドレス値を供給する強制専
用バンクレジスタを設けるステップをさらに包含しても
よい。
【００３４】前記データメモリが該データメモリ内に確
立されるデータポインタレジスタに関連する専用仮想レ
ジスタアドレス位置を有し、該専用仮想レジスタアドレ
ス位置のそれぞれが、アクセスされると該データポイン
タレジスタと共に使用される個別で異なる間接アドレシ
ングモードを指示および確立してもよい。
立されるデータポインタレジスタに関連する専用仮想レ
ジスタアドレス位置を有し、該専用仮想レジスタアドレ
ス位置のそれぞれが、アクセスされると該データポイン
タレジスタと共に使用される個別で異なる間接アドレシ
ングモードを指示および確立してもよい。
【００３５】前記選択回路に接続され、間接アドレスモ
ードで実行される命令のためのバンクアドレス値を供給
するファイルセレクトレジスタを設けるステップをさら
に包含してもよい。
ードで実行される命令のためのバンクアドレス値を供給
するファイルセレクトレジスタを設けるステップをさら
に包含してもよい。
【００３６】前記ファイルセレクトレジスタが、前記デ
ータメモリのアドレス範囲全体にアクセスするのに十分
な大きさであってもよい。
ータメモリのアドレス範囲全体にアクセスするのに十分
な大きさであってもよい。
【００３７】前記選択回路がマルチプレクサであっても
よい。
よい。
【００３８】本発明の1つの実施形態によれば、多数の
アドレシングモードの符号化を可能にし、また多数のバ
ンクアドレス値生成源を有するプロセッサアーキテクチ
ャスキームが開示される。プロセッサアーキテクチャス
キームは、命令セットを実行する中央処理ユニット（Ｃ
ＰＵ）を有する。データメモリがＣＰＵに接続される。
データメモリは、データを格納し、またデータをＣＰＵ
へおよびＣＰＵから転送するために使用される。データ
メモリは複数のバンクに分割され、複数のバンクのうち
の１つは汎用および特殊レジスタのための専用バンクで
ある。選択回路がデータメモリに接続される。選択回路
は、多数のバンクアドレス値生成源のうちの１つを選択
するために使用される。バンクセレクトレジスタが選択
回路に接続される。バンクセレクトレジスタは、直接短
アドレシングモードで実行される命令のためのバンクア
ドレス値を供給するために使用される。命令レジスタが
選択回路に接続され、直接長アドレシングモードで実行
される命令のためのバンクアドレス値を供給し、また直
接短アドレシングモードで実行される命令のためのバン
ク内のレジスタアドレスを供給する。
アドレシングモードの符号化を可能にし、また多数のバ
ンクアドレス値生成源を有するプロセッサアーキテクチ
ャスキームが開示される。プロセッサアーキテクチャス
キームは、命令セットを実行する中央処理ユニット（Ｃ
ＰＵ）を有する。データメモリがＣＰＵに接続される。
データメモリは、データを格納し、またデータをＣＰＵ
へおよびＣＰＵから転送するために使用される。データ
メモリは複数のバンクに分割され、複数のバンクのうち
の１つは汎用および特殊レジスタのための専用バンクで
ある。選択回路がデータメモリに接続される。選択回路
は、多数のバンクアドレス値生成源のうちの１つを選択
するために使用される。バンクセレクトレジスタが選択
回路に接続される。バンクセレクトレジスタは、直接短
アドレシングモードで実行される命令のためのバンクア
ドレス値を供給するために使用される。命令レジスタが
選択回路に接続され、直接長アドレシングモードで実行
される命令のためのバンクアドレス値を供給し、また直
接短アドレシングモードで実行される命令のためのバン
ク内のレジスタアドレスを供給する。
【００３９】本発明の別の実施形態によれば、多数のア
ドレシングモードの符号化が可能であり、また多数のバ
ンクアドレス値生成源を有するプロセッサアーキテクチ
ャスキームを提供する方法が開示される。この方法は、
命令セットを実行する中央処理ユニット（ＣＰＵ）を設
けるステップと、ＣＰＵに接続され複数のバンクを有す
るデータメモリであって、複数のバンクのうちの1つは
汎用および特殊レジスタの専用バンクである、データメ
モリを設けるステップと、データメモリに接続され、多
数のバンクアドレス値生成源のうちの１つを選択する選
択回路を設けるステップと、選択回路に接続され、直接
短アドレシングモードで実行される命令のためのバンク
アドレス値を供給するバンクセレクトレジスタを設ける
ステップと、選択回路に接続され、直接長アドレシング
モードで実行される命令のためのバンクアドレスを供給
し、また直接短アドレシングモードで実行される命令の
ためのバンク内のレジスタアドレスを供給する命令レジ
スタを設けるステップと、を包含する。
ドレシングモードの符号化が可能であり、また多数のバ
ンクアドレス値生成源を有するプロセッサアーキテクチ
ャスキームを提供する方法が開示される。この方法は、
命令セットを実行する中央処理ユニット（ＣＰＵ）を設
けるステップと、ＣＰＵに接続され複数のバンクを有す
るデータメモリであって、複数のバンクのうちの1つは
汎用および特殊レジスタの専用バンクである、データメ
モリを設けるステップと、データメモリに接続され、多
数のバンクアドレス値生成源のうちの１つを選択する選
択回路を設けるステップと、選択回路に接続され、直接
短アドレシングモードで実行される命令のためのバンク
アドレス値を供給するバンクセレクトレジスタを設ける
ステップと、選択回路に接続され、直接長アドレシング
モードで実行される命令のためのバンクアドレスを供給
し、また直接短アドレシングモードで実行される命令の
ためのバンク内のレジスタアドレスを供給する命令レジ
スタを設けるステップと、を包含する。
【００４０】本発明の上記のおよび他の目的、特徴、お
よび利点は、添付の図面に示されるように、以下のより
具体的な発明の好適な実施形態の記述により明らかとな
り得る。
よび利点は、添付の図面に示されるように、以下のより
具体的な発明の好適な実施形態の記述により明らかとな
り得る。
【００４１】
【発明の実施の形態】図１および図２において、同様な
構成要素は同様の参照符号を付して表している。図１お
よび図２には、複数の供給源からバンクアドレス値を供
給するシステム１０が示されている。システム１０は、
データメモリ１２にアドレスするために使用される。デ
ータメモリ１２は、データを格納し、またデータを中央
処理ユニット（ＣＰＵ）３２へおよびＣＰＵから転送す
るために使用される。データメモリ１２は複数のアドレ
ス位置３４よりなる。図２に示す実施形態では、データ
メモリ１２は、複数のページまたはバンク３６（すなわ
ち、図１に示す本実施形態では１６個のバンク）に分割
される線形の４Ｋメモリである。各バンク３６は、２５
６個のアドレス位置３４を有する。本発明の本好適な実
施形態では、複数のバンク３６のうちの１つは、汎用お
よび特殊レジスタの専用バンクである。図２に示す実施
形態では、バンク０が専用バンクである。
構成要素は同様の参照符号を付して表している。図１お
よび図２には、複数の供給源からバンクアドレス値を供
給するシステム１０が示されている。システム１０は、
データメモリ１２にアドレスするために使用される。デ
ータメモリ１２は、データを格納し、またデータを中央
処理ユニット（ＣＰＵ）３２へおよびＣＰＵから転送す
るために使用される。データメモリ１２は複数のアドレ
ス位置３４よりなる。図２に示す実施形態では、データ
メモリ１２は、複数のページまたはバンク３６（すなわ
ち、図１に示す本実施形態では１６個のバンク）に分割
される線形の４Ｋメモリである。各バンク３６は、２５
６個のアドレス位置３４を有する。本発明の本好適な実
施形態では、複数のバンク３６のうちの１つは、汎用お
よび特殊レジスタの専用バンクである。図２に示す実施
形態では、バンク０が専用バンクである。
【００４２】選択回路１４は、アドレスラッチ１６を介
してデータメモリ１２に接続される。選択回路１４は、
バンクアドレス値を供給する複数の供給源のうちの１つ
を選択し、選択されたバンクアドレス値をアドレスラッ
チ１６に送るために使用される。本発明の本好適な実施
形態では、選択回路１４は１２ビットアドレスをアドレ
スラッチ１６に送る。１２ビットアドレスは、４Ｋデー
タメモリ１２のアドレス範囲全体をアクセスすることが
できる。本発明の本好適な実施形態では、選択回路１４
はマルチプレクサである。
してデータメモリ１２に接続される。選択回路１４は、
バンクアドレス値を供給する複数の供給源のうちの１つ
を選択し、選択されたバンクアドレス値をアドレスラッ
チ１６に送るために使用される。本発明の本好適な実施
形態では、選択回路１４は１２ビットアドレスをアドレ
スラッチ１６に送る。１２ビットアドレスは、４Ｋデー
タメモリ１２のアドレス範囲全体をアクセスすることが
できる。本発明の本好適な実施形態では、選択回路１４
はマルチプレクサである。
【００４３】バンクセレクトレジスタ１８は、データバ
ス２０に接続される入力と選択回路１４に接続される出
力とを有する。バンクセレクトレジスタ１８は、直接短
アドレシングモードで実行される命令のためのバンクア
ドレスを供給するために使用される。図１に示す実施形
態では、バンクセレクトレジスタ１８は４ビット幅のレ
ジスタである。従って、バンクセレクトレジスタ１８
は、アクセス可能な現在のバンク３６のバンクアドレス
値を供給する。現在選択されているバンク３６内の実際
のアドレス位置３４は、命令レジスタ２２から与えられ
得る。
ス２０に接続される入力と選択回路１４に接続される出
力とを有する。バンクセレクトレジスタ１８は、直接短
アドレシングモードで実行される命令のためのバンクア
ドレスを供給するために使用される。図１に示す実施形
態では、バンクセレクトレジスタ１８は４ビット幅のレ
ジスタである。従って、バンクセレクトレジスタ１８
は、アクセス可能な現在のバンク３６のバンクアドレス
値を供給する。現在選択されているバンク３６内の実際
のアドレス位置３４は、命令レジスタ２２から与えられ
得る。
【００４４】命令レジスタ２２は、命令復号化ユニット
２４および選択回路１４に直接接続される。上述のよう
に、命令レジスタ２２は、直接短アドレシングモードで
実行される命令のための現在選択されているバンク３６
内のレジスタアドレス３４を格納および供給するために
使用される。図１に示す実施形態では、命令レジスタ２
２は、８ビットレジスタアドレスを選択回路１４に送り
得る。８ビットレジスタアドレスは、バンクセレクトレ
ジスタ１８からの４ビットバンクアドレス値と組み合わ
され、データメモリ１２内の正確なアドレス位置を決定
する。
２４および選択回路１４に直接接続される。上述のよう
に、命令レジスタ２２は、直接短アドレシングモードで
実行される命令のための現在選択されているバンク３６
内のレジスタアドレス３４を格納および供給するために
使用される。図１に示す実施形態では、命令レジスタ２
２は、８ビットレジスタアドレスを選択回路１４に送り
得る。８ビットレジスタアドレスは、バンクセレクトレ
ジスタ１８からの４ビットバンクアドレス値と組み合わ
され、データメモリ１２内の正確なアドレス位置を決定
する。
【００４５】命令レジスタ２２はまた、直接長アドレシ
ングモードで実行される命令のためのバンクアドレス値
を供給する。本発明の本好適な実施形態では、命令レジ
スタ２２は、直接長アドレシングモードで動作するとき
データメモリ１２のアドレス範囲全体にアクセスするの
に十分な大きさである。図１に示す実施形態では、命令
レジスタ２２は１２ビット幅のアドレスを生成する。従
って、命令レジスタ２２は、４Ｋデータメモリ１２のア
ドレス範囲全体にアクセスすることができる。従って、
命令レジスタ２２は、データメモリ１２内のいかなるレ
ジスタにも直接アクセスする、簡単で便宜の良い方法を
提供する。しかし、直接長アドレシングモードは２語２
サイクル動作である。従って、便宜の良さは速度を犠牲
にして得られる。
ングモードで実行される命令のためのバンクアドレス値
を供給する。本発明の本好適な実施形態では、命令レジ
スタ２２は、直接長アドレシングモードで動作するとき
データメモリ１２のアドレス範囲全体にアクセスするの
に十分な大きさである。図１に示す実施形態では、命令
レジスタ２２は１２ビット幅のアドレスを生成する。従
って、命令レジスタ２２は、４Ｋデータメモリ１２のア
ドレス範囲全体にアクセスすることができる。従って、
命令レジスタ２２は、データメモリ１２内のいかなるレ
ジスタにも直接アクセスする、簡単で便宜の良い方法を
提供する。しかし、直接長アドレシングモードは２語２
サイクル動作である。従って、便宜の良さは速度を犠牲
にして得られる。
【００４６】強制バンクレジスタ２６は、選択回路１４
の入力に直接接続される出力を有する。強制バンクレジ
スタ２６は、汎用および特殊レジスタの専用バンクのバ
ンクアドレス値を供給するために使用される。アクセス
されると、強制バンクレジスタ２６は、データアクセス
を強制的に専用バンクで行わせるが、実行される現在選
択されているバンクアドレスの変更は行わない。本発明
の本好適な実施形態では、専用バンクばバンク０であ
る。
の入力に直接接続される出力を有する。強制バンクレジ
スタ２６は、汎用および特殊レジスタの専用バンクのバ
ンクアドレス値を供給するために使用される。アクセス
されると、強制バンクレジスタ２６は、データアクセス
を強制的に専用バンクで行わせるが、実行される現在選
択されているバンクアドレスの変更は行わない。本発明
の本好適な実施形態では、専用バンクばバンク０であ
る。
【００４７】強制バンク動作モードを開始する1つの方
法は、プロセッサの各ファイルレジスタ関連操作符号
（op-code）命令内に１つの専用ビットを与えることで
ある。ビットが設定されると、強制バンクレジスタ２６
の出力は、データアクセスを強制的にデータメモリ１２
の専用バンク（すなわちバンク０）で行わせるようにし
得る。専用ビットの設定は、プロセッサの現在の動作に
影響を与えない。また、プロセッサによって実行されて
いる操作符号命令内に格納されている現在選択されてい
るバンクアドレスを変更することもない。何故なら、他
の多数のバンクアドレス値生成源のいずれも変更されな
いからである。従って、ユーザがデータメモリ１２内の
どこにいようと、専用ビットが命令内に設定されている
ならば、現在の命令がいつでも、特殊および汎用レジス
タを格納する専用バンク（すなわちバンク０）に影響を
与える。従って、ユーザが汎用データメモリ領域（すな
わち、第1のバンク、バンク０以外のページ）内にいる
とき割り込みを受け取ると、割り込み実行ルーチンが操
作符号命令内に専用ビットを設定し得る。ユーザは、次
に、プロセッサが実行しているものが何であってもこれ
に影響を与えずに、特殊および汎用レジスタを扱い得
る。プロセッサによって実行されているオプコード命令
内に格納された選択されたバンクアドレスは、妨害処理
中に変更されていないため、割り込みが適切に処理され
ると、プロセッサはこのバンクアドレスに戻り得る。
法は、プロセッサの各ファイルレジスタ関連操作符号
（op-code）命令内に１つの専用ビットを与えることで
ある。ビットが設定されると、強制バンクレジスタ２６
の出力は、データアクセスを強制的にデータメモリ１２
の専用バンク（すなわちバンク０）で行わせるようにし
得る。専用ビットの設定は、プロセッサの現在の動作に
影響を与えない。また、プロセッサによって実行されて
いる操作符号命令内に格納されている現在選択されてい
るバンクアドレスを変更することもない。何故なら、他
の多数のバンクアドレス値生成源のいずれも変更されな
いからである。従って、ユーザがデータメモリ１２内の
どこにいようと、専用ビットが命令内に設定されている
ならば、現在の命令がいつでも、特殊および汎用レジス
タを格納する専用バンク（すなわちバンク０）に影響を
与える。従って、ユーザが汎用データメモリ領域（すな
わち、第1のバンク、バンク０以外のページ）内にいる
とき割り込みを受け取ると、割り込み実行ルーチンが操
作符号命令内に専用ビットを設定し得る。ユーザは、次
に、プロセッサが実行しているものが何であってもこれ
に影響を与えずに、特殊および汎用レジスタを扱い得
る。プロセッサによって実行されているオプコード命令
内に格納された選択されたバンクアドレスは、妨害処理
中に変更されていないため、割り込みが適切に処理され
ると、プロセッサはこのバンクアドレスに戻り得る。
【００４８】ファイルセレクトレジスタ２８は、選択回
路１４の入力に直接接続された出力を有する。ファイル
セレクトレジスタ２８は、間接アドレシングモードのた
めのバンクアドレス値を格納および供給するために使用
される。ファイルセレクトレジスタ２８は、データメモ
リ１２のアドレス範囲全体にアクセスするのに十分なサ
イズである。図１に示す実施形態では、ファイルセレク
トレジスタ２８は、４Ｋデータメモリ１２のアドレス範
囲全体にアクセスし得る１２ビット幅のレジスタであ
る。
路１４の入力に直接接続された出力を有する。ファイル
セレクトレジスタ２８は、間接アドレシングモードのた
めのバンクアドレス値を格納および供給するために使用
される。ファイルセレクトレジスタ２８は、データメモ
リ１２のアドレス範囲全体にアクセスするのに十分なサ
イズである。図１に示す実施形態では、ファイルセレク
トレジスタ２８は、４Ｋデータメモリ１２のアドレス範
囲全体にアクセスし得る１２ビット幅のレジスタであ
る。
【００４９】間接アドレシングモードを設定するために
は、少なくとも１つのデータポインタレジスタ３８がデ
ータメモリ１２内に配備される。データメモリ１２は複
数のアドレス位置３４よりなる。図２に示す実施形態で
は、データメモリ１２は複数のバンク３６に分割される
線形の４Ｋメモリであり、各バンク３６は２５６個のア
ドレス位置３４を有する。データポインタレジスタ３８
は、レジスタアドレスマップ内に留保される1つ以上の
仮想レジスタアドレス位置４０を有する。各留保された
仮想レジスタアドレス位置４０は、アクセスされると間
接アドレシングモードを開始し得る。
は、少なくとも１つのデータポインタレジスタ３８がデ
ータメモリ１２内に配備される。データメモリ１２は複
数のアドレス位置３４よりなる。図２に示す実施形態で
は、データメモリ１２は複数のバンク３６に分割される
線形の４Ｋメモリであり、各バンク３６は２５６個のア
ドレス位置３４を有する。データポインタレジスタ３８
は、レジスタアドレスマップ内に留保される1つ以上の
仮想レジスタアドレス位置４０を有する。各留保された
仮想レジスタアドレス位置４０は、アクセスされると間
接アドレシングモードを開始し得る。
【００５０】現在、５つのタイプの間接アドレスモード
がある。すなわち、単純間接アドレシング、自動ポスト
インクリメントを伴う間接アドレシング、自動ポストデ
クリメントを伴う間接アドレシング、自動プリインクリ
メントを伴う間接アドレシング、およびオフセットを伴
う間接アドレシングである。単純間接アドレシングモー
ドでは、オペランドのアドレスはデータポインタレジス
タ３８に保持される。ＣＰＵ３２はデータポインタレジ
スタ３８にアクセスしてアドレスを得、このアドレスを
用いてオペランドにアクセスし得る。自動インクリメン
トまたは自動デクリメントを伴う間接アドレシングは、
データポインタレジスタ３８が、データアクセスの前に
インクリメントまたはデクリメントされる（すなわちプ
リインクリメントまたはプリデクリメント）か、または
データアクセスの後にインクリメントまたはデクリメン
トされる（すなわちポストインクリメントまたはポスト
デクリメント）間接アドレシングの形態である。オフセ
ットを伴う間接アドレシングモードでは、オペランドの
アドレスは、オフセット値をデータポインタレジスタ３
８の内容に加えることによって計算される。オフセット
値は、命令内に埋め込まれるか、またはさらに別のレジ
スタから得られ得る。本発明の本好適な実施形態では、
オフセット値は、アキュムレータまたは「動作」レジス
タである「ｗ」レジスタから得られる。
がある。すなわち、単純間接アドレシング、自動ポスト
インクリメントを伴う間接アドレシング、自動ポストデ
クリメントを伴う間接アドレシング、自動プリインクリ
メントを伴う間接アドレシング、およびオフセットを伴
う間接アドレシングである。単純間接アドレシングモー
ドでは、オペランドのアドレスはデータポインタレジス
タ３８に保持される。ＣＰＵ３２はデータポインタレジ
スタ３８にアクセスしてアドレスを得、このアドレスを
用いてオペランドにアクセスし得る。自動インクリメン
トまたは自動デクリメントを伴う間接アドレシングは、
データポインタレジスタ３８が、データアクセスの前に
インクリメントまたはデクリメントされる（すなわちプ
リインクリメントまたはプリデクリメント）か、または
データアクセスの後にインクリメントまたはデクリメン
トされる（すなわちポストインクリメントまたはポスト
デクリメント）間接アドレシングの形態である。オフセ
ットを伴う間接アドレシングモードでは、オペランドの
アドレスは、オフセット値をデータポインタレジスタ３
８の内容に加えることによって計算される。オフセット
値は、命令内に埋め込まれるか、またはさらに別のレジ
スタから得られ得る。本発明の本好適な実施形態では、
オフセット値は、アキュムレータまたは「動作」レジス
タである「ｗ」レジスタから得られる。
【００５１】データポインタレジスタ３８は、データポ
インタレジスタ３８が実現することを望む各間接アドレ
シングモードに対してデータメモリ１２内に個別の仮想
レジスタアドレス位置４０を必要とし得る。本発明の本
好適な実施形態では、上述の５つの間接アドレシングモ
ードを実現するためには、５つの仮想レジスタアドレス
位置４０が必要である。しかし、データポインタレジス
タ３８の使用によって、追加のまたはもっと少ない間接
アドレスモードを実現し得る。さらに、データメモリ１
２内に追加のデータポインタレジスタ３８を配備しても
よい。各データポインタレジスタ３８は、レジスタアド
レスマップ内に留保される１つ以上の仮想レジスタアド
レス位置４０を有し得る。各留保された仮想レジスタア
ドレス位置４０は、このアドレスが選択回路１４からア
ドレスラッチに供給されると、関連するデータポインタ
レジスタ１２のための間接アドレシングモードを開始し
得る。
インタレジスタ３８が実現することを望む各間接アドレ
シングモードに対してデータメモリ１２内に個別の仮想
レジスタアドレス位置４０を必要とし得る。本発明の本
好適な実施形態では、上述の５つの間接アドレシングモ
ードを実現するためには、５つの仮想レジスタアドレス
位置４０が必要である。しかし、データポインタレジス
タ３８の使用によって、追加のまたはもっと少ない間接
アドレスモードを実現し得る。さらに、データメモリ１
２内に追加のデータポインタレジスタ３８を配備しても
よい。各データポインタレジスタ３８は、レジスタアド
レスマップ内に留保される１つ以上の仮想レジスタアド
レス位置４０を有し得る。各留保された仮想レジスタア
ドレス位置４０は、このアドレスが選択回路１４からア
ドレスラッチに供給されると、関連するデータポインタ
レジスタ１２のための間接アドレシングモードを開始し
得る。
【００５２】本発明を特に好適な実施形態に関連して図
示および記述したが、本発明の精神および範囲から外れ
ることなく、形態および詳細において上記のおよび他の
変更が行われ得ることは、当業者には理解され得る。
示および記述したが、本発明の精神および範囲から外れ
ることなく、形態および詳細において上記のおよび他の
変更が行われ得ることは、当業者には理解され得る。
【００５３】
【発明の効果】上述したように、本発明によれば、プロ
セッサアーキテクチャスキームが改良され、多数のアド
レシングスキームが可能となる。さらに、本発明のプロ
セッサアーキテクチャスキームにより、多数のバンクア
ドレス値生成源を有することが可能となる。また、プロ
セッサが、バンクセレクトレジスタ、従って割り込み要
求の前に実行されていた現在の命令のバンクアドレス値
を変更せずに、割り込み要求を扱うことが可能となる。
セッサアーキテクチャスキームが改良され、多数のアド
レシングスキームが可能となる。さらに、本発明のプロ
セッサアーキテクチャスキームにより、多数のバンクア
ドレス値生成源を有することが可能となる。また、プロ
セッサが、バンクセレクトレジスタ、従って割り込み要
求の前に実行されていた現在の命令のバンクアドレス値
を変更せずに、割り込み要求を扱うことが可能となる。
【図１】バンクアドレスを多数の生成源から生成するア
ドレシングシステムの簡略的なブロック図である。
ドレシングシステムの簡略的なブロック図である。
【図２】図１に示すアドレシングシステムと共に使用さ
れるプロセッサアーキテクチャスキームである。
れるプロセッサアーキテクチャスキームである。
１０ システム １２ データメモリ １４ 選択回路 １６ アドレスラッチ １８ バンクセレクトレジスタ ２０ データバス ２２ 命令レジスタ ２４ 命令復号化レジスタ ２６ 強制バンクレジスタ ２８ ファイルセレクトレジスタ ３２ ＣＰＵ ３４ アドレス位置 ３６ バンク ３８ データポインタレジスタ ４０ 仮想レジスタアドレス位置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロドニー ジェイ． ディレイク アメリカ合衆国 アリゾナ 85044， フ ェニックス， サウス 40ティーエイチ ウェイ 14825 (72)発明者 サミット ミトラ アメリカ合衆国 アリゾナ 85284， テ ンピ， ハウス ナンバー 162， イー スト ワーナー ロード 1101
Claims (26)
- 【請求項１】 多数のアドレシングモードの符号化が可
能であり、また多数のバンクアドレス値生成源を有する
プロセッサアーキテクチャスキームであって、 命令セットを実行する中央処理ユニット（ＣＰＵ）と、 該ＣＰＵに接続されデータを格納および転送するデータ
メモリであって、複数のバンクを有し、該複数のバンク
のうちの１つは汎用および特殊レジスタの専用バンクで
あるデータメモリと、 該データメモリに接続され、該多数のバンクアドレス値
生成源のうちの１つを選択する選択回路と、 該選択回路に接続され、直接短アドレシングモードで実
行される命令のためのバンクアドレス値を供給するバン
クセレクトレジスタと、 該選択回路に接続され、直接長アドレシングモードで実
行される命令のためのバンクアドレス値を供給し、また
該直接短アドレスモードで実行される該命令のためのバ
ンク内のレジスタアドレスを供給する命令レジスタと、
を組み合わせで含む、プロセッサアーキテクチャスキー
ム。 - 【請求項２】 前記命令レジスタが前記データメモリの
アドレス範囲全体にアクセスするのに十分な大きさであ
る、請求項１に記載の多数のアドレシングモードの符号
化が可能であり、また多数のバンクアドレス値生成源を
有するプロセッサアーキテクチャスキーム。 - 【請求項３】 前記データメモリが線形のアドレス範囲
である、請求項１に記載の多数のアドレシングモードの
符号化が可能であり、また多数のバンクアドレス値生成
源を有するプロセッサアーキテクチャスキーム。 - 【請求項４】 前記データメモリの前記バンクのそれぞ
れが２５６バイトのサイズである、請求項３に記載の多
数のアドレシングモードの符号化が可能であり、また多
数のバンクアドレス値生成源を有するプロセッサアーキ
テクチャスキーム。 - 【請求項５】 前記データメモリが１６個のバンクを有
する、請求項３に記載の多数のアドレシングモードの符
号化が可能であり、また多数のバンクアドレス値生成源
を有するプロセッサアーキテクチャスキーム。 - 【請求項６】 前記選択回路に接続され、実行される現
在選択されているバンクアドレス値を変更せずにデータ
アクセスを強制的に前記専用バンクで行うようにするた
めに、該専用バンクのバンクアドレス値を供給する強制
専用バンクレジスタをさらに備えた、請求項３に記載の
多数のアドレシングモードの符号化が可能であり、また
多数のバンクアドレス値生成源を有するプロセッサアー
キテクチャスキーム。 - 【請求項７】 前記データメモリが該データメモリ内に
確立されるデータポインタレジスタに関連する専用仮想
レジスタアドレス位置を有し、該専用仮想レジスタアド
レス位置のそれぞれが、アクセスされると該データポイ
ンタレジスタと共に使用される個別で異なる間接アドレ
シングモードを指示および確立する、請求項３に記載の
多数のアドレシングモードの符号化が可能であり、また
多数のバンクアドレス値生成源を有するプロセッサアー
キテクチャスキーム。 - 【請求項８】 前記選択回路に接続され、間接アドレス
モードで実行される命令のためのバンクアドレス値を供
給するファイルセレクトレジスタをさらに備えた、請求
項７に記載の多数のアドレシングモードの符号化が可能
であり、また多数のバンクアドレス値生成源を有するプ
ロセッサアーキテクチャスキーム。 - 【請求項９】 前記ファイルセレクトレジスタが前記デ
ータメモリのアドレス範囲全体にアクセスするのに十分
な大きさである、請求項８に記載の多数のアドレシング
モードの符号化が可能であり、また多数のバンクアドレ
ス値生成源を有するプロセッサアーキテクチャスキー
ム。 - 【請求項１０】 前記選択回路がマルチプレクサであ
る、請求項１に記載の多数のアドレシングモードの符号
化が可能であり、また多数のバンクアドレス値生成源を
有するプロセッサアーキテクチャスキーム。 - 【請求項１１】 多数のアドレシングモードの符号化が
可能であり、また多数のバンクアドレス値生成源を有す
るプロセッサアーキテクチャスキームであって、 命令セットを実行する中央処理ユニット（ＣＰＵ）と、 該ＣＰＵに接続され、線形のアドレス範囲と複数のバン
クとを有するデータメモリであって、該複数のバンクの
うちの１つは汎用および特殊レジスタの専用バンクであ
り、該データメモリ内に確立されるデータポインタレジ
スタに関連する専用仮想レジスタアドレス位置を有し、
該専用仮想レジスタアドレス位置は、アクセスされると
該データポインタレジスタと共に使用される個別で異な
る間接アドレシングモードを指示および確立する、デー
タメモリと、 該データメモリに接続され、該多数のバンクアドレス生
成源のうちの１つを選択する選択回路と、 該選択回路に接続され、直接短アドレシングモードで実
行される命令のためのバンクアドレス値を供給するバン
クセレクトレジスタと、 該選択回路に接続され、直接長アドレシングモードで実
行される命令のためのバンクアドレス値を供給し、また
該直接短アドレスモードで実行される該命令のためのバ
ンク内のレジスタアドレスを供給する命令レジスタと、 該選択回路に接続され、実行される現在選択されている
バンクアドレス値を変更せずにデータアクセスを強制的
に該専用バンクで行うようにするために、該専用バンク
のバンクアドレス値を供給する強制専用バンクレジスタ
と、 該選択回路に接続され、間接アドレスモードで実行され
る命令のためのバンクアドレス値を供給するファイルセ
レクトレジスタと、を組み合わせで含む、プロセッサア
ーキテクチャスキーム。 - 【請求項１２】 前記命令レジスタが前記データメモリ
のアドレス範囲全体にアクセスするのに十分な大きさで
ある、請求項１１に記載の多数のアドレシングモードの
符号化が可能であり、また多数のバンクアドレス値生成
源を有するプロセッサアーキテクチャスキーム。 - 【請求項１３】 前記データメモリの前記バンクのそれ
ぞれが２５６バイト／語のサイズである、請求項１１に
記載の多数のアドレシングモードの符号化が可能であ
り、また多数のバンクアドレス値生成源を有するプロセ
ッサアーキテクチャスキーム。 - 【請求項１４】 前記データメモリが１６個のバンクを
有する、請求項１１に記載の多数のアドレシングモード
の符号化が可能であり、また多数のバンクアドレス値生
成源を有するプロセッサアーキテクチャスキーム。 - 【請求項１５】 前記ファイルセレクトレジスタが前記
データメモリのアドレス範囲全体にアクセスするのに十
分な大きさである、請求項１１に記載の多数のアドレシ
ングモードの符号化が可能であり、また多数のバンクア
ドレス値生成源を有するプロセッサアーキテクチャスキ
ーム。 - 【請求項１６】 前記選択回路がマルチプレクサであ
る、請求項１１に記載の多数のアドレシングモードの符
号化が可能であり、また多数のバンクアドレス値生成源
を有するプロセッサアーキテクチャスキーム。 - 【請求項１７】 多数のアドレシングモードの符号化が
可能であり、また多数のバンクアドレス値生成源を有す
るプロセッサアーキテクチャスキームを設ける方法であ
って、 命令セットを実行する中央処理ユニット（ＣＰＵ）を設
けるステップと、 該ＣＰＵに接続され、複数のバンクを有するデータメモ
リを設けるステップであって、該複数のバンクのうちの
１つは汎用および特殊レジスタの専用バンクである、ス
テップと、 該データメモリに接続され、該多数のバンクアドレス値
生成源のうちの1つを選択する選択回路を設けるステッ
プと、 該選択回路に接続され、直接短アドレシングモードで実
行される命令のためのバンクアドレス値を供給するバン
クセレクトレジスタを設けるステップと、 該選択回路に接続され、直接長アドレシングモードで実
行される命令のためのバンクアドレス値を供給し、また
直接短アドレスモードで実行される該命令のためのバン
ク内のレジスタアドレスを供給する命令レジスタを設け
るステップと、を包含する方法。 - 【請求項１８】 前記命令レジスタを設けるステップ
が、前記データメモリのアドレス範囲全体にアクセスす
るのに十分な大きさである該命令レジスタを設けるステ
ップをさらに包含する、請求項１７に記載の方法。 - 【請求項１９】 前記データメモリを設けるステップ
が、線形のアドレス範囲を有する該データメモリを設け
るステップをさらに包含する、請求項１７に記載の方
法。 - 【請求項２０】 前記データメモリの前記バンクのそれ
ぞれが２５６バイトのサイズである、請求項１９に記載
の方法。 - 【請求項２１】 前記データメモリが１６個のバンクを
有する、請求項１９に記載の方法。 - 【請求項２２】 前記選択回路に接続され、実行される
現在選択されているバンクアドレス値を変更せずにデー
タアクセスを強制的に前記専用バンクで行うようにする
ために、該専用バンクのバンクアドレス値を供給する強
制専用バンクレジスタを設けるステップをさらに包含す
る、請求項１９に記載の方法。 - 【請求項２３】 前記データメモリが該データメモリ内
に確立されるデータポインタレジスタに関連する専用仮
想レジスタアドレス位置を有し、該専用仮想レジスタア
ドレス位置のそれぞれが、アクセスされると該データポ
インタレジスタと共に使用される個別で異なる間接アド
レシングモードを指示および確立する、請求項１９に記
載の方法。 - 【請求項２４】 前記選択回路に接続され、間接アドレ
スモードで実行される命令のためのバンクアドレス値を
供給するファイルセレクトレジスタを設けるステップを
さらに包含する、請求項２３に記載の方法。 - 【請求項２５】 前記ファイルセレクトレジスタが、前
記データメモリのアドレス範囲全体にアクセスするのに
十分な大きさである、請求項２４に記載の方法。 - 【請求項２６】 前記選択回路がマルチプレクサであ
る、請求項１７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/959.405 | 1997-10-28 | ||
| US08/959,405 US6029241A (en) | 1997-10-28 | 1997-10-28 | Processor architecture scheme having multiple bank address override sources for supplying address values and method therefor |
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| JP (1) | JPH11316679A (ja) |
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-
1998
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- 1998-10-28 JP JP10307561A patent/JPH11316679A/ja not_active Withdrawn
- 1998-10-28 KR KR1019980046745A patent/KR19990037572A/ko not_active Withdrawn
- 1998-11-16 TW TW087117816A patent/TW429345B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010503073A (ja) * | 2006-08-31 | 2010-01-28 | クゥアルコム・インコーポレイテッド | 相対アドレス生成 |
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| Publication number | Publication date |
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| EP0918279A2 (en) | 1999-05-26 |
| EP0918279A3 (en) | 1999-08-04 |
| KR19990037572A (ko) | 1999-05-25 |
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