JPH0454652A - マイクロコンピュータ - Google Patents
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- JPH0454652A JPH0454652A JP2165911A JP16591190A JPH0454652A JP H0454652 A JPH0454652 A JP H0454652A JP 2165911 A JP2165911 A JP 2165911A JP 16591190 A JP16591190 A JP 16591190A JP H0454652 A JPH0454652 A JP H0454652A
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- memory
- memory bank
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30138—Extension of register space, e.g. register cache
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30134—Register stacks; shift registers
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- G—PHYSICS
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- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G—PHYSICS
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- G06F9/462—Saving or restoring of program or task context with multiple register sets
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリバンク構成及びレジスタバンク構成を
有するマイクロコンピュータに関し、特ニメモリハンク
選択回路及びレジスタバンク選択回路に関する。
有するマイクロコンピュータに関し、特ニメモリハンク
選択回路及びレジスタバンク選択回路に関する。
従来、この種のマイクロコンピュータは、データメモリ
の拡張に対応する為ある容量を１単位として複数のメモ
リバンク構成を有し、１つのメモリバンク指定レジスタ
によりメモリバンク指定を行っており、割込み処理やサ
ブルーチン処理実行時のレジスタ操作性を向上させる為
複数の汎用レジスタを１単位として複数のレジスタバン
ク構成を有し、１つのレジスタバンク指定レジスタによ
りレジスタバンク指定を行っていた。第４図を用いて従
来例におけるレジスタバンク指定回路、メモリバンク指
定回路を示す。従来においては４ビツト・マイクロコン
ピュータを例にとり説明する。
の拡張に対応する為ある容量を１単位として複数のメモ
リバンク構成を有し、１つのメモリバンク指定レジスタ
によりメモリバンク指定を行っており、割込み処理やサ
ブルーチン処理実行時のレジスタ操作性を向上させる為
複数の汎用レジスタを１単位として複数のレジスタバン
ク構成を有し、１つのレジスタバンク指定レジスタによ
りレジスタバンク指定を行っていた。第４図を用いて従
来例におけるレジスタバンク指定回路、メモリバンク指
定回路を示す。従来においては４ビツト・マイクロコン
ピュータを例にとり説明する。
第２図は、従来例におけるデータメモリを示す。
データメモリ１８は、１０２４Ｘ４ビツト容量を有し、
２５６Ｘ４ビツトを１単位とする４つのメモリバンク（
メモリバンク０〜３）より構成される。
２５６Ｘ４ビツトを１単位とする４つのメモリバンク（
メモリバンク０〜３）より構成される。
従来におけるレジスタバンク指定回路、メモリバンク指
定回路は、レジスタバンク＄ａｌ、 レジスタバンク＃
ｂ２． レジスタバンク＃ｃ３． レジスタバンク
＃ｄ４．メモリバンク指定レジスタ１７、レジスタバン
ク指定レジスタ９．バンク指定回路１０．データバス１
１．下位アドレス生成回路１２．上位アドレス生成回路
１３．中央処理部（図示しない）より構成する。中央処
理部は、データバス１１を介して、レジスタバンク＃ａ
１゜レジスタバンク＃ｂ２． レジスタバンク＃ｃ３゜
レジスタバンク＃ｄ４及びメモリバンク指定レジスタ１
７及びレジスタバンク指定レジスタ９にデータを設定す
る。レジスタバンク指定レジスタ９は、使用するレジス
タバンクを選択するレジスタテ、バンク指定回路ｌＯで
レジスタバンク指定レジスタ９の内容をデコードする。
定回路は、レジスタバンク＄ａｌ、 レジスタバンク＃
ｂ２． レジスタバンク＃ｃ３． レジスタバンク
＃ｄ４．メモリバンク指定レジスタ１７、レジスタバン
ク指定レジスタ９．バンク指定回路１０．データバス１
１．下位アドレス生成回路１２．上位アドレス生成回路
１３．中央処理部（図示しない）より構成する。中央処
理部は、データバス１１を介して、レジスタバンク＃ａ
１゜レジスタバンク＃ｂ２． レジスタバンク＃ｃ３゜
レジスタバンク＃ｄ４及びメモリバンク指定レジスタ１
７及びレジスタバンク指定レジスタ９にデータを設定す
る。レジスタバンク指定レジスタ９は、使用するレジス
タバンクを選択するレジスタテ、バンク指定回路ｌＯで
レジスタバンク指定レジスタ９の内容をデコードする。
レジスタバンク指定レジスタ９の内容が００′の場合、
レジスタバンク＃ａ１が選択され、レジスタバンク指定
レジスタ９の内容が“０１′の場合、レジスタバンク＃
ｂ２が選択され、レジスタバンク指定レジスタ９の内容
が′１０′の場合、レジスタバンク＃ｃ３が選択され、
レジスタバンク指定レジスタ９の内容が′１１′の場合
、レジスタバンク＃ｄ４が選択される。レジスタバンク
＃ａ１は、４ビツト構成のレジスタＡＯ，ＢＯ，Ｃｏ、
Ｄ。
レジスタバンク＃ａ１が選択され、レジスタバンク指定
レジスタ９の内容が“０１′の場合、レジスタバンク＃
ｂ２が選択され、レジスタバンク指定レジスタ９の内容
が′１０′の場合、レジスタバンク＃ｃ３が選択され、
レジスタバンク指定レジスタ９の内容が′１１′の場合
、レジスタバンク＃ｄ４が選択される。レジスタバンク
＃ａ１は、４ビツト構成のレジスタＡＯ，ＢＯ，Ｃｏ、
Ｄ。
の４つのレジスタで構成する。レジスタバンク＃ｂ２は
、４ビツト構成のレジスタＡＩ、Ｂｌ。
、４ビツト構成のレジスタＡＩ、Ｂｌ。
Ｃ１，ＤＩの４つのレジスタで構成する。レジスタバン
ク＃ｃ３は、４ビツト構成のレジスタＡ２、Ｂ２．Ｃ２
，Ｄ２の４つのレジスタで構成する。レジスタバンク＃
ｄ４は、４ビツト構成のレジスタＡ３．Ｂ３．Ｃ３，Ｄ
３の４つのレジスタで構成する。レジスタＡＯとレジス
タＢＯ、レジスタＡｌとレジスタＢ１、レジスタＡ２に
レジスタＢ２、レジスタＡ３とレジスタＢ３は、それぞ
れペアとして間接アドレッシング用レジスタを構成し、
レジスタＣＯとレジスタＤＯ、レジスタＣ１とレジスタ
ＤＩ、 レジスタＣ２とレジスタＤ２、レジスタＣ３
とレジスタＤ３は、それぞれペアとして間接アドレッシ
ング用レジスタを構成する。
ク＃ｃ３は、４ビツト構成のレジスタＡ２、Ｂ２．Ｃ２
，Ｄ２の４つのレジスタで構成する。レジスタバンク＃
ｄ４は、４ビツト構成のレジスタＡ３．Ｂ３．Ｃ３，Ｄ
３の４つのレジスタで構成する。レジスタＡＯとレジス
タＢＯ、レジスタＡｌとレジスタＢ１、レジスタＡ２に
レジスタＢ２、レジスタＡ３とレジスタＢ３は、それぞ
れペアとして間接アドレッシング用レジスタを構成し、
レジスタＣＯとレジスタＤＯ、レジスタＣ１とレジスタ
ＤＩ、 レジスタＣ２とレジスタＤ２、レジスタＣ３
とレジスタＤ３は、それぞれペアとして間接アドレッシ
ング用レジスタを構成する。
下位アドレス生成回路１２は、直接アドレッシング命令
で指定したアドレス及び間接アドレッシング命令で指定
した間接アドレッシング用レジスタの内容を、メモリア
ドレスの下位８ピツ）ＭＡ７〜ＭＡＯとして出力するア
ドレス生成回路である。上位アドレス生成回路１３は、
レジスタバンク指定レジスタ９で指定されたメモリバン
ク指定レジスタ１７の内容を、メモリアドレスの上位２
ビツトＭＡ９〜ＭＡ８として出力するアドレス生成回路
である。メモリバンク指定レジスタ１７は、２ビツトの
レジスタで、その内容により使用するメモリバンク０〜
３のうち１つを指定するレジスタである。次に、従来の
バンク指定方法を有するマイクロコンピュータにおいて
、割込み要求が発生したときのメモリバンク選択、レジ
スタバンク選択方法について説明する。
で指定したアドレス及び間接アドレッシング命令で指定
した間接アドレッシング用レジスタの内容を、メモリア
ドレスの下位８ピツ）ＭＡ７〜ＭＡＯとして出力するア
ドレス生成回路である。上位アドレス生成回路１３は、
レジスタバンク指定レジスタ９で指定されたメモリバン
ク指定レジスタ１７の内容を、メモリアドレスの上位２
ビツトＭＡ９〜ＭＡ８として出力するアドレス生成回路
である。メモリバンク指定レジスタ１７は、２ビツトの
レジスタで、その内容により使用するメモリバンク０〜
３のうち１つを指定するレジスタである。次に、従来の
バンク指定方法を有するマイクロコンピュータにおいて
、割込み要求が発生したときのメモリバンク選択、レジ
スタバンク選択方法について説明する。
先ずメインルーチンでは、レジスタバンク指定レジスタ
９に１００′を設定してレジスタバンク＃ａ１を選択し
、メモリバンク指定レジスタ１７に１００′をメモリバ
ンク＃０をアクセスメモリエリアとして指定して処理を
行う。例えば、レジスタＡＯ，ＥＯにそｈぞれ’０６Ｈ
”ＯＣＲ’のデータを設定し、レジスタＡＯ，ＢＯでの
間接アドレッシング命令を実行すると、上位アドレス生
成回路１３はＭＡ９．ＭＡ８＝ＯＯを出力し、下位アド
レス生成回路１２はＭＡ７〜ＭＡＯ＝０１１０１１００
を出力し、メモリアドレス“０６０Ｈ”番地にアクセス
が可能である。
９に１００′を設定してレジスタバンク＃ａ１を選択し
、メモリバンク指定レジスタ１７に１００′をメモリバ
ンク＃０をアクセスメモリエリアとして指定して処理を
行う。例えば、レジスタＡＯ，ＥＯにそｈぞれ’０６Ｈ
”ＯＣＲ’のデータを設定し、レジスタＡＯ，ＢＯでの
間接アドレッシング命令を実行すると、上位アドレス生
成回路１３はＭＡ９．ＭＡ８＝ＯＯを出力し、下位アド
レス生成回路１２はＭＡ７〜ＭＡＯ＝０１１０１１００
を出力し、メモリアドレス“０６０Ｈ”番地にアクセス
が可能である。
次に割込み要求が発生したときの処理を記述する。
割込み要求発生により、割込み処理ルーチンに分岐時、
現在のレジスタバンク指定レジスタ９及びメモリバンク
指定レジスタ１７の内容をＰＵＳＨ命令を実行してスタ
ックエリアに格納する。次に割込み処理ルーチンで使用
するレジスタバンク及びメモリバンクを選択する。ここ
では、レジスタバンク指定レジスタ９に’０１”を設定
してレジスタバンク＃ｂ２を選択し、メモリバンク指定
レジスタ１７に１１’ を設定してメモリバンク＃３を
アクセスメモリエリアとして指定して処理を行う。例え
ば、レジスタＡｌ、Ｂｌにそれぞれ“０６Ｈ“ＯＣＨ”
のデータを設定し、レジスタＡＩ、Ｂｌでの間接アドレ
ッシング命令を実行すると、上位アドレス生成回路１３
はＭＡ９．ＭＡ８＝１１を出力し、下位アドレス生成回
路１２はＭＡ７〜ＭＡＯ＝０１１０１１００を出力し、
メモリアドレス゛３６ＣＨ’番地にアクセスが可能であ
る。割込み処理ルーチンの最後に、スタックエリアに格
納していたメインルーチンで使用するレジスタバンク情
報及びメモリバンク情報をＰＯＰ命令で復帰する。
現在のレジスタバンク指定レジスタ９及びメモリバンク
指定レジスタ１７の内容をＰＵＳＨ命令を実行してスタ
ックエリアに格納する。次に割込み処理ルーチンで使用
するレジスタバンク及びメモリバンクを選択する。ここ
では、レジスタバンク指定レジスタ９に’０１”を設定
してレジスタバンク＃ｂ２を選択し、メモリバンク指定
レジスタ１７に１１’ を設定してメモリバンク＃３を
アクセスメモリエリアとして指定して処理を行う。例え
ば、レジスタＡｌ、Ｂｌにそれぞれ“０６Ｈ“ＯＣＨ”
のデータを設定し、レジスタＡＩ、Ｂｌでの間接アドレ
ッシング命令を実行すると、上位アドレス生成回路１３
はＭＡ９．ＭＡ８＝１１を出力し、下位アドレス生成回
路１２はＭＡ７〜ＭＡＯ＝０１１０１１００を出力し、
メモリアドレス゛３６ＣＨ’番地にアクセスが可能であ
る。割込み処理ルーチンの最後に、スタックエリアに格
納していたメインルーチンで使用するレジスタバンク情
報及びメモリバンク情報をＰＯＰ命令で復帰する。
以上、従来の割込み発生時には、メインルーチンで設定
する２つのバンク情報を退避し、割込み処理ルーチンで
設定する２つのバンク情報を設定し、割込み処理ルーチ
ン終了時にはまたメインルーチンで設定する２つのバン
ク情報を復帰しなければならなかった。
する２つのバンク情報を退避し、割込み処理ルーチンで
設定する２つのバンク情報を設定し、割込み処理ルーチ
ン終了時にはまたメインルーチンで設定する２つのバン
ク情報を復帰しなければならなかった。
上述した従来のメモリバンク制御、レジスタバンク制御
によると、前述のような割込み発生時や、メモリバンク
間のデータ交換、データの比較等の操作、コール命令実
行を頻繁に行う場合には、メモリバンクの切換え、及び
レジスタバンクの切換えも頻繁に行う必要が有る。その
為、フログラムステップ数が増大し、たとえサブルーチ
ン化しても前述した様な操作を広範囲のアドレスにわた
り何度も行ったりする場合には、メモリバンク切換得え
操作によりデータの処理時間が増大するという欠点が有
った。
によると、前述のような割込み発生時や、メモリバンク
間のデータ交換、データの比較等の操作、コール命令実
行を頻繁に行う場合には、メモリバンクの切換え、及び
レジスタバンクの切換えも頻繁に行う必要が有る。その
為、フログラムステップ数が増大し、たとえサブルーチ
ン化しても前述した様な操作を広範囲のアドレスにわた
り何度も行ったりする場合には、メモリバンク切換得え
操作によりデータの処理時間が増大するという欠点が有
った。
複数のレジスタバンクのうち１つを指定するレジスタバ
ンク指定レジスタと、複数のメモリバンクのうち１つを
指定するメモリバンク指定レジスタをレジスタバンクと
同数有し、レジスタバンク指定レジスタで、複数のレジ
スタバンクのうち１つのレジスタバンクを選択し且つ複
数のメモリバンク指定レジスタのうち１つのメモリバン
ク指定レジスタを選択するという手段を有する。
ンク指定レジスタと、複数のメモリバンクのうち１つを
指定するメモリバンク指定レジスタをレジスタバンクと
同数有し、レジスタバンク指定レジスタで、複数のレジ
スタバンクのうち１つのレジスタバンクを選択し且つ複
数のメモリバンク指定レジスタのうち１つのメモリバン
ク指定レジスタを選択するという手段を有する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１実施例を示す図である。
第１の実施例のうち、レジスタバンク＃ａ１゜レジスタ
バンク＃ｂ２． レジスタバンク＃ｃ３゜レジスタバン
ク＃ｄ４．バンク指定回路１０゜データバス１１．下位
アドレス生成回路１２．中央処理部（図示しない）につ
いては従来例と同一であるので詳細な説明は省略する。
バンク＃ｂ２． レジスタバンク＃ｃ３゜レジスタバン
ク＃ｄ４．バンク指定回路１０゜データバス１１．下位
アドレス生成回路１２．中央処理部（図示しない）につ
いては従来例と同一であるので詳細な説明は省略する。
データメモリ構成は従来例と同一であり、第２図に示す
。レジスタバンク指定レジスタ９は、使用するレジスタ
バンク及びメモリバンク指定レジスタを選択するレジス
タで、バンク指定回路ｌＯでレジスタバンク指定レジス
タ９の内容をデコードする。レジスタバンク指定レジス
タ９の内容が“００゛の場合、レジスタバンク＃ａ１と
メモリバンク指定レジスタ＃ａ５が選択され、レジスタ
バンク指定レジスタ９の内容が“０１°の場合、レジス
タバンク＃ｂ２とメモリバンク指定レジスタ＃ｂ６が選
択され、レジスタバンク指定レジスタ９の内容が１１０
′の場合、レジスタバンク＃ｃ３とメモリバンク指定レ
ジスタ＃ｃ７が選択され、レジスタバンク指定レジスタ
９の内容が１１’ の場合、レジスタバンク＃ｄ４とメ
モリバンク指定レジスタ＃ｄ８が選択される。上位アド
レス生成回路１３は、レジスタバンク指定レジスタ９で
指定されたメモリバンク指定レジスタ＃ｎの内容を、メ
モリアドレスの上位２ピツ）ＭＡ９〜ＭＡ８として出力
するアドレス生成回路である。メモリバンク指定レジス
タ＃ａ５、メモリバンク指定レジスタ＃ｂ ６、メモリ
バンク指定レジスタ＃Ｃ７、メモリバンク指定レジスタ
＃ｄ８は、それぞれ２ビツトのレジスタで、その内容に
より使用するメモリバンクＯ〜３のうち１つを指定する
レジスタである。
。レジスタバンク指定レジスタ９は、使用するレジスタ
バンク及びメモリバンク指定レジスタを選択するレジス
タで、バンク指定回路ｌＯでレジスタバンク指定レジス
タ９の内容をデコードする。レジスタバンク指定レジス
タ９の内容が“００゛の場合、レジスタバンク＃ａ１と
メモリバンク指定レジスタ＃ａ５が選択され、レジスタ
バンク指定レジスタ９の内容が“０１°の場合、レジス
タバンク＃ｂ２とメモリバンク指定レジスタ＃ｂ６が選
択され、レジスタバンク指定レジスタ９の内容が１１０
′の場合、レジスタバンク＃ｃ３とメモリバンク指定レ
ジスタ＃ｃ７が選択され、レジスタバンク指定レジスタ
９の内容が１１’ の場合、レジスタバンク＃ｄ４とメ
モリバンク指定レジスタ＃ｄ８が選択される。上位アド
レス生成回路１３は、レジスタバンク指定レジスタ９で
指定されたメモリバンク指定レジスタ＃ｎの内容を、メ
モリアドレスの上位２ピツ）ＭＡ９〜ＭＡ８として出力
するアドレス生成回路である。メモリバンク指定レジス
タ＃ａ５、メモリバンク指定レジスタ＃ｂ ６、メモリ
バンク指定レジスタ＃Ｃ７、メモリバンク指定レジスタ
＃ｄ８は、それぞれ２ビツトのレジスタで、その内容に
より使用するメモリバンクＯ〜３のうち１つを指定する
レジスタである。
次に、割込み要求が発生したときのメモリバンク選択、
レジスタバンク選択方法について詳しく説明する。初期
設定で、メモリバンク指定レジスタ＃ａ５１ メモリバ
ンク指定レジスタ：ＥＦｂ６．メモリバンク指定レジス
タ＃ ｃ ７ ＋ メモリバンク指定レジスタ＃ｄ８に
それぞれ“００° 、’１１’“ｌＯｏ “１１°を
設定する。先ずメインルーチンでは、レジスタバンク指
定レジスタ９に′００′を設定し、レジスタバンク＃ａ
１及び、メモリバンク指定レジスタ＃ａ５が“００°で
あるのでメモリバンク＃０をアクセスメモリエリアとし
て指定して処理を行う。例えば、レジスタＡＯ，ＢＯに
それぞれ’０６Ｈ”ＯＣＲ“のデータを設定し、レジス
タＡＯ，ＢＯでの間接アドレッシング命令を実行すると
、上位アドレス生成回路１３はＭＡ９．ＭＡ８＝ＯＯを
出力し、下位アドレス生成回路１２はＭＡ７〜ＭＡＯ＝
０１１０１１００を出力し、メモリアドレス゛０６ＣＨ
’番地にアクセスが可能である。
レジスタバンク選択方法について詳しく説明する。初期
設定で、メモリバンク指定レジスタ＃ａ５１ メモリバ
ンク指定レジスタ：ＥＦｂ６．メモリバンク指定レジス
タ＃ ｃ ７ ＋ メモリバンク指定レジスタ＃ｄ８に
それぞれ“００° 、’１１’“ｌＯｏ “１１°を
設定する。先ずメインルーチンでは、レジスタバンク指
定レジスタ９に′００′を設定し、レジスタバンク＃ａ
１及び、メモリバンク指定レジスタ＃ａ５が“００°で
あるのでメモリバンク＃０をアクセスメモリエリアとし
て指定して処理を行う。例えば、レジスタＡＯ，ＢＯに
それぞれ’０６Ｈ”ＯＣＲ“のデータを設定し、レジス
タＡＯ，ＢＯでの間接アドレッシング命令を実行すると
、上位アドレス生成回路１３はＭＡ９．ＭＡ８＝ＯＯを
出力し、下位アドレス生成回路１２はＭＡ７〜ＭＡＯ＝
０１１０１１００を出力し、メモリアドレス゛０６ＣＨ
’番地にアクセスが可能である。
次に割込み要求が発生したときの処理を記述する。
割込み要求発生により、割込み処理ルーチンに分岐時、
現在のレジスタバンク指定レジスタ９の内容をスタック
エリアにＰＵＳＨ命令で格納する。
現在のレジスタバンク指定レジスタ９の内容をスタック
エリアにＰＵＳＨ命令で格納する。
次に割込み処理ルーチンで使用するレジスタバンクを選
択する。ここでは、レジスタバンク指定レジスタ９に’
０１”を設定し、レジスタバンク＃ｂ２及び、メモリバ
ンク指定レジスタ＃ｂ６が１１１′であるのでメモリバ
ンク＃３をアクセスメモリエリアとして指定して処理を
行う。例えば、レジスタＡｌ、Ｂｌにそれぞれ“０６Ｈ
“ＯＣＨｏのデータを設定し、レジスタＡｌ、Ｂｌでの
間接アドレッシング命令を実行すると、上位アドレス生
成回路１３はＭＡ９．ＭＡ８＝１１を出力し、下位アド
レス生成回路１２はＭＡ７〜ＭＡＯ＝０１ｔＯ１１００
を出力し、メモリアドレス“３６ＣＨ’番地にアクセス
が可能である。割込み処理ルーチンの最後に、スタック
エリアに格納していたメインルーチンで使用するレジス
タバンク情報を復帰する。
択する。ここでは、レジスタバンク指定レジスタ９に’
０１”を設定し、レジスタバンク＃ｂ２及び、メモリバ
ンク指定レジスタ＃ｂ６が１１１′であるのでメモリバ
ンク＃３をアクセスメモリエリアとして指定して処理を
行う。例えば、レジスタＡｌ、Ｂｌにそれぞれ“０６Ｈ
“ＯＣＨｏのデータを設定し、レジスタＡｌ、Ｂｌでの
間接アドレッシング命令を実行すると、上位アドレス生
成回路１３はＭＡ９．ＭＡ８＝１１を出力し、下位アド
レス生成回路１２はＭＡ７〜ＭＡＯ＝０１ｔＯ１１００
を出力し、メモリアドレス“３６ＣＨ’番地にアクセス
が可能である。割込み処理ルーチンの最後に、スタック
エリアに格納していたメインルーチンで使用するレジス
タバンク情報を復帰する。
以上、第１の実施例で示したように、本発明によるとレ
ジスタバンク指定レジスタ９のみを変更するだけで、使
用するレジスタバンク情報とメモリバンク情報を切換え
ることが可能である。又、レジスタバンク指定レジスタ
９をプロセッサ動作状態フラグで構成されるプログラム
・ステータス・ワード（以下ＰＳＷと略す）内にマツピ
ングすれば、ＰＳＷは割込み処理ルーチン分岐時に自動
的にスタックエリアに退避されるので、１回の割込み発
生時にレジスタバンク指定レジスタ９にデータを１回設
定するだけで割込み処理ルーチンで使用するレジスタバ
ンク及びメモリバンクを選択でき、メインルーチンで使
用するレジスタバンク、メモリバンク情報を退避、復帰
する必要がない。
ジスタバンク指定レジスタ９のみを変更するだけで、使
用するレジスタバンク情報とメモリバンク情報を切換え
ることが可能である。又、レジスタバンク指定レジスタ
９をプロセッサ動作状態フラグで構成されるプログラム
・ステータス・ワード（以下ＰＳＷと略す）内にマツピ
ングすれば、ＰＳＷは割込み処理ルーチン分岐時に自動
的にスタックエリアに退避されるので、１回の割込み発
生時にレジスタバンク指定レジスタ９にデータを１回設
定するだけで割込み処理ルーチンで使用するレジスタバ
ンク及びメモリバンクを選択でき、メインルーチンで使
用するレジスタバンク、メモリバンク情報を退避、復帰
する必要がない。
次に本発明に係わる第２実施例について第３図を用いて
説明する。まず構成要素の説明を行なう。
説明する。まず構成要素の説明を行なう。
第２の実施例は、第１の実施例に比べ、レジスタバンク
指定レジスタ９で選択されたメモリバンク指定レジスタ
の内容を有効とするか無効とするかを制御する制御フラ
グ１４を追加している。制御フラグ１４の内容が０”の
とき、選択されたメモリバンク指定レジスタの内容を無
効とし、上位アドレス生成回路１３の出力はＭＡ９．Ｍ
Ａ８＝００となり、メモリバンク＃０を選択する。制御
フラグ１４の内容が“１′のとき、選択されたメモリバ
ンク指定レジスタの内容を有効とし、上位アドレス生成
回路１３の出力はメモリバンク指定レジスタの内容を出
力する。
指定レジスタ９で選択されたメモリバンク指定レジスタ
の内容を有効とするか無効とするかを制御する制御フラ
グ１４を追加している。制御フラグ１４の内容が０”の
とき、選択されたメモリバンク指定レジスタの内容を無
効とし、上位アドレス生成回路１３の出力はＭＡ９．Ｍ
Ａ８＝００となり、メモリバンク＃０を選択する。制御
フラグ１４の内容が“１′のとき、選択されたメモリバ
ンク指定レジスタの内容を有効とし、上位アドレス生成
回路１３の出力はメモリバンク指定レジスタの内容を出
力する。
次に、第２の実施例について動作を説明する。
メモリバンク＃３の特定番地の内容とメモリバンク＃０
の特定番地の内容を比較する処理ルーチンを実施する場
合を考える。初期設定で、メモリバンク指定レジスタ＃
ｔ５＋ メモリバンク指定レジスタ＃ｂ６．メモリバン
ク指定レジスタ＃：ｃ７．メモリバンク指定レジスタ＃
ｄ８にそれぞれ００′′１１“１０° “１１”を設
定する。先ずメインルーチンでは、レジスタバンク指定
レジスタ９に’０１’ を設定し、レジスタバンク＃ｂ
２及び、メモリバンク指定レジスタ＃ｂ６が“１１゜で
あるのでメモリバンク＃３をアクセスメモリエリアとし
て指定して処理を行う。例えば、レジスタＡＩ、Ｂｌに
それぞれ”０６Ｈ”ＯＣＲ’ のデータを設定し、レジ
スタＡＩ、Ｂｌでの間接アドレッシング命令を実行する
と、上位アドレス生成回路１３はＭＡ９．ＭＡ８＝１１
を出力し、下位アドレス生成回路１２はＭＡ７〜ＭＡＯ
＝０１１０１１００を出力し、メモリアドレス ′３６
ＣＨ′番地にアクセスが可能である。ここで制御フラグ
１４を０′ クリアしてレジスタＡＩ、Ｂｌての間接ア
ドレッシング命令を実行すると、上位アドレス生成回路
１３はＭＡ９．ＭＡ８二〇〇を出力し、下位アドレス生
成回路１２はＭＡ７〜ＭＡＯ＝０１１０１１００を出力
するので、メモリアドレス“０６ＣＨ’番地にアクセス
が可能である。つまり、制御フラグ１４を操作するだけ
で、レジスタバンク指定レジスタ９で指定した任意のメ
モリバンク＃ｎとメモリバンク＃０の切換えができる。
の特定番地の内容を比較する処理ルーチンを実施する場
合を考える。初期設定で、メモリバンク指定レジスタ＃
ｔ５＋ メモリバンク指定レジスタ＃ｂ６．メモリバン
ク指定レジスタ＃：ｃ７．メモリバンク指定レジスタ＃
ｄ８にそれぞれ００′′１１“１０° “１１”を設
定する。先ずメインルーチンでは、レジスタバンク指定
レジスタ９に’０１’ を設定し、レジスタバンク＃ｂ
２及び、メモリバンク指定レジスタ＃ｂ６が“１１゜で
あるのでメモリバンク＃３をアクセスメモリエリアとし
て指定して処理を行う。例えば、レジスタＡＩ、Ｂｌに
それぞれ”０６Ｈ”ＯＣＲ’ のデータを設定し、レジ
スタＡＩ、Ｂｌでの間接アドレッシング命令を実行する
と、上位アドレス生成回路１３はＭＡ９．ＭＡ８＝１１
を出力し、下位アドレス生成回路１２はＭＡ７〜ＭＡＯ
＝０１１０１１００を出力し、メモリアドレス ′３６
ＣＨ′番地にアクセスが可能である。ここで制御フラグ
１４を０′ クリアしてレジスタＡＩ、Ｂｌての間接ア
ドレッシング命令を実行すると、上位アドレス生成回路
１３はＭＡ９．ＭＡ８二〇〇を出力し、下位アドレス生
成回路１２はＭＡ７〜ＭＡＯ＝０１１０１１００を出力
するので、メモリアドレス“０６ＣＨ’番地にアクセス
が可能である。つまり、制御フラグ１４を操作するだけ
で、レジスタバンク指定レジスタ９で指定した任意のメ
モリバンク＃ｎとメモリバンク＃０の切換えができる。
尚、本実旅例では、ＡＮＤゲートを用いて制御フラグ１
４が０′のときはメモリバンク＃Ｏをアクセスする回路
としたが、ＮＡＮＤケートを用いればメモリバンク＃３
をアクセスできる。
４が０′のときはメモリバンク＃Ｏをアクセスする回路
としたが、ＮＡＮＤケートを用いればメモリバンク＃３
をアクセスできる。
以上が本発明における第２の実施例である。
第１．第２の実施例においては４ビツト・マイクロコン
ピュータを例にとったためレジスタは４ビツト構成とし
たが、８ビツト・マイクロコンピュータの場合にはレジ
スタは８ビツト構成となる。この場合、レジスタペアに
よる間接アドレッシング範囲は、２５６番地つまりＯＯ
番地からＦＦ番地の範囲より６５５３６番地つまり００
０００００番地ＦＦＦ番地の範囲に広がる。したがって
、１つのバンクのメモリ容量は、最大６５５３６Ｘ８ビ
ツトまで実現可能である。また、レジスタバンク指定レ
ジスタ及びメモリバンク指定レジスタを２ビツト構成と
したため、選択可能なバンク数はそれぞれ４つであった
が、これを３ビツト、４ビツト構成とすれば選択可能な
バンク数は８バンク、１６バンクに拡張可能である。ま
た、レジスタバンク指定レジスタとメモリバンク指定レ
ジスタのビット構成は同一とする必要はない。
ピュータを例にとったためレジスタは４ビツト構成とし
たが、８ビツト・マイクロコンピュータの場合にはレジ
スタは８ビツト構成となる。この場合、レジスタペアに
よる間接アドレッシング範囲は、２５６番地つまりＯＯ
番地からＦＦ番地の範囲より６５５３６番地つまり００
０００００番地ＦＦＦ番地の範囲に広がる。したがって
、１つのバンクのメモリ容量は、最大６５５３６Ｘ８ビ
ツトまで実現可能である。また、レジスタバンク指定レ
ジスタ及びメモリバンク指定レジスタを２ビツト構成と
したため、選択可能なバンク数はそれぞれ４つであった
が、これを３ビツト、４ビツト構成とすれば選択可能な
バンク数は８バンク、１６バンクに拡張可能である。ま
た、レジスタバンク指定レジスタとメモリバンク指定レ
ジスタのビット構成は同一とする必要はない。
以上説明したように本発明においては、レジスタバンク
数に対応する数だけメモリバンク指定レジスタを有し、
レジスタバンクを切換えるだけでメモリバンクが切換わ
るため、割込み発生時やコール命令実行時には、レジス
タバンク指定レジスタの退避、サブルーチンで使用する
レジスタバンク指定レジスタの設定、メインルーチンで
使用するレジスタバンク指定レジスタの復帰を行うだけ
で良い。その結果、プログラムステップ数が削減でき、
操作を広範囲のアドレスにわたり何度も行ったりする場
合には、メモリバンク切換え操作によりデータの処理時
間を減少できるという効果がある。又、レジスタバンク
指定レジスタヲＰＳＷ内にマツピングすれば、コール命
令実行を行う場合や、割込み発生時には、メインルーチ
ンで使用するレジスタバンクの退避、復帰は自動的に行
われる為、サブルーチンで使用するレジスタバンクの設
定を行うだけで良い。また、１つのレジスタバンクに対
応するメモリバンクを任意に設定可能である為、分岐処
理に応じてアクセス可能なメモリ割り付けを自由に行う
ことができる。
数に対応する数だけメモリバンク指定レジスタを有し、
レジスタバンクを切換えるだけでメモリバンクが切換わ
るため、割込み発生時やコール命令実行時には、レジス
タバンク指定レジスタの退避、サブルーチンで使用する
レジスタバンク指定レジスタの設定、メインルーチンで
使用するレジスタバンク指定レジスタの復帰を行うだけ
で良い。その結果、プログラムステップ数が削減でき、
操作を広範囲のアドレスにわたり何度も行ったりする場
合には、メモリバンク切換え操作によりデータの処理時
間を減少できるという効果がある。又、レジスタバンク
指定レジスタヲＰＳＷ内にマツピングすれば、コール命
令実行を行う場合や、割込み発生時には、メインルーチ
ンで使用するレジスタバンクの退避、復帰は自動的に行
われる為、サブルーチンで使用するレジスタバンクの設
定を行うだけで良い。また、１つのレジスタバンクに対
応するメモリバンクを任意に設定可能である為、分岐処
理に応じてアクセス可能なメモリ割り付けを自由に行う
ことができる。
第１図は本発明の第１の実施例のブロック図、第２図は
データメモリ構成図、第３図は本発明の第２の実施例の
ブロック図、第４図は従来例のブロック図である。 １・・・・・・レジスタバンク＄ａ％ ２・・・・・
・レジスタバンク＃ｂ、３・・・・・・レジスタバンク
＃ｃｓ４・・・・・・レジスタバンク＃ｄ、５・・・・
・・メモリバンク指定レジスタ＄ａ％ ６・・・・・
・メモリバンク指定レジスタ＃ｂ、７・・・・・・メモ
リバンク指定レジスタ＃ｃ、８・・・・・・メモリバン
ク指定レジスタ＃ｄ、９・・・・・・レジスタバンク指
定レジスタ、ｌＯ・・・・・・バンク指定回路、１１・
・・・・・データバス、１２・・・・・・下位アドレス
生成回路、１３・・・・・・上位アドレス生成回路、１
４・・・・・・制御フラジ、 １５゜ １６・・・・・・ＡＮＤゲート、 １７・・・・・・ メモリバンク指定レジスタ、 ■ ８・・・・・・データメモ リ。
データメモリ構成図、第３図は本発明の第２の実施例の
ブロック図、第４図は従来例のブロック図である。 １・・・・・・レジスタバンク＄ａ％ ２・・・・・
・レジスタバンク＃ｂ、３・・・・・・レジスタバンク
＃ｃｓ４・・・・・・レジスタバンク＃ｄ、５・・・・
・・メモリバンク指定レジスタ＄ａ％ ６・・・・・
・メモリバンク指定レジスタ＃ｂ、７・・・・・・メモ
リバンク指定レジスタ＃ｃ、８・・・・・・メモリバン
ク指定レジスタ＃ｄ、９・・・・・・レジスタバンク指
定レジスタ、ｌＯ・・・・・・バンク指定回路、１１・
・・・・・データバス、１２・・・・・・下位アドレス
生成回路、１３・・・・・・上位アドレス生成回路、１
４・・・・・・制御フラジ、 １５゜ １６・・・・・・ＡＮＤゲート、 １７・・・・・・ メモリバンク指定レジスタ、 ■ ８・・・・・・データメモ リ。
Claims (2)
- （１）メモリ空間を複数のメモリバンクに拡張し、前記
複数のメモリバンクのうち１つを指定するメモリバンク
指定レジスタと、複数の汎用レジスタを１つのバンクと
して構成したレジスタバンクを複数有し、前記複数のレ
ジスタバンクのうち１つを指定するレジスタバンク指定
レジスタとを有するマイクロコンピュータにおいて、前
記メモリバンク指定レジスタは、前記レジスタバンクと
同数有し、前記レジスタバンク指定レジスタは、前記複
数のレジスタバンクのうち１つを選択し且つ前記複数の
メモリバンク指定レジスタのうち１つのメモリバンク指
定レジスタを選択するという手段を有することを特徴と
するマイクロコンピュータ。 - （２）前記メモリバンク指定レジスタの指定を有効また
は無効とする制御手段を有する請求項１記載のマイクロ
コンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165911A JPH0454652A (ja) | 1990-06-25 | 1990-06-25 | マイクロコンピュータ |
| EP19910305732 EP0463855A3 (en) | 1990-06-25 | 1991-06-25 | Microcomputer |
| US08/705,017 US5751988A (en) | 1990-06-25 | 1996-08-29 | Microcomputer with memory bank configuration and register bank configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165911A JPH0454652A (ja) | 1990-06-25 | 1990-06-25 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454652A true JPH0454652A (ja) | 1992-02-21 |
Family
ID=15821354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165911A Pending JPH0454652A (ja) | 1990-06-25 | 1990-06-25 | マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751988A (ja) |
| EP (1) | EP0463855A3 (ja) |
| JP (1) | JPH0454652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11338770A (ja) * | 1998-01-20 | 1999-12-10 | Motorola Inc | オ―バ―レイド・ペ―ジ化メモリ制御レジスタを有するデ―タ処理システム |
| JP2000501541A (ja) * | 1997-06-26 | 2000-02-08 | ブル・セー・ペー・８ | 予測不可能なマイクロプロセッサまたはマイクロコンピュータ |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2883784B2 (ja) * | 1993-04-27 | 1999-04-19 | 株式会社東芝 | マイクロコンピュータ |
| JP2677202B2 (ja) * | 1994-08-12 | 1997-11-17 | 日本電気株式会社 | マイクロプロセッサ |
| US6266756B1 (en) * | 1995-07-17 | 2001-07-24 | Ricoh Company, Ltd. | Central processing unit compatible with bank register CPU |
| JP3422453B2 (ja) * | 1996-02-19 | 2003-06-30 | 株式会社リコー | 画像表示処理装置 |
| US5941974A (en) * | 1996-11-29 | 1999-08-24 | Motorola, Inc. | Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits |
| US5949997A (en) * | 1997-01-03 | 1999-09-07 | Ncr Corporation | Method and apparatus for programming a microprocessor using an address decode circuit |
| KR100263908B1 (ko) * | 1997-07-23 | 2000-08-16 | 윤종용 | 디지탈 다기능 디스크 롬 시스템의 데이타 처리장치 및 방법 |
| US6029241A (en) * | 1997-10-28 | 2000-02-22 | Microchip Technology Incorporated | Processor architecture scheme having multiple bank address override sources for supplying address values and method therefor |
| US6104418A (en) * | 1998-04-06 | 2000-08-15 | Silicon Magic Corporation | Method and system for improved memory interface during image rendering |
| WO2001016702A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
| HK1046049A1 (zh) | 1999-09-01 | 2002-12-20 | Intel Corporation | 用於多线程处理器的分支指令 |
| US6795911B1 (en) * | 2000-01-28 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Computing device having instructions which access either a permanently fixed default memory bank or a memory bank specified by an immediately preceding bank selection instruction |
| EP1122643A1 (de) * | 2000-02-07 | 2001-08-08 | Siemens Aktiengesellschaft | Schaltungsanordnung und Verfahren zur Hardware-Interruptbehandlung |
| US7681018B2 (en) | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
| US7437724B2 (en) | 2002-04-03 | 2008-10-14 | Intel Corporation | Registers for data transfers |
| US20040098568A1 (en) * | 2002-11-18 | 2004-05-20 | Nguyen Hung T. | Processor having a unified register file with multipurpose registers for storing address and data register values, and associated register mapping method |
| TW200511111A (en) * | 2003-07-30 | 2005-03-16 | Koninkl Philips Electronics Nv | Microcontroller with an interrupt structure having programmable priority levels with each priority level associated with a different register set |
| US8209521B2 (en) * | 2008-10-18 | 2012-06-26 | Micron Technology, Inc. | Methods of indirect register access including automatic modification of a directly accessible address register |
| US10255073B2 (en) | 2016-05-12 | 2019-04-09 | Microchip Technology Incorporated | Microcontroller with variable length move instructions using direct immediate addressing or indirect register offset addressing |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3737860A (en) * | 1972-04-13 | 1973-06-05 | Honeywell Inf Systems | Memory bank addressing |
| JPS6041769B2 (ja) * | 1977-10-31 | 1985-09-18 | 日本電気株式会社 | アドレス指定方式 |
| JPS6140650A (ja) * | 1984-08-02 | 1986-02-26 | Nec Corp | マイクロコンピユ−タ |
| US4980850A (en) * | 1987-05-14 | 1990-12-25 | Digital Equipment Corporation | Automatic sizing memory system with multiplexed configuration signals at memory modules |
| JP3081614B2 (ja) * | 1989-03-08 | 2000-08-28 | 富士通株式会社 | 部分書込み制御装置 |
| US5036493A (en) * | 1990-03-15 | 1991-07-30 | Digital Equipment Corporation | System and method for reducing power usage by multiple memory modules |
-
1990
- 1990-06-25 JP JP2165911A patent/JPH0454652A/ja active Pending
-
1991
- 1991-06-25 EP EP19910305732 patent/EP0463855A3/en not_active Withdrawn
-
1996
- 1996-08-29 US US08/705,017 patent/US5751988A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000501541A (ja) * | 1997-06-26 | 2000-02-08 | ブル・セー・ペー・８ | 予測不可能なマイクロプロセッサまたはマイクロコンピュータ |
| JPH11338770A (ja) * | 1998-01-20 | 1999-12-10 | Motorola Inc | オ―バ―レイド・ペ―ジ化メモリ制御レジスタを有するデ―タ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0463855A3 (en) | 1993-10-13 |
| EP0463855A2 (en) | 1992-01-02 |
| US5751988A (en) | 1998-05-12 |
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