JPH11317082A - 書込みドライバとビット線のプレチャ―ジ装置および方法 - Google Patents
書込みドライバとビット線のプレチャ―ジ装置および方法Info
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- JPH11317082A JPH11317082A JP11023654A JP2365499A JPH11317082A JP H11317082 A JPH11317082 A JP H11317082A JP 11023654 A JP11023654 A JP 11023654A JP 2365499 A JP2365499 A JP 2365499A JP H11317082 A JPH11317082 A JP H11317082A
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Abstract
(57)【要約】 （修正有）
【課題】 キャッシュ・メモリを含む電子計算機メモリ
における正確な読取り動作と書込み動作を促進するのに
役立つ装置および方法を提供する。 【解決手段】 書込みドライバ１０と結合されたプレチ
ャージ回路１２は、プレチャージ・クロック信号に応答
して、それぞれの読取り動作または書込み動作に先立っ
てビット線１６、１８をプレチャージするように動作す
る。プレチャージ・クロック信号は、データ伝播信号と
関連付けられ、ビット線１６、１８が読取り動作の前に
完全にプレチャージされるようにする。また、ビット線
１６、１８と結合された監視回路１４が、ビット線に接
続されたメモリ・セル２０からの読取り動作中にビット
線上に所期の充電状態を維持するように働く。
における正確な読取り動作と書込み動作を促進するのに
役立つ装置および方法を提供する。 【解決手段】 書込みドライバ１０と結合されたプレチ
ャージ回路１２は、プレチャージ・クロック信号に応答
して、それぞれの読取り動作または書込み動作に先立っ
てビット線１６、１８をプレチャージするように動作す
る。プレチャージ・クロック信号は、データ伝播信号と
関連付けられ、ビット線１６、１８が読取り動作の前に
完全にプレチャージされるようにする。また、ビット線
１６、１８と結合された監視回路１４が、ビット線に接
続されたメモリ・セル２０からの読取り動作中にビット
線上に所期の充電状態を維持するように働く。
Description
【０００１】
【発明の属する技術分野】本発明は、電子計算機メモ
リ、詳細にはキャッシュ・メモリに関する。本発明は、
書込みドライバとプレチャージ回路、ならびにビット線
対をプレチャージし、電子計算機メモリに書き込む方法
を含む。
リ、詳細にはキャッシュ・メモリに関する。本発明は、
書込みドライバとプレチャージ回路、ならびにビット線
対をプレチャージし、電子計算機メモリに書き込む方法
を含む。
【０００２】
【従来の技術】マイクロプロセッサに利用可能なメモリ
は、一般に、キャッシュ・メモリまたは単にキャッシュ
と呼ばれる特別の高速メモリを含む。キャッシュ・メモ
リは、独立したメモリ・セルのアレイを含み、各メモリ
・セルは、１ビットのデータを記憶するように適合され
ている。いくつかのメモリ・セルは、ビット線対と呼ば
れる２本の導体によって接続された列に配列されてい
る。メモリは、そのようないくかのメモリ・セル列を含
む。データは、メモリ・セルの各列に結合されたビット
線対を介してメモリ・セルに書き込まれ、あるいはメモ
リ・セルから転送される。ビット線対の一方のビット線
上の「高レベル」の範囲にある電圧信号が、１つの論理
状態を表し、他方のビット線上の「高レベル」範囲にあ
る電圧信号が反対の論理状態を表す。メモリ・セルは、
ワード線によって行に接続され、このワード線は、列内
の特定のメモリ・セルを活動化し、データすなわち一方
の論理状態または他方の論理状態を、特定のセルに書き
込んだり特定のセルから転送したりすることを可能にす
るために使用される。
は、一般に、キャッシュ・メモリまたは単にキャッシュ
と呼ばれる特別の高速メモリを含む。キャッシュ・メモ
リは、独立したメモリ・セルのアレイを含み、各メモリ
・セルは、１ビットのデータを記憶するように適合され
ている。いくつかのメモリ・セルは、ビット線対と呼ば
れる２本の導体によって接続された列に配列されてい
る。メモリは、そのようないくかのメモリ・セル列を含
む。データは、メモリ・セルの各列に結合されたビット
線対を介してメモリ・セルに書き込まれ、あるいはメモ
リ・セルから転送される。ビット線対の一方のビット線
上の「高レベル」の範囲にある電圧信号が、１つの論理
状態を表し、他方のビット線上の「高レベル」範囲にあ
る電圧信号が反対の論理状態を表す。メモリ・セルは、
ワード線によって行に接続され、このワード線は、列内
の特定のメモリ・セルを活動化し、データすなわち一方
の論理状態または他方の論理状態を、特定のセルに書き
込んだり特定のセルから転送したりすることを可能にす
るために使用される。
【０００３】書込みドライバは、列のメモリ・セルへの
書込み動作中にビット線対の充電状態を制御するために
使用される。書込みドライバは、ビット線対に接続され
た回路を含み、この回路により、一対のビット線が、メ
モリ・セルに記憶されるデータを表す所期の電圧状態を
有するにようになる。また、メモリ・セルに記憶された
データを読み取るために、ビット線対には列デコーダと
センス増幅器が接続される。書込みドライバ回路には、
一般に、ビット線プレチャージ回路が付随する。ビット
線プレチャージ回路は、読取り動作または書込み動作の
前にビット線対の両方の線を充電させる働きをする。
書込み動作中にビット線対の充電状態を制御するために
使用される。書込みドライバは、ビット線対に接続され
た回路を含み、この回路により、一対のビット線が、メ
モリ・セルに記憶されるデータを表す所期の電圧状態を
有するにようになる。また、メモリ・セルに記憶された
データを読み取るために、ビット線対には列デコーダと
センス増幅器が接続される。書込みドライバ回路には、
一般に、ビット線プレチャージ回路が付随する。ビット
線プレチャージ回路は、読取り動作または書込み動作の
前にビット線対の両方の線を充電させる働きをする。
【０００４】書込みドライバとプレチャージ回路の動作
は、キャッシュの動作とそれによりマイクロプロセッサ
の動作に重要である。書込みドライバが適切に動作しな
いと、間違ったデータまたは命令がキャッシュに記憶さ
れたり書き込まれたりする。また、プレチャージ回路
は、読取り動作中にキャッシュから意図したデータを確
実に読み取るように適切に動作しなければならない。プ
レチャージが適切に行われないと、書込み動作中にビッ
ト線対上の充電状態が不適切になることがあり、その結
果、メモリから読み取られるデータまたは命令が不正確
になる。
は、キャッシュの動作とそれによりマイクロプロセッサ
の動作に重要である。書込みドライバが適切に動作しな
いと、間違ったデータまたは命令がキャッシュに記憶さ
れたり書き込まれたりする。また、プレチャージ回路
は、読取り動作中にキャッシュから意図したデータを確
実に読み取るように適切に動作しなければならない。プ
レチャージが適切に行われないと、書込み動作中にビッ
ト線対上の充電状態が不適切になることがあり、その結
果、メモリから読み取られるデータまたは命令が不正確
になる。
【０００５】もう１つの問題は、ビット線対によるメモ
リ・セルからの読取り動作の間に起こる。読取り動作に
おいて、論理的高レベルの充電は、ビット線対の一方の
線に維持されなければならない。従来技術において、こ
の充電は、選択されたメモリ・セル内の小さなトランジ
スタによってのみ維持される。しかしながら、ビット線
と関連した容量およびメモリ・セルのトランスファー・
ゲート素子と関連した接合容量によって、ビット線上の
充電が、長い読取り動作の間に許容不可能なレベルに減
衰することがある。
リ・セルからの読取り動作の間に起こる。読取り動作に
おいて、論理的高レベルの充電は、ビット線対の一方の
線に維持されなければならない。従来技術において、こ
の充電は、選択されたメモリ・セル内の小さなトランジ
スタによってのみ維持される。しかしながら、ビット線
と関連した容量およびメモリ・セルのトランスファー・
ゲート素子と関連した接合容量によって、ビット線上の
充電が、長い読取り動作の間に許容不可能なレベルに減
衰することがある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
問題および従来の書込みドライバ回路と関連するその他
の問題を克服する書込みドライバ装置を提供することで
ある。より詳細には、本発明の目的は、キャッシュ・メ
モリを含む電子計算機メモリにおける正確な読取り動作
と書込み動作を促進するのに役立つ装置および方法を提
供することである。
問題および従来の書込みドライバ回路と関連するその他
の問題を克服する書込みドライバ装置を提供することで
ある。より詳細には、本発明の目的は、キャッシュ・メ
モリを含む電子計算機メモリにおける正確な読取り動作
と書込み動作を促進するのに役立つ装置および方法を提
供することである。
【０００７】
【課題を解決するための手段】これらの目的を達成する
ために、本発明による書込みドライバとプレチャージ回
路は、共通システム・クロック信号により書込み動作と
プレチャージ動作を同期させる。プレチャージ動作と書
込み動作の同期により、データを書込み後にビット線が
適切にプレチャージされ、また所期のデータに悪影響を
及ぼすのを防ぐ。監視回路（keeper circuit）が、ビッ
ト線対と結合され、所期のビット線が長い読取り動作の
間ずっと高レベルの充電状態を維持するようにする。
ために、本発明による書込みドライバとプレチャージ回
路は、共通システム・クロック信号により書込み動作と
プレチャージ動作を同期させる。プレチャージ動作と書
込み動作の同期により、データを書込み後にビット線が
適切にプレチャージされ、また所期のデータに悪影響を
及ぼすのを防ぐ。監視回路（keeper circuit）が、ビッ
ト線対と結合され、所期のビット線が長い読取り動作の
間ずっと高レベルの充電状態を維持するようにする。
【０００８】書込みドライバは、２本のデータ出力線を
有する書込みドライバ論理回路を含み、その一方が第１
すなわち真のビット線に対応し、他方がビット線対の第
２すなわち相補的ビット線に対応する。書込みドライバ
論理回路は、主メモリからデータ入力を介してデータ入
力信号を受け取り、プロセッサから補充入力（refillin
put）を介して書込みイネーブル信号または補充信号（r
efill signal）を受け取るように適合される。本発明に
よれば、書込みドライバ論理回路は、データ伝播クロッ
ク信号も受け取る。データ伝播クロック信号は、システ
ム・クロックから得られ、ビット線対と選択したメモリ
・セルにデータを書き込みまたはそこから転送するタイ
ミングをとる。書込みドライバは、また、書込みドライ
バ論理回路に結合されたデータ出力線の状態に応じて、
ビット線対に所期の電荷を加えるトライステート・バッ
ファを含む。
有する書込みドライバ論理回路を含み、その一方が第１
すなわち真のビット線に対応し、他方がビット線対の第
２すなわち相補的ビット線に対応する。書込みドライバ
論理回路は、主メモリからデータ入力を介してデータ入
力信号を受け取り、プロセッサから補充入力（refillin
put）を介して書込みイネーブル信号または補充信号（r
efill signal）を受け取るように適合される。本発明に
よれば、書込みドライバ論理回路は、データ伝播クロッ
ク信号も受け取る。データ伝播クロック信号は、システ
ム・クロックから得られ、ビット線対と選択したメモリ
・セルにデータを書き込みまたはそこから転送するタイ
ミングをとる。書込みドライバは、また、書込みドライ
バ論理回路に結合されたデータ出力線の状態に応じて、
ビット線対に所期の電荷を加えるトライステート・バッ
ファを含む。
【０００９】システム・クロック信号から得たクロック
信号によって書込みドライバを制御することにより、書
込みモードにおけるデバッギングのフレキシビリティが
向上する。書込み動作は、システム・クロックによって
制御されるため、システム・クロックを遅くすることに
より書込み動作が遅くなり、所期のワード線がオンにな
って適切なデータが確実にメモリ・セルに書き込まれる
ようになる。しかしながら、正規のクロック速度および
それよりも遅い速度の両方で書込みエラーが発生すると
きは、ハードウェア障害が示される。
信号によって書込みドライバを制御することにより、書
込みモードにおけるデバッギングのフレキシビリティが
向上する。書込み動作は、システム・クロックによって
制御されるため、システム・クロックを遅くすることに
より書込み動作が遅くなり、所期のワード線がオンにな
って適切なデータが確実にメモリ・セルに書き込まれる
ようになる。しかしながら、正規のクロック速度および
それよりも遅い速度の両方で書込みエラーが発生すると
きは、ハードウェア障害が示される。
【００１０】プレチャージ回路は、供給電圧を各ビット
線に印加するために異なるビット線にそれぞれ接続され
た２つのプレチャージ・トランジスタを含む。また、プ
レチャージ回路は、ビット線間の充電を均等化するため
に各ビット線間に接続された均等化トランジスタを含む
ことが好ましい。本発明によれば、プレチャージ回路内
の各トランジスタは、システム・クロック信号から得ら
れ、データをいつ書込みドライバから強制的に送り出し
あるいは選択したメモリ・セルから読み取るかを制御す
るデータ伝播クロック信号と関連付けられたプレチャー
ジ・クロック信号によって制御される。各システム・ク
ロック・サイクルにおいて、プレチャージ・クロック信
号は、データ伝播信号に先行する。プレチャージ回路と
書込みドライバのこの同期によって、ビット線の一方ま
たは両方が、読取り動作の始めにおいて所期の電圧まで
完全に充電されていないとき生じる問題がなくなる。ま
た、書込みドライバとプレチャージ回路の同期により、
プレチャージが書込みドライバにより強制された所期の
充電状態に悪影響を及ぼしたり競合したりしなくなる。
線に印加するために異なるビット線にそれぞれ接続され
た２つのプレチャージ・トランジスタを含む。また、プ
レチャージ回路は、ビット線間の充電を均等化するため
に各ビット線間に接続された均等化トランジスタを含む
ことが好ましい。本発明によれば、プレチャージ回路内
の各トランジスタは、システム・クロック信号から得ら
れ、データをいつ書込みドライバから強制的に送り出し
あるいは選択したメモリ・セルから読み取るかを制御す
るデータ伝播クロック信号と関連付けられたプレチャー
ジ・クロック信号によって制御される。各システム・ク
ロック・サイクルにおいて、プレチャージ・クロック信
号は、データ伝播信号に先行する。プレチャージ回路と
書込みドライバのこの同期によって、ビット線の一方ま
たは両方が、読取り動作の始めにおいて所期の電圧まで
完全に充電されていないとき生じる問題がなくなる。ま
た、書込みドライバとプレチャージ回路の同期により、
プレチャージが書込みドライバにより強制された所期の
充電状態に悪影響を及ぼしたり競合したりしなくなる。
【００１１】監視回路は、２つの監視トランジスタを含
む。１つの監視トランジスタは、供給電圧源からビット
線対の一方のビット線への電流を制御するために接続さ
れ、他方の監視トランジスタは、供給電圧源からビット
線対の他方のビット線への電流を制御するために接続さ
れる。各監視トランジスタを通る電流は、反対のビット
線の充電状態によって制御される。一方のビット線が低
レベルの充電状態になると、反対のビット線に結合され
た監視トランジスタが導通し、反対のビット線の充電レ
ベルを維持する。したがって、この監視構成により、ビ
ット線とメモリ・セルに関連した容量があるにも関わら
ず、長い読取り動作の間ずっと所期の高い充電レベルが
維持される。
む。１つの監視トランジスタは、供給電圧源からビット
線対の一方のビット線への電流を制御するために接続さ
れ、他方の監視トランジスタは、供給電圧源からビット
線対の他方のビット線への電流を制御するために接続さ
れる。各監視トランジスタを通る電流は、反対のビット
線の充電状態によって制御される。一方のビット線が低
レベルの充電状態になると、反対のビット線に結合され
た監視トランジスタが導通し、反対のビット線の充電レ
ベルを維持する。したがって、この監視構成により、ビ
ット線とメモリ・セルに関連した容量があるにも関わら
ず、長い読取り動作の間ずっと所期の高い充電レベルが
維持される。
【００１２】本発明の以上その他の目的、利点および特
徴は、添付図面と共に検討される好ましい実施形態の以
下の説明から明らかであろう。
徴は、添付図面と共に検討される好ましい実施形態の以
下の説明から明らかであろう。
【００１３】
【発明の実施の形態】図１を参照すると、本発明の原理
を実施する回路８が、書込みドライバ回路１０、プレチ
ャージ回路１２、および監視回路１４を含む。それぞれ
の回路は、システム・クロック信号Ｃ１、Ｃ２＿Ｅａｒ
ｌｙおよびＣ２から得られたクロック信号を受け取る。
また、本発明に含まれるそれぞれの回路は、第１のビッ
ト線１６とその相補的な第２のビット線１８とを含むビ
ット線対と結合される。このビット線対は、複数の独立
したメモリ・セル２０に接続される。本発明の一部分を
構成しないが、ビット線対は、メモリ・セル２０からデ
ータを読み取る働きをする列デコーダ２２とセンス増幅
器２４とも結合される。
を実施する回路８が、書込みドライバ回路１０、プレチ
ャージ回路１２、および監視回路１４を含む。それぞれ
の回路は、システム・クロック信号Ｃ１、Ｃ２＿Ｅａｒ
ｌｙおよびＣ２から得られたクロック信号を受け取る。
また、本発明に含まれるそれぞれの回路は、第１のビッ
ト線１６とその相補的な第２のビット線１８とを含むビ
ット線対と結合される。このビット線対は、複数の独立
したメモリ・セル２０に接続される。本発明の一部分を
構成しないが、ビット線対は、メモリ・セル２０からデ
ータを読み取る働きをする列デコーダ２２とセンス増幅
器２４とも結合される。
【００１４】書込みドライバ回路１０は、書込みドライ
バ論理回路２６とトライステート・バッファ装置２８を
含む。書込みドライバ論理回路２６は、２つの出力線を
含み、第１の出力３０は第１のビット線１６に対応し、
第２の出力３２は第２のビット線１８に対応する。書込
みドライバ論理回路２６は、データ入力ＤＩＮからのデ
ータと、書込みイネーブルまたは補充入力ＲＥＦＩＬＬ
と、ノード１００におけるデータ伝播クロック信号を受
け取り、２つの出力３０および３２に所期の論理状態を
提供するように動作する。トライステート・バッファ装
置２８は、２つの出力線３０と３２によって制御され、
所期の充電状態をビット線１６と１８に印加する。
バ論理回路２６とトライステート・バッファ装置２８を
含む。書込みドライバ論理回路２６は、２つの出力線を
含み、第１の出力３０は第１のビット線１６に対応し、
第２の出力３２は第２のビット線１８に対応する。書込
みドライバ論理回路２６は、データ入力ＤＩＮからのデ
ータと、書込みイネーブルまたは補充入力ＲＥＦＩＬＬ
と、ノード１００におけるデータ伝播クロック信号を受
け取り、２つの出力３０および３２に所期の論理状態を
提供するように動作する。トライステート・バッファ装
置２８は、２つの出力線３０と３２によって制御され、
所期の充電状態をビット線１６と１８に印加する。
【００１５】データ入力ＤＩＮは、キャッシュ・リロー
ド・バッファ（図示せず）からデータを受け取る。補充
入力ＲＥＦＩＬＬは、書込みモードをある論理状態に
し、読取りモードをそれと反対の論理状態にする。
ド・バッファ（図示せず）からデータを受け取る。補充
入力ＲＥＦＩＬＬは、書込みモードをある論理状態に
し、読取りモードをそれと反対の論理状態にする。
【００１６】書込みドライバ論理回路２６は、２つのＮ
ＡＮＤゲート４０と４２と、２つのＮＯＲゲート４４と
４６を有する。ＤＩＮのデータ入力信号は、ＮＡＮＤゲ
ート４０に一方の入力として加えられ、反転器４８で反
転され、その結果得られた反転信号が、他方のＮＡＮＤ
ゲート４２への入力として加えられる。ＲＥＦＩＬＬの
補充信号は、ＮＡＮＤゲート４０と４２両方の他方の入
力に加えられる。ＮＡＮＤゲート４０と４２および反転
器４８は、ＤＩＮのデータと補充信号に従って、中間出
力、ノード１０２および１０３にある一定の論理状態を
提供する中間論理装置を含む。
ＡＮＤゲート４０と４２と、２つのＮＯＲゲート４４と
４６を有する。ＤＩＮのデータ入力信号は、ＮＡＮＤゲ
ート４０に一方の入力として加えられ、反転器４８で反
転され、その結果得られた反転信号が、他方のＮＡＮＤ
ゲート４２への入力として加えられる。ＲＥＦＩＬＬの
補充信号は、ＮＡＮＤゲート４０と４２両方の他方の入
力に加えられる。ＮＡＮＤゲート４０と４２および反転
器４８は、ＤＩＮのデータと補充信号に従って、中間出
力、ノード１０２および１０３にある一定の論理状態を
提供する中間論理装置を含む。
【００１７】ＮＡＮＤゲート４０の出力は、ＮＯＲゲー
ト４４の入力となり、他方のＮＡＮＤゲート４２の出力
は、他のＮＯＲゲート４６の入力となる。ノード１００
のデータ伝播クロック信号は、ＮＯＲゲート４４と４６
両方の他方の入力を提供する。
ト４４の入力となり、他方のＮＡＮＤゲート４２の出力
は、他のＮＯＲゲート４６の入力となる。ノード１００
のデータ伝播クロック信号は、ＮＯＲゲート４４と４６
両方の他方の入力を提供する。
【００１８】好ましいトライステート・バッファ装置２
８は、２つのチャージ・トランジスタと２つのドローダ
ウン・トランジスタ（drawdown transistor）を含み、
これらはすべて本発明ではＮＭＯＳ素子の形で示した。
第１のチャージ・トランジスタ５０は、供給電圧Ｖddと
第１のビット線１６を接続するドレイン・ソース電流経
路を有する。第１のドローダウン・トランジスタ５２
は、第１のビット線１６と接地とを接続するドレイン・
ソース電流経路を有する。第２のチャージ・トランジス
タ５４は、供給電圧Ｖddと第２のビット線１８を接続す
るドレイン・ソース電流経路を有する。最後に、第２の
ドローダウン・トランジスタ５６は、第２のビット線１
８と接地とを接続するドレイン・ソース電流経路を有す
る。第１のチャージ・トランジスタ５０と第２のドロー
ダウン・トランジスタ５６のゲートは、両方とも書込み
論理回路２６の第１の出力３０に接続されているが、第
２のチャージ・トランジスタ５４と第１のドローダウン
・トランジスタ５２のゲートは、書込みドライバ論理回
路からの第２の出力３２に接続される。
８は、２つのチャージ・トランジスタと２つのドローダ
ウン・トランジスタ（drawdown transistor）を含み、
これらはすべて本発明ではＮＭＯＳ素子の形で示した。
第１のチャージ・トランジスタ５０は、供給電圧Ｖddと
第１のビット線１６を接続するドレイン・ソース電流経
路を有する。第１のドローダウン・トランジスタ５２
は、第１のビット線１６と接地とを接続するドレイン・
ソース電流経路を有する。第２のチャージ・トランジス
タ５４は、供給電圧Ｖddと第２のビット線１８を接続す
るドレイン・ソース電流経路を有する。最後に、第２の
ドローダウン・トランジスタ５６は、第２のビット線１
８と接地とを接続するドレイン・ソース電流経路を有す
る。第１のチャージ・トランジスタ５０と第２のドロー
ダウン・トランジスタ５６のゲートは、両方とも書込み
論理回路２６の第１の出力３０に接続されているが、第
２のチャージ・トランジスタ５４と第１のドローダウン
・トランジスタ５２のゲートは、書込みドライバ論理回
路からの第２の出力３２に接続される。
【００１９】データ伝播クロック信号は、システム・ク
ロック信号Ｃ１すなわち第１のクロック信号と、第２の
クロック信号Ｃ２＿Ｅａｒｌｙとから得られる。Ｃ２＿
Ｅａｒｌｙクロック信号は、反転器６０で反転され、そ
の結果得られた反転信号が、ＮＡＮＤゲート６２の一方
の入力として加えられる。クロック入力Ｃ１は、ＮＡＮ
Ｄゲート６２の他方の入力として加えられる。ノード１
００のＮＡＮＤゲート６２の出力は、第１のクロック信
号Ｃ１が高レベルで第２のクロック信号Ｃ２＿Ｅａｒｌ
ｙが低レベルのとき以外は、論理的に高レベル状態のま
まである。Ｃ１が高レベルの状態で、Ｃ２＿Ｅａｒｌｙ
が低レベルの状態のとき、ノード１００に低レベル信号
が生成され、この低レベル信号は、書込みドライバ１０
がデータをビット線対１６と１８に強制的に送りあるい
は選択したメモリ・セルからデータを読み取るタイミン
グをとるデータ伝播クロック信号を含む。
ロック信号Ｃ１すなわち第１のクロック信号と、第２の
クロック信号Ｃ２＿Ｅａｒｌｙとから得られる。Ｃ２＿
Ｅａｒｌｙクロック信号は、反転器６０で反転され、そ
の結果得られた反転信号が、ＮＡＮＤゲート６２の一方
の入力として加えられる。クロック入力Ｃ１は、ＮＡＮ
Ｄゲート６２の他方の入力として加えられる。ノード１
００のＮＡＮＤゲート６２の出力は、第１のクロック信
号Ｃ１が高レベルで第２のクロック信号Ｃ２＿Ｅａｒｌ
ｙが低レベルのとき以外は、論理的に高レベル状態のま
まである。Ｃ１が高レベルの状態で、Ｃ２＿Ｅａｒｌｙ
が低レベルの状態のとき、ノード１００に低レベル信号
が生成され、この低レベル信号は、書込みドライバ１０
がデータをビット線対１６と１８に強制的に送りあるい
は選択したメモリ・セルからデータを読み取るタイミン
グをとるデータ伝播クロック信号を含む。
【００２０】この開示に使用されるとき、「高レベル」
という用語は、論理的に高い電圧状態を示すために使用
される。「低レベル」という用語は、論理的に低い電圧
状態を示すために使用される。「高レベル」状態と「低
レベル」状態を含む特定の電圧範囲は用途により異なっ
てもよく、本発明の一部を構成しない。
という用語は、論理的に高い電圧状態を示すために使用
される。「低レベル」という用語は、論理的に低い電圧
状態を示すために使用される。「高レベル」状態と「低
レベル」状態を含む特定の電圧範囲は用途により異なっ
てもよく、本発明の一部を構成しない。
【００２１】動作において、キャッシュ・リロード・バ
ッファ（図示せず）は、データ入力を駆動し、ＤＩＮに
所期の論理状態を印加する。このデータにより、ノード
１０７とＤＩＮのどちらか一方が高レベルになり他方が
低レベルになる。ＲＥＦＩＬＬの高レベル補充信号は、
書込みモードの動作を促進し、ノード１０２または１０
３の一方の中間出力を強制的に低レベルにし、これらの
２つのノードの他方の出力を高レベルにする。データ伝
播クロック信号、すなわちＲＥＦＩＬＬに高レベル補充
信号のある状態でノード１００の低レベル信号は、デー
タ出力３０および３２に所期の論理状態を生成する。出
力３０および３２の所期の論理状態は、ビット線１６お
よび１８を強制的に所期の充電状態にするようにトライ
ステート・バッファ２８を駆動する。出力３０の高レベ
ル信号は、第１のチャージ・トランジスタ５０と第２の
ドローダウン・トランジスタ５６を「オン」にする。こ
のとき、第２の出力３２は、低レベルのままであり、し
たがって第２のチャージ・トランジスタ５４と第１のド
ローダウン・トランジスタ５２は、「オフ」のままであ
る。この状態で、供給電圧Ｖddが、第１のビット線１６
に加えられ、第２のビット線１８が接地される。第２の
出力３２が高レベルで第１の出力３０が低レベルの反対
の論理状態において、供給電圧Ｖddが、第２のチャージ
・トランジスタ５４を介して第２のビット線１８に印加
され、第１のビット線１６は、第１のドローダウン・ト
ランジスタ５２を介して接地される。それぞれの場合に
おいて、同じ論理出力信号（出力３０または３２に高レ
ベル信号）はともに、所期のビット線に供給電圧Ｖddを
印加し、反対のビット線を接地するように働く。
ッファ（図示せず）は、データ入力を駆動し、ＤＩＮに
所期の論理状態を印加する。このデータにより、ノード
１０７とＤＩＮのどちらか一方が高レベルになり他方が
低レベルになる。ＲＥＦＩＬＬの高レベル補充信号は、
書込みモードの動作を促進し、ノード１０２または１０
３の一方の中間出力を強制的に低レベルにし、これらの
２つのノードの他方の出力を高レベルにする。データ伝
播クロック信号、すなわちＲＥＦＩＬＬに高レベル補充
信号のある状態でノード１００の低レベル信号は、デー
タ出力３０および３２に所期の論理状態を生成する。出
力３０および３２の所期の論理状態は、ビット線１６お
よび１８を強制的に所期の充電状態にするようにトライ
ステート・バッファ２８を駆動する。出力３０の高レベ
ル信号は、第１のチャージ・トランジスタ５０と第２の
ドローダウン・トランジスタ５６を「オン」にする。こ
のとき、第２の出力３２は、低レベルのままであり、し
たがって第２のチャージ・トランジスタ５４と第１のド
ローダウン・トランジスタ５２は、「オフ」のままであ
る。この状態で、供給電圧Ｖddが、第１のビット線１６
に加えられ、第２のビット線１８が接地される。第２の
出力３２が高レベルで第１の出力３０が低レベルの反対
の論理状態において、供給電圧Ｖddが、第２のチャージ
・トランジスタ５４を介して第２のビット線１８に印加
され、第１のビット線１６は、第１のドローダウン・ト
ランジスタ５２を介して接地される。それぞれの場合に
おいて、同じ論理出力信号（出力３０または３２に高レ
ベル信号）はともに、所期のビット線に供給電圧Ｖddを
印加し、反対のビット線を接地するように働く。
【００２２】本発明によるビット線１６と１８にデータ
を書き込む方法は、第１のデータ出力３０に高レベルか
または低レベルの第１のデータ出力信号を生成し、高レ
ベルかまたは低レベルの相補的な第２のデータ出力信号
を第２の出力３２に生成する段階を含む。この方法は、
また、第１と第２の出力３０および３２のデータ出力信
号に応答して、第１のビット線１６の所期の充電状態と
第２のビット線１８の相補的な充電状態を強制する段階
を含む。出力３０の高レベル信号と出力３２の低レベル
信号が、ビット線１６と１８を一方の充電状態にし、出
力３０と３２の反対の状態が、ビット線を反対の充電状
態にする。本発明によれば、出力３０と３２のデータ出
力信号は、データ入力ＤＩＮ、補充入力ＲＥＦＩＬＬ、
およびノード１００の低レベル状態を含むデータ伝播ク
ロック信号に応答してのみ生成される。したがって、シ
ステム・クロックＣ１とＣ２＿Ｅａｒｌｙから得られた
データ伝播クロック信号がある場合だけ、ビット線１６
と１８にデータを書き込むことができる。
を書き込む方法は、第１のデータ出力３０に高レベルか
または低レベルの第１のデータ出力信号を生成し、高レ
ベルかまたは低レベルの相補的な第２のデータ出力信号
を第２の出力３２に生成する段階を含む。この方法は、
また、第１と第２の出力３０および３２のデータ出力信
号に応答して、第１のビット線１６の所期の充電状態と
第２のビット線１８の相補的な充電状態を強制する段階
を含む。出力３０の高レベル信号と出力３２の低レベル
信号が、ビット線１６と１８を一方の充電状態にし、出
力３０と３２の反対の状態が、ビット線を反対の充電状
態にする。本発明によれば、出力３０と３２のデータ出
力信号は、データ入力ＤＩＮ、補充入力ＲＥＦＩＬＬ、
およびノード１００の低レベル状態を含むデータ伝播ク
ロック信号に応答してのみ生成される。したがって、シ
ステム・クロックＣ１とＣ２＿Ｅａｒｌｙから得られた
データ伝播クロック信号がある場合だけ、ビット線１６
と１８にデータを書き込むことができる。
【００２３】プレチャージ回路１２は、第１のプレチャ
ージ・トランジスタ７０、第２のプレチャージ・トラン
ジスタ７２、および電荷均等化トランジスタ７４を含
み、それぞれ本発明ではＰＭＯＳ素子の形で例示されて
いる。第１のプレチャージ・トランジスタ７０は、供給
電圧Ｖddを第１のビット線１６に接続するソース・ドレ
イン電流経路を有し、第２のプレチャージ・トランジス
タ７２は、供給電圧Ｖddを第２のビット線１８に接続す
るソース・ドレイン電流経路を有する。均等化トランジ
スタ７４は、第１と第２のビット線１６と１８をそれぞ
れ接続するソース・ドレイン電流経路を有する。各トラ
ンジスタ７０、７２および７４のゲートは、ノード１０
１においてプレチャージ入力に接続され、プレチャージ
・クロック信号を受け取る。
ージ・トランジスタ７０、第２のプレチャージ・トラン
ジスタ７２、および電荷均等化トランジスタ７４を含
み、それぞれ本発明ではＰＭＯＳ素子の形で例示されて
いる。第１のプレチャージ・トランジスタ７０は、供給
電圧Ｖddを第１のビット線１６に接続するソース・ドレ
イン電流経路を有し、第２のプレチャージ・トランジス
タ７２は、供給電圧Ｖddを第２のビット線１８に接続す
るソース・ドレイン電流経路を有する。均等化トランジ
スタ７４は、第１と第２のビット線１６と１８をそれぞ
れ接続するソース・ドレイン電流経路を有する。各トラ
ンジスタ７０、７２および７４のゲートは、ノード１０
１においてプレチャージ入力に接続され、プレチャージ
・クロック信号を受け取る。
【００２４】ノード１０１に加えられるプレチャージ・
クロック信号は、ノード１００のデータ伝播クロック信
号と、反転器７６とＮＡＮＤゲート７８を含むプレチャ
ージ・クロック信号装置による第３のクロック信号Ｃ２
とから得られる。クロック信号Ｃ２は、反転器７６で反
転され、反転された信号が、ＮＡＮＤゲート７８に入力
として加えられる。データ伝播クロック信号は、ＮＡＮ
Ｄゲート７８に第２の入力として加えられる。動作にお
いて、ノード１０１の低レベル出力は、３つのＰＭＯＳ
素子７０、７２および７４を「オン」にするプレチャー
ジ・クロック信号を表す。３つのＰＭＯＳ素子７０、７
２および７４が「オン」のとき、ビット線１６と１８は
共に、同じプレチャージ・レベルすなわち供給電圧Ｖdd
に等しくなる。ノード１０１が高レベルのとき、プレチ
ャージ信号は３つのプレチャージ素子７０、７２および
７４に供給されず、３つの素子はすべて「オフ」にな
り、ビット線１６と１８の充電状態に影響しない。
クロック信号は、ノード１００のデータ伝播クロック信
号と、反転器７６とＮＡＮＤゲート７８を含むプレチャ
ージ・クロック信号装置による第３のクロック信号Ｃ２
とから得られる。クロック信号Ｃ２は、反転器７６で反
転され、反転された信号が、ＮＡＮＤゲート７８に入力
として加えられる。データ伝播クロック信号は、ＮＡＮ
Ｄゲート７８に第２の入力として加えられる。動作にお
いて、ノード１０１の低レベル出力は、３つのＰＭＯＳ
素子７０、７２および７４を「オン」にするプレチャー
ジ・クロック信号を表す。３つのＰＭＯＳ素子７０、７
２および７４が「オン」のとき、ビット線１６と１８は
共に、同じプレチャージ・レベルすなわち供給電圧Ｖdd
に等しくなる。ノード１０１が高レベルのとき、プレチ
ャージ信号は３つのプレチャージ素子７０、７２および
７４に供給されず、３つの素子はすべて「オフ」にな
り、ビット線１６と１８の充電状態に影響しない。
【００２５】次に、図１と、図２に示したタイミング・
チャートを参照して、書込みドライバ回路１０とプレチ
ャージ回路１２を同期させ、ビット線１６と１８をプレ
チャージする方法について説明する。第１のクロック入
力Ｃ１は、第３のクロック入力Ｃ２と位相が逆であり、
第２のクロック入力Ｃ２＿Ｅａｒｌｙは、信号Ｃ１と位
相が十分にずれており、クロック信号Ｃ２よりも少し早
く高レベルになる。たとえば、Ｃ２＿Ｅａｒｌｙは、Ｃ
２よりも約５００ピコ秒早く高レベルになることができ
る。クロック信号Ｃ１が高レベルになるとき、信号Ｃ２
Ｅａｒｌｙが低レベルであり、この状態により、ノー
ド１００にデータ伝播クロック信号が生成される。回路
８は、データ伝播クロック信号に応答してデータ伝播モ
ードになる。データ伝播モードにおいて、補充入力ＲＥ
ＦＩＬＬの状態により、選択されたメモリ・セル２０に
データが書き込まれるかまたはそこからデータが読み取
られる。ＲＥＦＩＬＬ入力信号が高レベルのとき、回路
８は書込みモードであり、ＲＥＦＩＬＬ入力信号が低レ
ベルのとき、回路８は読取りモードである。回路８が書
込みモードのとき高レベルになるＣ１信号により、出力
３０または出力３２が高レベルになり、ビット線１６ま
たは１８の一方がＶddに維持され、他方のビット線が接
地される。しかしながら、第２のクロック信号Ｃ２ Ｅ
ａｒｌｙが、Ｃ１クロック信号の終わりで高レベルにな
るとき、回路８は、プレチャージ・モードになる。プレ
チャージ・モードにおいて、トライステート・バッファ
２８のトランジスタ５０、５２、５４および５６はすべ
て「オフ」にされ、プレチャージ入力のノード１０１
は、プレチャージ・クロック信号を表す低レベルに強制
される。このプレチャージ・クロック信号、すなわちノ
ード１０１の低レベル状態に応じて、プレチャージＰＭ
ＯＳ素子７０、７２および７４はすべて「オン」にさ
れ、ビット線１６と１８は両方とも供給電圧Ｖddにプレ
チャージされる。
チャートを参照して、書込みドライバ回路１０とプレチ
ャージ回路１２を同期させ、ビット線１６と１８をプレ
チャージする方法について説明する。第１のクロック入
力Ｃ１は、第３のクロック入力Ｃ２と位相が逆であり、
第２のクロック入力Ｃ２＿Ｅａｒｌｙは、信号Ｃ１と位
相が十分にずれており、クロック信号Ｃ２よりも少し早
く高レベルになる。たとえば、Ｃ２＿Ｅａｒｌｙは、Ｃ
２よりも約５００ピコ秒早く高レベルになることができ
る。クロック信号Ｃ１が高レベルになるとき、信号Ｃ２
Ｅａｒｌｙが低レベルであり、この状態により、ノー
ド１００にデータ伝播クロック信号が生成される。回路
８は、データ伝播クロック信号に応答してデータ伝播モ
ードになる。データ伝播モードにおいて、補充入力ＲＥ
ＦＩＬＬの状態により、選択されたメモリ・セル２０に
データが書き込まれるかまたはそこからデータが読み取
られる。ＲＥＦＩＬＬ入力信号が高レベルのとき、回路
８は書込みモードであり、ＲＥＦＩＬＬ入力信号が低レ
ベルのとき、回路８は読取りモードである。回路８が書
込みモードのとき高レベルになるＣ１信号により、出力
３０または出力３２が高レベルになり、ビット線１６ま
たは１８の一方がＶddに維持され、他方のビット線が接
地される。しかしながら、第２のクロック信号Ｃ２ Ｅ
ａｒｌｙが、Ｃ１クロック信号の終わりで高レベルにな
るとき、回路８は、プレチャージ・モードになる。プレ
チャージ・モードにおいて、トライステート・バッファ
２８のトランジスタ５０、５２、５４および５６はすべ
て「オフ」にされ、プレチャージ入力のノード１０１
は、プレチャージ・クロック信号を表す低レベルに強制
される。このプレチャージ・クロック信号、すなわちノ
ード１０１の低レベル状態に応じて、プレチャージＰＭ
ＯＳ素子７０、７２および７４はすべて「オン」にさ
れ、ビット線１６と１８は両方とも供給電圧Ｖddにプレ
チャージされる。
【００２６】第３のクロック信号Ｃ２が高レベルになる
とき、プレチャージ・クロック信号が除去され、ノード
１０１が高レベルに強制され、プレチャージ装置７０、
７２および７４がそれぞれ「オフ」される。また、この
ときＣ１が低レベルなので、書込みドライバ・トランジ
スタ５０、５２、５４および５６は必然的に「オフ」に
なる。このとき、回路８は、列内の特定のメモリ・セル
２０を選択するためにワード線８０を選択することがで
きる評価モードである。クロック信号Ｃ１のエッジが高
レベルになりつつあるため、データ伝播クロック信号が
生成され、補充信号ＲＥＦＩＬＬの状態によって回路８
を再び読取りモードかまたは書込みモードのデータ伝播
モードにする。
とき、プレチャージ・クロック信号が除去され、ノード
１０１が高レベルに強制され、プレチャージ装置７０、
７２および７４がそれぞれ「オフ」される。また、この
ときＣ１が低レベルなので、書込みドライバ・トランジ
スタ５０、５２、５４および５６は必然的に「オフ」に
なる。このとき、回路８は、列内の特定のメモリ・セル
２０を選択するためにワード線８０を選択することがで
きる評価モードである。クロック信号Ｃ１のエッジが高
レベルになりつつあるため、データ伝播クロック信号が
生成され、補充信号ＲＥＦＩＬＬの状態によって回路８
を再び読取りモードかまたは書込みモードのデータ伝播
モードにする。
【００２７】図１の１４に示した監視回路は、メモリ・
セル２０からデータを読み取るときに働き始める。監視
回路１４は、第１の監視トランジスタ８６と第２の監視
トランジスタ８８を含み、これらは両方とも本発明では
ＰＭＯＳ素子の形で例示される。第１の監視トランジス
タ８６は、供給電圧Ｖddを第１のビット線１６に接続す
るソース・ドレイン電流経路を有し、第２の監視トラン
ジスタ８８は、供給電圧Ｖddを第２のビット線１８に接
続するソース・ドレイン電流経路を有する。監視トラン
ジスタ８６のゲートは、第２のビット線１８に接続さ
れ、監視トランジスタ８８のゲートは、第１のビット線
１６に接続される。
セル２０からデータを読み取るときに働き始める。監視
回路１４は、第１の監視トランジスタ８６と第２の監視
トランジスタ８８を含み、これらは両方とも本発明では
ＰＭＯＳ素子の形で例示される。第１の監視トランジス
タ８６は、供給電圧Ｖddを第１のビット線１６に接続す
るソース・ドレイン電流経路を有し、第２の監視トラン
ジスタ８８は、供給電圧Ｖddを第２のビット線１８に接
続するソース・ドレイン電流経路を有する。監視トラン
ジスタ８６のゲートは、第２のビット線１８に接続さ
れ、監視トランジスタ８８のゲートは、第１のビット線
１６に接続される。
【００２８】読取り動作において、ビット線のうちの１
つが、メモリ・セル２０のうちの１つの小さなトランジ
スタ（図示せず）により高レベル状態に維持されなけれ
ばならない。メモリ・セルの小さなトランジスタにとっ
ては、メモリ・セル内のトランスファー・ゲートの接合
容量とビット線自体の容量を考慮すると、長い読取り動
作においてビット線を高レベルに維持することは困難で
ある。しかしながら、監視回路１４により、低レベル側
のビット線が、反対のビット線に結合された監視トラン
ジスタをオンにし、反対のビット線を長いサイクルの間
供給電圧レベルに維持して、ビット線の漏れを補償す
る。
つが、メモリ・セル２０のうちの１つの小さなトランジ
スタ（図示せず）により高レベル状態に維持されなけれ
ばならない。メモリ・セルの小さなトランジスタにとっ
ては、メモリ・セル内のトランスファー・ゲートの接合
容量とビット線自体の容量を考慮すると、長い読取り動
作においてビット線を高レベルに維持することは困難で
ある。しかしながら、監視回路１４により、低レベル側
のビット線が、反対のビット線に結合された監視トラン
ジスタをオンにし、反対のビット線を長いサイクルの間
供給電圧レベルに維持して、ビット線の漏れを補償す
る。
【００２９】たとえば、メモリ・セル２０のうちの１つ
から読み取った論理状態は、その第１のビット線１６が
高レベルに維持されることを必要とし、第２のビット線
１８は、低レベルになることができる。この場合、ビッ
ト線１８が低レベルに移行するとき、第１の監視トラン
ジスタ８６のゲートの電圧信号が低レベルになり、トラ
ンジスタを「オン」にし、すなわち、ドレイン・ソース
電流経路に沿って導通する。トランジスタ８６が「オ
ン」になるとき、供給電圧Ｖddは、第１のビット線１６
に印加され、読取り動作中ずっとビット線が所期の高レ
ベルの論理充電状態のままになる。
から読み取った論理状態は、その第１のビット線１６が
高レベルに維持されることを必要とし、第２のビット線
１８は、低レベルになることができる。この場合、ビッ
ト線１８が低レベルに移行するとき、第１の監視トラン
ジスタ８６のゲートの電圧信号が低レベルになり、トラ
ンジスタを「オン」にし、すなわち、ドレイン・ソース
電流経路に沿って導通する。トランジスタ８６が「オ
ン」になるとき、供給電圧Ｖddは、第１のビット線１６
に印加され、読取り動作中ずっとビット線が所期の高レ
ベルの論理充電状態のままになる。
【００３０】また、監視回路１４は、データがデータ入
力ＤＩＮにおいて遅れる場合に、ビット線１６および１
８に所期の充電状態を生成するのを支援する。データが
ＤＩＮにおいて遅れ、クロック信号Ｃ１が高レベルにな
るとき、ビット線１６と１８に不正確な充電状態が生じ
る場合がある。この不正確な充電状態は、所期のデータ
がＤＩＮに到達するときに修正されなければならない。
データ伝播クロック信号のある間に所期のデータがＤＩ
Ｎに到達すると、３０と３２の所期の出力によって、ト
ライステート・バッファが、ビット線１６と１８の充電
状態を所期のデータを表す充電状態に変化させる。一方
のビット線の低レベルになる信号が所期の充電状態に達
すると、反対のビット線に結合された監視トランジスタ
がオンになり、反対のビット線をＶddにまで引き上げ
る。
力ＤＩＮにおいて遅れる場合に、ビット線１６および１
８に所期の充電状態を生成するのを支援する。データが
ＤＩＮにおいて遅れ、クロック信号Ｃ１が高レベルにな
るとき、ビット線１６と１８に不正確な充電状態が生じ
る場合がある。この不正確な充電状態は、所期のデータ
がＤＩＮに到達するときに修正されなければならない。
データ伝播クロック信号のある間に所期のデータがＤＩ
Ｎに到達すると、３０と３２の所期の出力によって、ト
ライステート・バッファが、ビット線１６と１８の充電
状態を所期のデータを表す充電状態に変化させる。一方
のビット線の低レベルになる信号が所期の充電状態に達
すると、反対のビット線に結合された監視トランジスタ
がオンになり、反対のビット線をＶddにまで引き上げ
る。
【００３１】以上説明した好ましい実施形態は、本発明
の原理を例示するためのものであり、本発明の範囲を制
限するものではない。当業者は、併記の特許請求の範囲
から逸脱することなく、他の様々な実施形態および以上
の好ましい実施形態に対する修正を行うことができる。
たとえば、例示したトライステート・バッファ装置が好
ましいが、本発明の範囲内で他のバッファ装置を使用す
ることができる。また、書込みドライバ論理回路におい
て、システム・クロックからの所期のクロック信号を生
成するために他の論理装置を利用することができる。
の原理を例示するためのものであり、本発明の範囲を制
限するものではない。当業者は、併記の特許請求の範囲
から逸脱することなく、他の様々な実施形態および以上
の好ましい実施形態に対する修正を行うことができる。
たとえば、例示したトライステート・バッファ装置が好
ましいが、本発明の範囲内で他のバッファ装置を使用す
ることができる。また、書込みドライバ論理回路におい
て、システム・クロックからの所期のクロック信号を生
成するために他の論理装置を利用することができる。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）メモリと結合された複数のメモリ・
セル間のデータを転送するためのビット線対を有する電
子計算機メモリ用の書込みドライバ装置であって、
（ａ）データ信号を受け取るためのデータ入力と、
（ｂ）補充信号を受け取るための補充入力と、（ｃ）デ
ータ伝播クロック信号を受け取るためのデータ伝播クロ
ック入力と、（ｄ）データ入力、補充入力およびデータ
伝播クロック入力に接続され、第１のデータ出力と第２
のデータ出力を有し、データ信号、補充信号およびデー
タ伝播クロック入力に応答して、第１のデータ出力に第
１のデータ出力信号を生成し、第２のデータ出力に第２
のデータ出力信号を生成するための書込みドライバ論理
回路と、（ｅ）第１のデータ出力、第２のデータ出力お
よびビット線対に接続され、第１の出力信号と第２の出
力信号に応答してビット線対に所期の充電状態を生成す
るためのトライステート・バッファとを含む書込みドラ
イバ装置。 （２）データ伝播クロック入力が、第１のクロック信号
と、第１のクロック信号とデータ伝播期間だけ位相がず
れた第２のクロック信号とから得られる上記（１）に記
載の装置。 （３）トライステート・バッファが、（ａ）供給電圧源
とビット線対の第１のビット線を接続するドレイン・ソ
ース電流経路と、書込みドライバ論理回路の第１のデー
タ出力に接続されたゲートとを有する第１のチャージ・
トランジスタと、（ｂ）第１のビット線と接地を接続す
るドレイン・ソース電流経路と、書込みドライバ論理回
路の第２のデータ出力に接続されたゲートとを有する第
１のドローダウン・トランジスタと、（ｃ）供給電圧源
とビット線対の第２のビット線を接続するドレイン・ソ
ース電流経路と、書込みドライバ論理回路の第１のデー
タ出力に接続されたゲートとを有する第２のチャージ・
トランジスタと、（ｄ）第２のビット線と接地を接続す
るドレイン・ソース電流経路と、書込みドライバ論理回
路の第１のデータ出力に接続されたゲートとを有する第
２のドローダウン・トランジスタとを含む上記（１）に
記載の装置。 （４）書込みドライバ論理回路が、（ａ）データ入力と
補充入力に接続され、第１の中間出力ノードと第２の中
間出力ノードとを有し、データ信号と補充信号に応答し
て、第１の中間出力ノードに第１の中間データ出力信号
を生成し、第２の中間出力ノードに第２の中間データ出
力信号を生成するための中間論理回路と、（ｂ）第１と
第２の中間出力ノードとデータ伝播クロック入力に接続
され、第１と第２の中間データ信号およびデータ伝播ク
ロック信号に応答して、第１のデータ出力信号と第２の
データ出力信号を生成するための出力論理回路とを含む
上記（１）に記載の書込みドライバ装置。 （５）（ａ）データ伝播クロック信号と関連したプレチ
ャージ・クロック信号を生成するためのプレチャージ・
クロック信号手段と、（ｂ）各プレチャージ・クロック
信号に応答して第１のビット線をプレチャージするプレ
チャージ回路とをさらに含む上記（１）に記載の装置。 （６）（ａ）データ伝播クロック信号が、第１のクロッ
ク信号と、第１のクロック信号とデータ伝播期間だけ位
相がずれた第２のクロック信号とから得られ、（ｂ）プ
レチャージ・クロック信号が、データ伝播クロック信号
と、第１のクロック信号と位相が逆の第３のクロック信
号とから得られる上記（５）に記載の装置。 （７）（ａ）供給電圧源とビット線対の第１のビット線
とを接続するソース・ドレイン電流経路と、ビット線対
の第２のビット線に接続されたゲートとを有する第１の
監視トランジスタと、（ｂ）供給電圧源と第２のビット
線とを接続するソース・ドレイン電流経路と、第１のビ
ット線に接続されたゲートとを有する第２の監視トラン
ジスタとを含む上記（５）に記載の装置。 （８）（ａ）供給電圧源とビット線対の第１のビット線
とを接続するソース・ドレイン電流経路と、ビット線対
の第２のビット線に接続されたゲートとを有する第１の
監視トランジスタと、（ｂ）供給電圧源と第２のビット
線とを接続するソース・ドレイン電流経路と、第１のビ
ット線に接続されたゲートとを有する第２の監視トラン
ジスタとを含む上記（１）に記載の装置。 （９）複数のメモリ・セルとの間でデータを転送するビ
ット線対を有する電子計算機メモリにデータを書き込む
方法であって、（ａ）データ入力信号、補充信号および
データ伝播クロック信号に応答して、第１のデータ出力
に第１のデータ出力信号を生成し、第２のデータ出力に
第２のデータ出力信号を生成し、ビット線対に印加され
る論理データ状態を共に表す段階と、（ｂ）第１と第２
のデータ出力信号に応答して、ビット線対に所期の充電
状態を生成する段階とを含む方法。 （１０）（ａ）第１のクロック信号と、第１のクロック
信号からデータ伝播期間だけ位相がずれた第２のクロッ
ク信号とからデータ伝播クロック信号を得る段階とをさ
らに含む上記（９）に記載の方法。 （１１）第１と第２のデータ出力信号を生成する段階
が、（ａ）データ信号と補充信号に応答して、第１の中
間ノードに第１の中間データ信号を生成し、第２の中間
ノードに第２の中間データ信号を生成する段階と、
（ｂ）第１と第２の中間データ信号とデータ伝播クロッ
ク信号とに応答して、第１と第２のデータ出力を生成す
る段階とを含む上記（９）に記載の方法。 （１２）（ａ）データ伝播クロック信号よりも各システ
ム・クロック・サイクルの間隔だけ先行するようにタイ
ミングが調整されたプレチャージ・クロック信号を生成
する段階と、（ｂ）各システム・クロック・サイクルに
おいて、プレチャージ・クロック信号に応答して、第１
のビット線と第２のビット線にプレチャージする段階と
をさらに含む上記（９）に記載の方法。 （１３）（ａ）第１のクロック信号と、第１のクロック
信号とデータ伝播期間だけ位相がずれた第２のクロック
信号とからデータ伝播クロック信号を得る段階と、
（ｂ）データ伝播クロック信号と、第１のクロック信号
と位相が逆の第３のクロック信号とからプレチャージ・
クロック信号を得る段階とをさらに含む上記（１２）に
記載の方法。 （１４）（ａ）第２のビット線の低減電圧信号に応答し
て、第１のビット線に供給電圧を印加する段階と、
（ｂ）第１のビット線の低減電圧信号に応答して、第２
のビット線に供給電圧を印加する段階とをさらに含む上
記（１２）に記載の方法。 （１５）（ａ）第２のビット線の低減電圧信号に応答し
て、第１のビット線に供給電圧を印加する段階と、
（ｂ）第１のビット線の低減電圧信号に応答して、第２
のビット線に供給電圧を印加する段階とをさらに含む上
記（９）に記載の方法。 （１６）電子計算機メモリに結合されたビット線をプレ
チャージする装置であって、（ａ）データ入力信号、補
充信号およびデータ伝播クロック信号に応答して、第１
のビット線に所期のデータを表す所期の充電状態を生成
するための書込みドライバ回路と、（ｂ）データ伝播ク
ロック信号と関連したプレチャージ・クロック信号を生
成するためのプレチャージ・クロック信号手段と、
（ｃ）各プレチャージ・クロック信号に応答して、第１
のビット線にプレチャージするプレチャージ回路とを含
む装置。 （１７）プレチャージ回路が、（ａ）供給電圧源に第１
のビット線を接続するソース・ドレイン電流経路と、プ
レチャージ・クロック信号を受け取るように接続された
ゲートとを有する第１のプレチャージ・トランジスタを
含む上記（１６）に記載の装置。 （１８）（ａ）書込みドライバ回路が、第１のビット線
に所期の充電状態を生成すると同時に第２のビット線に
相補的な充電状態を生成するためのものでもあり、
（ｂ）プレチャージ回路が、各プレチャージ・クロック
信号に応答して第２のビット線にプレチャージを行うた
めのものでもある上記（１６）に記載の装置。 （１９）プレチャージ回路が、（ａ）供給電圧源に第１
のビット線を接続するソース・ドレイン電流経路と、プ
レチャージ・クロック信号を受け取るように接続された
ゲートとを有する第１のプレチャージ・トランジスタ
と、（ｂ）供給電圧源に第２のビット線を接続するソー
ス・ドレイン電流経路と、プレチャージ・クロック信号
を受け取るように接続されたゲートとを有する第２のプ
レチャージ・トランジスタとを含む上記（１８）に記載
の装置。 （２０）（ａ）第１のビット線と第２のビット線を接続
するソース・ドレイン電流経路と、プレチャージ・クロ
ック信号を受け取るように接続されたゲートとを有する
均等化トランジスタをさらに含む上記（１９）に記載の
装置。 （２１）（ａ）データ伝播クロック信号が、第１のクロ
ック信号と、第１のクロック信号とデータ伝播期間だけ
位相がずれた第２のクロック信号とから得られ、（ｂ）
プレチャージ・クロック信号が、データ伝播クロック信
号と、第１のクロック信号と位相が逆の第３のクロック
信号とから得られる上記（１６）に記載の装置。 （２２）電子計算機メモリに結合されたビット線をプレ
チャージする方法であって、（ａ）各システム・クロッ
ク・サイクルにおいてデータ伝播クロック信号に先行す
るようにタイミングがとられたデータ伝播クロック信号
とプレチャージ・クロック信号とをシステム・クロック
・サイクルのすべてのサイクルにおいて生成する段階
と、（ｂ）各システム・クロック・サイクルにおけるプ
レチャージ・クロック信号に応答して、第１のビット線
にプレチャージする段階と、（ｃ）データ伝播信号、デ
ータ入力信号および補充信号に応答して、第１のビット
線上に所期の充電状態を生成する段階とを含む方法。 （２３） 第１のビット線にプレチャージを行う段階が
（ａ）第１のビット線を供給電圧源に接続するソース・
ドレイン電流経路を有するトランジスタのスイッチを入
れるためにプレチャージ・クロック信号を印加する段階
を含む上記（２２）に記載の方法。 （２４）（ａ）各システム・クロック・サイクルにおい
てプレチャージ・クロック信号に応答して第２のビット
線にプレチャージする段階と、（ｂ）データ伝播信号、
データ入力信号および補充信号に応答して、第２のビッ
ト線上に相補的な充電状態を生成する段階とをさらに含
む上記（２３）に記載の方法。 （２５）第２のビット線にプレチャージする段階が、
（ａ）第２のビット線を供給電圧源に接続するソース・
ドレイン電流経路を有するトランジスタのスイッチを入
れるためにプレチャージ・クロック信号を印加する段階
をさらに含む上記（２４）に記載の方法。 （２６）（ａ）第１のクロック信号と、第１のクロック
信号とデータ伝播期間だけ位相がずれた第２のクロック
信号とからデータ伝播クロック信号を得る段階と、
（ｂ）データ伝播クロック信号と、第１のクロック信号
と位相が逆の第３のクロック信号とからプレチャージ・
クロック信号を得る段階とを含む上記（２２）に記載の
方法。 （２７）電子計算機メモリからの読取り動作中に電子計
算機メモリに結合されたビット線上に所期の電荷を維持
する装置であって、（ａ）供給電圧源とビット線対の第
１のビット線を接続するソース・ドレイン電流経路と、
ビット線対の第２のビット線に接続されたゲートとを有
する第１の監視トランジスタと、（ｂ）供給電圧源と第
２のビット線を接続するソース・ドレイン電流経路と、
第１のビット線に接続されたゲートとを有する第２の監
視トランジスタとを含む装置。 （２８）電子計算機メモリからの読取り動作中に、電子
計算機メモリに結合されたビット線対上に所期の電荷を
維持する方法であって、（ａ）ビット線対の第２のビッ
ト線の低減電圧信号に応答して、ビット線対の第１のビ
ット線に供給電圧を印加する段階を含む方法。 （２９）（ａ）第１のビット線に供給電圧を印加する段
階が、第２のビット線からの電圧を、供給電圧源と第１
のビット線を接続するそのソース・ドレイン電流経路を
有するトランジスタのゲートに印加する段階を含む上記
（２８）に記載の方法。
セル間のデータを転送するためのビット線対を有する電
子計算機メモリ用の書込みドライバ装置であって、
（ａ）データ信号を受け取るためのデータ入力と、
（ｂ）補充信号を受け取るための補充入力と、（ｃ）デ
ータ伝播クロック信号を受け取るためのデータ伝播クロ
ック入力と、（ｄ）データ入力、補充入力およびデータ
伝播クロック入力に接続され、第１のデータ出力と第２
のデータ出力を有し、データ信号、補充信号およびデー
タ伝播クロック入力に応答して、第１のデータ出力に第
１のデータ出力信号を生成し、第２のデータ出力に第２
のデータ出力信号を生成するための書込みドライバ論理
回路と、（ｅ）第１のデータ出力、第２のデータ出力お
よびビット線対に接続され、第１の出力信号と第２の出
力信号に応答してビット線対に所期の充電状態を生成す
るためのトライステート・バッファとを含む書込みドラ
イバ装置。 （２）データ伝播クロック入力が、第１のクロック信号
と、第１のクロック信号とデータ伝播期間だけ位相がず
れた第２のクロック信号とから得られる上記（１）に記
載の装置。 （３）トライステート・バッファが、（ａ）供給電圧源
とビット線対の第１のビット線を接続するドレイン・ソ
ース電流経路と、書込みドライバ論理回路の第１のデー
タ出力に接続されたゲートとを有する第１のチャージ・
トランジスタと、（ｂ）第１のビット線と接地を接続す
るドレイン・ソース電流経路と、書込みドライバ論理回
路の第２のデータ出力に接続されたゲートとを有する第
１のドローダウン・トランジスタと、（ｃ）供給電圧源
とビット線対の第２のビット線を接続するドレイン・ソ
ース電流経路と、書込みドライバ論理回路の第１のデー
タ出力に接続されたゲートとを有する第２のチャージ・
トランジスタと、（ｄ）第２のビット線と接地を接続す
るドレイン・ソース電流経路と、書込みドライバ論理回
路の第１のデータ出力に接続されたゲートとを有する第
２のドローダウン・トランジスタとを含む上記（１）に
記載の装置。 （４）書込みドライバ論理回路が、（ａ）データ入力と
補充入力に接続され、第１の中間出力ノードと第２の中
間出力ノードとを有し、データ信号と補充信号に応答し
て、第１の中間出力ノードに第１の中間データ出力信号
を生成し、第２の中間出力ノードに第２の中間データ出
力信号を生成するための中間論理回路と、（ｂ）第１と
第２の中間出力ノードとデータ伝播クロック入力に接続
され、第１と第２の中間データ信号およびデータ伝播ク
ロック信号に応答して、第１のデータ出力信号と第２の
データ出力信号を生成するための出力論理回路とを含む
上記（１）に記載の書込みドライバ装置。 （５）（ａ）データ伝播クロック信号と関連したプレチ
ャージ・クロック信号を生成するためのプレチャージ・
クロック信号手段と、（ｂ）各プレチャージ・クロック
信号に応答して第１のビット線をプレチャージするプレ
チャージ回路とをさらに含む上記（１）に記載の装置。 （６）（ａ）データ伝播クロック信号が、第１のクロッ
ク信号と、第１のクロック信号とデータ伝播期間だけ位
相がずれた第２のクロック信号とから得られ、（ｂ）プ
レチャージ・クロック信号が、データ伝播クロック信号
と、第１のクロック信号と位相が逆の第３のクロック信
号とから得られる上記（５）に記載の装置。 （７）（ａ）供給電圧源とビット線対の第１のビット線
とを接続するソース・ドレイン電流経路と、ビット線対
の第２のビット線に接続されたゲートとを有する第１の
監視トランジスタと、（ｂ）供給電圧源と第２のビット
線とを接続するソース・ドレイン電流経路と、第１のビ
ット線に接続されたゲートとを有する第２の監視トラン
ジスタとを含む上記（５）に記載の装置。 （８）（ａ）供給電圧源とビット線対の第１のビット線
とを接続するソース・ドレイン電流経路と、ビット線対
の第２のビット線に接続されたゲートとを有する第１の
監視トランジスタと、（ｂ）供給電圧源と第２のビット
線とを接続するソース・ドレイン電流経路と、第１のビ
ット線に接続されたゲートとを有する第２の監視トラン
ジスタとを含む上記（１）に記載の装置。 （９）複数のメモリ・セルとの間でデータを転送するビ
ット線対を有する電子計算機メモリにデータを書き込む
方法であって、（ａ）データ入力信号、補充信号および
データ伝播クロック信号に応答して、第１のデータ出力
に第１のデータ出力信号を生成し、第２のデータ出力に
第２のデータ出力信号を生成し、ビット線対に印加され
る論理データ状態を共に表す段階と、（ｂ）第１と第２
のデータ出力信号に応答して、ビット線対に所期の充電
状態を生成する段階とを含む方法。 （１０）（ａ）第１のクロック信号と、第１のクロック
信号からデータ伝播期間だけ位相がずれた第２のクロッ
ク信号とからデータ伝播クロック信号を得る段階とをさ
らに含む上記（９）に記載の方法。 （１１）第１と第２のデータ出力信号を生成する段階
が、（ａ）データ信号と補充信号に応答して、第１の中
間ノードに第１の中間データ信号を生成し、第２の中間
ノードに第２の中間データ信号を生成する段階と、
（ｂ）第１と第２の中間データ信号とデータ伝播クロッ
ク信号とに応答して、第１と第２のデータ出力を生成す
る段階とを含む上記（９）に記載の方法。 （１２）（ａ）データ伝播クロック信号よりも各システ
ム・クロック・サイクルの間隔だけ先行するようにタイ
ミングが調整されたプレチャージ・クロック信号を生成
する段階と、（ｂ）各システム・クロック・サイクルに
おいて、プレチャージ・クロック信号に応答して、第１
のビット線と第２のビット線にプレチャージする段階と
をさらに含む上記（９）に記載の方法。 （１３）（ａ）第１のクロック信号と、第１のクロック
信号とデータ伝播期間だけ位相がずれた第２のクロック
信号とからデータ伝播クロック信号を得る段階と、
（ｂ）データ伝播クロック信号と、第１のクロック信号
と位相が逆の第３のクロック信号とからプレチャージ・
クロック信号を得る段階とをさらに含む上記（１２）に
記載の方法。 （１４）（ａ）第２のビット線の低減電圧信号に応答し
て、第１のビット線に供給電圧を印加する段階と、
（ｂ）第１のビット線の低減電圧信号に応答して、第２
のビット線に供給電圧を印加する段階とをさらに含む上
記（１２）に記載の方法。 （１５）（ａ）第２のビット線の低減電圧信号に応答し
て、第１のビット線に供給電圧を印加する段階と、
（ｂ）第１のビット線の低減電圧信号に応答して、第２
のビット線に供給電圧を印加する段階とをさらに含む上
記（９）に記載の方法。 （１６）電子計算機メモリに結合されたビット線をプレ
チャージする装置であって、（ａ）データ入力信号、補
充信号およびデータ伝播クロック信号に応答して、第１
のビット線に所期のデータを表す所期の充電状態を生成
するための書込みドライバ回路と、（ｂ）データ伝播ク
ロック信号と関連したプレチャージ・クロック信号を生
成するためのプレチャージ・クロック信号手段と、
（ｃ）各プレチャージ・クロック信号に応答して、第１
のビット線にプレチャージするプレチャージ回路とを含
む装置。 （１７）プレチャージ回路が、（ａ）供給電圧源に第１
のビット線を接続するソース・ドレイン電流経路と、プ
レチャージ・クロック信号を受け取るように接続された
ゲートとを有する第１のプレチャージ・トランジスタを
含む上記（１６）に記載の装置。 （１８）（ａ）書込みドライバ回路が、第１のビット線
に所期の充電状態を生成すると同時に第２のビット線に
相補的な充電状態を生成するためのものでもあり、
（ｂ）プレチャージ回路が、各プレチャージ・クロック
信号に応答して第２のビット線にプレチャージを行うた
めのものでもある上記（１６）に記載の装置。 （１９）プレチャージ回路が、（ａ）供給電圧源に第１
のビット線を接続するソース・ドレイン電流経路と、プ
レチャージ・クロック信号を受け取るように接続された
ゲートとを有する第１のプレチャージ・トランジスタ
と、（ｂ）供給電圧源に第２のビット線を接続するソー
ス・ドレイン電流経路と、プレチャージ・クロック信号
を受け取るように接続されたゲートとを有する第２のプ
レチャージ・トランジスタとを含む上記（１８）に記載
の装置。 （２０）（ａ）第１のビット線と第２のビット線を接続
するソース・ドレイン電流経路と、プレチャージ・クロ
ック信号を受け取るように接続されたゲートとを有する
均等化トランジスタをさらに含む上記（１９）に記載の
装置。 （２１）（ａ）データ伝播クロック信号が、第１のクロ
ック信号と、第１のクロック信号とデータ伝播期間だけ
位相がずれた第２のクロック信号とから得られ、（ｂ）
プレチャージ・クロック信号が、データ伝播クロック信
号と、第１のクロック信号と位相が逆の第３のクロック
信号とから得られる上記（１６）に記載の装置。 （２２）電子計算機メモリに結合されたビット線をプレ
チャージする方法であって、（ａ）各システム・クロッ
ク・サイクルにおいてデータ伝播クロック信号に先行す
るようにタイミングがとられたデータ伝播クロック信号
とプレチャージ・クロック信号とをシステム・クロック
・サイクルのすべてのサイクルにおいて生成する段階
と、（ｂ）各システム・クロック・サイクルにおけるプ
レチャージ・クロック信号に応答して、第１のビット線
にプレチャージする段階と、（ｃ）データ伝播信号、デ
ータ入力信号および補充信号に応答して、第１のビット
線上に所期の充電状態を生成する段階とを含む方法。 （２３） 第１のビット線にプレチャージを行う段階が
（ａ）第１のビット線を供給電圧源に接続するソース・
ドレイン電流経路を有するトランジスタのスイッチを入
れるためにプレチャージ・クロック信号を印加する段階
を含む上記（２２）に記載の方法。 （２４）（ａ）各システム・クロック・サイクルにおい
てプレチャージ・クロック信号に応答して第２のビット
線にプレチャージする段階と、（ｂ）データ伝播信号、
データ入力信号および補充信号に応答して、第２のビッ
ト線上に相補的な充電状態を生成する段階とをさらに含
む上記（２３）に記載の方法。 （２５）第２のビット線にプレチャージする段階が、
（ａ）第２のビット線を供給電圧源に接続するソース・
ドレイン電流経路を有するトランジスタのスイッチを入
れるためにプレチャージ・クロック信号を印加する段階
をさらに含む上記（２４）に記載の方法。 （２６）（ａ）第１のクロック信号と、第１のクロック
信号とデータ伝播期間だけ位相がずれた第２のクロック
信号とからデータ伝播クロック信号を得る段階と、
（ｂ）データ伝播クロック信号と、第１のクロック信号
と位相が逆の第３のクロック信号とからプレチャージ・
クロック信号を得る段階とを含む上記（２２）に記載の
方法。 （２７）電子計算機メモリからの読取り動作中に電子計
算機メモリに結合されたビット線上に所期の電荷を維持
する装置であって、（ａ）供給電圧源とビット線対の第
１のビット線を接続するソース・ドレイン電流経路と、
ビット線対の第２のビット線に接続されたゲートとを有
する第１の監視トランジスタと、（ｂ）供給電圧源と第
２のビット線を接続するソース・ドレイン電流経路と、
第１のビット線に接続されたゲートとを有する第２の監
視トランジスタとを含む装置。 （２８）電子計算機メモリからの読取り動作中に、電子
計算機メモリに結合されたビット線対上に所期の電荷を
維持する方法であって、（ａ）ビット線対の第２のビッ
ト線の低減電圧信号に応答して、ビット線対の第１のビ
ット線に供給電圧を印加する段階を含む方法。 （２９）（ａ）第１のビット線に供給電圧を印加する段
階が、第２のビット線からの電圧を、供給電圧源と第１
のビット線を接続するそのソース・ドレイン電流経路を
有するトランジスタのゲートに印加する段階を含む上記
（２８）に記載の方法。
【図面の簡単な説明】
【図１】発明の原理を実施する書込みドライバとプレチ
ャージ回路を示す回路図である。
ャージ回路を示す回路図である。
【図２】図１に示した回路によって利用されるシステム
・クロック信号を示すタイミング図である。
・クロック信号を示すタイミング図である。
１０ ドライバ回路 １２ プレチャージ回路 １４ 監視回路 １６ ビット線 １８ ビット線 ２０ メモリ・セル ２２ 列デコーダ ２４ センス増幅器 ２６ ドライバ論理回路 ２８ トライステート・バッファ装置 ３０ データ出力 ３２ 出力 ４０ ゲート ４２ ゲート ４４ ゲート ４６ ゲート ４８ 反転器 ５０ トランジスタ ５２ トランジスタ ５４ トランジスタ ６０ 反転器 ６２ ゲート ７０ プレチャージ・トランジスタ ７２ プレチャージ・トランジスタ ７４ 均等化トランジスタ ７６ 反転器 ７８ ゲート ８０ ワード線 ８６ 監視トランジスタ ８８ 監視トランジスタ １００ ノード １０１ ノード
Claims (29)
- 【請求項１】メモリと結合された複数のメモリ・セル間
のデータを転送するためのビット線対を有する電子計算
機メモリ用の書込みドライバ装置であって、（ａ）デー
タ信号を受け取るためのデータ入力と、（ｂ）補充信号
を受け取るための補充入力と、（ｃ）データ伝播クロッ
ク信号を受け取るためのデータ伝播クロック入力と、
（ｄ）データ入力、補充入力およびデータ伝播クロック
入力に接続され、第１のデータ出力と第２のデータ出力
を有し、データ信号、補充信号およびデータ伝播クロッ
ク入力に応答して、第１のデータ出力に第１のデータ出
力信号を生成し、第２のデータ出力に第２のデータ出力
信号を生成するための書込みドライバ論理回路と、
（ｅ）第１のデータ出力、第２のデータ出力およびビッ
ト線対に接続され、第１の出力信号と第２の出力信号に
応答してビット線対に所期の充電状態を生成するための
トライステート・バッファとを含む書込みドライバ装
置。 - 【請求項２】データ伝播クロック入力が、第１のクロッ
ク信号と、第１のクロック信号とデータ伝播期間だけ位
相がずれた第２のクロック信号とから得られる請求項１
に記載の装置。 - 【請求項３】トライステート・バッファが、（ａ）供給
電圧源とビット線対の第１のビット線を接続するドレイ
ン・ソース電流経路と、書込みドライバ論理回路の第１
のデータ出力に接続されたゲートとを有する第１のチャ
ージ・トランジスタと、（ｂ）第１のビット線と接地を
接続するドレイン・ソース電流経路と、書込みドライバ
論理回路の第２のデータ出力に接続されたゲートとを有
する第１のドローダウン・トランジスタと、（ｃ）供給
電圧源とビット線対の第２のビット線を接続するドレイ
ン・ソース電流経路と、書込みドライバ論理回路の第１
のデータ出力に接続されたゲートとを有する第２のチャ
ージ・トランジスタと、（ｄ）第２のビット線と接地を
接続するドレイン・ソース電流経路と、書込みドライバ
論理回路の第１のデータ出力に接続されたゲートとを有
する第２のドローダウン・トランジスタとを含む請求項
１に記載の装置。 - 【請求項４】書込みドライバ論理回路が、（ａ）データ
入力と補充入力に接続され、第１の中間出力ノードと第
２の中間出力ノードとを有し、データ信号と補充信号に
応答して、第１の中間出力ノードに第１の中間データ出
力信号を生成し、第２の中間出力ノードに第２の中間デ
ータ出力信号を生成するための中間論理回路と、（ｂ）
第１と第２の中間出力ノードとデータ伝播クロック入力
に接続され、第１と第２の中間データ信号およびデータ
伝播クロック信号に応答して、第１のデータ出力信号と
第２のデータ出力信号を生成するための出力論理回路と
を含む請求項１に記載の書込みドライバ装置。 - 【請求項５】（ａ）データ伝播クロック信号と関連した
プレチャージ・クロック信号を生成するためのプレチャ
ージ・クロック信号手段と、（ｂ）各プレチャージ・ク
ロック信号に応答して第１のビット線をプレチャージす
るプレチャージ回路とをさらに含む請求項１に記載の装
置。 - 【請求項６】（ａ）データ伝播クロック信号が、第１の
クロック信号と、第１のクロック信号とデータ伝播期間
だけ位相がずれた第２のクロック信号とから得られ、
（ｂ）プレチャージ・クロック信号が、データ伝播クロ
ック信号と、第１のクロック信号と位相が逆の第３のク
ロック信号とから得られる請求項５に記載の装置。 - 【請求項７】（ａ）供給電圧源とビット線対の第１のビ
ット線とを接続するソース・ドレイン電流経路と、ビッ
ト線対の第２のビット線に接続されたゲートとを有する
第１の監視トランジスタと、（ｂ）供給電圧源と第２の
ビット線とを接続するソース・ドレイン電流経路と、第
１のビット線に接続されたゲートとを有する第２の監視
トランジスタとを含む請求項５に記載の装置。 - 【請求項８】（ａ）供給電圧源とビット線対の第１のビ
ット線とを接続するソース・ドレイン電流経路と、ビッ
ト線対の第２のビット線に接続されたゲートとを有する
第１の監視トランジスタと、（ｂ）供給電圧源と第２の
ビット線とを接続するソース・ドレイン電流経路と、第
１のビット線に接続されたゲートとを有する第２の監視
トランジスタとを含む請求項１に記載の装置。 - 【請求項９】複数のメモリ・セルとの間でデータを転送
するビット線対を有する電子計算機メモリにデータを書
き込む方法であって、（ａ）データ入力信号、補充信号
およびデータ伝播クロック信号に応答して、第１のデー
タ出力に第１のデータ出力信号を生成し、第２のデータ
出力に第２のデータ出力信号を生成し、ビット線対に印
加される論理データ状態を共に表す段階と、（ｂ）第１
と第２のデータ出力信号に応答して、ビット線対に所期
の充電状態を生成する段階とを含む方法。 - 【請求項１０】（ａ）第１のクロック信号と、第１のク
ロック信号からデータ伝播期間だけ位相がずれた第２の
クロック信号とからデータ伝播クロック信号を得る段階
とをさらに含む請求項９に記載の方法。 - 【請求項１１】第１と第２のデータ出力信号を生成する
段階が、（ａ）データ信号と補充信号に応答して、第１
の中間ノードに第１の中間データ信号を生成し、第２の
中間ノードに第２の中間データ信号を生成する段階と、
（ｂ）第１と第２の中間データ信号とデータ伝播クロッ
ク信号とに応答して、第１と第２のデータ出力を生成す
る段階とを含む請求項９に記載の方法。 - 【請求項１２】（ａ）データ伝播クロック信号よりも各
システム・クロック・サイクルの間隔だけ先行するよう
にタイミングが調整されたプレチャージ・クロック信号
を生成する段階と、（ｂ）各システム・クロック・サイ
クルにおいて、プレチャージ・クロック信号に応答し
て、第１のビット線と第２のビット線にプレチャージす
る段階とをさらに含む請求項９に記載の方法。 - 【請求項１３】（ａ）第１のクロック信号と、第１のク
ロック信号とデータ伝播期間だけ位相がずれた第２のク
ロック信号とからデータ伝播クロック信号を得る段階
と、（ｂ）データ伝播クロック信号と、第１のクロック
信号と位相が逆の第３のクロック信号とからプレチャー
ジ・クロック信号を得る段階とをさらに含む請求項１２
に記載の方法。 - 【請求項１４】（ａ）第２のビット線の低減電圧信号に
応答して、第１のビット線に供給電圧を印加する段階
と、（ｂ）第１のビット線の低減電圧信号に応答して、
第２のビット線に供給電圧を印加する段階とをさらに含
む請求項１２に記載の方法。 - 【請求項１５】（ａ）第２のビット線の低減電圧信号に
応答して、第１のビット線に供給電圧を印加する段階
と、（ｂ）第１のビット線の低減電圧信号に応答して、
第２のビット線に供給電圧を印加する段階とをさらに含
む請求項９に記載の方法。 - 【請求項１６】電子計算機メモリに結合されたビット線
をプレチャージする装置であって、（ａ）データ入力信
号、補充信号およびデータ伝播クロック信号に応答し
て、第１のビット線に所期のデータを表す所期の充電状
態を生成するための書込みドライバ回路と、（ｂ）デー
タ伝播クロック信号と関連したプレチャージ・クロック
信号を生成するためのプレチャージ・クロック信号手段
と、（ｃ）各プレチャージ・クロック信号に応答して、
第１のビット線にプレチャージするプレチャージ回路と
を含む装置。 - 【請求項１７】プレチャージ回路が、（ａ）供給電圧源
に第１のビット線を接続するソース・ドレイン電流経路
と、プレチャージ・クロック信号を受け取るように接続
されたゲートとを有する第１のプレチャージ・トランジ
スタを含む請求項１６に記載の装置。 - 【請求項１８】（ａ）書込みドライバ回路が、第１のビ
ット線に所期の充電状態を生成すると同時に第２のビッ
ト線に相補的な充電状態を生成するためのものでもあ
り、（ｂ）プレチャージ回路が、各プレチャージ・クロ
ック信号に応答して第２のビット線にプレチャージを行
うためのものでもある請求項１６に記載の装置。 - 【請求項１９】プレチャージ回路が、（ａ）供給電圧源
に第１のビット線を接続するソース・ドレイン電流経路
と、プレチャージ・クロック信号を受け取るように接続
されたゲートとを有する第１のプレチャージ・トランジ
スタと、（ｂ）供給電圧源に第２のビット線を接続する
ソース・ドレイン電流経路と、プレチャージ・クロック
信号を受け取るように接続されたゲートとを有する第２
のプレチャージ・トランジスタとを含む請求項１８に記
載の装置。 - 【請求項２０】（ａ）第１のビット線と第２のビット線
を接続するソース・ドレイン電流経路と、プレチャージ
・クロック信号を受け取るように接続されたゲートとを
有する均等化トランジスタをさらに含む請求項１９に記
載の装置。 - 【請求項２１】（ａ）データ伝播クロック信号が、第１
のクロック信号と、第１のクロック信号とデータ伝播期
間だけ位相がずれた第２のクロック信号とから得られ、
（ｂ）プレチャージ・クロック信号が、データ伝播クロ
ック信号と、第１のクロック信号と位相が逆の第３のク
ロック信号とから得られる請求項１６に記載の装置。 - 【請求項２２】電子計算機メモリに結合されたビット線
をプレチャージする方法であって、（ａ）各システム・
クロック・サイクルにおいてデータ伝播クロック信号に
先行するようにタイミングがとられたデータ伝播クロッ
ク信号とプレチャージ・クロック信号とをシステム・ク
ロック・サイクルのすべてのサイクルにおいて生成する
段階と、（ｂ）各システム・クロック・サイクルにおけ
るプレチャージ・クロック信号に応答して、第１のビッ
ト線にプレチャージする段階と、（ｃ）データ伝播信
号、データ入力信号および補充信号に応答して、第１の
ビット線上に所期の充電状態を生成する段階とを含む方
法。 - 【請求項２３】第１のビット線にプレチャージを行う段
階が（ａ）第１のビット線を供給電圧源に接続するソー
ス・ドレイン電流経路を有するトランジスタのスイッチ
を入れるためにプレチャージ・クロック信号を印加する
段階を含む請求項２２に記載の方法。 - 【請求項２４】（ａ）各システム・クロック・サイクル
においてプレチャージ・クロック信号に応答して第２の
ビット線にプレチャージする段階と、（ｂ）データ伝播
信号、データ入力信号および補充信号に応答して、第２
のビット線上に相補的な充電状態を生成する段階とをさ
らに含む請求項２３に記載の方法。 - 【請求項２５】第２のビット線にプレチャージする段階
が、（ａ）第２のビット線を供給電圧源に接続するソー
ス・ドレイン電流経路を有するトランジスタのスイッチ
を入れるためにプレチャージ・クロック信号を印加する
段階をさらに含む請求項２４に記載の方法。 - 【請求項２６】（ａ）第１のクロック信号と、第１のク
ロック信号とデータ伝播期間だけ位相がずれた第２のク
ロック信号とからデータ伝播クロック信号を得る段階
と、（ｂ）データ伝播クロック信号と、第１のクロック
信号と位相が逆の第３のクロック信号とからプレチャー
ジ・クロック信号を得る段階とを含む請求項２２に記載
の方法。 - 【請求項２７】電子計算機メモリからの読取り動作中に
電子計算機メモリに結合されたビット線上に所期の電荷
を維持する装置であって、（ａ）供給電圧源とビット線
対の第１のビット線を接続するソース・ドレイン電流経
路と、ビット線対の第２のビット線に接続されたゲート
とを有する第１の監視トランジスタと、（ｂ）供給電圧
源と第２のビット線を接続するソース・ドレイン電流経
路と、第１のビット線に接続されたゲートとを有する第
２の監視トランジスタとを含む装置。 - 【請求項２８】電子計算機メモリからの読取り動作中
に、電子計算機メモリに結合されたビット線対上に所期
の電荷を維持する方法であって、（ａ）ビット線対の第
２のビット線の低減電圧信号に応答して、ビット線対の
第１のビット線に供給電圧を印加する段階を含む方法。 - 【請求項２９】（ａ）第１のビット線に供給電圧を印加
する段階が、第２のビット線からの電圧を、供給電圧源
と第１のビット線を接続するそのソース・ドレイン電流
経路を有するトランジスタのゲートに印加する段階を含
む請求項２８に記載の方法。
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