JP3672384B2 - センス回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに接続されたビット線の間の電位差を検知してそれを増幅するセンス回路に関するものである。
【０００２】
【従来の技術】
図２は、従来のＤＲＡＭの要部を示す回路図である。
ＤＲＡＭでは、メモリセルアレイ１中に複数のメモリセルＭ１，Ｍ２，…を備えている。各メモリセルＭ１，Ｍ２，…は同様の構成であり、平行平板容量２とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３とを有している。各容量２の一方の電極は、ＮＭＯＳ３のソースに接続され、該容量２の他方の電極には、セルプレート電位を設定する基準電位ＶCPが与えられる接続になっている。図２中のメモリセルＭ１におけるＮＭＯＳ３のドレインは、ビット線ＢＬに接続され、該ＮＭＯＳ３のゲートがワード線ＷＬ０に接続されている。メモリセルＭ２のＮＭＯＳ３のドレインは、ビット線ＢＬＢに接続され、この該ＮＭＯＳ３のゲートが、ワード線ＷＬ１に接続されている。
メモリセルアレイ１から導出されたビット線対ＢＬ，ＢＬＢには、イコライズ回路４が接続されている。イコライズ回路４は各ビット線ＢＬ，ＢＬＢの電位を同一レベルに設定するものであり、ビット線プリチャージ用の基準電位ＶBLがソースに接続された２個のＮＭＯＳ４ａ，４ｂを備えている。各ＮＭＯＳ４ａ，４ｂのドレインは、ビット線対ＢＬ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ４ａ，４ｂのゲートには、制御信号EQM が共通に与えられるようになっている。各基準電位ＶCP及び基準電位ＶBLは、共に電源電位ＶCCの約１／２の中間電位であり、ＶＣＰ発生回路５及びＶＢＬ発生回路６でそれぞれ生成されて与えられる構成である。
【０００３】
ビット線対ＢＬ，ＢＬＢの先に、センス回路１０が接続されている。
センス回路１０において、ビット線対ＢＬ，ＢＬＢはトランスファゲートを構成する２つのＮＭＯＳ１１，１２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭＯＳ１１，１２のゲートには、制御信号TGが入力され、該制御信号TGに基づきＮＭＯＳ１１，１２がオンして各ノードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが、それぞれ接続される構成である。
ノードＮＡとノードＮＡＢの間には、ソース同士が接続された２つのＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１３ａ，１３ｂで構成されたセンスアンプ１３と、ソース同士が接続された２つのＮＭＯＳ１４ａ，１４ｂで構成されたセンスアンプ１４とが、設けられている。ノードＮＡは、ＰＭＯＳ１３ａ及びＮＭＯＳ１４ａのドレインと、ＰＭＯＳ１３ｂ及びＮＭＯＳ１４ｂのゲートに接続されている。ノードＮＡＢは、ＰＭＯＳ１３ｂ及びＮＭＯＳ１４ｂのドレインと、ＰＭＯＳ１３ａ及びＮＭＯＳ１４ａのゲートに接続されている。
【０００４】
ＰＭＯＳ１３ａ，１３ｂのソースは、ソースが電源電位ＶCCに接続されたＰＭＯＳ１５のドレインに接続されている。ＮＭＯＳ１４ａ，１４ｂのソースは、ソースが電源電位ＶSSに接続されたＮＭＯＳ１６のドレインに接続されている。ＮＭＯＳ１６のゲートには、センス開始信号SLNGB がインバータ１７を介して信号SLNGとなって与えられる構成になっている。ＮＭＯＳ１５には、信号SLNGがインバータ１８を介して信号SLPGになって与えられる構成である。各インバータ１７，１８は、電源電位ＶCCと電源電位ＶSS間に接続され、入力信号のレベルに応じて出力信号のレベルを電位ＶCCまたは電位ＶSSに設定する構成である。
実際のＤＲＡＭでは、メモリセルアレイ１からは複数組のビット線対ＢＬ，ＢＬＢが導出されているので、それらに対応して複数のセンス回路１０がアレイ化されている。ただし、ＰＭＯＳ１５、ＮＭＯＳ１６、及びインバータ１７，１８は、複数のセンス回路１０で共用される構成である。
図３は、図２の動作を示す波形図であり、この図３を参照しつつ、ＤＲＡＭの動作を説明する。
【０００５】
制御信号EQM が“Ｈ”レベルから“Ｌ”レベルに変化することで、イコライズ回路４中のＮＭＯＳ４ａ，４ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢが基準電位ＶBLから切り離される。この状態で、ワード線ＷＬ０が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がると、ビット線対ＢＬ，ＢＬＢの間に、メモリセルの情報に応じた微小電位差が生じる。ワード線ＷＬ０の立ち上がるのと同時に、制御信号TGも昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がり、ＮＭＯＳ１１，１２がオンする。これにより、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続される。
【０００６】
センス動作は、センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することで開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ１７により、センスアンプ活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化し、センスアンプ活性化信号SLPGが“Ｈ”レベルから “Ｌ”レベル（電位ＶSS）に変化する。これにより、ＰＭＯＳ１５とＮＭＯＳ１６が共にオン状態になって、センスアンプ１３，１４が活性化する。活性化したセンスアンプ１３，１４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ１５とＮＭＯＳ１６を介した充放電が行われて微小電位差が増幅される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、次のような課題があった。
センス回路１０のセンス動作で発生するビット線対ＢＬ，ＢＬＢの充放電電流と、ＰＭＯＳ１５とＮＭＯＳ１６に電源電位ＶCC，ＶSSを供給する配線の寄生抵抗とによる電圧降下のため、電源電位ＶCC，ＶSSに電源ノイズが発生する。この電源ノイズのため、従来のＤＲＡＭでは、周辺回路の動作マージンが悪化していた。
【０００８】
【課題を解決するための手段】
センス回路は、ビット線対に接続され、メモリセルの保持データに応じた該ビット線対の間の微小電位差を感知する第１及び第２のセンスアンプと、そのビット線対と第１及び第２のセンスアンプの間の導通制御を行うトランスファゲートとを有している。さらに、センス回路は、与えられた制御信号に基づき、論理レベルが互いに相補的な第１の活性化信号と第２の活性化信号とを生成する活性化信号生成回路と、第１のセンスアンプと第１の電源電位との間に接続され、ゲートに入力された第１の活性化信号に基づきオン、オフし、このオン状態のとき該第１のセンスアンプを活性化する第１のＭＯＳトランジスタと、第２のセンスアンプと第１の電源電位よりも高い第２の電源電位との間に接続され、第２の活性化信号をゲートに入力してオン、オフし、このオン状態のとき該第２のセンスアンプを活性化する第２のＭＯＳトランジスタとを、備えている。そして、第１及び第２のセンスアンプを活性化して各ビット線に対する第１及び第２の電源電位からの充放電を行い、ビット線対の間の微小電位差を保持データの論理レベルに対応した電位差に設定する構成である。
【０００９】
前記課題を解決するために、第１〜第５の発明は、センス回路中の活性化信号生成回路を次のような構成にしている。即ち、第１〜第５の発明における活性化信号生成回路は、第２の活性化信号の論理レベルのうちの第２のＭＯＳトランジスタをオン状態にする論理レベルを、第１の電源電位と第２の電源電位の間の中間電位に設定する構成にしている。
第１〜第５の発明によれば、以上のようにセンス回路を構成したので、第１の活性化信号と第２の活性化信号が第１及び第２のＭＯＳトランジスタのゲートに与えられて、第１及び第２のセンスアンプが活性化する。これにより、ビット線対の間の微小電位差が、保持データの論理レベルに対応した電位差に設定される。ここで、第２の活性化信号のレベルは、第１の電源電位と第２の電源電位の間の中間電位に設定されているので、第２のＭＯＳトランジスタの動作領域が従来とは異なると共に、該第２のＭＯＳトランジスタにおけるオン抵抗が増加する。従って、前記課題を解決することができる。
【００１０】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すＤＲＡＭの要部の回路図である。
このＤＲＡＭでは、メモリセルアレイ２０中に複数のメモリセルＭ１，Ｍ２，…を備えている。各メモリセルＭ１，Ｍ２，…は同様の構成であり、容量素子である平行平板容量２１とＮＭＯＳ２２とで構成されている。各容量２１の一方の電極は、ＮＭＯＳ２２のソースに接続され、該容量２１の他方の電極には、セルプレート電位を設定する第１の基準電位である電位ＶCPが与えられる接続になっている。電位ＶCPは、第１の電源電位ＶSSと第２の電源電位ＶCCの中間の、約１／２ＶCCの電位であり、ＶＣＰ発生回路２３で生成されたものである。
図１中のメモリセルＭ１におけるＮＭＯＳ２２のドレインは、ビット線ＢＬに接続され、該ＮＭＯＳ２２のゲートがワード線ＷＬ０に接続されている。メモリセルＭ２のＮＭＯＳ２２のドレインは、ビット線ＢＬＢに接続され、この該ＮＭＯＳ２２のゲートが、ワード線ＷＬ１に接続されている。メモリセルアレイ２０から導出されたビット線対ＢＬ，ＢＬＢには、イコライズ回路２５が接続されている。
【００１１】
イコライズ回路２５は各ビット線ＢＬ，ＢＬＢの電位を同一レベルに設定するものであり、ビット線プリチャージ用の第２の基準電位ＶBLがソースに与えられた２個のＮＭＯＳ２５ａ，２５ｂを備えている。各ＮＭＯＳ２５ａ，２５ｂのドレインは、ビット線対ＢＬ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ２５ａ，２５ｂのゲートには、プリチャージ制御信号EQM が共通に与えられるようになっている。電位ＶBLは、第１の電源電位ＶSSと第２の電源電位ＶCCの中間の約１／２ＶCCの電位であり、ＶＢＬ発生回路２６で生成されたものである。ビット線対ＢＬ，ＢＬＢの先に、センス回路３０が接続されている。
センス回路３０において、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを構成する２つのＮＭＯＳ３１，３２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭＯＳ３１，３２のゲートには、制御信号TGが入力され、該制御信号TGに基づきＮＭＯＳ３１，３２がオンし、ノードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが接続される構成である。
【００１２】
ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ３３，３４が接続されている。センスアンプ３３は、ソース同士が接続された２つのＮＭＯＳ３３ａ，３３ｂで構成されている。センスアンプ３４は、ソース同士が接続された２つのＰＭＯＳ３４ａ，３４ｂで構成されている。ノードＮＡは、ＮＭＯＳ３３ａ及びＰＭＯＳ３４ａのドレインと、ＮＭＯＳ３３ｂ及びＰＭＯＳ３４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ３３ｂ及びＰＭＯＳ３４ｂのドレインと、ＮＭＯＳ３３ａ及びＰＭＯＳ３４ａのゲートに接続されている。ＮＭＯＳ３３ａ，３４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ３５のドレインに接続されている。ＰＭＯＳ３４ａ，３４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ３６のドレインに接続されている。
【００１３】
このセンス回路３０には、さらに、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ３７と第２手段のインバータ３８とで構成されている。インバータ３７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該該インバータ３７が活性化信号SLNGを出力する構成である。インバータ３８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ３８ａとＮＭＯＳ３８ｂで構成されている。これらＰＭＯＳ３８ａとＮＭＯＳ３８ｂのゲートには活性化信号SLNGが共通に入力されると共に、そのドレイン同士は接続されている。ＰＭＯＳ３８ａのソースは電源電位ＶCCに接続されている。ＮＭＯＳ３８ｂのソースは、従来とは異なり、基準電位ＶBLに接続されている。インバータ３７の出力する活性化信号SLNGがＮＭＯＳ３５のゲートに与えられ、インバータ３８の出力する活性化信号SLPGがＰＭＯＳ３６のゲートに与えられる接続である。
【００１４】
図１では簡単のためセンス回路３０を一つのみ示しているが、通常のＤＲＡＭでは、メモリセルアレイ２０からは複数組のビット線対ＢＬ，ＢＬＢが導出されているので、それらに対応して複数のセンス回路３０がアレイ化されている。ただし、ＮＭＯＳ３５、ＰＭＯＳ３６、及びインバータ３７，３８は、複数のセン 回路３０で共用される構成である。
図４は、図１の動作を示す波形図であり、この図４を参照しつつ、ＤＲＡＭの動作を説明する。
プリチャージ制御信号EQM が、図４のタイミングで、“Ｈ”レベルから“Ｌ”レベルに変化することで、イコライズ回路２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢが基準電位ＶBLから切り離される。この状態で、ワード線ＷＬ０が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がると、ビット線対ＢＬ，ＢＬＢの間に、メモリセルの保持情報に応じた微小電位差が生じる。ワード線ＷＬ０の立ち上がるのと同時に、制御信号TGも昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がり、トランスファゲートのＮＭＯＳ３１，３２がオンする。これにより、ビット線対ＢＬ，ＢＬＢが、ノードＮＡ，ＮＡＢに接続される。
【００１５】
センス動作は、センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することで開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ３７により、活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化し、ＮＭＯＳ３８ｂがオンして活性化信号SLPGが“Ｈ”レベルから “Ｌ”レベルに変化する。活性化信号SLPGの“Ｌ”レベルは、ＮＭＯＳ３８ｂによって、基準電位ＶBLに設定される。
これにより、活性化信号SLNGの“Ｈ”レベルを入力するＮＭＯＳ３５と、活性化信号SLPGの“Ｌ”レベルを入力するＰＭＯＳ３６が共にオン状態になり、センスアンプ３３，３４が活性化する。活性化したセンスアンプ３３，３４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ３６とＮＭＯＳ３５を介した充放電が行われる。そして、各ビット線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデータに対応した値になる。
以上のように、この第１の実施形態では、インバータ３８の出力する活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBL（１／２ＶCC）に設定され、該基準電位ＶBLがＰＭＯＳ３６のゲートに与えられる構成である。従って、次の（ａ）〜（ｃ）のような効果が得られる。
【００１６】
（ａ） ＰＭＯＳ３６におけるオン抵抗は、従来のように電位ＶSSでオン状態になる場合よりも大きくなり、充放電を行う際の該ＰＭＯＳ３６での電圧降下が大きくなる。そのため、電源電位Ｖ CCを供給する配線における寄生抵抗での電圧降下が最小限に抑えられ、周辺回路の動作マージンが悪化しない。
（ｂ） ＰＭＯＳ３６のゲート電位が、基準電位ＶBL（１／２ＶCC）に設定されるので、該ＰＭＯＳ３６でのドレイン電流対ドレイン・ソース間電圧特性が、従来とは異なり、定電流源でビット線対ＢＬ，ＢＬＢへの充電を行っているのに近くなり、充電のピーク電流を低減できる。
（ｃ） ビット線対ＢＬ，ＢＬＢをプリチャージする電位ＶBLで、ＰＭＯＳ３６をオンさせるので、ビット線対ＢＬ，ＢＬＢのプリチャージ状態をモニタして、充電電流を選択することになり、電位ＶBLの値が変化しても、その値にかかわらず、常に一定のビット線対ＢＬ，ＢＬＢの充電スピードが得られる。例えば、ビット線ＢＬのプリチャージ電位が１／２ＶCC＋δＶの場合には、ビット線ＢＬに対する充電電流はδＶ分の電荷量が少なくてよい。このときには、活性化信号SLPGの電位レベルもδＶ上昇し、ＰＭＯＳ３６のセンスアンプ３３への活性化能力が低下する。即ち、ビット線ＢＬに対する充電電流の減少分、ＰＭＯＳ３６に対する活性化能力が低下し、充電スピードが変わらない。
【００１７】
第２の実施形態
図５は、本発明の第２の実施形態を示すＤＲＡＭの要部の回路図であり、図１中の要素と共通する要素には共通の符号が付されている。
このＤＲＡＭは、第１の実施形態と同様のメモリセルアレイ２０と、イコライズ回路２５と、ＶＣＰ発生回路２３と、ＶＢＬ発生回路２６と、図１とは異なるセンス回路４０とを備えている。
センス回路４０は、ビット線対ＢＬ，ＢＬＢの先に接続されている。センス回路４０において、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを構成する２つのＮＭＯＳ４１，４２を介し、センスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ４３，４４が接続されている。センスアンプ４３は、ソース同士が接続された２つのＮＭＯＳ４３ａ，４３ｂで構成されている。センスアンプ４４は、ソース同士が接続された２つのＰＭＯＳ４４ａ，４４ｂで構成されている。ノードＮＡは、ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａのドレインと、ＮＭＯＳ４３ｂ及びＰＭＯＳ４４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ４３ｂ及びＰＭＯＳ４４ｂのドレインと、ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａのゲートに接続されている。ＮＭＯＳ４３ａ，４４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ４５のドレインに接続されている。ＰＭＯＳ４４ａ，４４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ４６のドレインに接続されている。
【００１８】
このセンス回路４０には、さらに、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する第１の実施形態とは異なる活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ４７と第２手段のインバータ４８とで構成されている。インバータ４７には、制御信号のセンス開始信号SLNGB がゲートに入力され、該該インバータ４７が活性化信号SLNGを出力する構成である。インバータ４８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、第１のＰＭＯＳ４８ａと第２のＰＭＯＳ４８ｂとで構成されている。ＰＭＯＳ４８ａのゲートには、活性化信号SLNGが入力され、ＰＭＯＳ４８ｂのゲートには、センス開始信号SLNGB が入力される接続である。ＰＭＯＳ４８ａのドレインとＰＭＯＳ４８ｂのドレインとが接続されている。ＰＭＯＳ４８ａのソースは、電源電位ＶCCに接続され、ＰＭＯＳ４８ｂのソースは基準電位ＶBLに接続されている。インバータ４７の出力する活性化信号SLNGが、ＮＭＯＳ４５のゲートに与えられ、インバータ４８の出力する活性化信号SLPGが、ＰＭＯＳ４６のゲートに与えられる接続である。
【００１９】
図１では簡単のためセンス回路４０を一つのみ示しているが、通常のＤＲＡＭでは、メモリセルアレイ２０から複数組のビット線対ＢＬ，ＢＬＢが導出されているので、それらに対応して複数のセンス回路４０がアレイ化されている。ただし、ＮＭＯＳ４５、ＰＭＯＳ４６、及びインバータ４７，４８は、複数のセンス回路４０で共用される構成である。
図６は、図５の動作を示す波形図であり、この図５を参照しつつ、ＤＲＡＭの動作を説明する。
この第２の実施形態のＤＲＡＭの動作は、基本的に第１の実施形態と同様である。即ち、プリチャージ制御信号EQM により、イコライズ回路２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になってから、トランスファゲートのＮＭＯＳ４１，４２がオンし、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続されるまでの動作は、第１の実施形態と同様である。センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することでセンス動作が開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ４７により、活性化信号SLNGが “Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化する。これと同時にＰＭＯＳ４８ｂがオンして活性化信号SLPGが“Ｈ”レベルから“Ｌ”レベルに変化する。活性化信号SLPGの“Ｌ”レベルは、ＰＭＯＳ４８ｂによって、基準電位ＶBLに設定される。
【００２０】
これにより、活性化信号SLNGの“Ｈ”レベルを入力するＮＭＯＳ４５と、活性化信号SLPGが“Ｌ”レベルを入力するＰＭＯＳ４６が共にオン状態になって、センスアンプ４３，４４が活性化する。活性化したセンスアンプ４３，４４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ４６とＮＭＯＳ４５を介した充放電が行われる。そして、各ビット線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデータに対応した値になる。
以上のように、この第２の実施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ４６のゲートに与えられる構成なので、第１の実施形態と同様の（ａ）〜（ｃ）の効果が期待できる。そのうえ、センス開始信号SLNGB でインバータ４８のＰＭＯＳ４８ｂがオンするので、活性化信号SLPGの立ち下がりをインバータ１つ分だけ速くできる。
【００２１】
第３の実施形態
図７は、本発明の第３の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５中の要素と共通する要素には共通の符号が付されている。
このＤＲＡＭは、第１及び第２の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６と、図１或いは図５とは異なるセンス回路５０とを、備えている。
センス回路５０は、ビット線対ＢＬ，ＢＬＢの先に接続されている。センス回路５０において、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを構成する２つのＮＭＯＳ５１，５２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ５３，５４が接続されている。センスアンプ５３は、ソース同士が接続された２つのＮＭＯＳ５３ａ，５３ｂで構成されている。センスアンプ５４は、ソース同士が接続された２つのＰＭＯＳ５４ａ，５４ｂで構成されている。
【００２２】
ノードＮＡは、ＮＭＯＳ５３ａ及びＰＭＯＳ５４ａのドレインと、ＮＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのドレインと、ＮＭＯＳ５３ａ及びＰＭＯＳ５４ａのゲートに接続されている。ＮＭＯＳ５３ａ，５４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ５５のドレインに接続されている。ＰＭＯＳ５４ａ，５４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ５６のドレインに接続されている。
このセンス回路５０には、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する第１及び第２の実施形態とは異なる活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ５７と第２手段のインバータ５８とで構成されている。インバータ５７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ５７が活性化信号SLNGを出力する構成である。インバータ５８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、第１のＰＭＯＳ５８ａと第２のＰＭＯＳ５８ｂと第１のＮＭＯＳ５８ｃとで構成されている。
【００２３】
ＰＭＯＳ５８ａとＮＭＯＳ５８ｃのゲートには活性化信号SLNGが共通に入力され、ＰＭＯＳ５８ｂのゲートには、センス開始信号SLNGB が入力される接続になっている。ＰＭＯＳ５８ａとＰＭＯＳ５８ｂとＮＭＯＳ５８ｃのドレインは、共通に接続されている。ＰＭＯＳ５８ａのソースは、電源電位ＶCCに接続され、ＰＭＯＳ５８ｂとＮＭＯＳ５８ｃのソースが、基準電位ＶBLに接続されている。インバータ５７の出力する活性化信号SLNGがＮＭＯＳ５５のゲートに与えられ、インバータ５８の出力する活性化信号SLPGが、ＰＭＯＳ５６のゲートに与えられる接続である。
図７では簡単のためセンス回路５０を一つのみ示しているが、実際のＤＲＡＭでは、それらに対応して複数のセンス回路５０がアレイ化されている。
図８は、図７の動作を示す波形図であり、この図を参照しつつ、図７の動作を説明する。
【００２４】
この第３の実施形態における動作も、第１及び第２の実施形態と基本的に同じである。よって、第１のブリチャージ制御信号EQM により、イコライズ回路２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になってから、トランスファゲートのＮＭＯＳ５１，５２がオンし、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続されるまでの動作は、第１及び第２の実施形態と同様である。センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することでセンス動作が開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ５７により、活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化する。これと同時にＰＭＯＳ５８ｂがオンして活性化信号SLPGが“Ｈ”レベルから“Ｌ”レベルに変化する。ＰＭＯＳ５８ｂがオンしてから、１インバータ分遅れてＮＭＯＳ５８ｃがオンする。ＮＭＯＳ５８ｃがオンすることで、活性化信号SLPGのレベルが安定し、該活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBLに設定される。
【００２５】
これにより、活性化信号SLNGの“Ｈ”レベルを入力するＮＭＯＳ５５と、活性化信号SLPGの“Ｌ”レベルを入力するＰＭＯＳ５６が共にオン状態になって、センスアンプ５３，５４が活性化する。活性化したセンスアンプ５３，５４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ５６とＮＭＯＳ５５を介した充放電が行われる。そして、各ビット線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデータに対応した値になる。
以上のように、この第３の実施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ５６のゲートに与えられる構成なので、第１及び第２の実施形態における（ａ）と（ｂ）の効果が期待できる。そのうえ、センス開始信号SLNGB でインバータ５８のＰＭＯＳ５８ｂがオンするので、活性化信号SLPGの立ち下がりをインバータ１つ分だけ速くできる。さらに、ＮＭＯＳ５８ｃを設けているので、活性化信号SLPGの立ち下がり電位レベルを第２の実施形態よりも確実にできる。
【００２６】
第４の実施形態
図９は、本発明の第４の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５及び図７中の要素と共通する要素には共通の符号が付されている。
前記第１の実施形態では活性化信号SLPGの電位を基準電位ＶBLに設定していたが、このＤＲＡＭでは、活性化信号SLPGの電位を基準電位ＶCPに設定することを特徴にしている。
図９のＤＲＡＭは、第１〜第３の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６を備えると共に、基準電位ＶCPを入力するセンス回路６０を備えている。
【００２７】
センス回路６０の構成は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲートを構成する２つのＮＭＯＳ６１，６２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ６３，６４が接続されている。センスアンプ６３は、ソース同士が接続された２つのＮＭＯＳ６３ａ，６３ｂで構成されている。センスアンプ６４は、ソース同士が接続された２つのＰＭＯＳ６４ａ，６４ｂで構成されている。ノードＮＡは、ＮＭＯＳ６３ａ及びＰＭＯＳ６４ａのドレインと、ＮＭＯＳ６３ｂ及びＰＭＯＳ６４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ６３ｂ及びＰＭＯＳ６４ｂのドレインと、ＮＭＯＳ６３ａ及びＰＭＯＳ６４ａのゲートに接続されている。ＮＭＯＳ６３ａ，６４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ６５のドレインに接続されている。ＰＭＯＳ６４ａ，６４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ６６のドレインに接続されている。
【００２８】
このセンス回路６０には、さらに、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ６７と第２手段のインバータ６８とで構成されている。インバータ６７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ６７が活性化信号SLNGを出力する構成である。インバータ６８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ６８ａとＮＭＯＳ６８ｂとで構成されている。ＰＭＯＳ６８ａとＮＭＯＳ６８ｃのゲートには、活性化信号SLNGが共通に入力される接続になっている。ＰＭＯＳ６８ａとＮＭＯＳ６８ｂのドレインは、共通に接続されている。ＰＭＯＳ６８ａのソースは、電源電位ＶCCに接続され、ＮＭＯＳ６８ｂのソースが基準電位ＶCPに接続されている。インバータ６７の出力する活性化信号SLNGが、ＮＭＯＳ６５のゲートに与えられ、インバータ６８の出力する活性化信号SLPGが、ＰＭＯＳ６６のゲートに与えられる接続である。
【００２９】
図１０は、図９の動作を示す波形図である。
このＤＲＡＭでは、センス回路６０中のＮＭＯＳ６８ｂのソースに基準電位ＶBLと同じ電位（１／２ＶCC）の基準電位ＶCPが入力される構成であり、活性化信号SLPGの電位も図４と同じになる。即ち、第１の実施形態とまったく同じ動作が行われる。
以上のように、この第４の実施形態では、ＮＭＯＳ６８ｂのソースに基準電位ＶCPを入力する構成にしているので、第１の実施形態における（ｃ）の効果は得られないが、（ａ）及び（ｂ）の効果が得られる。
【００３０】
第５の実施形態
図１１は、本発明の第５の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５、図７及び図９中の要素と共通する要素には共通の符号が付されている。
活性化信号SLPGの電位レベルを設定する電位は、基準電位ＶBLでも基準電位ＶCPでもどちらを用いても電源ノイズを減少させることを、第４の実施形態では説明している。この第５の実施形態では、基準電位ＶBLと基準電位ＶCPとの間がトランスファゲート等の接続手段７０で接続可能な構成のＤＲＡＭを説明する。
まず、ＤＲＡＭの構成を説明する。このＤＲＡＭは、第１〜第４の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６を備えている。接続手段７０は、オン状態のとき基準電位ＶBLと基準電位ＶCPとを接続する構成である。
【００３１】
一方、ビット線対ＢＬ，ＢＬＢの先に、センス回路８０が接続されている。センス回路８０の構成は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲートを構成する２つのＮＭＯＳ８１，８２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ８３，８４が接続されている。センスアンプ８３は、ソース同士が接続された２つのＮＭＯＳ８３ａ，８３ｂで構成されている。センスアンプ８４は、ソース同士が接続された２つのＰＭＯＳ８４ａ，８４ｂで構成されている。
【００３２】
ノードＮＡは、ＮＭＯＳ８３ａ及びＰＭＯＳ８４ａのドレインと、ＮＭＯＳ８３ｂ及びＰＭＯＳ８４ｂのゲートとに接続されている。ノードＮＡＢは、ＮＭＯＳ８３ｂ及びＰＭＯＳ８４ｂのドレインと、ＮＭＯＳ８３ａ及びＰＭＯＳ８４ａのゲートとに接続されている。ＮＭＯＳ８３ａ，８４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ８５のドレインに接続されている。ＰＭＯＳ８４ａ，８４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ８６のドレインに接続されている。
このセンス回路８０には、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ８７と第２手段のインバータ８８とで構成されている。インバータ８７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ８７が、活性化信号SLNGを出力する構成である。インバータ８８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ８８ａとＮＭＯＳ８８ｂで構成されている。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのゲートには、活性化信号SLNGが共通に入力される接続になっている。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのドレインは、共通に接続されている。ＰＭＯＳ８８ａのソースは、電源電位ＶCCに接続され、ＮＭＯＳ８８ｂのソースが同じ電位レベルの基準電位ＶCP，ＶBLに接続されている。インバータ８７の出力する活性化信号SLNGがＮＭＯＳ８５のゲートに与えられ、インバータ８８の出力する活性化信号SLPGがＰＭＯＳ８６のゲートに与えられる接続である。
【００３３】
図１２は、図１１の動作を示す波形図である。
このＤＲＡＭでは、センス回路８０中のＮＭＯＳ８８ｂのソースに、ほぼ同じ電位（１／２ＶCC）の基準電位ＶBLと基準電位ＶCPが入力される構成であり、活性化信号SLPGの電位も図４と同じになる。即ち、第１の実施形態とまったく同じ動作が行われる。
以上のように、この第５の実施形態では、ＮＭＯＳ８８ｂのソースに基準電位ＶCPと基準電位ＶBLを入力する構成にしているので、第１の実施形態における （ａ）〜（ｃ）と同様の効果が得られる。
【００３４】
第６の実施形態
図１３は、本発明の第６の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５、図７、図９及び図１１中の要素と共通する要素には共通の符号が付されている。
第１〜第５の実施形態では、活性化信号SLPGの電位レベルを設定する電位は、基準電位ＶBLあるいは基準電位ＶCPとしていたが、この第６の実施形態では、ソース電位発生回路９０を設け、基準電位ＶBLや基準電位ＶCPとは独立の第３の基準電位ＶX で活性化信号SLPGの“Ｌ”レベルを設定する構成にしている。
【００３５】
このＤＲＡＭは、第１〜第５の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６を備えている。ビット線対ＢＬ，ＢＬＢの先に、センス回路１００が接続されている。センス回路１００の構成は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲートを構成する２つのＮＭＯＳ１０１，１０２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ１０３，１０４が接続されている。センスアンプ１０３は、ソース同士が接続された２つのＮＭＯＳ１０３ａ，１０３ｂで構成されている。センスアンプ１０４は、ソース同士が接続された２つのＰＭＯＳ１０４ａ，１０４ｂで構成されている。ノードＮＡは、ＮＭＯＳ１０３ａ及びＰＭＯＳ１０４ａのドレインと、ＮＭＯＳ１０３ｂ及びＰＭＯＳ１０４ｂのゲートとに接続されている。ノードＮＡＢは、ＮＭＯＳ１０３ｂ及びＰＭＯＳ１０４ｂのドレインと、ＮＭＯＳ１０３ａ及びＰＭＯＳ１０４ａのゲートとに接続されている。ＮＭＯＳ１０３ａ，１０４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ１０５のドレインに接続されている。ＰＭＯＳ１０４ａ，１０４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ１０６のドレインに接続されている。
【００３６】
このセンス回路１００には、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ１０７と第２手段のインバータ１０８とで構成されている。インバータ１０７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ１０７が活性化信号SLNGを出力する構成である。インバータ１０８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂで構成されている。ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂのゲートには、活性化信号SLNGが共通に入力される接続になっている。ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂのドレインは、共通に接続されている。ＰＭＯＳ１０８ａのソースは、電源電位ＶCCに接続され、ＮＭＯＳ１０８ｂのソースが、ソース電位発生回路９０からの基準電位Ｖ Xに接続されている。インバータ１０７の出力する活性化信号SLNGが、ＮＭＯＳ１０５のゲートに与えられ、インバータ１０８の出力する活性化信号SLPGが、ＰＭＯＳ１０６のゲートに与えられる接続である。
【００３７】
図１４は、図１３の動作を示す波形図である。
このＤＲＡＭでは、ソース電位発生回路９０を設け、センス回路１００中のＮＭＯＳ１０８ｂのソースには、基準電位ＶX が入力される構成である。基準電位ＶX は、基準電位ＶBLや基準電位ＶCPとは異なり、独立に変更が可能である。よって、基準電位ＶX のレベルを適切に選択することで、第１の実施形態の（ａ）及び（ｂ）の効果を、さらに確実にしたＤＲＡＭを構成できる。
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。
例えば、メモリセルアレイ２０、イコライズ回路２５の内部の構成は、第１〜第６の実施形態に限定されず、他の回路構成でもよい。また、第４の実施形態では、第１の実施形態のセンス回路３０と同様のセンス回路６０に基準電位ＶCPを与え、活性化信号 SLPGのレベルを基準電位ＶＣＰに設定しているが、センス回路６０の構成を第２及び第３の実施形態のセンス回路４０，５０と同様の構成にした場合でも、適用が可能である。この場合にも、第２及び第３の実施形態と同じ効果が得られる。
【００３８】
【発明の効果】
以上詳細に説明したように、第１〜第５の発明によれば、活性化信号生成回路を、第２の活性化信号の論理レベルのうちの第２のＭＯＳトランジスタをオン状態にする論理レベルを、第１の電源電位と第２の電源電位の間の中間電位に設定する構成にしている。そのため、第２の活性化信号のレベルが、中間電位に設定され、第２のＭＯＳトランジスタの動作領域が従来の電源電位に設定される場合とは異なると共に、該第２のＭＯＳトランジスタにおけるオン抵抗が増加する。よって、ビット線対に対する充放電の際のピーク電流を低減できると共に電源ノイズの発生が防止でき、周辺回路での動作マージンの悪化が防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＲＡＭの要部の回路図である。
【図２】従来のＤＲＡＭの要部を示す回路図である。
【図３】図２の動作を示す波形図である。
【図４】図１の動作を示す波形図である。
【図５】本発明の第２の実施形態を示すＤＲＡＭの要部の回路図である。
【図６】図５の動作を示す波形図である。
【図７】本発明の第３の実施形態を示すＤＲＡＭの要部の回路図である。
【図８】図７の動作を示す波形図である。
【図９】本発明の第４の実施形態を示すＤＲＡＭの要部の回路図である。
【図１０】図９の動作を示す波形図である。
【図１１】本発明の第５の実施形態を示すＤＲＡＭの要部の回路図である。
【図１２】図１１の動作を示す波形図である。
【図１３】本発明の第６の実施形態を示すＤＲＡＭの要部の回路図である。
【図１４】図１３の動作を示す波形図である。
【符号の説明】
２１ 平行平板容量
２０ メモリセルアレイ
２３ ＶＣＰ発生回路
２５ イコライズ回路
２６ ＶＢＬ発生回路
３０，４０，５０，６０，８０，１００ センス回路
３３，４３，５３，６３，８３，１０３ 第１のセンスアンプ
３４，４４，５４，６４，８４，１０４ 第２のセンスアンプ
３５，４５，５５，６５，８５，１０５ ＮＭＯＳ（第１のＭＯＳトランジスタ）
３６，４６，５６，６６，８６，１０６ ＰＭＯＳ（第２のＭＯＳトランジスタ）
３７，４７，５７，６７，８７，１０７ インバータ（第１手段）
３８，４８，５８，６８，８８，１０８ インバータ（第２手段）
７０ トランスファゲート
９０ ソース電位発生回路
ＶCC，ＶSS 第１及び第２の電源電位
ＶCP，ＶBL 第１及び第２の基準電位
Ｍ１，Ｍ２ メモリセル
ＢＬ，ＢＬＢ ビット線
【発明の属する技術分野】
本発明は、半導体メモリに接続されたビット線の間の電位差を検知してそれを増幅するセンス回路に関するものである。
【０００２】
【従来の技術】
図２は、従来のＤＲＡＭの要部を示す回路図である。
ＤＲＡＭでは、メモリセルアレイ１中に複数のメモリセルＭ１，Ｍ２，…を備えている。各メモリセルＭ１，Ｍ２，…は同様の構成であり、平行平板容量２とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３とを有している。各容量２の一方の電極は、ＮＭＯＳ３のソースに接続され、該容量２の他方の電極には、セルプレート電位を設定する基準電位ＶCPが与えられる接続になっている。図２中のメモリセルＭ１におけるＮＭＯＳ３のドレインは、ビット線ＢＬに接続され、該ＮＭＯＳ３のゲートがワード線ＷＬ０に接続されている。メモリセルＭ２のＮＭＯＳ３のドレインは、ビット線ＢＬＢに接続され、この該ＮＭＯＳ３のゲートが、ワード線ＷＬ１に接続されている。
メモリセルアレイ１から導出されたビット線対ＢＬ，ＢＬＢには、イコライズ回路４が接続されている。イコライズ回路４は各ビット線ＢＬ，ＢＬＢの電位を同一レベルに設定するものであり、ビット線プリチャージ用の基準電位ＶBLがソースに接続された２個のＮＭＯＳ４ａ，４ｂを備えている。各ＮＭＯＳ４ａ，４ｂのドレインは、ビット線対ＢＬ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ４ａ，４ｂのゲートには、制御信号EQM が共通に与えられるようになっている。各基準電位ＶCP及び基準電位ＶBLは、共に電源電位ＶCCの約１／２の中間電位であり、ＶＣＰ発生回路５及びＶＢＬ発生回路６でそれぞれ生成されて与えられる構成である。
【０００３】
ビット線対ＢＬ，ＢＬＢの先に、センス回路１０が接続されている。
センス回路１０において、ビット線対ＢＬ，ＢＬＢはトランスファゲートを構成する２つのＮＭＯＳ１１，１２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭＯＳ１１，１２のゲートには、制御信号TGが入力され、該制御信号TGに基づきＮＭＯＳ１１，１２がオンして各ノードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが、それぞれ接続される構成である。
ノードＮＡとノードＮＡＢの間には、ソース同士が接続された２つのＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１３ａ，１３ｂで構成されたセンスアンプ１３と、ソース同士が接続された２つのＮＭＯＳ１４ａ，１４ｂで構成されたセンスアンプ１４とが、設けられている。ノードＮＡは、ＰＭＯＳ１３ａ及びＮＭＯＳ１４ａのドレインと、ＰＭＯＳ１３ｂ及びＮＭＯＳ１４ｂのゲートに接続されている。ノードＮＡＢは、ＰＭＯＳ１３ｂ及びＮＭＯＳ１４ｂのドレインと、ＰＭＯＳ１３ａ及びＮＭＯＳ１４ａのゲートに接続されている。
【０００４】
ＰＭＯＳ１３ａ，１３ｂのソースは、ソースが電源電位ＶCCに接続されたＰＭＯＳ１５のドレインに接続されている。ＮＭＯＳ１４ａ，１４ｂのソースは、ソースが電源電位ＶSSに接続されたＮＭＯＳ１６のドレインに接続されている。ＮＭＯＳ１６のゲートには、センス開始信号SLNGB がインバータ１７を介して信号SLNGとなって与えられる構成になっている。ＮＭＯＳ１５には、信号SLNGがインバータ１８を介して信号SLPGになって与えられる構成である。各インバータ１７，１８は、電源電位ＶCCと電源電位ＶSS間に接続され、入力信号のレベルに応じて出力信号のレベルを電位ＶCCまたは電位ＶSSに設定する構成である。
実際のＤＲＡＭでは、メモリセルアレイ１からは複数組のビット線対ＢＬ，ＢＬＢが導出されているので、それらに対応して複数のセンス回路１０がアレイ化されている。ただし、ＰＭＯＳ１５、ＮＭＯＳ１６、及びインバータ１７，１８は、複数のセンス回路１０で共用される構成である。
図３は、図２の動作を示す波形図であり、この図３を参照しつつ、ＤＲＡＭの動作を説明する。
【０００５】
制御信号EQM が“Ｈ”レベルから“Ｌ”レベルに変化することで、イコライズ回路４中のＮＭＯＳ４ａ，４ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢが基準電位ＶBLから切り離される。この状態で、ワード線ＷＬ０が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がると、ビット線対ＢＬ，ＢＬＢの間に、メモリセルの情報に応じた微小電位差が生じる。ワード線ＷＬ０の立ち上がるのと同時に、制御信号TGも昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がり、ＮＭＯＳ１１，１２がオンする。これにより、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続される。
【０００６】
センス動作は、センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することで開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ１７により、センスアンプ活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化し、センスアンプ活性化信号SLPGが“Ｈ”レベルから “Ｌ”レベル（電位ＶSS）に変化する。これにより、ＰＭＯＳ１５とＮＭＯＳ１６が共にオン状態になって、センスアンプ１３，１４が活性化する。活性化したセンスアンプ１３，１４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ１５とＮＭＯＳ１６を介した充放電が行われて微小電位差が増幅される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、次のような課題があった。
センス回路１０のセンス動作で発生するビット線対ＢＬ，ＢＬＢの充放電電流と、ＰＭＯＳ１５とＮＭＯＳ１６に電源電位ＶCC，ＶSSを供給する配線の寄生抵抗とによる電圧降下のため、電源電位ＶCC，ＶSSに電源ノイズが発生する。この電源ノイズのため、従来のＤＲＡＭでは、周辺回路の動作マージンが悪化していた。
【０００８】
【課題を解決するための手段】
センス回路は、ビット線対に接続され、メモリセルの保持データに応じた該ビット線対の間の微小電位差を感知する第１及び第２のセンスアンプと、そのビット線対と第１及び第２のセンスアンプの間の導通制御を行うトランスファゲートとを有している。さらに、センス回路は、与えられた制御信号に基づき、論理レベルが互いに相補的な第１の活性化信号と第２の活性化信号とを生成する活性化信号生成回路と、第１のセンスアンプと第１の電源電位との間に接続され、ゲートに入力された第１の活性化信号に基づきオン、オフし、このオン状態のとき該第１のセンスアンプを活性化する第１のＭＯＳトランジスタと、第２のセンスアンプと第１の電源電位よりも高い第２の電源電位との間に接続され、第２の活性化信号をゲートに入力してオン、オフし、このオン状態のとき該第２のセンスアンプを活性化する第２のＭＯＳトランジスタとを、備えている。そして、第１及び第２のセンスアンプを活性化して各ビット線に対する第１及び第２の電源電位からの充放電を行い、ビット線対の間の微小電位差を保持データの論理レベルに対応した電位差に設定する構成である。
【０００９】
前記課題を解決するために、第１〜第５の発明は、センス回路中の活性化信号生成回路を次のような構成にしている。即ち、第１〜第５の発明における活性化信号生成回路は、第２の活性化信号の論理レベルのうちの第２のＭＯＳトランジスタをオン状態にする論理レベルを、第１の電源電位と第２の電源電位の間の中間電位に設定する構成にしている。
第１〜第５の発明によれば、以上のようにセンス回路を構成したので、第１の活性化信号と第２の活性化信号が第１及び第２のＭＯＳトランジスタのゲートに与えられて、第１及び第２のセンスアンプが活性化する。これにより、ビット線対の間の微小電位差が、保持データの論理レベルに対応した電位差に設定される。ここで、第２の活性化信号のレベルは、第１の電源電位と第２の電源電位の間の中間電位に設定されているので、第２のＭＯＳトランジスタの動作領域が従来とは異なると共に、該第２のＭＯＳトランジスタにおけるオン抵抗が増加する。従って、前記課題を解決することができる。
【００１０】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すＤＲＡＭの要部の回路図である。
このＤＲＡＭでは、メモリセルアレイ２０中に複数のメモリセルＭ１，Ｍ２，…を備えている。各メモリセルＭ１，Ｍ２，…は同様の構成であり、容量素子である平行平板容量２１とＮＭＯＳ２２とで構成されている。各容量２１の一方の電極は、ＮＭＯＳ２２のソースに接続され、該容量２１の他方の電極には、セルプレート電位を設定する第１の基準電位である電位ＶCPが与えられる接続になっている。電位ＶCPは、第１の電源電位ＶSSと第２の電源電位ＶCCの中間の、約１／２ＶCCの電位であり、ＶＣＰ発生回路２３で生成されたものである。
図１中のメモリセルＭ１におけるＮＭＯＳ２２のドレインは、ビット線ＢＬに接続され、該ＮＭＯＳ２２のゲートがワード線ＷＬ０に接続されている。メモリセルＭ２のＮＭＯＳ２２のドレインは、ビット線ＢＬＢに接続され、この該ＮＭＯＳ２２のゲートが、ワード線ＷＬ１に接続されている。メモリセルアレイ２０から導出されたビット線対ＢＬ，ＢＬＢには、イコライズ回路２５が接続されている。
【００１１】
イコライズ回路２５は各ビット線ＢＬ，ＢＬＢの電位を同一レベルに設定するものであり、ビット線プリチャージ用の第２の基準電位ＶBLがソースに与えられた２個のＮＭＯＳ２５ａ，２５ｂを備えている。各ＮＭＯＳ２５ａ，２５ｂのドレインは、ビット線対ＢＬ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ２５ａ，２５ｂのゲートには、プリチャージ制御信号EQM が共通に与えられるようになっている。電位ＶBLは、第１の電源電位ＶSSと第２の電源電位ＶCCの中間の約１／２ＶCCの電位であり、ＶＢＬ発生回路２６で生成されたものである。ビット線対ＢＬ，ＢＬＢの先に、センス回路３０が接続されている。
センス回路３０において、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを構成する２つのＮＭＯＳ３１，３２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭＯＳ３１，３２のゲートには、制御信号TGが入力され、該制御信号TGに基づきＮＭＯＳ３１，３２がオンし、ノードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが接続される構成である。
【００１２】
ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ３３，３４が接続されている。センスアンプ３３は、ソース同士が接続された２つのＮＭＯＳ３３ａ，３３ｂで構成されている。センスアンプ３４は、ソース同士が接続された２つのＰＭＯＳ３４ａ，３４ｂで構成されている。ノードＮＡは、ＮＭＯＳ３３ａ及びＰＭＯＳ３４ａのドレインと、ＮＭＯＳ３３ｂ及びＰＭＯＳ３４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ３３ｂ及びＰＭＯＳ３４ｂのドレインと、ＮＭＯＳ３３ａ及びＰＭＯＳ３４ａのゲートに接続されている。ＮＭＯＳ３３ａ，３４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ３５のドレインに接続されている。ＰＭＯＳ３４ａ，３４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ３６のドレインに接続されている。
【００１３】
このセンス回路３０には、さらに、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ３７と第２手段のインバータ３８とで構成されている。インバータ３７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該該インバータ３７が活性化信号SLNGを出力する構成である。インバータ３８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ３８ａとＮＭＯＳ３８ｂで構成されている。これらＰＭＯＳ３８ａとＮＭＯＳ３８ｂのゲートには活性化信号SLNGが共通に入力されると共に、そのドレイン同士は接続されている。ＰＭＯＳ３８ａのソースは電源電位ＶCCに接続されている。ＮＭＯＳ３８ｂのソースは、従来とは異なり、基準電位ＶBLに接続されている。インバータ３７の出力する活性化信号SLNGがＮＭＯＳ３５のゲートに与えられ、インバータ３８の出力する活性化信号SLPGがＰＭＯＳ３６のゲートに与えられる接続である。
【００１４】
図１では簡単のためセンス回路３０を一つのみ示しているが、通常のＤＲＡＭでは、メモリセルアレイ２０からは複数組のビット線対ＢＬ，ＢＬＢが導出されているので、それらに対応して複数のセンス回路３０がアレイ化されている。ただし、ＮＭＯＳ３５、ＰＭＯＳ３６、及びインバータ３７，３８は、複数のセン 回路３０で共用される構成である。
図４は、図１の動作を示す波形図であり、この図４を参照しつつ、ＤＲＡＭの動作を説明する。
プリチャージ制御信号EQM が、図４のタイミングで、“Ｈ”レベルから“Ｌ”レベルに変化することで、イコライズ回路２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢが基準電位ＶBLから切り離される。この状態で、ワード線ＷＬ０が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がると、ビット線対ＢＬ，ＢＬＢの間に、メモリセルの保持情報に応じた微小電位差が生じる。ワード線ＷＬ０の立ち上がるのと同時に、制御信号TGも昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上がり、トランスファゲートのＮＭＯＳ３１，３２がオンする。これにより、ビット線対ＢＬ，ＢＬＢが、ノードＮＡ，ＮＡＢに接続される。
【００１５】
センス動作は、センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することで開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ３７により、活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化し、ＮＭＯＳ３８ｂがオンして活性化信号SLPGが“Ｈ”レベルから “Ｌ”レベルに変化する。活性化信号SLPGの“Ｌ”レベルは、ＮＭＯＳ３８ｂによって、基準電位ＶBLに設定される。
これにより、活性化信号SLNGの“Ｈ”レベルを入力するＮＭＯＳ３５と、活性化信号SLPGの“Ｌ”レベルを入力するＰＭＯＳ３６が共にオン状態になり、センスアンプ３３，３４が活性化する。活性化したセンスアンプ３３，３４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ３６とＮＭＯＳ３５を介した充放電が行われる。そして、各ビット線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデータに対応した値になる。
以上のように、この第１の実施形態では、インバータ３８の出力する活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBL（１／２ＶCC）に設定され、該基準電位ＶBLがＰＭＯＳ３６のゲートに与えられる構成である。従って、次の（ａ）〜（ｃ）のような効果が得られる。
【００１６】
（ａ） ＰＭＯＳ３６におけるオン抵抗は、従来のように電位ＶSSでオン状態になる場合よりも大きくなり、充放電を行う際の該ＰＭＯＳ３６での電圧降下が大きくなる。そのため、電源電位Ｖ CCを供給する配線における寄生抵抗での電圧降下が最小限に抑えられ、周辺回路の動作マージンが悪化しない。
（ｂ） ＰＭＯＳ３６のゲート電位が、基準電位ＶBL（１／２ＶCC）に設定されるので、該ＰＭＯＳ３６でのドレイン電流対ドレイン・ソース間電圧特性が、従来とは異なり、定電流源でビット線対ＢＬ，ＢＬＢへの充電を行っているのに近くなり、充電のピーク電流を低減できる。
（ｃ） ビット線対ＢＬ，ＢＬＢをプリチャージする電位ＶBLで、ＰＭＯＳ３６をオンさせるので、ビット線対ＢＬ，ＢＬＢのプリチャージ状態をモニタして、充電電流を選択することになり、電位ＶBLの値が変化しても、その値にかかわらず、常に一定のビット線対ＢＬ，ＢＬＢの充電スピードが得られる。例えば、ビット線ＢＬのプリチャージ電位が１／２ＶCC＋δＶの場合には、ビット線ＢＬに対する充電電流はδＶ分の電荷量が少なくてよい。このときには、活性化信号SLPGの電位レベルもδＶ上昇し、ＰＭＯＳ３６のセンスアンプ３３への活性化能力が低下する。即ち、ビット線ＢＬに対する充電電流の減少分、ＰＭＯＳ３６に対する活性化能力が低下し、充電スピードが変わらない。
【００１７】
第２の実施形態
図５は、本発明の第２の実施形態を示すＤＲＡＭの要部の回路図であり、図１中の要素と共通する要素には共通の符号が付されている。
このＤＲＡＭは、第１の実施形態と同様のメモリセルアレイ２０と、イコライズ回路２５と、ＶＣＰ発生回路２３と、ＶＢＬ発生回路２６と、図１とは異なるセンス回路４０とを備えている。
センス回路４０は、ビット線対ＢＬ，ＢＬＢの先に接続されている。センス回路４０において、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを構成する２つのＮＭＯＳ４１，４２を介し、センスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ４３，４４が接続されている。センスアンプ４３は、ソース同士が接続された２つのＮＭＯＳ４３ａ，４３ｂで構成されている。センスアンプ４４は、ソース同士が接続された２つのＰＭＯＳ４４ａ，４４ｂで構成されている。ノードＮＡは、ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａのドレインと、ＮＭＯＳ４３ｂ及びＰＭＯＳ４４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ４３ｂ及びＰＭＯＳ４４ｂのドレインと、ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａのゲートに接続されている。ＮＭＯＳ４３ａ，４４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ４５のドレインに接続されている。ＰＭＯＳ４４ａ，４４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ４６のドレインに接続されている。
【００１８】
このセンス回路４０には、さらに、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する第１の実施形態とは異なる活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ４７と第２手段のインバータ４８とで構成されている。インバータ４７には、制御信号のセンス開始信号SLNGB がゲートに入力され、該該インバータ４７が活性化信号SLNGを出力する構成である。インバータ４８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、第１のＰＭＯＳ４８ａと第２のＰＭＯＳ４８ｂとで構成されている。ＰＭＯＳ４８ａのゲートには、活性化信号SLNGが入力され、ＰＭＯＳ４８ｂのゲートには、センス開始信号SLNGB が入力される接続である。ＰＭＯＳ４８ａのドレインとＰＭＯＳ４８ｂのドレインとが接続されている。ＰＭＯＳ４８ａのソースは、電源電位ＶCCに接続され、ＰＭＯＳ４８ｂのソースは基準電位ＶBLに接続されている。インバータ４７の出力する活性化信号SLNGが、ＮＭＯＳ４５のゲートに与えられ、インバータ４８の出力する活性化信号SLPGが、ＰＭＯＳ４６のゲートに与えられる接続である。
【００１９】
図１では簡単のためセンス回路４０を一つのみ示しているが、通常のＤＲＡＭでは、メモリセルアレイ２０から複数組のビット線対ＢＬ，ＢＬＢが導出されているので、それらに対応して複数のセンス回路４０がアレイ化されている。ただし、ＮＭＯＳ４５、ＰＭＯＳ４６、及びインバータ４７，４８は、複数のセンス回路４０で共用される構成である。
図６は、図５の動作を示す波形図であり、この図５を参照しつつ、ＤＲＡＭの動作を説明する。
この第２の実施形態のＤＲＡＭの動作は、基本的に第１の実施形態と同様である。即ち、プリチャージ制御信号EQM により、イコライズ回路２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になってから、トランスファゲートのＮＭＯＳ４１，４２がオンし、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続されるまでの動作は、第１の実施形態と同様である。センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することでセンス動作が開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ４７により、活性化信号SLNGが “Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化する。これと同時にＰＭＯＳ４８ｂがオンして活性化信号SLPGが“Ｈ”レベルから“Ｌ”レベルに変化する。活性化信号SLPGの“Ｌ”レベルは、ＰＭＯＳ４８ｂによって、基準電位ＶBLに設定される。
【００２０】
これにより、活性化信号SLNGの“Ｈ”レベルを入力するＮＭＯＳ４５と、活性化信号SLPGが“Ｌ”レベルを入力するＰＭＯＳ４６が共にオン状態になって、センスアンプ４３，４４が活性化する。活性化したセンスアンプ４３，４４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ４６とＮＭＯＳ４５を介した充放電が行われる。そして、各ビット線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデータに対応した値になる。
以上のように、この第２の実施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ４６のゲートに与えられる構成なので、第１の実施形態と同様の（ａ）〜（ｃ）の効果が期待できる。そのうえ、センス開始信号SLNGB でインバータ４８のＰＭＯＳ４８ｂがオンするので、活性化信号SLPGの立ち下がりをインバータ１つ分だけ速くできる。
【００２１】
第３の実施形態
図７は、本発明の第３の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５中の要素と共通する要素には共通の符号が付されている。
このＤＲＡＭは、第１及び第２の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６と、図１或いは図５とは異なるセンス回路５０とを、備えている。
センス回路５０は、ビット線対ＢＬ，ＢＬＢの先に接続されている。センス回路５０において、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを構成する２つのＮＭＯＳ５１，５２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ５３，５４が接続されている。センスアンプ５３は、ソース同士が接続された２つのＮＭＯＳ５３ａ，５３ｂで構成されている。センスアンプ５４は、ソース同士が接続された２つのＰＭＯＳ５４ａ，５４ｂで構成されている。
【００２２】
ノードＮＡは、ＮＭＯＳ５３ａ及びＰＭＯＳ５４ａのドレインと、ＮＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのドレインと、ＮＭＯＳ５３ａ及びＰＭＯＳ５４ａのゲートに接続されている。ＮＭＯＳ５３ａ，５４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ５５のドレインに接続されている。ＰＭＯＳ５４ａ，５４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ５６のドレインに接続されている。
このセンス回路５０には、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する第１及び第２の実施形態とは異なる活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ５７と第２手段のインバータ５８とで構成されている。インバータ５７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ５７が活性化信号SLNGを出力する構成である。インバータ５８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、第１のＰＭＯＳ５８ａと第２のＰＭＯＳ５８ｂと第１のＮＭＯＳ５８ｃとで構成されている。
【００２３】
ＰＭＯＳ５８ａとＮＭＯＳ５８ｃのゲートには活性化信号SLNGが共通に入力され、ＰＭＯＳ５８ｂのゲートには、センス開始信号SLNGB が入力される接続になっている。ＰＭＯＳ５８ａとＰＭＯＳ５８ｂとＮＭＯＳ５８ｃのドレインは、共通に接続されている。ＰＭＯＳ５８ａのソースは、電源電位ＶCCに接続され、ＰＭＯＳ５８ｂとＮＭＯＳ５８ｃのソースが、基準電位ＶBLに接続されている。インバータ５７の出力する活性化信号SLNGがＮＭＯＳ５５のゲートに与えられ、インバータ５８の出力する活性化信号SLPGが、ＰＭＯＳ５６のゲートに与えられる接続である。
図７では簡単のためセンス回路５０を一つのみ示しているが、実際のＤＲＡＭでは、それらに対応して複数のセンス回路５０がアレイ化されている。
図８は、図７の動作を示す波形図であり、この図を参照しつつ、図７の動作を説明する。
【００２４】
この第３の実施形態における動作も、第１及び第２の実施形態と基本的に同じである。よって、第１のブリチャージ制御信号EQM により、イコライズ回路２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になってから、トランスファゲートのＮＭＯＳ５１，５２がオンし、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続されるまでの動作は、第１及び第２の実施形態と同様である。センス開始信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化することでセンス動作が開始される。センス開始信号SLNGB が“Ｌ”レベルに変化すると、インバータ５７により、活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化する。これと同時にＰＭＯＳ５８ｂがオンして活性化信号SLPGが“Ｈ”レベルから“Ｌ”レベルに変化する。ＰＭＯＳ５８ｂがオンしてから、１インバータ分遅れてＮＭＯＳ５８ｃがオンする。ＮＭＯＳ５８ｃがオンすることで、活性化信号SLPGのレベルが安定し、該活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBLに設定される。
【００２５】
これにより、活性化信号SLNGの“Ｈ”レベルを入力するＮＭＯＳ５５と、活性化信号SLPGの“Ｌ”レベルを入力するＰＭＯＳ５６が共にオン状態になって、センスアンプ５３，５４が活性化する。活性化したセンスアンプ５３，５４によって、ビット線対ＢＬ，ＢＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ５６とＮＭＯＳ５５を介した充放電が行われる。そして、各ビット線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデータに対応した値になる。
以上のように、この第３の実施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ５６のゲートに与えられる構成なので、第１及び第２の実施形態における（ａ）と（ｂ）の効果が期待できる。そのうえ、センス開始信号SLNGB でインバータ５８のＰＭＯＳ５８ｂがオンするので、活性化信号SLPGの立ち下がりをインバータ１つ分だけ速くできる。さらに、ＮＭＯＳ５８ｃを設けているので、活性化信号SLPGの立ち下がり電位レベルを第２の実施形態よりも確実にできる。
【００２６】
第４の実施形態
図９は、本発明の第４の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５及び図７中の要素と共通する要素には共通の符号が付されている。
前記第１の実施形態では活性化信号SLPGの電位を基準電位ＶBLに設定していたが、このＤＲＡＭでは、活性化信号SLPGの電位を基準電位ＶCPに設定することを特徴にしている。
図９のＤＲＡＭは、第１〜第３の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６を備えると共に、基準電位ＶCPを入力するセンス回路６０を備えている。
【００２７】
センス回路６０の構成は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲートを構成する２つのＮＭＯＳ６１，６２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ６３，６４が接続されている。センスアンプ６３は、ソース同士が接続された２つのＮＭＯＳ６３ａ，６３ｂで構成されている。センスアンプ６４は、ソース同士が接続された２つのＰＭＯＳ６４ａ，６４ｂで構成されている。ノードＮＡは、ＮＭＯＳ６３ａ及びＰＭＯＳ６４ａのドレインと、ＮＭＯＳ６３ｂ及びＰＭＯＳ６４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭＯＳ６３ｂ及びＰＭＯＳ６４ｂのドレインと、ＮＭＯＳ６３ａ及びＰＭＯＳ６４ａのゲートに接続されている。ＮＭＯＳ６３ａ，６４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ６５のドレインに接続されている。ＰＭＯＳ６４ａ，６４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ６６のドレインに接続されている。
【００２８】
このセンス回路６０には、さらに、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ６７と第２手段のインバータ６８とで構成されている。インバータ６７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ６７が活性化信号SLNGを出力する構成である。インバータ６８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ６８ａとＮＭＯＳ６８ｂとで構成されている。ＰＭＯＳ６８ａとＮＭＯＳ６８ｃのゲートには、活性化信号SLNGが共通に入力される接続になっている。ＰＭＯＳ６８ａとＮＭＯＳ６８ｂのドレインは、共通に接続されている。ＰＭＯＳ６８ａのソースは、電源電位ＶCCに接続され、ＮＭＯＳ６８ｂのソースが基準電位ＶCPに接続されている。インバータ６７の出力する活性化信号SLNGが、ＮＭＯＳ６５のゲートに与えられ、インバータ６８の出力する活性化信号SLPGが、ＰＭＯＳ６６のゲートに与えられる接続である。
【００２９】
図１０は、図９の動作を示す波形図である。
このＤＲＡＭでは、センス回路６０中のＮＭＯＳ６８ｂのソースに基準電位ＶBLと同じ電位（１／２ＶCC）の基準電位ＶCPが入力される構成であり、活性化信号SLPGの電位も図４と同じになる。即ち、第１の実施形態とまったく同じ動作が行われる。
以上のように、この第４の実施形態では、ＮＭＯＳ６８ｂのソースに基準電位ＶCPを入力する構成にしているので、第１の実施形態における（ｃ）の効果は得られないが、（ａ）及び（ｂ）の効果が得られる。
【００３０】
第５の実施形態
図１１は、本発明の第５の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５、図７及び図９中の要素と共通する要素には共通の符号が付されている。
活性化信号SLPGの電位レベルを設定する電位は、基準電位ＶBLでも基準電位ＶCPでもどちらを用いても電源ノイズを減少させることを、第４の実施形態では説明している。この第５の実施形態では、基準電位ＶBLと基準電位ＶCPとの間がトランスファゲート等の接続手段７０で接続可能な構成のＤＲＡＭを説明する。
まず、ＤＲＡＭの構成を説明する。このＤＲＡＭは、第１〜第４の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６を備えている。接続手段７０は、オン状態のとき基準電位ＶBLと基準電位ＶCPとを接続する構成である。
【００３１】
一方、ビット線対ＢＬ，ＢＬＢの先に、センス回路８０が接続されている。センス回路８０の構成は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲートを構成する２つのＮＭＯＳ８１，８２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ８３，８４が接続されている。センスアンプ８３は、ソース同士が接続された２つのＮＭＯＳ８３ａ，８３ｂで構成されている。センスアンプ８４は、ソース同士が接続された２つのＰＭＯＳ８４ａ，８４ｂで構成されている。
【００３２】
ノードＮＡは、ＮＭＯＳ８３ａ及びＰＭＯＳ８４ａのドレインと、ＮＭＯＳ８３ｂ及びＰＭＯＳ８４ｂのゲートとに接続されている。ノードＮＡＢは、ＮＭＯＳ８３ｂ及びＰＭＯＳ８４ｂのドレインと、ＮＭＯＳ８３ａ及びＰＭＯＳ８４ａのゲートとに接続されている。ＮＭＯＳ８３ａ，８４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ８５のドレインに接続されている。ＰＭＯＳ８４ａ，８４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ８６のドレインに接続されている。
このセンス回路８０には、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ８７と第２手段のインバータ８８とで構成されている。インバータ８７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ８７が、活性化信号SLNGを出力する構成である。インバータ８８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ８８ａとＮＭＯＳ８８ｂで構成されている。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのゲートには、活性化信号SLNGが共通に入力される接続になっている。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのドレインは、共通に接続されている。ＰＭＯＳ８８ａのソースは、電源電位ＶCCに接続され、ＮＭＯＳ８８ｂのソースが同じ電位レベルの基準電位ＶCP，ＶBLに接続されている。インバータ８７の出力する活性化信号SLNGがＮＭＯＳ８５のゲートに与えられ、インバータ８８の出力する活性化信号SLPGがＰＭＯＳ８６のゲートに与えられる接続である。
【００３３】
図１２は、図１１の動作を示す波形図である。
このＤＲＡＭでは、センス回路８０中のＮＭＯＳ８８ｂのソースに、ほぼ同じ電位（１／２ＶCC）の基準電位ＶBLと基準電位ＶCPが入力される構成であり、活性化信号SLPGの電位も図４と同じになる。即ち、第１の実施形態とまったく同じ動作が行われる。
以上のように、この第５の実施形態では、ＮＭＯＳ８８ｂのソースに基準電位ＶCPと基準電位ＶBLを入力する構成にしているので、第１の実施形態における （ａ）〜（ｃ）と同様の効果が得られる。
【００３４】
第６の実施形態
図１３は、本発明の第６の実施形態を示すＤＲＡＭの要部の回路図であり、図１、図５、図７、図９及び図１１中の要素と共通する要素には共通の符号が付されている。
第１〜第５の実施形態では、活性化信号SLPGの電位レベルを設定する電位は、基準電位ＶBLあるいは基準電位ＶCPとしていたが、この第６の実施形態では、ソース電位発生回路９０を設け、基準電位ＶBLや基準電位ＶCPとは独立の第３の基準電位ＶX で活性化信号SLPGの“Ｌ”レベルを設定する構成にしている。
【００３５】
このＤＲＡＭは、第１〜第５の実施形態と同様のメモリセルアレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回路２６を備えている。ビット線対ＢＬ，ＢＬＢの先に、センス回路１００が接続されている。センス回路１００の構成は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲートを構成する２つのＮＭＯＳ１０１，１０２を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接続されている。ノードＮＡとノードＮＡＢの間には、第１及び第２のセンスアンプ１０３，１０４が接続されている。センスアンプ１０３は、ソース同士が接続された２つのＮＭＯＳ１０３ａ，１０３ｂで構成されている。センスアンプ１０４は、ソース同士が接続された２つのＰＭＯＳ１０４ａ，１０４ｂで構成されている。ノードＮＡは、ＮＭＯＳ１０３ａ及びＰＭＯＳ１０４ａのドレインと、ＮＭＯＳ１０３ｂ及びＰＭＯＳ１０４ｂのゲートとに接続されている。ノードＮＡＢは、ＮＭＯＳ１０３ｂ及びＰＭＯＳ１０４ｂのドレインと、ＮＭＯＳ１０３ａ及びＰＭＯＳ１０４ａのゲートとに接続されている。ＮＭＯＳ１０３ａ，１０４ｂのソースは、ソースが電源電位ＶSSに接続された第１のＭＯＳトランジスタであるＮＭＯＳ１０５のドレインに接続されている。ＰＭＯＳ１０４ａ，１０４ｂのソースは、ソースが電源電位ＶCCに接続された第２のＭＯＳトランジスタであるＰＭＯＳ１０６のドレインに接続されている。
【００３６】
このセンス回路１００には、第１の活性化信号SLNGと第２の活性化信号SLPGとを生成する活性化信号生成回路が設けられている。活性化信号生成回路は、第１手段のインバータ１０７と第２手段のインバータ１０８とで構成されている。インバータ１０７には、制御信号であるセンス開始信号SLNGB がゲート入力され、該インバータ１０７が活性化信号SLNGを出力する構成である。インバータ１０８は、活性化信号SLNGに対して相補的論理レベルを示す活性化信号SLPGを出力するものであり、ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂで構成されている。ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂのゲートには、活性化信号SLNGが共通に入力される接続になっている。ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂのドレインは、共通に接続されている。ＰＭＯＳ１０８ａのソースは、電源電位ＶCCに接続され、ＮＭＯＳ１０８ｂのソースが、ソース電位発生回路９０からの基準電位Ｖ Xに接続されている。インバータ１０７の出力する活性化信号SLNGが、ＮＭＯＳ１０５のゲートに与えられ、インバータ１０８の出力する活性化信号SLPGが、ＰＭＯＳ１０６のゲートに与えられる接続である。
【００３７】
図１４は、図１３の動作を示す波形図である。
このＤＲＡＭでは、ソース電位発生回路９０を設け、センス回路１００中のＮＭＯＳ１０８ｂのソースには、基準電位ＶX が入力される構成である。基準電位ＶX は、基準電位ＶBLや基準電位ＶCPとは異なり、独立に変更が可能である。よって、基準電位ＶX のレベルを適切に選択することで、第１の実施形態の（ａ）及び（ｂ）の効果を、さらに確実にしたＤＲＡＭを構成できる。
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。
例えば、メモリセルアレイ２０、イコライズ回路２５の内部の構成は、第１〜第６の実施形態に限定されず、他の回路構成でもよい。また、第４の実施形態では、第１の実施形態のセンス回路３０と同様のセンス回路６０に基準電位ＶCPを与え、活性化信号 SLPGのレベルを基準電位ＶＣＰに設定しているが、センス回路６０の構成を第２及び第３の実施形態のセンス回路４０，５０と同様の構成にした場合でも、適用が可能である。この場合にも、第２及び第３の実施形態と同じ効果が得られる。
【００３８】
【発明の効果】
以上詳細に説明したように、第１〜第５の発明によれば、活性化信号生成回路を、第２の活性化信号の論理レベルのうちの第２のＭＯＳトランジスタをオン状態にする論理レベルを、第１の電源電位と第２の電源電位の間の中間電位に設定する構成にしている。そのため、第２の活性化信号のレベルが、中間電位に設定され、第２のＭＯＳトランジスタの動作領域が従来の電源電位に設定される場合とは異なると共に、該第２のＭＯＳトランジスタにおけるオン抵抗が増加する。よって、ビット線対に対する充放電の際のピーク電流を低減できると共に電源ノイズの発生が防止でき、周辺回路での動作マージンの悪化が防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＲＡＭの要部の回路図である。
【図２】従来のＤＲＡＭの要部を示す回路図である。
【図３】図２の動作を示す波形図である。
【図４】図１の動作を示す波形図である。
【図５】本発明の第２の実施形態を示すＤＲＡＭの要部の回路図である。
【図６】図５の動作を示す波形図である。
【図７】本発明の第３の実施形態を示すＤＲＡＭの要部の回路図である。
【図８】図７の動作を示す波形図である。
【図９】本発明の第４の実施形態を示すＤＲＡＭの要部の回路図である。
【図１０】図９の動作を示す波形図である。
【図１１】本発明の第５の実施形態を示すＤＲＡＭの要部の回路図である。
【図１２】図１１の動作を示す波形図である。
【図１３】本発明の第６の実施形態を示すＤＲＡＭの要部の回路図である。
【図１４】図１３の動作を示す波形図である。
【符号の説明】
２１ 平行平板容量
２０ メモリセルアレイ
２３ ＶＣＰ発生回路
２５ イコライズ回路
２６ ＶＢＬ発生回路
３０，４０，５０，６０，８０，１００ センス回路
３３，４３，５３，６３，８３，１０３ 第１のセンスアンプ
３４，４４，５４，６４，８４，１０４ 第２のセンスアンプ
３５，４５，５５，６５，８５，１０５ ＮＭＯＳ（第１のＭＯＳトランジスタ）
３６，４６，５６，６６，８６，１０６ ＰＭＯＳ（第２のＭＯＳトランジスタ）
３７，４７，５７，６７，８７，１０７ インバータ（第１手段）
３８，４８，５８，６８，８８，１０８ インバータ（第２手段）
７０ トランスファゲート
９０ ソース電位発生回路
ＶCC，ＶSS 第１及び第２の電源電位
ＶCP，ＶBL 第１及び第２の基準電位
Ｍ１，Ｍ２ メモリセル
ＢＬ，ＢＬＢ ビット線
Claims (5)
- ２つの電極のうちの一方の電極が第１の電源電位と第２の電源電位の間の第１の基準電位に設定された容量素子をそれぞれ有したメモリセルがアレイ化されて構成されたメモリセルアレイと、前記容量素子の他方の電極に接続されて前記メモリセルアレイ中の複数のメモリセルにデータをそれぞれ送受するビット線対と、前記ビット線対を前記第１の電源電位と前記第２の電源電位の間の第２の基準電位にプリチャージするイコライズ回路とを備えたメモリ回路に設けられ、
前記ビット線対の間に接続され、選択した前記メモリセルの保持データに対するアクセスで該ビット線対の間に表れる微小電位差を感知するＮ型チャネルＭＯＳトランジスタで構成された第１のセンスアンプとＰ型チャネルＭＯＳトランジスタで構成された第２のセンスアンプと、
前記ビット線対と前記第１及び第２のセンスアンプの間の導通制御を行うトランスファゲートと、
与えられた制御信号に基づき、論理レベルが互いに相補的な第１の活性化信号と第２の活性化信号とを生成する活性化信号生成回路と、
ソースが前記第１の電源電位に接続されると共にドレインが前記第１のセンスアンプに接続され、ゲートに入力された前記第１の活性化信号に基づきオン、オフし、このオン状態のとき該第１のセンスアンプを活性化する第１のＭＯＳトランジスタと、
ソースが前記第２の電源電位に接続されると共にドレインが前記第２のセンスアンプに接続され、ゲートに入力された前記第２の活性化信号に基づきオン、オフし、このオン状態のとき該第２のセンスアンプを活性化する第２のＭＯＳトランジスタとを備えたセンス回路において、
前記活性化信号生成回路は、
前記制御信号をゲートに入力して該制御信号のレベルに応じた論理レベルの前記第１の活性化信号を出力する第１手段と、
ソースが前記第２の電源電位に接続されて前記第１の活性化信号をゲートに入力するＰ型チャネルＭＯＳトランジスタと、ドレインが該Ｐ型チャネルＭＯＳトランジスタのドレインに接続されると共にソースが前記第１の基準電位または前記第２の基準電位に接続され、前記第１の活性化信号をゲートに入力して該ドレインから前記第２の活性化信号を出力するＮ型チャネルＭＯＳトランジスタとを備えた第２手段とで構成したことを特徴とするセンス回路。 - 請求項１記載のメモリ回路に設けられ、
前記ビット線対の間に接続され、選択した前記メモリセルの保持データに対するアクセスで該ビット線対の間に表れる微小電位差を感知するＮ型チャネルＭＯＳトランジスタで構成された第１のセンスアンプとＰ型チャネルＭＯＳトランジスタで構成された第２のセンスアンプと、
前記ビット線対と前記第１及び第２のセンスアンプの間の導通制御を行うトランスファゲートと、
与えられた制御信号に基づき、論理レベルが互いに相補的な第１の活性化信号と第２の活性化信号とを生成する活性化信号生成回路と、
ソースが前記第１の電源電位に接続されると共にドレインが前記第１のセンスアンプに接続され、ゲートに入力された前記第１の活性化信号に基づきオン、オフし、このオン状態のとき該第１のセンスアンプを活性化する第１のＭＯＳトランジスタと、
ソースが前記第２の電源電位に接続されると共にドレインが前記第２のセンスアンプに接続され、ゲートに入力された前記第２の活性化信号に基づきオン、オフし、このオン状態のとき該第２のセンスアンプを活性化する第２のＭＯＳトランジスタとを備えたセンス回路において、
前記活性化信号生成回路は、
前記制御信号をゲートに入力して該制御信号のレベルに応じた論理レベルの前記第１の活性化信号を出力する第１手段と、
ソースが前記第２の電源電位に接続されて前記第１の活性化信号をゲートに入力する第１のＰ型チャネルＭＯＳトランジスタと、ドレインが該第１のＰ型チャネルＭＯＳトランジスタのドレインに接続されると共にソースが前記第１の基準電位または前記第２の基準電位に接続され、前記制御信号をゲートに入力して該ドレインから前記第２の活性化信号を出力する第２のＰ型チャネルＭＯＳトランジスタとを備えた第２手段とで構成したことを特徴とするセンス回路。 - 請求項１記載のメモリ回路に設けられ、
前記ビット線対の間に接続され、選択した前記メモリセルの保持データに対するアクセスで該ビット線対の間に表れる微小電位差を感知するＮ型チャネルＭＯＳトランジスタで構成された第１のセンスアンプとＰ型チャネルＭＯＳトランジスタで構成された第２のセンスアンプと、
前記ビット線対と前記第１及び第２のセンスアンプの間の導通制御を行うトランスファゲートと、
与えられた制御信号に基づき、論理レベルが互いに相補的な第１の活性化信号と第２の活性化信号とを生成する活性化信号生成回路と、
ソースが第１の電源電位に接続されると共にドレインが前記第１のセンスアンプに接続され、ゲートに入力された前記第１の活性化信号に基づきオン、オフし、このオン状態のとき該第１のセンスアンプを活性化する第１のＭＯＳトランジスタと、
ソースが前記第２の電源電位に接続されると共にドレインが前記第２のセンスアンプに接続され、ゲートに入力された前記第２の活性化信号に基づきオン、オフし、このオン状態のとき該第２のセンスアンプを活性化する第２のＭＯＳトランジスタとを備えたセンス回路において、
前記活性化信号生成回路は、
前記制御信号をゲートに入力して該制御信号のレベルに応じた論理レベルの前記第１の活性化信号を出力する第１手段と、
ソースが前記第２の電源電位に接続されて前記第１の活性化信号をゲートに入力する第１のＰ型チャネルＭＯＳトランジスタと、ドレインが該第１のＰ型チャネルＭＯＳトランジスタのドレインに接続されると共にソースが前記第１の基準電位または前記第２の基準電位に接続され、前記制御信号をゲートに入力する第２のＰ型チャネルＭＯＳトランジスタと、ドレインが該第１及び第２のＰ型チャネルＭＯＳトランジスタのドレインに接続されると共にソースが前記第１の基準電位または前記第２の基準電位に接続され、前記第１の活性化信号をゲートに入力する第１のＮ型チャネルＭＯＳトランジスタとを有し、前記第２のＰ型チャネルＭＯＳトランジスタ及び前記第１のＮ型チャネルＭＯＳトランジスタのドレインから前記第２の活性化信号を出力する第２手段とで構成したことを特徴とするセンス回路。 - 前記第１の基準電位と前記第２の基準電位を接続する手段を有したことを特徴とする請求項１、２または３記載のセンス回路。
- 請求項１、２または３記載の第１のセンスアンプ、第２のセンスアンプ及びトランスファゲートと、
前記第１の基準電位と前記第２の基準電位とは独立に第３の基準電位を出力するソース電位発生回路と、
前記制御信号をゲートに入力して該制御信号のレベルに応じた論理レベルの第１の活性化信号を出力する第１手段と、ソースが前記第２の電源電位に接続されて前記第１の活性化信号をゲートに入力するＰ型チャネルＭＯＳトランジスタと、ドレインが該Ｐ型チャネルＭＯＳトランジスタのドレインに接続されると共にソースが前記第３の基準電位に接続され、前記第１の活性化信号をゲートに入力して該ドレインから、該第１の活性化信号とは相補的な論理レベルの第２の活性化信号を出力するＮ型チャネルＭＯＳトランジスタとを有した第２手段とで構成された活性化信号生成回路と、
ソースが前記第１の電源電位に接続されると共にドレインが前記第１のセンスアンプに接続され、ゲートに入力された前記第１の活性化信号に基づきオン、オフし、このオン状 態のとき該第１のセンスアンプを活性化する第１のＭＯＳトランジスタと、
ソースが前記第２の電源電位に接続されると共にドレインが前記第２のセンスアンプに接続され、ゲートに入力された前記第２の活性化信号に基づきオン、オフし、このオン状態のとき該第２のセンスアンプを活性化する第２のＭＯＳトランジスタとを、
備えたことを特徴とするセンス回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19500496A JP3672384B2 (ja) | 1996-07-24 | 1996-07-24 | センス回路 |
| TW086108069A TW328591B (en) | 1996-07-24 | 1997-06-12 | Sense circuit |
| DE69726225T DE69726225T2 (de) | 1996-07-24 | 1997-07-18 | Leseschaltung |
| EP97305400A EP0821364B1 (en) | 1996-07-24 | 1997-07-18 | Sense circuit |
| US08/897,645 US5949729A (en) | 1996-07-24 | 1997-07-21 | Memory device with current limiting feature |
| KR1019970034494A KR100338271B1 (ko) | 1996-07-24 | 1997-07-23 | 감지회로 |
| CNB971153558A CN1191587C (zh) | 1996-07-24 | 1997-07-24 | 检测电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19500496A JP3672384B2 (ja) | 1996-07-24 | 1996-07-24 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040681A JPH1040681A (ja) | 1998-02-13 |
| JP3672384B2 true JP3672384B2 (ja) | 2005-07-20 |
Family
ID=16333941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19500496A Expired - Fee Related JP3672384B2 (ja) | 1996-07-24 | 1996-07-24 | センス回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5949729A (ja) |
| EP (1) | EP0821364B1 (ja) |
| JP (1) | JP3672384B2 (ja) |
| KR (1) | KR100338271B1 (ja) |
| CN (1) | CN1191587C (ja) |
| DE (1) | DE69726225T2 (ja) |
| TW (1) | TW328591B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959916A (en) * | 1998-02-06 | 1999-09-28 | International Business Machines Corporation | Write driver and bit line precharge apparatus and method |
| US6128236A (en) * | 1998-12-17 | 2000-10-03 | Nippon Steel Semiconductor Corp. | Current sensing differential amplifier with high rejection of power supply variations and method for an integrated circuit memory device |
| US6198677B1 (en) * | 1998-12-29 | 2001-03-06 | International Business Machines Corporation | Boosted sensing ground circuit |
| KR100361862B1 (ko) | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 센싱전류 감소방법 |
| JP2000243085A (ja) * | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
| US6535415B2 (en) * | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
| US6236605B1 (en) * | 1999-03-26 | 2001-05-22 | Fujitsu Limited | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier |
| JP2001084767A (ja) * | 1999-08-30 | 2001-03-30 | Internatl Business Mach Corp <Ibm> | センスアンプ |
| JP4366858B2 (ja) * | 2000-09-18 | 2009-11-18 | ソニー株式会社 | Ｍｏｓトランジスタ回路 |
| US6850441B2 (en) * | 2002-01-18 | 2005-02-01 | Sandisk Corporation | Noise reduction technique for transistors and small devices utilizing an episodic agitation |
| JP4032039B2 (ja) * | 2004-04-06 | 2008-01-16 | 株式会社東芝 | 半導体記憶装置 |
| KR100702004B1 (ko) * | 2004-08-02 | 2007-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 |
| JP4411616B2 (ja) * | 2006-07-24 | 2010-02-10 | エルピーダメモリ株式会社 | 半導体記憶装置及びその制御方法 |
| KR20130068482A (ko) * | 2011-12-15 | 2013-06-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| FR3017897B1 (fr) * | 2014-02-21 | 2019-09-27 | I.T.H.P.P | Systeme de forage rotary par decharges electriques |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| US10236036B2 (en) | 2017-05-09 | 2019-03-19 | Micron Technology, Inc. | Sense amplifier signal boost |
| JP7065637B2 (ja) * | 2018-02-22 | 2022-05-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10566036B2 (en) | 2018-06-15 | 2020-02-18 | Micron Technology, Inc. | Apparatuses and method for reducing sense amplifier leakage current during active power-down |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158094A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのセンスアンプ駆動回路 |
| JPH0752670B2 (ja) * | 1987-10-14 | 1995-06-05 | キヤノン株式会社 | 電界発光素子及びその製造方法 |
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| JPH0574156A (ja) * | 1991-09-13 | 1993-03-26 | Sumitomo Metal Ind Ltd | 半導体記憶回路 |
| JPH06150646A (ja) * | 1992-11-13 | 1994-05-31 | Nec Corp | 半導体メモリ |
| JPH06302189A (ja) * | 1993-02-22 | 1994-10-28 | Toshiba Corp | 半導体記憶装置 |
| JPH06309869A (ja) * | 1993-04-28 | 1994-11-04 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| KR0137084B1 (ko) * | 1993-09-14 | 1998-04-29 | 세끼자와 다다시 | 반도체 메모리 장치 |
| US5539701A (en) * | 1994-08-05 | 1996-07-23 | Nippon Steel Corporation | Sense circuit for semiconductor memory devices |
-
1996
- 1996-07-24 JP JP19500496A patent/JP3672384B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-12 TW TW086108069A patent/TW328591B/zh active
- 1997-07-18 DE DE69726225T patent/DE69726225T2/de not_active Expired - Fee Related
- 1997-07-18 EP EP97305400A patent/EP0821364B1/en not_active Expired - Lifetime
- 1997-07-21 US US08/897,645 patent/US5949729A/en not_active Expired - Fee Related
- 1997-07-23 KR KR1019970034494A patent/KR100338271B1/ko not_active Expired - Fee Related
- 1997-07-24 CN CNB971153558A patent/CN1191587C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69726225T2 (de) | 2004-08-19 |
| JPH1040681A (ja) | 1998-02-13 |
| KR100338271B1 (ko) | 2002-07-18 |
| DE69726225D1 (de) | 2003-12-24 |
| KR980011418A (ko) | 1998-04-30 |
| EP0821364B1 (en) | 2003-11-19 |
| CN1172329A (zh) | 1998-02-04 |
| TW328591B (en) | 1998-03-21 |
| EP0821364A3 (en) | 1999-03-10 |
| CN1191587C (zh) | 2005-03-02 |
| EP0821364A2 (en) | 1998-01-28 |
| US5949729A (en) | 1999-09-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040506 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050419 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |