JPH11317092A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 冗長メモリセルアレイ側の読み出し／書き込
みテストを可能として、冗長メモリセルアレイ側の不良
を事前に検出することを実現する。 【解決手段】 テスト信号２００に応答して通常メモリ
セルアレイ１２の選択をするワード線１０２ー１〜１０
２ーｎの活性化を禁止する第１の制御回路２２とテスト
信号２００に応答して冗長メモリセルアレイ１３の選択
をする冗長用ワード線２０２ー１〜２０２ーｍの活性化
を行う第２の制御回路２１を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、冗長メモリセルアレイを有する半導体記憶
装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置としては、読み出
し／書き込み可能なメモリ（以下、ＲＡＭと称する）と
読み出し専用のメモリ（以下、ＲＯＭと称する）とが知
られている。ＲＡＭとしては、ダイナミック・ランダム
・アクセス．メモリ（以下、ＤＲＡＭと称する）やスタ
ティック・ランダム・アクセス．メモリ（以下、ＳＲＡ
Ｍと称する）が知られている。ＲＯＭとしては、電気的
に消去可能なＲＯＭ（以下、ＥＥＰＲＯＭと称する）や
マスクＲＯＭ等が知られている。

【０００３】上記のような半導体記憶装置において、特
にＲＡＭは、冗長メモリセルアレイを有するものが知ら
れている。冗長メモリセルアレイを有するＲＡＭは、例
えば、下記文献に示されている。 （１）特開平２ー２１０６８６号公報

【０００４】この文献に開示されているように、冗長メ
モリセルアレイとは、通常使用されるメモリセルアレイ
（以下、通常メモリセルアレイと称する）及びこれを用
いるための構成の中に、不良メモリセル、不良ビット
線、または不良ワード線が存在する場合に使用される救
済手段である。

【０００５】つまり、不良メモリセル、不良ビット線、
または不良ワード線を選択するアドレス情報が指定され
た場合、この不良メモリセル、不良ビット線、または不
良ワード（これらの不良を以下、単に不良と称する）を
選択せずに、冗長メモリセルアレイ及びこれを用いるた
めの構成を選択するものである。この冗長メモリセルア
レイ及びこれを用いるための構成を設けていることで、
通常メモリセルアレイ及びこれを用いるための構成に不
良が存在しても、不良のない半導体記憶装置と同等の動
作を可能としている。

【０００６】

【発明が解決しようとする課題】上述の不良は通常メモ
リセルアレイに対する書き込み／読み出しテストにて発
見される。このテストは、通常メモリセルアレイを構成
するメモリセルそれぞれに任意のデータを書き込み、書
き込んだデータを読み出すものである。テスト用の書き
込みデータと読み出したデータの一致状態から不良の有
無を確認できる。

【０００７】上記テストにて不良の存在が確認された場
合、不良のあるメモリセル、ビット線、あるいはワード
線の代わりに冗長メモリセルアレイ側を使用するもので
ある。

【０００８】ここで、冗長メモリセルアレイに対する書
き込み／読み出しテストはこのように、不良部分に対す
る置き換えが行なわれた場合に、置き換えに使用された
冗長メモリセルアレイの一部に対して可能であった。つ
まり、上記置き換えを行う前に、冗長メモリセルアレイ
に対する読み出し／書き込みテストを予め行うことが困
難であった。このため、置き換えに使用した冗長メモリ
セルアレイの一部に不良が発見された場合、再び、冗長
メモリセルアレイの別の一部に置き換えることが必要と
なる。

【０００９】上述のような課題を生じないためにも、通
常メモリセルアレイに対する書き込み／読み出しテスト
と同様に、置き換え前に、冗長メモリセルアレイに対す
る書き込み／読み出しテストを行うことが要求される。

【００１０】また、上記要求を満足すると同時に、上記
要求を満足するための回路構成の増加を極力低減するこ
と、通常動作（通常メモリセルアレイに対する書き込み
／読み出し動作）へ悪影響を与えないこと、及びテスト
作業の複雑化及びテスト時間を極力低減することも考慮
すべきである。

【００１１】本発明の第１の目的は、半導体記憶装置に
おいて、通常メモリセルアレイに対する書き込み／読み
出しテストと同様に、置き換え前に、冗長メモリセルア
レイに対する書き込み／読み出しテストを行うことを可
能とすることである。

【００１２】本発明の他の目的は、第１の目的を可能と
するための回路構成の増加を極力低減することである。

【００１３】更に、本発明の他の目的は、第１の目的を
可能とするとともに、通常動作へ悪影響を与えないこと
である。

【００１４】更に、本発明の他の目的は、第１の目的を
可能とするとともに、テスト作業の複雑化を極力低減す
ることである。

【００１５】更に、本発明の他の目的は、第１の目的を
可能とするとともに、テスト時間を極力短縮することで
ある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、冗長メモリセルを有する半導体記憶装置
において、ワード線とビット線に接続され、データを格
納可能な複数のメモリセルから構成されるメモリセルア
レイと、冗長用ワード線とビット線に接続され、データ
を格納可能な複数の冗長用メモリセルから構成される冗
長用メモリセルアレイと、アドレス情報をデコードし、
デコード結果を出力するデコード回路と、選択情報に応
答して、選択情報にて選択されるべきワード線を、ある
いは選択されるべきワード線の使用が禁止されている場
合には、使用が禁止されているワード線に対応させた冗
長用ワード線を活性化するよう制御する活性化回路と、
デコード回路と活性化回路に接続され、第１の電圧レベ
ルと第２の電圧レベルを有する制御信号を受信し、制御
信号が第１の電圧レベルの時はデコード回路から出力さ
れたデコード結果を選択情報として活性化回路に転送
し、制御信号が第２の電圧レベルの時は複数のワード線
のいずれの選択も禁止する情報を選択情報として出力す
る第１の制御回路と、制御信号を受信し、制御信号が第
２の電圧レベルの時に、複数の冗長用ワード線を選択的
に活性化する第２の制御回路と、を有することを特徴と
するものである。

【００１７】また、半導体記憶装置はアドレス情報をデ
コードし、アドレス情報に基づいて選択される冗長ワー
ド線の活性化を指示する指示情報を出力する副デコード
回路を有し、第２の制御回路は、指示情報に従って選択
される冗長ワード線を活性化するものであってもよい。

【００１８】更に、半導体記憶装置は、制御信号を伝達
する配線に接続され、該配線を第１の電圧レベルに設定
する設定回路を有するものであってもよい。

【００１９】更に、半導体記憶装置において、設定回路
は、配線と第２の電圧を供給する手段との間に接続され
た抵抗手段から構成されるものであってもよい。

【００２０】更に、半導体記憶装置は、クロック信号を
受信し、クロック信号のクロック数をカウントして、こ
のカウント数に基づいて選択される冗長ワード線の活性
化を指示する指示情報を出力するカウント回路を有し、
第２の制御回路は、指示情報に従って選択される冗長ワ
ード線を活性化するものであってもよい。

【００２１】更に、半導体装置において、カウント回路
はリセット信号に応答してカウント数を初期値にするも
のであってもよい。

【００２２】更に、半導体装置において、第２の制御回
路は、第２の電圧レベルの制御信号に応答して、複数の
冗長ワード線全てを活性化することが可能なものであっ
てもよい。

【００２３】

【発明の実施の形態】本発明の半導体記憶装置について
を以下、図面を用いて詳細に説明する。図１は本発明の
第１の実施の形態における半導体記憶装置１の回路構成
図である。以下の実施の形態における半導体記憶装置と
してはＤＲＡＭを例としている。

【００２４】図１に示すように、半導体記憶装置１は、
デコード回路１０、第１の制御回路２２、活性化回路１
１、通常メモリセルアレイ１２、冗長メモリセルアレイ
１３、入出力回路１４、副デコード回路２０、第２の制
御回路２１とから構成されている。

【００２５】デコード回路１０は、アドレスバス１００
から転送されてくるアドレス情報を受信し、このアドレ
ス情報をデコードするものである。デコード回路１０
は、デコード結果としてデコード信号１０１ー１〜１０
１ーｎを出力する。アドレス情報がｆビット（ｆは正の
整数）の場合、ｎは２^fとなる。例えば、アドレス情報
が３（＝ｆ）ビットの場合、この３ビットのアドレス情
報をデコードし、デコード信号の１つ、例えば、デコー
ド信号１０１ー１を高電圧レベル（例えば、電源電圧Ｖ
ｄｄレベルである：以下、Ｈレベルと称する）とし、他
のデコード信号１０１ー２〜１０１ー８を低電圧レベル
（例えば、接地電圧Ｖｓｓレベルである：以下、Ｌレベ
ルと称する）とする。このＨレベルとなったデコード信
号１０１ー１がアドレス情報に対応するものである。

【００２６】第１の制御回路２２は、デコード回路１０
から出力されるデコード信号１０１ー１〜１０１ーｎを
受信し、制御信号としてのテスト信号２００の電圧レベ
ルに応じて、デコード信号１０１ー１〜１０１ーｎの転
送を制御するものである。つまり、テスト信号２００が
Ｌレベルの時にはデコード信号１０１ー１〜１０１ーｎ
の電圧レベルと同等な電圧レベルを有する信号２０３ー
１〜２０３ーｎを、選択情報としてそれぞれ出力する。
上記の例においては、デコード信号１０１ー１に対応す
る信号２０３ー１はＨレベルとし、デコード信号１０１
ー２〜１０１ーｎにそれぞれ対応する信号２０３ー２〜
２０３ーｎはＬレベルとする。また、テスト信号２００
がＨレベルの時にはデコード信号１０１ー１〜１０１ー
ｎの電圧レベルに関係なく、選択情報として、信号２０
３ー１〜２０３ーｎの電圧レベルを全てＬレベルとして
出力する。

【００２７】図２に第１の制御回路２２の具体的な回路
図を示す。図２において、第１の制御回路２２はｎ個の
ＡＮＤゲート２２ー１〜２２ーｎから構成されている。
ＡＮＤゲート２２ー１〜２２ーｎの一方の入力にはそれ
ぞれ対応するデコード信号１０１ー１〜１０１ーｎが入
力され、他方の入力にはテスト信号２００の電圧レベル
が反転したものが共通して入力されている。この回路例
に限られないが、上述した第１の制御回路２２にて要求
される動作は図２の回路にて実現可能である。つまり、
第１の制御回路２２は、テスト信号２００の電圧レベル
により、デコード信号１０１ー１〜１０１ーｎに応答し
た選択情報２０３ー１〜２０３ーｎの出力を制御するも
のである。

【００２８】活性化回路１１は、選択情報２０３ー１〜
２０３ーｎを受信し、選択情報２０３ー１〜２０３ーｎ
に基づいて、通常メモリセルアレイのワード線１０２ー
１〜１０２ーｎ（あるいはワード線と同等な機能を有す
る線）を選択的に活性化（ここでは、電圧レベルがＨレ
ベルとなるワード線を活性化と称し、電圧レベルがＬレ
ベルとなるワード線を非活性化と称する）するものであ
る。例えば、上記例においては、電圧レベルがＨレベル
である信号２０３ー１に対応するワード線１０２ー１を
活性化し、電圧レベルがＬレベルである信号２０３ー２
〜２０３ーｎに対応するワード線１０２ー２〜１０２ー
ｎを非活性化する。

【００２９】なお、活性化回路１１には冗長処理を行っ
た否かの情報も有している。この情報とは、例えばヒュ
ーズの切断状態で示されるものあるいは冗長処理対象の
ワード線の情報をメモリに格納するもの等である。この
ような情報は通常メモリセルアレイ１２に対する書き込
み／読み出しテスト終了後に所有されるものである。こ
のような情報が保管されている場合、例えば、ワード線
１０２ー１関わる部分に不良がある場合には、信号２０
３ー１がＨレベルの時は、ワード線１０２ー１の代わり
に冗長メモリセルアレイ１３を選択する冗長ワード制御
線の１つ（例えば、冗長ワード制御線１０３ー１）を活
性化させる。

【００３０】よって、通常メモリセルアレイ１２に対す
る書き込み／読み出しテスト前においては、選択情報で
ある信号２０３ー１〜２０３ーｎの電圧レベルに従っ
て、ワード線１０２ー１〜１０２ーｎがそれぞれ選択さ
れる。

【００３１】通常メモリセルアレイ１２は複数のメモリ
セル１２ー１１〜１２ーｎｐ（ｐは正の整数）から構成
されている。例えば、ｎが３、ｐが４の場合、１２（＝
ｎ×ｐ）個のメモリセルから構成される。各メモリセル
はそれぞれワード線１０２ー１〜１０２ーｎ（あるいは
ワード線と同等な機能を有する線）とビット線１０４ー
１〜１０４ーｐとの交差部分近傍に配置されている。各
メモリセルは交差部分を構成するワード線の１つとビッ
ト線の１つに接続されるものである。各メモリセルはそ
れぞれ対応するワード線が活性化され、ビット線から転
送されるデータを格納し、あるいは、格納しているデー
タをビット線から出力する。

【００３２】なお、ビット線の選択は、デコード回路１
０のようなアドレス情報をデコードする回路により行な
われるが、本発明においては、図示していない。

【００３３】冗長メモリセルアレイ１３は複数のメモリ
セル１３ー１１〜１３ーｍｐ（ｍは正の整数）から構成
されている。例えば、ｍが２、ｐが４の場合、８（＝ｍ
×ｐ）個のメモリセルから構成される。各メモリセルは
それぞれ冗長ワード制御線１０３ー１〜１０３ーｍ（あ
るいは冗長ワード制御線と同等な機能を有する線）にそ
れぞれ対応した冗長ワード線２０２ー１〜２０２ーｍと
ビット線１０４ー１〜１０４ーｐとの交差部分近傍に配
置されている。各メモリセルは交差部分を構成する冗長
ワード線の１つとビット線の１つに接続されるものであ
る。各メモリセルはそれぞれ対応する冗長ワード線が活
性化され、ビット線から転送されるデータを格納し、あ
るいは、格納しているデータをビット線から出力する。

【００３４】なお、ｍはｎより通常小さい。これは、冗
長メモリセルアレイ１３は、通常メモリセルアレイ１２
に不良が存在しない場合は無用な構成となるものであ
り、通常メモリセルアレイ１２の一部に不良が存在した
場合にその代わりをするものである。半導体記憶装置の
サイズをできるだけ小さくするためにも、冗長メモリセ
ルアレイ１３のサイズ（メモリセル数）は必要最小限で
よい。

【００３５】入出力回路１４は、読み出し／書き込み信
号１０６に応答して、ビット線１０４ー１〜１０４ーｐ
と入出力信号１０５ー１〜１０５ーｐとの間でのデータ
転送を制御するものである。例えば、読み出し／書き込
み信号１０６の電圧レベルがＬレベルの時には、読み出
しを指示するものとして、入出力回路１４はビット線１
０４ー１〜１０４ーｐに転送されているデータをそれぞ
れ出力信号１０５ー１〜１０５ーｐへ転送することを許
可するものである。また、読み出し／書き込み信号１０
６の電圧レベルがＨレベルの時には、書き込みを指示す
るものとして、入出力回路１４は入出力信号１０５ー１
〜１０５ーｐに転送されているデータをそれぞれビット
線１０４ー１〜１０４ーｐへ転送することを許可するも
のである。

【００３６】なお、読み出し／書き込み信号１０６は上
述のような１ビット信号に限らず、例えば、２ビットの
読み出し／書き込み情報としてもよい。この場合、読み
出しも書き込みも指示しない状態を設定でき、入出力回
路１４もこれに対応して読み出しも書き込みも許可しな
い状態を設定すれば、不測な読み出しや書き込みが防止
できる。

【００３７】副デコード回路２０は、アドレスバス１０
０から転送されるアドレス情報を受信し、デコードする
ものである。基本的にはデコード回路１０と同様な回路
構成である。ただし、副デコード回路２０は冗長ワード
線２０２ー１〜２０２ーｍを選択する冗長ワード選択線
２０１ー１〜２０１ーｍの電圧レベルを制御するもので
ある。例えば、ワード線１０２ー１〜１０２ーｍ（ｍ＜
ｎ）のいずれかを指示するアドレス情報を受信した場合
に、冗長ワード選択線２０１ー１〜２０１ーｍのいずれ
かを選択（Ｈレベルにする）するよう対応させておけば
よい。

【００３８】図３は副デコード回路２０の具体的な回路
図である。図３においてはｍ＝８とした場合を例とした
ものであり、これに限られるものではない。

【００３９】副デコード回路２０は、ＡＮＤゲート２５
ー１〜２５ー４及びＡＮＤゲート２６ー１〜２６ー８か
ら構成されている。

【００４０】ＡＮＤゲート２５ー１は一方の入力にＡ１
〜Ａ３からなる３ビットのアドレス情報のうちのＡ１を
受信し、他方の入力にＡ２を受信する。同様に、ＡＮＤ
ゲート２５ー２は入力としてＡ１の電圧レベルを反転し
たものとＡ２とを受信する。ＡＮＤゲート２５ー３は入
力としてＡ２の電圧レベルを反転したものとＡ１とを受
信する。ＡＮＤゲート２５ー４は入力としてＡ１の電圧
レベルを反転したものとＡ２の電圧レベルを反転したも
のとを受信する。

【００４１】ＡＮＤゲート２６ー１は入力としてＡＮＤ
ゲート２５ー１の出力とＡ３とを受信する。ＡＮＤゲー
ト２６ー２は入力としてＡＮＤゲート２５ー１の出力と
Ａ３の電圧レベルを反転したものとを受信する。ＡＮＤ
ゲート２６ー３は入力としてＡＮＤゲート２５ー２の出
力とＡ３とを受信する。ＡＮＤゲート２６ー４は入力と
してＡＮＤゲート２５ー２の出力とＡ３の電圧レベルを
反転したものとを受信する。ＡＮＤゲート２６ー５は入
力としてＡＮＤゲート２５ー３の出力とＡ３とを受信す
る。ＡＮＤゲート２６ー６は入力としてＡＮＤゲート２
５ー３の出力とＡ３の電圧レベルを反転したものとを受
信する。ＡＮＤゲート２６ー７は入力としてＡＮＤゲー
ト２５ー４の出力とＡ３とを受信する。ＡＮＤゲート２
６ー８は入力としてＡＮＤゲート２５ー４の出力とＡ３
の電圧レベルを反転したものとを受信する。

【００４２】ＡＮＤゲート２６ー１〜２６ー８の出力は
それぞれ冗長ワード選択線２０１ー１〜２０１ー８とな
る。このように構成することで、例えば、アドレス情報
Ａ１〜Ａ３が全てＬレベルの時には冗長ワード選択線２
０１ー８をＨレベルとし、アドレス情報Ａ１〜Ａ３が全
てＨレベルの時には冗長ワード選択線２０１ー１をＨレ
ベルとする。このように、アドレス情報に応答して、対
応する冗長ワード選択線の１つをＨレベルとする。副デ
コード回路２０の回路構成はこれに限定されるものでは
なく、図３に示す回路のように、アドレス情報に応じて
冗長ワード選択線の１つを選択する機能を有するもので
あればよい。

【００４３】第２の制御回路２１は、テスト信号２００
の電圧レベルに応答して、活性化回路１１から出力され
る冗長ワード制御線１０３ー１〜１０３ーｍの電圧レベ
ルに応じた電圧レベルあるいは冗長ワード選択線２０１
ー１〜２０１ーｍの電圧レベルに応じた電圧レベルを選
択的に冗長ワード線２０２ー１〜２０２ーｍに伝達する
ものである。

【００４４】図４は、第２の制御回路の具体的な回路図
である。第２の制御回路２１はＡＮＤゲート２７ー１〜
２７ーｍ、２８ー１〜２８ーｍ、及びＯＲゲート２９ー
１〜２９ーｍから構成されている。

【００４５】ＡＮＤゲート２７ー１〜２７ーｍの一方の
入力として、それぞれ冗長ワード制御信号１０３ー１〜
１０３ーｍを受信する。ＡＮＤゲート２７ー１〜２７ー
ｍの他方の入力として、テスト信号２００の電圧レベル
を反転したものを共通に受信する。

【００４６】ＡＮＤゲート２８ー１〜２８ーｍの一方の
入力として、それぞれ冗長ワード選択信号２０１ー１〜
２０１ーｍを受信する。ＡＮＤゲート２８ー１〜２８ー
ｍの他方の入力として、テスト信号２００を共通に受信
する。

【００４７】ＯＲゲート２９ー１にはＡＮＤゲート２７
ー１の出力及びＡＮＤゲート２８ー１の出力が入力され
る。同様に、ＯＲゲート２９ーｋ（ｋは２以上ｍ以下の
整数）にはＡＮＤゲート２７ーｋの出力及びＡＮＤゲー
ト２８ーｋの出力が入力される。ＯＲゲート２９ー１〜
２９ーｍの出力はそれぞれ冗長ワード線２０２ー１〜２
０２ーｍとなる。

【００４８】このように構成された第２の制御回路の動
作を説明する。テスト信号の電圧レベルがＬレベル時、
ＡＮＤゲート２７ー１〜２７ーｍはそれぞれ冗長ワード
制御線１０３ー１〜１０３ーｍの電圧レベルに応じた信
号を出力する。この時、ＡＮＤゲート２８ー１〜２８ー
ｍの出力はＬレベルに固定される。テスト信号の電圧レ
ベルがＨレベル時、ＡＮＤゲート２８ー１〜２８ーｍは
それぞれ冗長ワード選択線２０１ー１〜２０１ーｍの電
圧レベルに応じた信号を出力する。この時、ＡＮＤゲー
ト２７ー１〜２７ーｍの出力はＬレベルに固定される。
テスト信号２００の電圧レベルにより、ＡＮＤゲート２
７ーｋの出力とＡＮＤゲート２８ーｋの出力のどちらか
一方はＬレベルに固定されるので、ＯＲゲート２９ーｋ
の出力はＡＮＤゲート２７ーｋの出力とＡＮＤゲート２
８ーｋの出力のうちの一方の電圧レベルに応答すること
になる。第２の制御回路の回路構成はこれに限定される
ものではなく、図４に示す回路のように、冗長ワード選
択線あるいは冗長ワード制御線の一方に応じた電圧レベ
ルを出力する機能を有するものであればよい。

【００４９】上述のように構成された半導体記憶装置１
の動作について、以下に説明する。

【００５０】最初に通常動作についてを説明する。デコ
ード回路１０はアドレスバス１００から転送されるアド
レス情報をデコードし、デコード結果としてデコード信
号１０１ー１〜１０１ーｎを出力する。第１の制御回路
２２は、デコード信号１０１ー１〜１０１ーｎの電圧レ
ベルに基づく選択情報２０３ー１〜２０３ーｎを出力す
る。活性化回路１１は、選択情報２０３ー１〜２０３ー
ｎに基づき、ワード線１０２ー１〜１０２ーｎあるいは
冗長処理を行ったか否かの情報に基づき冗長ワード制御
線１０３ー１〜１０３ーｍのいずれか１つを活性化す
る。

【００５１】上記動作に伴って、副デコード回路２０
は、アドレスバス１００から転送されるアドレス情報を
デコードし、デコード結果として、冗長ワード選択線２
０１ー１〜２０１ーｍを出力する。第２の制御回路２１
は、テスト信号２００の電圧レベルがＬレベルなので、
冗長ワード制御線１０３ー１〜１０３ーｍを選択し、冗
長ワード制御線１０３ー１〜１０３ーｍの電圧レベルに
基づく電圧レベルの冗長用ワード線２０２ー１〜２０２
ーｍを出力する。通常動作あるいは後述する通常メモリ
セルアレイ１２に対するテストの場合には、副デコード
回路２０の出力は用いられないので、テスト信号２００
の電圧レベルがＬレベルの場合には、副デコード回路２
０の動作を禁止するようにしてもよい。この場合、消費
電流の低減が望める。

【００５２】ワード線１０２ー１〜１０２ーｎあるいは
冗長用ワード線１０３ー１〜１０３ーｍのうち選択（活
性化）されたもの及びビット線１０４ー１〜１０４ーｐ
のうち選択されたもの（ビット線の選択動作については
ワード線の選択動作と実質的に同等な処理で行なわれる
ものであり、実施の形態では詳述しない）に基づき、通
常メモリセルアレイ１２あるいは冗長メモリセルアレイ
１３中のメモリセルの１つが選択される。

【００５３】入出力回路１４は読み出し／書き込み信号
１０６の電圧レベルに応じて、選択されたメモリセルか
ら読み出されたデータを入出力信号１０５ー１〜１０５
ーｐから出力する、あるいは、入出力信号１０５ー１〜
１０５ーｐに転送されているデータを選択されたメモリ
セルに書き込む。

【００５４】次に、テスト動作について説明する。テス
ト動作はユーザーにて上述の通常動作を行う前、例え
ば、製品出荷前に行うものである。まず、通常メモリセ
ルアレイにおけるテストについて説明する。

【００５５】テスト信号２００の電圧レベルをＬレベル
とする。デコード回路１０はアドレスバス１００から転
送されるアドレス情報をデコードし、デコード結果とし
てデコード信号１０１ー１〜１０１ーｎを出力する。こ
こで転送するアドレス情報はテスト用に入力するアドレ
ス情報であり、例えば、最初は、ワード線１０２ー１の
活性化を指示するものとする。第１の制御回路２２は、
デコード信号１０１ー１〜１０１ーｎの電圧レベルに基
づく選択情報２０３ー１〜２０３ーｎを出力する。活性
化回路１１は、選択情報２０３ー１〜２０３ーｎに基づ
き、ワード線１０２ー１を活性化する。

【００５６】上記動作に伴って、副デコード回路２０
は、アドレスバス１００から転送されるアドレス情報を
デコードし、デコード結果として、冗長ワード選択線２
０１ー１〜２０１ーｍを出力する。第２の制御回路２１
は、テスト信号２００の電圧レベルがＬレベルなので、
冗長ワード制御線１０３ー１〜１０３ーｍを選択し、冗
長ワード制御線１０３ー１〜１０３ーｍの電圧レベルに
基づく電圧レベルの冗長ワード線２０２ー１〜２０２ー
ｍを出力する。ただし、テストの時点では、活性化回路
１１には冗長処理が行なわれているものがないので、冗
長ワード線２０２ー１〜２０２ーｍの電圧レベルは全Ｌ
レベル（非活性）となる。

【００５７】ワード線１０２ー１の活性化により選択さ
れたメモリセル１２ー１１〜１２ー１ｐに所望のテスト
用のデータを書き込む。上記書き込みデータは、読み出
し／書き込み信号１０６を書き込み指示（例えば、Ｈレ
ベル）とし、入出力回路１４を介して入出力信号１０５
ー１〜１０５ーｐからビット線１０４ー１〜１０４ーｐ
に所望の書き込みデータを転送することで行なわれる。

【００５８】なお、この書き込みに際して、ビット線１
０４ー１〜１０４ーｐの選択は、ビット線１０４ー１〜
１０４ーｐの全てを同時に選択するようにしてもよい
し、いずれか１つ（例えば、ビット線１０４ー１）をま
ず選択し、その後に順次選択（ビット線１０４ー２〜１
０４ーｐの順）するようにしてもよい。前者であれば、
書き込みに要する時間が短くなるので、よりよい。

【００５９】上記テスト動作を、残りの各ワード線１０
２ー２〜１０２ーｎを順次選択するテスト用のアドレス
情報を入力し、各ワード線１０２ー２〜１０２ーｎを活
性化させる。最終的には、通常メモリセルアレイ１２を
構成するメモリセル１２ー１１〜１２ーｎｐ全てに所望
のデータを書き込む。

【００６０】次に、テスト信号２００の電圧レベルをＬ
レベルのままとして、上記書き込み動作と同様に、最初
に、例えば、ワード線１０２ー１を活性化させる。ビッ
ト線１０４ー１〜１０４ーｐの選択は、上述したよう
に、いずれか１つあるいは全てとする。

【００６１】ここで、読み出し／書き込み信号１０６は
読み出し指示（例えば、Ｌレベル）とする。入出力回路
１４は、ビット線１０４ー１〜１０４ーｐに転送され
る、メモリセルから読み出されたデータを入出力信号１
０５ー１〜１０５ーｐから出力する。この出力されたデ
ータとテスト用の書き込みデータとした所望のデータと
の比較を行う。この比較の結果、２つのデータが一致し
ていれば、ワード線１０２ー１に関わる部分には不良が
ないこととなる。２つのデータが一致していなければ、
ワード線１０２ー１に関わる部分に不良があることがわ
かる。

【００６２】同様な読み出し及び比較を、ワード線１０
２ー２〜１０２ーｎに対しても順次行う。ワード線１０
２ー１〜１０２ーｎ全てに対して行うことで、通常メモ
リセルアレイ１２に対するテストが終了する。

【００６３】次に、冗長メモリセルアレイ１３に対する
テストについて説明する。テスト信号２００の電圧レベ
ルはＨレベルとする。

【００６４】副デコード回路２０は、アドレスバス１０
０から転送されるテスト用のアドレス情報をデコード
し、デコード結果として、冗長ワード選択線２０１ー１
〜２０１ーｍを出力する。例えば、最初は冗長用ワード
線２０２ー１を活性化するアドレス情報を副デコード回
路２０に入力する。第２の制御回路２１は、テスト信号
２００の電圧レベルがＨレベルなので、冗長ワード選択
線２０１ー１〜２０１ーｍを選択し、冗長ワード選択線
２０１ー１〜２０１ーｍの電圧レベルに基づく電圧レベ
ルの冗長ワード線２０２ー１〜２０２ーｍを出力する。

【００６５】ここで、デコード回路１０はアドレスバス
１００から転送されるアドレス情報をデコードし、デコ
ード結果としてデコード信号１０１ー１〜１０１ーｎを
出力する。例えば、冗長ワード線１０３ー１の活性化を
指示するアドレス情報が、ワード線１０２ー１の活性化
を指示するものと同じであれば、ワード線１０２ー１の
活性化を指示するデコード信号１０１ー１〜１０１ーｎ
を出力する。テスト信号２００の電圧レベルがＨレベル
のため、第１の制御回路２２は、ワード線１０２ー１〜
１０２ーｎのいずれの活性化も指示しない選択情報２０
３ー１〜２０３ーｎ（例えば、全てＬレベル）を出力す
る。この結果、ワード線１０２ー１〜１０２ーｎの電圧
レベルは全Ｌレベル（非活性）となる。

【００６６】冗長メモリセルアレイ１３に対するテスト
の場合には、デコード回路１０の出力は用いられないの
で、テスト信号２００の電圧レベルがＨレベルの場合に
は、デコード回路１０の動作を禁止するようにしてもよ
い。この場合、消費電流の低減が望める。

【００６７】ワード線１０３ー１の活性化により選択さ
れたメモリセル１３ー１１〜１３ー１ｐに所望のテスト
用のデータを書き込む。上記書き込みデータは、読み出
し／書き込み信号１０６を書き込み指示（例えば、Ｈレ
ベル）とし、入出力回路１４を介して入出力信号１０５
ー１〜１０５ーｐからビット線１０４ー１〜１０４ーｐ
に所望の書き込みデータを転送することで行なわれる。

【００６８】なお、この書き込みに際して、ビット線１
０４ー１〜１０４ーｐの選択は、ビット線１０４ー１〜
１０４ーｐの全てを同時に選択するようにしてもよい
し、いずれか１つ（例えば、ビット線１０４ー１）をま
ず選択し、その後に順次選択（ビット線１０４ー２〜１
０４ーｐの順）するようにしてもよい。前者であれば、
書き込みに要する時間が短くなるので、よりよい。

【００６９】上記テスト動作を、残りの各冗長ワード線
２０２ー２〜２０２ーｍを順次選択するテスト用のアド
レス情報を入力し、各冗長ワード線２０２ー２〜２０２
ーｍを活性化させる。最終的には、冗長用メモリセルア
レイ１３を構成するメモリセル１３ー１１〜１２ーｍｐ
全てに所望のデータを書き込む。

【００７０】次に、テスト信号２００の電圧レベルをＨ
レベルのままとして、上記書き込み動作と同様に、最初
に、例えば、冗長用ワード線１０３ー１を活性化させ
る。ビット線１０４ー１〜１０４ーｐの選択は、上述し
たように、いずれか１つあるいは全てとする。

【００７１】ここで、読み出し／書き込み信号１０６は
読み出し指示（例えば、Ｌレベル）とする。入出力回路
１４は、ビット線１０４ー１〜１０４ーｐに転送され
る、メモリセルから読み出されたデータを入出力信号１
０５ー１〜１０５ーｐから出力する。この出力されたデ
ータとテスト用の書き込みデータとした所望のデータと
の比較を行う。この比較の結果、２つのデータが一致し
ていれば、冗長ワード線２０２ー１に関わる部分には不
良がないこととなる。２つのデータが一致していなけれ
ば、冗長ワード線２０２ー１に関わる部分に不良がある
ことがわかる。

【００７２】同様な読み出し及び比較を、冗長ワード線
２０２ー２〜２０２ーｍに対しても順次行う。冗長ワー
ド線２０２ー１〜２０２ーｍ全てに対して行うことで、
冗長メモリセルアレイ１３に対するテストが終了する。

【００７３】以上のように、第１の実施の形態における
半導体記憶装置１においては、通常用のメモリセルアレ
イ１２側のみならず、冗長メモリセルアレイ１３側に対
しても不良の有無を予め発見することが可能となる。よ
って、各テストの結果に従って冗長処理を行うことで、
無駄な作業を排除できる。

【００７４】また、このための構成も複雑な回路の追加
もなく、通常の半導体技術で実現可能なものである。

【００７５】次に、本発明の第２の実施の形態における
半導体記憶装置について、図面を用いて説明する。図５
は第２の実施の形態における半導体記憶装置２の回路構
成図である。なお、図１における半導体記憶装置１と同
等な構成については同じ符号を付けている。

【００７６】図５において、特徴的な点は、設定回路３
０が設けられていることである。設定回路３０はテスト
信号２００を伝達する配線３３に接続されている。設定
回路３０は、例えば、接地電圧源と配線３３との間に接
続された抵抗素子等の抵抗手段である。なお、抵抗手段
としては高抵抗（少なくとも、テスト信号２００として
電圧レベルがＨレベルの際に、配線３０の電圧レベルを
Ｈレベルの状態にできる程度の抵抗値）とする必要があ
る。

【００７７】設定回路３０は、通常動作や通常メモリセ
ルアレイ１２のテスト時に、配線３０の電圧レベルをＬ
レベルに設定（固定）するものである。言い換えれば、
テスト信号３０の電圧レベルがＨレベルの時以外は配線
３０の電圧レベルをＬレベルに固定するものである。

【００７８】半導体記憶装置２としては、テスト信号２
００を入力しない状態では、配線３０の電圧レベルをＬ
レベルとなる。第１の実施の形態における説明から理解
できる通り、配線３３の電圧レベルをＬレベルとしてお
くことで、通常動作あるいは通常メモリセルアレイ１２
側のテストが、テスト信号２００の入力なしで行うこと
ができる。

【００７９】冗長メモリセルアレイ１３側のテストを行
う場合には、電圧レベルがＨレベルのテスト信号２００
を入力する。設定回路３０を抵抗手段で構成する場合に
は高抵抗とすることで、配線３３の電圧レベルをＨレベ
ルに維持することができる。この状態で、第１の実施の
形態における説明と同様な冗長メモリセルアレイ１３へ
のテストを行えばよい。

【００８０】第２の実施の形態における半導体記憶装置
２においては、第１の実施の形態と同様な効果が得られ
るとともに、設定回路３０をもうけたので、通常動作あ
るいは通常メモリセルアレイ１２に対するテストを行う
際に、テスト信号２００を入力する必要がないので、通
常動作においてはテスト信号２００用のデータを配線３
３に転送する必要がなく、テストにおいて、テスト信号
２００用のテストベクタを作成する手間が削減できる。

【００８１】なお、設定回路３０は抵抗手段から構成さ
れるものに限定されるものではなく、同様な作用を奏す
るものであればどのような構成でもよい。例えば、リセ
ット可能なラッチ回路として配線の電圧レベルを固定す
るものでもよい。上述した抵抗手段であれば、構成要素
の増大を防止できる。

【００８２】次に、本発明の第３の実施の形態における
半導体記憶装置について、図面を用いて説明する。図６
は第３の実施の形態における半導体記憶装置３の回路構
成図である。なお、図１における半導体記憶装置１と同
等な構成については同じ符号を付けている。

【００８３】図６において特徴的な点は、副デコード回
路２０の代わりに、カウント回路４０を設けていること
である。カウント回路４０はクロック信号１０７のクロ
ックパルス数をカウントし、それに応じたカウント信号
４０１ー１〜４０１ーｍを出力するものである。例え
ば、クロック信号１０７から１つ目のクロックパルスが
入力されると、カウント信号４０１ー１の電圧レベルを
Ｈレベルとし、他のカウント信号の電圧レベルをＬレベ
ルとする。クロック信号１０７から２つ目のクロックパ
ルスが入力されると、カウント信号４０１ー１の電圧レ
ベルをＬレベルに戻し、カウント信号４０１ー２の電圧
レベルをＨレベルとし、他のカウント信号の電圧レベル
をＬレベルとする。以降、クロック信号１０７がｓ個
（ただし、ｓは３≦ｓ≦ｍの整数）のクロックパルスが
入力されると、カウント信号４０１ーｓの電圧レベルを
Ｈレベルとし、他のカウント信号の電圧レベルをＬレベ
ルとする。上述した動作から理解されるように、カウン
ト回路４０はシフトレジスタのようなもので実現可能で
ある。

【００８４】カウント回路４０は、リセット信号１０８
を受信することで、カウント数を初期値（例えば、カウ
ント信号４０１ー１〜４０１ーｍの電圧レベルを全てＬ
レベルとする）にリセット可能なものである。

【００８５】第３の実施の形態における半導体記憶装置
３においては、通常動作あるいは通常メモリセルアレイ
１２に対するテスト（テスト信号２００の電圧レベルが
Ｌレベル）の時に、カウント回路４０から出力されるカ
ウント信号４０１ー１〜４０１ーｍは第２の制御回路２
１にて選択されないので、前述の実施の形態と同様の動
作が行える。

【００８６】冗長メモリセルアレイ１３に対するテスト
においては、図７を用いて説明する。図７は第３の実施
の形態におけるカウント回路４０の動作タイミングチャ
ートである。

【００８７】テスト信号２００の電圧レベルをＨレベル
とし、リセット信号１０８を入力（ワンショットパルス
を入力）する。カウント回路４０のカウント信号４０１
ー１〜４０１ーｍを初期値（全てＬレベル）となる。こ
の後、クロック信号を順次入力する毎に、カウント信号
４０１ー１〜４０１ーｍの電圧レベルが順次Ｈレベルと
なる。各カウント信号のＨレベルの間に選択される冗長
メモリセルへの書き込みを行う。この後、リセット信号
１０８を入力（ワンショットパルスを入力）する。な
お、カウント回路４０がカウント信号４０１ーｍをＨレ
ベルにした後、クロック信号を入力することで初期値に
戻るものであれば、リセット信号１０８を入力する必要
はない。

【００８８】カウント回路４０のカウント信号４０１ー
１〜４０１ーｍを初期値（全てＬレベル）となる。この
後、クロック信号を順次入力する毎に、カウント信号４
０１ー１〜４０１ーｍの電圧レベルが順次Ｈレベルとな
る。各カウント信号のＨレベルの間に選択される冗長メ
モリセルからのデータの読み出しを行う。この読み出し
たデータとテスト用の書き込みデータとした所望のデー
タとの比較を行う。

【００８９】第３の実施の形態における半導体記憶装置
３においては、第１の実施の形態と同様な効果が得られ
るとともに、カウント回路４０を設けたので、冗長メモ
リセルアレイ１３側のテストのためにアドレス情報を入
力するというテストベクタを準備する必要がない。この
ため、テスト処理がより容易に行える。

【００９０】次に、本発明の第４の実施の形態における
半導体記憶装置について、図面を用いて説明する。図８
は第４の実施の形態における半導体記憶装置４の回路構
成図である。なお、図１における半導体記憶装置１と同
等な構成については同じ符号を付けている。

【００９１】図８において特徴的な点は、副デコード回
路２０を削除し、第２の制御回路２１の代わりに、第２
の制御回路２１の機能を拡張した制御回路５０を設けた
ことである。

【００９２】制御回路５０は、テスト信号２００の電圧
レベルがＨレベルの際に、冗長ワード線２０２ー１〜２
０２ーｍの全てを同時に活性化（Ｈレベル）することが
できるものである。制御回路５０の動作を実現するため
には、例えば、図４に示す回路のＡＮＤゲート２８ー１
〜２８ーｍを削除し、ＯＲゲート２９ー１〜２９ーｍの
一方の入力をＡＮＤゲート２８ー１〜２８ーｍの出力の
代わりに、テスト信号２００を入力するようにすればよ
い。

【００９３】第４の実施の形態における半導体記憶装置
３においては、通常動作あるいは通常メモリセルアレイ
１２に対するテスト（テスト信号２００の電圧レベルが
Ｌレベル）においては、制御回路５０の出力は冗長ワー
ド制御線１０３ー１〜１０３ーｍに応答するようになっ
ているので、前述の実施の形態と同様の動作が行える。

【００９４】冗長メモリセルアレイ１３側のテストの際
には、テスト信号２００の電圧レベルをＨレベルとす
る。このテスト信号２００の電圧レベルに応答して、制
御回路５０は冗長用ワード線２０２ー１〜２０２ーｍの
全てを活性化する。この状態で、読み出し／書き込み信
号１０６にて書き込み指示とし、冗長メモリセルへのデ
ータの書き込みを行うことで、一度の書き込み指示で、
冗長メモリセルアレイ１３を構成するメモリセル１３ー
１１〜１３ｍｐ全てに所望のデータを書き込むことがで
きる。なお、ビット線１０４ー１〜１０４ーｐも全て選
択されているものとする。このビット線の選択も、ビッ
ト線の選択を制御する回路に制御回路５０と同様な回路
を用いることで可能である。

【００９５】この後、読み出し／書き込み信号１０６に
て読み出し指示とすることで、一度の読み出し指示で、
冗長メモリセルアレイ１３を構成するメモリセル１３ー
１１〜１３ｍｐ全てからデータを読み出すことができ
る。

【００９６】なお、読み出しにおいて、一括して読み出
しを行うと、複数の冗長メモリセル（例えば、冗長用メ
モリセル１３ー１１、・・・・、１３ーｍ１）から読み
出されたデータは１つのビット線（例えば、ビット線１
０４ー１）に転送されることになる。しかしながら、こ
れらの冗長メモリセル部分に不良があれば、所望のデー
タが得られないことが多い。例えば、配線のショート等
があると、書き込みデータを”１”（接地電圧レベル以
外に相当するもの）としても、読み出し結果が、”０”
（接地電圧レベルに相当するもの）となる。このよう
に、冗長用メモリセルアレイ１３から一括してデータを
読み出しても問題はない。

【００９７】読み出しに関して、冗長ワード線毎に読み
出したい場合には、制御回路５０に、更に図４の回路を
追加し、新たな制御信号により、書き込み時には、冗長
用ワード線の全てを活性化する出力を行い、読み出し時
には、冗長ワード線を個々に活性化する出力を行うよう
選択的に動作するようにすることは可能である。

【００９８】第４の実施の形態における半導体記憶装置
４においては、第１の実施の形態と同様な効果が得られ
るとともに、冗長メモリセルアレイ１３側のテスト時間
をより短縮することができる。

【００９９】以上、第１の実施の形態から第４の実施の
形態について詳細に説明したが、本発明の構成は上記実
施の形態の構成に限定されるものではない。例えば、第
２の実施の形態の特徴部分である設定回路３０を第３あ
るいは第４の実施の形態のものに追加することは可能で
ある。また、第４の実施の形態において、冗長用ワード
線の個々の活性化を行うために、第３の実施の形態の特
徴部分であるカウント回路４０を適用してもよい。

【０１００】また、上記実施の形態においては、ＤＲＡ
Ｍを例としているが、冗長メモリセルアレイを準備する
ものであれば、これに限定されず、適用できる。また、
上記実施の形態においては、ワード線によるメモリセル
の選択として説明しているが、同等な選択機能を有する
線（例えば、ビット線を選択する線）においても、冗長
処理可能な機能を準備しているのであれば、ワード線に
限らず、適用できる。

【０１０１】

【発明の効果】上述のように、本発明によれば、半導体
記憶装置において、通常メモリセルアレイに対する書き
込み／読み出しテストと同様に、置き換え前に、冗長メ
モリセルアレイに対する書き込み／読み出しテストを行
うことを可能とする。

【０１０２】また、第１の目的を可能とするための回路
構成の増加を極力低減することができる。

【０１０３】更に、第１の目的を可能とするとともに、
通常動作へ悪影響を与えることがない。

【０１０４】更に、第１の目的を可能とするとともに、
テスト作業の複雑化を極力低減することができる。

【０１０５】更に、第１の目的を可能とするとともに、
テスト時間を極力短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である半導体記憶装
置１の回路構成図である。

【図２】本発明の第１の実施の形態における第１の制御
回路２２の回路例である。

【図３】本発明の第１の実施の形態における副デコード
回路２０の回路例である。

【図４】本発明の第１の実施の形態における第２の制御
回路２１の回路例である。

【図５】本発明の第２の実施の形態である半導体記憶装
置２の回路構成図である。

【図６】本発明の第３の実施の形態である半導体記憶装
置３の回路構成図である。

【図７】本発明の第３の実施の形態におけるカウント回
路４０の動作タイミングチャートである。

【図８】本発明の第４の実施の形態である半導体記憶装
置４の回路構成図である。

【符号の説明】

１０ デコード回路 １１ 活性化回路 １２ 通常用メモリセルアレイ １３ 冗長用メモリセルアレイ １４ 入出力回路 ２０ 副デコード回路 ２１ 第２の制御回路 ２２ 第１の制御回路 ３０ 設定回路 ４０ カウント回路 ５０ 制御回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 冗長メモリセルを有する半導体記憶装置
   において、ワード線とビット線に接続され、データを格
   納可能な複数のメモリセルから構成されるメモリセルア
   レイと、 冗長用ワード線と前記ビット線に接続され、データを格
   納可能な複数の冗長用メモリセルから構成される冗長用
   メモリセルアレイと、 アドレス情報をデコードし、デコード結果を出力するデ
   コード回路と、 選択情報に応答して、該選択情報にて選択されるべき前
   記ワード線を、あるいは選択されるべきワード線の使用
   が禁止されている場合には、該使用が禁止されているワ
   ード線に対応させた前記冗長用ワード線を活性化するよ
   う制御する活性化回路と、 前記デコード回路と前記活性化回路に接続され、第１の
   電圧レベルと第２の電圧レベルを有する制御信号を受信
   し、該制御信号が第１の電圧レベルの時は前記デコード
   回路から出力されたデコード結果を前記選択情報として
   活性化回路に転送し、該制御信号が第２の電圧レベルの
   時は前記複数のワード線のいずれの選択も禁止する情報
   を前記選択情報として出力する第１の制御回路と、 前記制御信号を受信し、該制御信号が第２の電圧レベル
   の時に、前記複数の冗長用ワード線を選択的に活性化す
   る第２の制御回路と、 を有することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、前記半導体記憶装置は前記アドレス情報をデコード
   し、該アドレス情報に基づいて選択される冗長ワード線
   の活性化を指示する指示情報を出力する副デコード回路
   を有し、前記第２の制御回路は、該指示情報に従って該
   選択される冗長ワード線を活性化することを特徴とする
   半導体記憶装置。
3. 【請求項３】 請求項１または２に記載の半導体記憶装
   置において、前記制御信号を伝達する配線に接続され、
   該配線を第１の電圧レベルに設定する設定回路を有する
   ことを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、前記設定回路は、前記配線と第２の電圧を供給する
   手段との間に接続された抵抗手段から構成されることを
   特徴とする半導体記憶装置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、クロック信号を受信し、該クロック信号をクロック
   数をカウントして、このカウント数に基づいて選択され
   る冗長ワード線の活性化を指示する指示情報を出力する
   カウント回路を有し、前記第２の制御回路は、該指示情
   報に従って該選択される冗長ワード線を活性化すること
   を特徴とする半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、前記カウント回路はリセット信号に応答して該カウ
   ント数を初期値にすることを特徴とする半導体記憶装
   置。
7. 【請求項７】 請求項１記載の半導体記憶装置におい
   て、前記第２の制御回路は、第２の電圧レベルの前記制
   御信号に応答して、前記複数の冗長ワード線全てを活性
   化することが可能なことを特徴とする半導体記憶装置。