JPH06224653A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳトランジスタについて、入力容量を増
加させることなく相互コンダクタンスを増大させる。 【構成】 電圧印加回路２ａにより、ＮＭＯＳトランジ
スタ１の基板端子１Ｂに、ゲート端子１Ｇに印加される
電圧の変化に従って変化する電圧を印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタを
含む半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路においては、ＭＯＳトラ
ンジスタを含み、信号の増幅を行なう回路がある。

【０００３】図１８は、従来の差動増幅器の回路図であ
る。電源電圧を受ける電源端子２には、一定の電流を回
路に流す定電流源３が接続される。定電流源３と、接地
電圧を受ける接地端子４との間には、ＰＭＯＳトランジ
スタ１０１と、ＮＭＯＳトランジスタよりなる負荷１０
３とが直列に接続されるとともにＰＭＯＳトランジスタ
１０２と、ＮＭＯＳトランジスタよりなる負荷１０４と
が直列に接続される。ＰＭＯＳトランジスタ１０１と負
荷１０３との間のノードと、負荷１０３および負荷１０
４のそれぞれのゲート端子とが接続される。また、ＰＭ
ＯＳトランジスタ１０１，１０２のそれぞれのゲート端
子１０１Ｇ，１０２Ｇは、差動増幅器の入力端子として
用いられる。さらに、ＰＭＯＳトランジスタ１０２と負
荷１０４との間のノードに差動増幅器の出力端子１０５
が設けられる。

【０００４】次に、動作について説明する。定電流源３
は、一定の電流を出力する。ゲート端子１０１Ｇ，１０
２Ｇのそれぞれには、外部から入力電圧が印加される。
定電流源３から出力される電流は、差動対を構成するＰ
ＭＯＳトランジスタ１０１，１０２により、それぞれに
印加される入力電圧の大きさに応じて負荷１０３，１０
４に配分される。ＰＭＯＳトランジスタの差動対の場合
は、入力電圧が低い方のトランジスタへより多くの電流
が配分される。出力端子１０５の出力電圧値は、負荷１
０４の側に配分された電流値と負荷１０４の抵抗値との
積で決まる値となる。すなわち、前記出力電圧値は、Ｐ
ＭＯＳトランジスタ１０１，１０２のそれぞれに印加さ
れる入力電圧の差に応じた電圧となる。

【０００５】また、この差動増幅器のゲインは、ＰＭＯ
Ｓトランジスタ１０１，１０２の相互コンダクタンス
と、負荷１０３，１０４の出力抵抗との積にて表わされ
る。

【０００６】このような差動増幅器では、性能向上を図
るべく、ゲインを高くすることによりその感度を高くす
る必要があった。このようにゲインを高くするために
は、前記相互コンダクタンスの値を大きくすることが必
要であった。相互コンダクタンスを大きくする方法とし
て従来では、差動対を構成するＭＯＳトランジスタのサ
イズを大きくすることが考えられていた。

【０００７】

【発明が解決しようとする課題】ところが、前述のよう
にＭＯＳトランジスタのサイズを大きくすると、ＭＯＳ
トランジスタの入力容量（ゲートの寄生容量）が増加
し、これによって周波数特性が劣化するという問題があ
った。

【０００８】本発明は、このような問題を解決するため
になされたものであり、入力容量を増加させることなく
ＭＯＳトランジスタの相互コンダクタンスを増大させる
ことを可能とする半導体集積回路を提供することを目的
とする。

【０００９】

【課題を解決するための手段】請求項１に記載の本発明
は、ＭＯＳトランジスタと、電圧印加手段とを含む。

【００１０】ＭＯＳトランジスタは、変化し得る電圧が
そのゲート端子に印加される。電圧印加手段は、前記ゲ
ート端子に印加される電圧の変化に従って変化する電圧
を前記ＭＯＳトランジスタの基板端子に印加する。

【００１１】請求項２に記載の本発明は、２つの電圧を
差動増幅する半導体集積回路であって、定電流源、第１
の負荷、第２の負荷、第１のＭＯＳトランジスタ、第２
のＭＯＳトランジスタ、第１の電圧印加手段および第２
の電圧印加手段を含む。

【００１２】第１のＭＯＳトランジスタは、前記定電流
源と前記第１の負荷との間に接続され、そのゲート端子
に変化し得る第１の電圧が印加される。

【００１３】第２のＭＯＳトランジスタは、前記定電流
源と前記第２の負荷との間に接続され、そのゲート端子
に変化し得る第２の電圧が印加される。

【００１４】第１の電圧印加手段は、前記第１のＭＯＳ
トランジスタと前記第１の負荷との間のノードの電圧に
応答して前記第１のＭＯＳトランジスタの基板端子に前
記第１の電圧の変化に従って変化する電圧を印加する。

【００１５】第２の電圧印加手段は、前記第２のＭＯＳ
トランジスタと前記第２の負荷との間のノードの電圧に
応答して前記第２のＭＯＳトランジスタの基板端子に前
記第２の電圧の変化に従って変化する電圧を印加する。

【００１６】請求項３に記載の本発明は、２つの電圧を
差動増幅する半導体集積回路であって、定電流源、第１
の負荷、第２の負荷、第１のＭＯＳトランジスタ、第２
のＭＯＳトランジスタ、第１の電圧印加手段および第２
の電圧印加手段を含む。

【００１７】第１のＭＯＳトランジスタは、前記定電流
源と前記第１の負荷との間に接続され、そのゲート端子
に変化し得る第１の電圧が印加される。

【００１８】第２のＭＯＳトランジスタは、前記定電流
源と前記第２の負荷との間に接続され、そのゲート端子
に変化し得る第２の電圧が印加される。

【００１９】第１の電圧印加手段は、前記第２のＭＯＳ
トランジスタと前記第２の負荷との間のノードの電圧に
応答して前記第１のＭＯＳトランジスタの基板端子に前
記第１の電圧の変化に従って変化する電圧を印加する。

【００２０】第２の電圧印加手段は、前記第１のＭＯＳ
トランジスタと前記第１の負荷との間のノードの電圧に
応答して前記第２のＭＯＳトランジスタの基板端子に前
記第２の電圧の変化に従って変化する電圧を印加する。

【００２１】請求項４に記載の本発明は、第１のＭＯＳ
トランジスタ、第２のＭＯＳトランジスタおよび電圧印
加手段を含む。

【００２２】第１のＭＯＳトランジスタは、ゲート端子
に変化し得る電圧が印加される。第２のＭＯＳトランジ
スタは、前記第１のＭＯＳトランジスタと並列に接続さ
れる。

【００２３】電圧印加手段は、前記第１のＭＯＳトラン
ジスタのゲート端子に印加される電圧の変化に従って変
化する電圧を前記第２のＭＯＳトランジスタのゲート端
子に印加する。

【００２４】請求項５に記載の本発明は、２つの電圧を
差動増幅する半導体集積回路であって、定電流源、第１
の負荷、第２の負荷、第１のＭＯＳトランジスタ、第２
のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第
４のＭＯＳトランジスタ、第１の電圧印加手段および第
２の電圧印加手段を含む。

【００２５】第１のＭＯＳトランジスタは、前記定電流
源と前記第１の負荷との間に接続され、そのゲート端子
に変化し得る第１の電圧が印加される。第２のＭＯＳト
ランジスタは、前記定電流源と前記第２の負荷との間に
接続され、そのゲート端子に変化し得る第２の電圧が印
加される。

【００２６】第３のＭＯＳトランジスタは、前記第１の
ＭＯＳトランジスタと並列に接続される。第４のＭＯＳ
トランジスタは、前記第２のＭＯＳトランジスタと並列
に接続される。

【００２７】第１の電圧印加手段は、前記第１のＭＯＳ
トランジスタおよび前記第３のＭＯＳトランジスタと前
記第１の負荷との間のノードの電圧に応答して前記第３
のＭＯＳトランジスタのゲート端子に前記第１の電圧の
変化に従って変化する電圧を印加する。

【００２８】第２の電圧印加手段は、前記第２のＭＯＳ
トランジスタおよび前記第４のＭＯＳトランジスタと前
記第２の負荷との間のノードの電圧に応答して前記第４
のＭＯＳトランジスタのゲート端子に前記第２の電圧の
変化に従って変化する電圧を印加する。

【００２９】請求項６に記載の本発明は、２つの電圧を
差動増幅する半導体集積回路であって、電源端子、第１
の負荷、第２の負荷、第１のバイポーラトランジスタ、
第２のバイポーラトランジスタ、第３の負荷、第４の負
荷、第１のＭＯＳトランジスタ、第２のＭＯＳトランジ
スタ、第１の電圧印加手段および第２の電圧印加手段を
含む。

【００３０】第１のバイポーラトランジスタは、前記電
源端子と前記第１の負荷との間に接続され、そのベース
端子に変化し得る第１の電圧が印加される。第２のバイ
ポーラトランジスタは、前記電源端子と前記第２の負荷
との間に接続され、そのベース端子に前記第１の電圧と
逆相に変化し得る第２の電圧が印加される。

【００３１】第１のＭＯＳトランジスタは、前記第１の
バイポーラトランジスタと前記第３の負荷との間に接続
され、前記第２のバイポーラトランジスタおよび前記第
２の負荷の間のノードの電圧がそのゲート端子に印加さ
れる。

【００３２】第２のＭＯＳトランジスタは、前記第２の
バイポーラトランジスタと前記第４の負荷との間に接続
され、前記第１のバイポーラトランジスタおよび前記第
１の負荷の間のノードの電圧がそのゲート端子に印加さ
れる。

【００３３】第１の電圧印加手段は、前記第２のバイポ
ーラトランジスタおよび前記第２の負荷の間のノードの
電圧に応答して前記第１のＭＯＳトランジスタの基板端
子に前記第２のバイポーラトランジスタおよび前記第２
の負荷の間のノードの電圧の変化に従って変化する電圧
を印加する。

【００３４】第２の電圧印加手段は、前記第１のバイポ
ーラトランジスタおよび前記第１の負荷の間のノードの
電圧に応答して前記第２のＭＯＳトランジスタの基板端
子に前記第１のバイポーラトランジスタおよび前記第１
の負荷の間のノードの電圧の変化に従って変化する電圧
を印加する。

【００３５】

【作用】請求項１に記載の本発明によれば、ＭＯＳトラ
ンジスタの基板端子に、そのゲート端子に印加される電
圧に従って変化する電圧が印加されるため、ゲート端子
の電圧が増加すると基板端子の電圧が増加し、一方、ゲ
ート端子の電圧が減少すると基板端子の電圧が減少す
る。

【００３６】たとえば、このＭＯＳトランジスタがＮチ
ャネルＭＯＳトランジスタの場合は、ゲート端子の電圧
が増加するに従ってそのトランジスタに電流が流れやす
くなるが、これに伴って基板端子の電圧がソース端子の
電圧に対して高くなっていくので、しきい値電圧の値が
減少し、これによって相互コンダクタンスが増大する。
また、たとえば、このＭＯＳトランジスタがＰチャネル
ＭＯＳトランジスタである場合は、ゲート端子の電圧が
減少するに従ってＭＯＳトランジスタに電流が流れやす
くなるが、これに伴って基板端子の電圧がソース端子の
電圧に対して低くなっていくので、しきい値電圧の値が
減少し、これによって相互コンダクタンスが増大する。

【００３７】請求項２に記載の本発明によれば、第１の
ＭＯＳトランジスタのゲート端子に印加される第１の電
圧と、第２のＭＯＳトランジスタのゲート端子に印加さ
れる第２の電圧との差に応じて定電流源からの電流が第
１の負荷と第２の負荷とに配分される。第１の負荷の側
に配分された電流の電流値と第１の負荷の抵抗値とによ
って第１のＭＯＳトランジスタと第１の負荷との間のノ
ードの電圧が決まり、第２の負荷の側に配分された電流
の電流値と第２の負荷の抵抗値とによって第２のＭＯＳ
トランジスタと第２の負荷との間のノードの電圧が決ま
る。したがって、第１のＭＯＳトランジスタと第１の負
荷との間のノードの電圧は、前記第１の電圧が変化する
と変化し、一方、第２のＭＯＳトランジスタと第２の負
荷との間のノードの電圧は、前記第２の電圧が変化する
と変化することになる。

【００３８】第１の電圧印加手段は、第１のＭＯＳトラ
ンジスタと第１の負荷との間のノードの電圧に応答して
第１の電圧の変化に従って変化する電圧を第１のＭＯＳ
トランジスタの基板端子に印加するので、第１のＭＯＳ
トランジスタの基板端子の電圧は、第１の電圧に従って
変化する。第２の電圧印加手段は、第２のＭＯＳトラン
ジスタと第２の負荷との間のノードの電圧に応答して第
２の電圧の変化に従って変化する電圧を第２のＭＯＳト
ランジスタの基板端子に印加するので、第２のＭＯＳト
ランジスタの基板端子の電圧は、第２の電圧に従って変
化する。

【００３９】このため、第１のＭＯＳトランジスタおよ
び第２のＭＯＳトランジスタは、請求項１記載の発明に
おけるＭＯＳトランジスタと同様の作用により相互コン
ダクタンスが増大する。

【００４０】請求項３に記載の本発明によれば、請求項
２記載の本発明と同様に、第１のＭＯＳトランジスタと
第１の負荷との間のノードの電圧は、第１のＭＯＳトラ
ンジスタのゲート端子に印加される第１の電圧が変化す
ると変化し、一方、第２のＭＯＳトランジスタと第２の
負荷との間のノードの電圧は、第２のＭＯＳトランジス
タのゲート端子に印加される第２の電圧が変化すると変
化する。

【００４１】第１の電圧印加手段は、第２のＭＯＳトラ
ンジスタと第２の負荷との間のノードの電圧に応答して
前記第１の電圧に従って変化する電圧を第１のＭＯＳト
ランジスタの基板端子に印加するので、第１のＭＯＳト
ランジスタの基板端子に印加される電圧は、第１の電圧
に従って変化する。第２の電圧印加手段は、第１のＭＯ
Ｓトランジスタと第１の負荷との間のノードの電圧に応
答して前記第２の電圧に従って変化する電圧を第２のＭ
ＯＳトランジスタの基板端子に印加するので、第２のＭ
ＯＳトランジスタの基板端子に印加される電圧は、前記
第２の電圧に従って変化する。

【００４２】このため、第１のＭＯＳトランジスタおよ
び第２のＭＯＳトランジスタは、請求項１記載の本発明
におけるＭＯＳトランジスタと同様の作用によりそれぞ
れ相互コンダクタンスが増大する。

【００４３】請求項４に記載の本発明によれば、並列接
続された２つのＭＯＳトランジスタにおいて、第１のＭ
ＯＳトランジスタのゲート端子に印加される電圧の変化
に従って変化する電圧を第２のＭＯＳトランジスタのゲ
ート端子に印加すると、その１対のＭＯＳトランジスタ
のゲイン定数は、２つのＭＯＳトランジスタのゲイン定
数の和となり、これによって、単一のＭＯＳトランジス
タのゲイン定数よりもゲイン定数が大きくなる。ＭＯＳ
トランジスタにおいて、ゲイン定数の大きさと相互コン
ダクタンスの大きさとには比例関係があるため、ゲイン
定数が大きくなることにより、相互コンダクタンスが増
大する。

【００４４】請求項５に記載の本発明によれば、第１の
ＭＯＳトランジスタと第３のＭＯＳトランジスタよりな
る第１のトランジスタ対が並列に接続され、第２のＭＯ
Ｓトランジスタと第４のＭＯＳトランジスタよりなる第
２のトランジスタ対が並列に接続されており、定電流源
からの電流は、第１のトランジスタ対を構成する第１の
ＭＯＳトランジスタのゲート端子に印加される第１の電
圧と、第２のトランジスタ対を構成する第２のＭＯＳト
ランジスタのゲート端子に印加される第２の電圧との差
に応じて第１の負荷と第２の負荷とに配分される。第１
の負荷の側に配分された電流の電流値と第１の負荷の抵
抗値とによって、第１のＭＯＳトランジスタと第１の負
荷との間のノードの電圧が決まり、第２の負荷の側に配
分された電流の電流値と第２の負荷の抵抗値とによっ
て、第２のＭＯＳトランジスタと第２の負荷との間のノ
ードの電圧が決まる。

【００４５】したがって、第１のＭＯＳトランジスタと
第１の負荷との間のノードの電圧は、第１の電圧が変化
すると変化し、一方、第２のＭＯＳトランジスタと第２
の負荷との間のノードの電圧は、第２の電圧が変化する
と変化することになる。

【００４６】第１の電圧印加手段は、第１のＭＯＳトラ
ンジスタと第１の負荷との間のノードの電圧に応答して
第１の電圧の変化に従って変化する電圧を第３のＭＯＳ
トランジスタのゲート端子に印加するので、請求項４記
載の本発明と同様の作用にて前記第１のトランジスタ対
の相互コンダクタンスが大きくなる。また、第２の電圧
印加手段は、第２のＭＯＳトランジスタと第２の負荷と
の間のノードの電圧に応答して第２の電圧の変化に従っ
て変化する電圧を第４のＭＯＳトランジスタに印加する
ので、請求項４記載の発明と同様の作用にて前記第２の
トランジスタ対の相互コンダクタンスが大きくなる。

【００４７】請求項６に記載の本発明によれば、第１の
ＭＯＳトランジスタに印加される第１の電圧と、第２の
ＭＯＳトランジスタに印加される第２の電圧とが逆相
（相補的）に変化するので、第１のバイポーラトランジ
スタと第３の負荷との間に接続された第１のＭＯＳトラ
ンジスタにおけるゲート端子に、第２のＭＯＳトランジ
スタと第２の負荷との間のノードの電圧が印加されるこ
とにより、第１のＭＯＳトランジスタにおいて、第１の
バイポーラトランジスタ側から受ける電圧と前記ゲート
端子の電圧との差が大きくなる。このため、第２のバイ
ポーラトランジスタと第２の負荷との間のノードの電圧
は、第１の電圧および第２の電圧と比べて高い電圧にな
る。これと同様の作用により、第１のバイポーラトラン
ジスタと第１の負荷との間のノードの電圧も第１の電圧
および第２の電圧と比べて高い電圧になる。

【００４８】第１のＭＯＳトランジスタのゲート端子に
は、第２のバイポーラトランジスタと第２の負荷との間
のノードの電圧が印加され、第１のＭＯＳトランジスタ
の基板端子には、第１のバイポーラトランジスタと第１
の負荷との間のノードの電圧の変化に従って変化する電
圧が印加されるので、請求項１記載の本発明と同様の作
用により第１のＭＯＳトランジスタの相互コンダクタン
スが増大する。また、第２のＭＯＳトランジスタも第１
のＭＯＳトランジスタと同様の作用により相互コンダク
タンスが増大する。

【００４９】

【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。

【００５０】第１実施例 図１は、第１実施例による半導体集積回路の構成を示す
回路図である。ＮＭＯＳトランジスタ１は、ドレイン端
子１Ｄ、ゲート端子１Ｇ、ソース端子１Ｓおよび基板端
子１Ｂを含む。電圧印加回路２ａは、ゲート端子１Ｇと
基板端子１Ｂとの間に接続される。

【００５１】図２は、図１の半導体集積回路の詳細な構
成を示す回路図である。電圧印加回路２ａにおいては、
電源電圧を受ける電源端子２０１と接地電圧を受ける接
地端子２０２との間に、ｎｐｎ型のトランジスタ２０３
と定電流源２０４とが直列に接続される。また、ゲート
端子１Ｇとトランジスタ２０３のベースとが接続され、
基板端子１Ｂとトランジスタ２０３のエミッタとが接続
される。

【００５２】次に、図１および図２に示される半導体集
積回路の動作について説明する。図３は、図１および図
２に示される半導体集積回路におけるＮＭＯＳトランジ
スタ１のゲート・ソース間電圧ＶＧＳとソース・基板間
電圧ＶＳＢとの関係を示すグラフであり、縦軸にソース
・基板間電圧ＶＳＢ、横軸にゲート・ソース間電圧ＶＧ
Ｓをそれぞれとり、これらの関係を実線にて示し、その
他にＶＳＢ＝ＶＧＳの場合のこれらの電圧の関係を破線
にて示す。基板端子１Ｂには、ＮＭＯＳトランジスタ１
のゲート・ソース間電圧ＶＧＳよりもトランジスタ２０
３のベース・エミッタ間電圧ＶＢＥだけ低下した電圧が
印加される。このため、ソース・基板間電圧ＶＳＢが、
ゲート・ソース間電圧ＶＧＳの変化に従って変化する。

【００５３】また、ＭＯＳトランジスタには、以下に説
明するような特性がある。たとえば、ＮＭＯＳトランジ
スタ１には、ゲート・ソース間電圧ＶＧＳが増加すると
ドレイン電流が流れやすくなるという性質がある。ＮＭ
ＯＳトランジスタ１の飽和領域での相互コンダクタンス
ｇｍは、トランジスタゲイン定数β、しきい値電圧ＶＴ
Ｈおよびゲート・ソース間電圧ＶＧＳにより下記（１）
式のごとく表わされる。

【００５４】ｇｍ＝β・（ＶＧＳ−ＶＴＨ） …（１） また、前記（１）式におけるしきい値電圧ＶＴＨは下記
（２）式で表わされる。

【００５５】 ＶＴＨ＝ＶＴ０＋γ（√（２φｆ＋ＶＳＢ）−√（２φｆ）） …（２） ただし、ＶＴ０は基板端子の電位がソース端子の電位に
等しい場合のしきい値電圧、γは基板定数、φｆは基板
の不純物密度で決まる定数である。

【００５６】さらに、前記（１），（２）式より、相互
コンダクタンスｇｍは下記（３）式で表わされる。

【００５７】 ｇｍ＝β（ＶＧＳ−ＶＴ０−γ（√（２φｆ＋ＶＳＢ）−√（２φｆ））） …（３） したがって、ソース・基板間電圧ＶＳＢが増加するとし
きい値電圧ＶＴＨは減少し、これによって相互コンダク
タンスｇｍが大きくなる。

【００５８】ここで、基板端子の電位とソース端子の電
位とが等しい場合の相互コンダクタンスをｇｍ０とする
と、この相互コンダクタンスｇｍ０と前記（３）式の相
互コンダクタンスｇｍとの比（ｇｍ／ｇｍ０）は、下記
（４）式のごとく表わされる。

【００５９】 （ｇｍ／ｇｍ０）＝（ＶＧＳ−ＶＴ０−γ（√（２φｆ＋ＶＳＢ）−√（２φ ｆ）））／（ＶＧＳ−ＶＴ０） …（４） 前記（４）式において、たとえば、ＶＧＳ＝１．２Ｖ，
ＶＴ０＝０．７Ｖ，γ＝０．４，φ＝０．３とし、ソー
ス・基板間電圧ＶＳＢを変化させた場合、ソース・基板
間電圧ＶＳＢと相互コンダクタンスの比ｇｍ／ｇｍ０と
は、図４に示されるような関係となる。

【００６０】図４は、ソース・基板間電圧ＶＳＢと相互
コンダクタンスの比（ｇｍ／ｇｍ０）との関係を示すグ
ラフであり、縦軸に相互コンダクタンスの比（ｇｍ／ｇ
ｍ０）、横軸にソース・基板間電圧ＶＳＢをそれぞれと
り、これらの関係を示している。

【００６１】図４より明らかなごとく、ＮＭＯＳトラン
ジスタ１においては、ソース・基板間電圧ＶＳＢの増加
に従って相互コンダクタンスｇｍが増加する特性があ
る。

【００６２】このように、ＮＭＯＳトランジスタ１で
は、ゲート・ソース間電圧ＶＧＳの変化に従ってソース
・基板間電圧ＶＳＢが変化するが、前述のようなＮＭＯ
Ｓトランジスタの特性のため、ゲート・ソース間電圧Ｖ
ＧＳすなわち、ゲート端子１Ｇに印加される電圧が増加
すると相互コンダクタンスｇｍが増加し、一方、ゲート
端子１Ｇに印加される電圧が減少すると相互コンダクタ
ンスｇｍが減少する。これにより、第１実施例の半導体
集積回路では、ＮＭＯＳトランジスタ１の入力容量を増
加させることなく相互コンダクタンスｇｍを増大させる
ことが可能である。

【００６３】また、ＰＭＯＳトランジスタは、ＮＭＯＳ
トランジスタと導電性が異なるだけであり、前述したよ
うなＮＭＯＳトランジスタと同様の特性がある。

【００６４】なお、前述の第１実施例においては、電圧
印加回路２ａとして図２に示すような回路を用いたが、
これに限らず、電圧印加回路２ａは、ｐｎｐ型トランジ
スタを用いてソース・基板間電圧ＶＳＢがゲート・ソー
ス間電圧ＶＧＳよりもベース・エミッタ間電圧ＶＢＥ分
だけ高くなるようにソース・基板間電圧ＶＳＢをレベル
シフトするような構成にしてもよく、また、ゲート端子
１Ｇと基板端子１Ｂとを直接的に接続し、ソース・基板
間電圧ＶＳＢとゲート・ソース間電圧ＶＧＳとが等しく
なるような構成にしてもよい。

【００６５】第２実施例 次に、第２実施例について説明する。前述の第１実施例
においては、Ｎチャネル型のＭＯＳトランジスタを含む
半導体集積回路について説明したが、第２実施例は、第
１実施例で説明した原理と同様の原理を、Ｐチャネル型
のＭＯＳトランジスタを含む半導体集積回路に適用した
例である。

【００６６】図５は、第２実施例による半導体集積回路
の構成を示す回路図である。ＰＭＯＳトランジスタ１０
は、ドレイン端子１０Ｄ、ゲート端子１０Ｇ、ソース端
子１０Ｓおよび基板端子１０Ｂを含む。電圧印加回路２
ｂは、ゲート端子１０Ｇと基板端子１０Ｂとの間に接続
される。

【００６７】図５の半導体集積回路における電圧印加回
路２ｂの構成は、第１実施例において説明したようなゲ
ート・ソース間電圧ＶＧＳをそのまま印加するような構
成の回路またはゲート・ソース間電圧ＶＧＳをレベルシ
フトして印加するような構成の回路である。

【００６８】次に、図５の半導体集積回路の動作につい
て説明する。基板端子１０Ｂには、ゲート端子１０Ｇに
印加される電圧の変化に従って変化する電圧が電圧印加
回路２ｂから印加される。

【００６９】ＰＭＯＳトランジスタ１０では、ＮＭＯＳ
トランジスタ１とは逆に、ゲート端子１０Ｇに印加され
る電圧が減少するとドレイン電流が流れやすくなるとい
う性質がある。また、基板端子１０Ｂに印加される電圧
が減少してソース・基板間電圧ＶＳＢが増加するとしき
い値電圧ＶＴＨが小さくなり、これによって相互コンダ
クタンスｇｍが増大するという性質がある。

【００７０】ＰＭＯＳトランジスタ１０では、ゲート端
子１０Ｇに印加される電圧の変化に従ってソース・基板
間電圧ＶＳＢが変化するが、以上のようなＰＭＯＳトラ
ンジスタの性質のため、ゲート端子１０Ｇに印加される
電圧が減少すると相互コンダクタンスｇｍが増大し、一
方、ゲート端子１０Ｇに印加される電圧が増加すると相
互コンダクタンスｇｍが減少する。このため、第２実施
例の半導体集積回路では、ＰＭＯＳトランジスタ１０の
入力容量を増加させることなく相互コンダクタンスｇｍ
を増大させることが可能である。

【００７１】第３実施例 次に、第３実施例について説明する。第３実施例は、第
１実施例による半導体集積回路における電圧印加回路２
ａへの入力信号を、ゲート端子１Ｇからの信号とは異な
らせたものであり、以下、第１実施例との相違点につい
て説明する。

【００７２】図６は、第３実施例による半導体集積回路
の構成を示す回路図であり、図６において図１と一致す
るものには同番号を付し、その説明を省略する。

【００７３】電圧印加回路２ｃは、所定の信号が入力さ
れる入力端子２０と、基板端子１Ｂとの間に接続され
る。電圧印加回路２ｃには、たとえば、ゲート端子１Ｇ
に印加される電圧の変化と逆相に変化する信号が入力さ
れる。電圧印加回路２ｃは、入力される信号を反転させ
て、ゲート端子１Ｇに印加される信号と同相に変化する
信号を出力する回路にて構成される。この電圧印加回路
２ｃから基板端子１Ｂにはゲート端子１Ｇに印加される
電圧の変化に従って変化する電圧が印加されるため、こ
の半導体集積回路では、第１実施例と同様の原理で、入
力容量を増加させることなくＮＭＯＳトランジスタ１の
相互コンダクタンスｇｍを増大させることが可能であ
る。

【００７４】第４実施例 次に、第４実施例について説明する。第４実施例は、第
２実施例による半導体集積回路における電圧印加回路２
ｂの入力信号を、ゲート端子１０Ｇからの信号とは異な
らせたものであり、以下、第２実施例との相違点につい
て説明する。

【００７５】図７は、第４実施例による半導体集積回路
の構成を示す回路図であり、図７において図５と一致す
るものには同番号を付し、その説明を省略する。

【００７６】電圧印加回路２ｄは、所定の信号が入力さ
れる入力端子２０と、基板端子１０Ｂとの間に接続され
る。電圧印加回路２ｄには、たとえば、ゲート端子１０
Ｇに印加される電圧の変化と逆相に変化する信号が入力
される。電圧印加回路２ｄは、入力される信号を反転さ
せて、ゲート端子１０Ｇに印加される信号と同相に変化
する信号を出力する回路にて構成される。この電圧印加
回路２ｄから基板端子１０Ｂには、ゲート端子１０Ｇに
印加される電圧の変化に従って変化する電圧が印加され
るため、この半導体集積回路では、第２実施例と同様の
原理で、入力容量を増加させることなくＰＭＯＳトラン
ジスタ１０の相互コンダクタンスｇｍを増大させること
が可能である。

【００７７】なお、前述の第３実施例および第４実施例
においては、電圧印加回路２ｃ，２ｄに入力する信号を
ゲート端子１Ｇ，１０Ｇに印加される信号と逆相に変化
する信号とし、電圧印加回路２ｃ，２ｄがその入力信号
を反転させて基板端子１Ｂ，１０Ｂへ印加するようにし
たが、これに限らず、電圧印加回路２ｃ，２ｄに入力す
る信号をゲート端子１Ｇ，１０Ｇに印加される信号と同
相に変化する信号とし、電圧印加回路２ｃ，２ｄがその
入力信号を反転させずに基板端子１Ｂ，１０Ｂへ印加す
るようにしてもよい。

【００７８】第５実施例 次に、第５実施例について説明する。図８は、第５実施
例による半導体集積回路の構成を示す回路図である。電
源電圧を受ける電源端子２には、一定の電流を流す定電
流源３が接続される。定電流源３と接地端子４との間に
は、ＰＭＯＳトランジスタ１１と負荷５１とが直列に接
続されるとともにＰＭＯＳトランジスタ１２と負荷５２
とが直列に接続される。ＰＭＯＳトランジスタ１１，１
２のそれぞれのゲート端子１１Ｇ，１２Ｇは、この半導
体集積回路の入力端子となっている。またＰＭＯＳトラ
ンジスタ１１と負荷５１との間のノードには、出力端子
６１が設けられ、ＰＭＯＳトランジスタ１２と負荷５２
との間のノードには、出力端子６２が設けられる。

【００７９】差動増幅器７は、その負側入力端子７ａが
ＰＭＯＳトランジスタ１１と負荷５１との間のノードに
接続され、その正側入力端子７ｂがＰＭＯＳトランジス
タ１２と負荷５２との間のノードに接続される。差動増
幅器７の正側出力端子７ｃは、ＰＭＯＳトランジスタ１
１の基板端子１１Ｂおよび出力端子８１に接続される。
差動増幅器７の負側出力端子７ｄは、ＰＭＯＳトランジ
スタ１２の基板端子１２Ｂおよび出力端子８２に接続さ
れる。

【００８０】図９は、図８の差動増幅器７の詳細な説明
を示す回路図である。電源電圧を受ける電源端子７１と
接地電圧を受ける接地端子７２との間には、抵抗７３、
バイポーラトランジスタ７５および定電流源７７ａが直
列に接続される。電源端子７１と定電流源７７ａとの間
には抵抗７４とバイポーラトランジスタ７６とが直列に
接続される。バイポーラトランジスタ７５のベース端子
は負側入力端子７ａであり、バイポーラトランジスタ７
６のベース端子は正側入力端子７ｂである。電源端子７
１と正側出力端子７ｃとの間にバイポーラトランジスタ
７８が接続され、正側出力端子７ｃと接地端子７２との
間に定電流源７７ｂが接続される。電源端子７１と負側
出力端子７ｄとの間にバイポーラトランジスタ７９が接
続され、負側出力端子７ｄと接地端子７２との間に定電
流源７７ｃが接続される。バイポーラトランジスタ７８
のベースと、抵抗７３およびバイポーラトランジスタ７
５の間のノードとが接続される。バイポーラトランジス
タ７９のベースと、抵抗７４およびバイポーラトランジ
スタ７６の間のノードとが接続される。

【００８１】次に、図８および図９にて示される半導体
集積回路の動作について説明する。定電流源３は、一定
の電流を出力する。ゲート端子１１Ｇには入力電圧Ｖ１
が印加され、ゲート端子１２Ｇには入力電圧Ｖ２が印加
される。定電流源３から出力される電流は、差動対を構
成するＰＭＯＳトランジスタ１１，１２のそれぞれの入
力電圧Ｖ１，Ｖ２の差に応じて負荷５１，５２に配分さ
れる。ＰＭＯＳトランジスタの場合、入力電圧が低い方
のトランジスタへより多くの電流が配分される。出力端
子６１の出力電圧Ｖ３は、負荷５１の抵抗値と配分され
た電流値との積で決まる値となり、出力端子６２の出力
電圧Ｖ４は、負荷５２の抵抗値と配分された電流値との
積で決まる値となる。

【００８２】図９を参照して、差動増幅器７では、負側
入力端子７ａに入力される電圧Ｖ３と、正側入力端子７
ｂに入力される電圧Ｖ４との差に応じて抵抗７３と抵抗
７４とに電流が配分される。そして、抵抗７３の抵抗値
と配分された電流値との積で定まる電圧降下にてバイポ
ーラトランジスタ７８のベースに印加される電圧（抵抗
７３とバイポーラトランジスタ７５との間のノードの電
圧）が決まり、抵抗７４の抵抗値と配分された電流値と
の積で定まる電圧降下にてバイポーラトランジスタ７９
のベースに印加される電圧（抵抗７４とバイポーラトラ
ンジスタ７６との間のノードの電圧）が決まる。

【００８３】このように決まるバイポーラトランジスタ
７８，７９のそれぞれのベース電圧の差に応じて、負荷
である定電流源７７ｂ，７７ｃへ電流が配分される。そ
して、定電流源７７ｂの抵抗値と、配分された電流の電
流値との積で正側出力端子７ｃの出力電圧Ｖ５が決ま
り、定電流源７７ｃの抵抗値と配分された電流の電流値
との積で負側出力端子７ｄの出力電圧Ｖ６が決まる。こ
のように決まる出力電圧Ｖ５がＰＭＯＳトランジスタ１
１の基板端子１１Ｂに印加され、一方、出力電圧Ｖ６が
ＰＭＯＳトランジスタ１２の基板端子１２Ｂに印加され
る。

【００８４】具体的には、たとえば、入力電圧Ｖ１が減
少すると、負荷５１に配分される電流が増加し、出力電
圧Ｖ３が増加する。出力電圧Ｖ３が増加すると、バイポ
ーラトランジスタ７８のゲート電圧が低下し、これによ
り定電流源７７ｂに配分される電流が減少して出力電圧
Ｖ５が減少する。このため、基板端子１１Ｂに印加され
る電圧が減少する。基板端子１１Ｂに印加される電圧が
減少するとＰＭＯＳトランジスタ１１のソース・基板間
電圧ＶＳＢが増加し、ＰＭＯＳトランジスタ１１の相互
コンダクタンスｇｍが増大する。一方、入力電圧Ｖ１が
増加すると、ソース・基板間電圧ＶＳＢが減少し、ＰＭ
ＯＳトランジスタ１１の相互コンダクタンスｇｍが減少
する。

【００８５】またＰＭＯＳトランジスタ１２について
も、前述のＰＭＯＳトランジスタ１１の場合と同様の動
作により、入力電圧Ｖ２が減少するとＰＭＯＳトランジ
スタ１２の相互コンダクタンスが増大し、入力電圧Ｖ２
が増加すると、ＰＭＯＳトランジスタ１２の相互コンダ
クタンスｇｍが減少する。

【００８６】図１０（ａ），（ｂ）は、入力電圧Ｖ１，
Ｖ２の差と、出力電圧Ｖ３，Ｖ４，Ｖ５，Ｖ６との関係
を示すグラフである。図１０（ａ）には、入力電圧Ｖ
１、Ｖ２の差と、出力電圧Ｖ３，Ｖ４との関係を示し、
図１０（ｂ）には、入力電圧Ｖ１，Ｖ２の差と、出力電
圧Ｖ５，Ｖ６との関係を示す。

【００８７】図１０（ａ）より明らかなごとく、入力電
圧Ｖ２が入力電圧Ｖ１に対して増加するに従って出力電
圧Ｖ３が増加し、一方、入力電圧Ｖ１が入力電圧Ｖ２に
対して増加するに従って出力電圧Ｖ４が増加する。また
図１０（ｂ）から明らかなごとく、入力電圧Ｖ２が入力
電圧Ｖ１に対して増加するに従って出力電圧Ｖ６が増加
し、一方、入力電圧Ｖ１が入力電圧Ｖ２に対して増加す
るに従って出力電圧Ｖ５が増加する。

【００８８】第６実施例 次に、第６実施例について説明する。第６実施例は、第
５実施例を表わす図８に示される差動増幅器７を用いず
にＰＭＯＳトランジスタ１１，１２のそれぞれの基板端
子１１Ｂ，１２Ｂに印加する電圧を変化させるように構
成した半導体集積回路である。図１１は、第６実施例に
よる半導体集積回路の構成を示す回路図であり、図１１
において図８と一致するものには同番号を付しその説明
を省略する。図１１の半導体集積回路は、図８における
差動増幅器７を用いずにＰＭＯＳトランジスタ１１およ
び負荷５１との間のノードと、ＰＭＯＳトランジスタ１
２の基板端子１２Ｂとを接続し、ＰＭＯＳトランジスタ
１２および負荷５２の間のノードと、ＰＭＯＳトランジ
スタ１１の基板端子１１Ｂとを接続したものである。

【００８９】次に、図１１の半導体集積回路の動作につ
いて説明する。ＰＭＯＳトランジスタ１１と負荷５１と
の間のノードの電圧Ｖ３が基板端子１２Ｂに直接的に印
加され、ＰＭＯＳトランジスタ１２と負荷５２との間の
ノードの電圧Ｖ４が基板端子１１Ｂに直接的に印加され
る。このため、入力電圧Ｖ１が入力電圧Ｖ２に対して減
少することにより、出力電圧Ｖ３が増加した場合、出力
電圧Ｖ４が減少するので基板端子１１Ｂに印加される電
圧は減少してＰＭＯＳトランジスタ１１の相互コンダク
タンスｇｍが増大する。一方、この場合、基板端子１２
Ｂに印加される電圧は、出力電圧Ｖ３が増加するので、
減少してＰＭＯＳトランジスタ１２の相互コンダクタン
スｇｍが減少する。逆に、入力電圧Ｖ１が入力電圧Ｖ２
に対して増加することにより出力電圧Ｖ３が減少した場
合、出力電圧Ｖ４が増加するので、基板端子１１Ｂに印
加される電圧は増加してＰＭＯＳトランジスタ１１の相
互コンダクタンスｇｍが減少する。一方、この場合、基
板端子１２Ｂに印加される電圧は、出力電圧Ｖ３が減少
するので、減少してＰＭＯＳトランジスタ１２の相互コ
ンダクタンスｇｍが増大する。

【００９０】このように、第６実施例の半導体集積回路
では、ＰＭＯＳトランジスタ１１，１２のそれぞれにつ
いて、入力容量を増加させることなく相互コンダクタン
スｇｍを増大させることができる。

【００９１】第７実施例 次に、第７実施例について説明する。図１２は、第７実
施例による半導体集積回路の構成を示す回路図である。
ＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４
とはドレイン端子Ｄ同士およびソース端子Ｓ同士が接続
されることにより並列に接続される。ＮＭＯＳトランジ
スタ１３のゲート端子１３Ｇには、変化し得る電圧が印
加される。電圧印加回路２ｅは、入力端子２０とＮＭＯ
Ｓトランジスタ１４のゲート端子１４Ｇとの間に接続さ
れる。

【００９２】次に、図１２の半導体集積回路の動作につ
いて説明する。電圧印加回路２ｅには、入力端子２０を
介してＰＭＯＳトランジスタ１３のゲート端子１３Ｇに
印加される電圧と同相に変化する信号が入力される。電
圧印加回路２ｅは、入力された信号に応答して、ゲート
端子１３Ｇに印加される電圧に従って変化する電圧を出
力する。これにより、ＰＭＯＳトランジスタ１４のゲー
ト端子１４Ｇには、ＰＭＯＳトランジスタ１３のゲート
端子１３Ｇに印加される電圧の変化に従って変化する電
圧ＶＧが印加される。

【００９３】図１２のように２つのＮＭＯＳトランジス
タ１３，１４を並列に接続し、一方のＮＭＯＳトランジ
スタ１３のゲート端子１３Ｇに印加される電圧に従って
変化する電圧ＶＧを他方のＮＭＯＳトランジスタ１４の
ゲート端子１４Ｇに印加する場合、２つのＮＭＯＳトラ
ンジスタ１３，１４は、それぞれのゲイン定数βが加算
されたように動作する性質がある。ＭＯＳトランジスタ
の相互コンダクタンスｇｍは、前記（１）式で示される
ようにゲイン定数βが増加するに従って増加するので、
前述のように２つのＮＭＯＳトランジスタ１３，１４は
それぞれのゲイン定数βが加算されたように動作するこ
とにより、並列接続したＮＭＯＳトランジスタ１３，１
４の相互コンダクタンスｇｍは、各々の相互コンダクタ
ンスｇｍを加算した値となる。

【００９４】その相互コンダクタンスｇｍの特性を図１
３に示す。図１３は、並列接続したＮＭＯＳトランジス
タ１３，１４の一方のゲート端子１４Ｇに印加される電
圧ＶＧと、ＮＭＯＳトランジスタ１３，１４の総体的な
相互コンダクタンスｇｍとの関係を示すグラフであり、
縦軸に総体的な相互コンダクタンスｇｍ、横軸に一方の
ゲート端子１４Ｇに印加される電圧ＶＧをそれぞれと
り、これらの関係を実線にて示すとともに各々のＮＭＯ
Ｓトランジスタ１３，１４の相互コンダクタンスｇｍ
１，ｇｍ２をそれぞれ破線にて示す。ただし、図１３に
は、一例としてＮＭＯＳトランジスタ１３の相互コンダ
クタンスｇｍ１を一定とし、ＮＭＯＳトランジスタ１４
の相互コンダクタンスｇｍ２のみを変化させた場合の特
性について示す。

【００９５】ゲート端子１４Ｇに印加される電圧ＶＧが
ＮＭＯＳトランジスタ１４のしきい値電圧ＶＴＨを超え
ると、ＮＭＯＳトランジスタ１４の相互コンダクタンス
ｇｍ２が増大する。この場合、総体的な相互コンダクタ
ンスｇｍは、ＮＭＯＳトランジスタ１３の相互コンダク
タンスｇｍ１にＮＭＯＳトランジスタ１４の相互コンダ
クタンスｇｍ２を加算した値となるため、総体的な相互
コンダクタンスｇｍは相互コンダクタンスｇｍ２の増大
に従って増大する。

【００９６】このように、２つのＮＭＯＳトランジスタ
１３，１４を並列に接続し、一方のＮＭＯＳトランジス
タ１３のゲート端子１３Ｇに印加される電圧に従って変
化する電圧を他方のＮＭＯＳトランジスタ１４のゲート
端子１４Ｇに印加すると、これらのＮＭＯＳトランジス
タ１３，１４のそれぞれの相互コンダクタンスを加算し
たものが総体的な相互コンダクタンスとなるので、ＮＭ
ＯＳトランジスタの入力容量を増加させることなくその
相互コンダクタンスを増大させることができる。

【００９７】第８実施例 次に、第８実施例について説明する。図１４は、第８実
施例による半導体集積回路の構成を示す回路図である。
ＰＭＯＳトランジスタ１５とＰＭＯＳトランジスタ１６
とはドレイン端子Ｄ同士およびソース端子Ｓ同士が接続
されることにより並列に接続される。ＰＭＯＳトランジ
スタ１５のゲート端子１５Ｇには、変化し得る電圧が印
加される。電圧印加回路２ｆは、入力端子２０とＰＭＯ
Ｓトランジスタ１６のゲート端子１６Ｇとの間に接続さ
れる。

【００９８】次に、図１４の半導体集積回路の動作につ
いて説明する。この半導体集積回路は、図１２に示され
る第７実施例の半導体集積回路と比べてＰＭＯＳトラン
ジスタ１５，１６の導電性が異なるだけであり、電圧印
加回路２ｆは、図１２の電圧印加回路２ｅと同じ動作を
する。これにより、この半導体集積回路は、第７実施例
と同様にゲイン定数βが増加し、相対的な相互コンダク
タンスｇｍが増大する。このため、ＰＭＯＳトランジス
タの入力容量を増加させることなくその相互コンダクタ
ンスｇｍを増大させることができる。

【００９９】第９実施例 次に、第９実施例について説明する。図１５は、第９実
施例による半導体集積回路の構成を示す回路図である。
電源電圧を受ける電源端子２１と出力端子６３との間に
定電流源３１と、並列接続されたＰＭＯＳトランジスタ
１５１，１６１とが直列に接続される。出力端子６３
と、接地電位を受ける接地端子４との間に負荷５３が接
続される。定電流源３１と出力端子６４との間に並列接
続されたＰＭＯＳトランジスタ１５２，１６２が接続さ
れる。出力端子６４と接地端子４との間に負荷５４が接
続される。

【０１００】また、電源端子２２と出力端子８３との間
に負荷５５が接続され、出力端子８３と接地端子４との
間にＮＭＯＳトランジスタ１７１とＮＭＯＳトランジス
タ１８０とが直列に接続される。電源端子２３と出力端
子８４との間に負荷５６が接続され、出力端子８４とＮ
ＭＯＳトランジスタ１８０との間にＮＭＯＳトランジス
タ１７２が接続される。

【０１０１】負荷５５およびＮＭＯＳトランジスタ１７
１の間のノードと、ＰＭＯＳトランジスタ１６１のゲー
ト端子とが接続され、負荷５６およびＮＭＯＳトランジ
スタ１７１の間のノードと、ＰＭＯＳトランジスタ１６
２のゲート端子とが接続される。ＰＭＯＳトランジスタ
１５１および負荷５３のノードとＮＭＯＳトランジスタ
１７１のゲート端子とが接続され、ＰＭＯＳトランジス
タ１５２および負荷５４のノードとＮＭＯＳトランジス
タ１７２のゲート端子とが接続される。また、ＮＭＯＳ
トランジスタ１５１のゲート端子１５１ＧおよびＮＭＯ
Ｓトランジスタ１５２のゲート端子１５２Ｇには、変化
し得る電圧が印加される。ＮＭＯＳトランジスタ１８０
のゲート端子１８０Ｇには、所定周波数のクロック信号
φが印加される。

【０１０２】次に、図１５の半導体集積回路の動作につ
いて説明する。クロック信号φがローレベルである場合
は、ＮＭＯＳトランジスタ１８０がオフするため、ＰＭ
ＯＳトランジスタ１６１，１６２のそれぞれのゲート端
子の電圧は、ほぼ電源電圧と等しくなり、ＰＭＯＳトラ
ンジスタ１６１，１６２は活性化せずＰＭＯＳトランジ
スタ１５１，１５２のみがそれぞれのゲート端子１５１
Ｇ，１５２Ｇの入力電圧Ｖ１，Ｖ２の差に応じて定電流
源３１の電流を負荷５３，５４へ配分する。

【０１０３】一方、クロック信号φがハイレベルである
場合は、ＮＭＯＳトランジスタ１８０がオンするため、
ＮＭＯＳトランジスタ１７１，１７２が、差動対となっ
て負荷５５，５６に電圧を発生させる。ＰＭＯＳトラン
ジスタ１６１のゲート端子に印加される電圧Ｖ５は、負
荷５に発生する電圧による電圧降下で決まり、ＰＭＯＳ
トランジスタ１６２のゲート端子に印加される電圧Ｖ６
は、負荷５６に発生する電圧による電圧降下で決まる。

【０１０４】たとえば、ＰＭＯＳトランジスタ１５１の
ゲート端子１５１Ｇに印加される入力電圧Ｖ１が減少す
ると、ＰＭＯＳトランジスタの特性により負荷５３に配
分される電流が増加し、ＮＭＯＳトランジスタ１７１の
ゲート端子に印加される出力電圧Ｖ３が増加する。そし
て、ＮＭＯＳトランジスタの特性により負荷５５に流れ
る電流が増加し、負荷５５による電圧降下量が増加し、
ＰＭＯＳトランジスタ１６１のゲート端子に印加される
電圧Ｖ５が減少する。一方、ゲート端子１５１Ｇに印加
される入力電圧Ｖ１が増加すると、ＰＭＯＳトランジス
タ１６１のゲート端子に印加される電圧Ｖ５が増加す
る。これらの動作と同様の動作がＰＭＯＳトランジスタ
１５２，１６２にも生じる。

【０１０５】すなわち、入力電圧Ｖ１（またはＶ２）が
減少すると、出力電圧Ｖ３（またはＶ４）が増加し、出
力電圧Ｖ５（またはＶ６）が減少する。一方、入力電圧
Ｖ１（またはＶ２）が増加すると、出力電圧Ｖ３（また
はＶ４）が減少し、出力電圧Ｖ５（またはＶ６）が増加
する。

【０１０６】このように、図１５の半導体集積回路で
は、ＰＭＯＳトランジスタ１５１のゲート端子１５１Ｇ
に印加される入力電圧Ｖ１に従って変化する電圧Ｖ５が
ＰＭＯＳトランジスタ１６１のゲート端子に印加される
ので、前述の第８実施例で説明したようにＰＭＯＳトラ
ンジスタ１５１，１６１の総体的な相互コンダクタンス
が増大する。同様に、ＰＭＯＳトランジスタ１５２のゲ
ート端子１５２Ｇに印加される入力電圧Ｖ２に従って変
化する電圧Ｖ６がＰＭＯＳトランジスタ１６２のゲート
に印加されるので、前述の第８実施例で説明したように
ＰＭＯＳトランジスタ１５２，１６２の総体的な相互コ
ンダクタンスが増大する。

【０１０７】次に、この半導体集積回路における入力電
圧Ｖ１，Ｖ２と出力電圧Ｖ３，Ｖ４，Ｖ５，Ｖ６との関
係について説明する。図１６（ａ）〜（ｄ）は、図１５
の半導体集積回路における入力電圧と出力電圧との関係
を示すタイミングチャートである。図１６（ａ）はクロ
ック信号φ、図１６（ｂ）は入力電圧Ｖ１，Ｖ２、図１
６（ｃ）は出力電圧Ｖ３，Ｖ４、図１６（ｄ）は出力電
圧Ｖ５，Ｖ６のタイミングチャートをそれぞれ示す。

【０１０８】図１６（ａ）に示されるようなクロック信
号φがローレベルＬである期間に、図１６（ｂ）に示さ
れるような増加中または減少中の入力電圧Ｖ１，Ｖ２が
印加された場合、その入力電圧Ｖ１，Ｖ２は増幅され、
図１６（ｃ）に示されるような出力電圧Ｖ３，Ｖ４とし
て現われる。図１５の半導体集積回路は、通常、電圧比
較器として用いられるが、その場合、入力電圧Ｖ１，Ｖ
２に応じて増幅された出力電圧Ｖ３，Ｖ４は、ハイレベ
ルまたはローレベルに振り切ったディジタル信号として
出力することが必要である。しかし、入力電圧Ｖ１，Ｖ
２の差が小さい場合は、出力電圧Ｖ３，Ｖ４は十分に増
幅された電圧とはならない。そこで、クロック信号φが
ハイレベルＨになると、ある程度増幅された出力電圧Ｖ
３，Ｖ４がＮＭＯＳトランジスタ１７１，１７２に入力
されるので、その電位差が増幅された出力電圧Ｖ５，Ｖ
６が生じ、その電圧がＰＭＯＳトランジスタ１６１，１
６２のそれぞれのゲート端子に印加される。

【０１０９】したがって、クロック信号φがハイレベル
Ｈである期間にも入力電圧Ｖ１，Ｖ２が、クロック信号
φがローレベルＬである期間における変化方向と同方向
に変化していると、ＰＭＯＳトランジスタ１５１，１５
２の相互コンダクタンスｇｍだけでなくＰＭＯＳトラン
ジスタ１６１，１６２の相互コンダクタンスｇｍも作用
するのでゲインが大きくなり、出力電圧Ｖ３，Ｖ４をハ
イレベルＨおよびローレベルＬに確定しやすくなる。

【０１１０】この半導体集積回路では、クロック信号φ
がハイレベルＨである場合に、ＰＭＯＳトランジスタ１
６１のゲート端子に印加される電圧Ｖ５が、ＰＭＯＳト
ランジスタ１５１のゲート端子１５１Ｇに印加される入
力電圧Ｖ１に従って変化する。それとともにＰＭＯＳト
ランジスタ１６２のゲート端子に印加される電圧Ｖ６が
ＰＭＯＳトランジスタ１５２のゲート端子１５２Ｇに印
加される入力電圧Ｖ２に従って変化する。このＰＭＯＳ
トランジスタ１５１，１６１の総体的な相互コンダクタ
ンスｇｍを増加させることができるとともにＰＭＯＳト
ランジスタ１５２，１６２の総体的な相互コンダクタン
スｇｍを増加させることができる。このため、ＰＭＯＳ
トランジスタ１５１，１５２のそれぞれの入力容量を増
加させることなく相互コンダクタンスを増大させること
ができる。

【０１１１】第１０実施例 次に、第１０実施例について説明する。図１７は、第１
０実施例による半導体集積回路の構成を示す回路図であ
る。電源電圧を受ける電源端子２と接地電圧を受ける接
地端子４との間にｎｐｎ型のバイポーラトランジスタ９
１、レベルシフト回路９３および負荷である定電流源３
２が直列に接続される。電源端子２と接地端子４との間
にｎｐｎ型のバイポーラトランジスタ９２、レベルシフ
ト回路９４および負荷である定電流源３３が直列に接続
される。

【０１１２】バイポーラトランジスタ９２およびレベル
シフト回路９４の間のノードと接地端子４との間に、Ｐ
ＭＯＳトランジスタ１７と負荷であるＮＭＯＳトランジ
スタ１９１とが直列に接続される。バイポーラトランジ
スタ９１およびレベルシフト回路９３の間のノードと接
地端子４との間にＰＭＯＳトランジスタ１８と負荷であ
るＮＭＯＳトランジスタ１９２とが直列に接続される。

【０１１３】バイポーラトランジスタ９１のベース端子
９１ｂとバイポーラトランジスタ９２のベース端子９２
ｂとには、逆相（相補的）に変化し得る信号がそれぞれ
入力される。また、バイポーラトランジスタ９２および
レベルシフト回路９４の間のノードとＰＭＯＳトランジ
スタ１８の基板端子１８Ｂとが接続される。バイポーラ
トランジスタ９１およびレベルシフト回路９３の間のノ
ードとＰＭＯＳトランジスタ１７の基板端子１７Ｂとが
接続される。レベルシフト回路９３および定電流源３２
の間のノードとＰＭＯＳトランジスタ１７のゲート端子
とが接続され、レベルシフト回路９４および定電流源３
３の間のノードとＰＭＯＳトランジスタ１８のゲート端
子とが接続される。ＰＭＯＳトランジスタ１７およびＮ
ＭＯＳトランジスタ１９１の間のノードと、ＮＭＯＳト
ランジスタ１９１のゲート端子およびＮＭＯＳトランジ
スタ１９２のゲート端子とが接続される。ＰＭＯＳトラ
ンジスタ１８とＮＭＯＳトランジスタ１９２との間のノ
ードに出力端子６５が設けられる。

【０１１４】次に、図１７の半導体集積回路の動作につ
いて説明する。バイポーラトランジスタ９１のベース端
子９１ｂに印加される入力電圧と、バイポーラトランジ
スタ９２のベース端子９２ｂに印加される入力電圧との
差に応じて定電流源３２，３３に電流が配分される。そ
して、定電流源３２，３３のそれぞれの抵抗値とそれぞ
れに配分された電流との積で、ＰＭＯＳトランジスタ１
７，１８のそれぞれのゲート端子に印加される電圧が決
まる。なお、レベルシフト回路９３，９４は、ＰＭＯＳ
トランジスタ１７，１８のそれぞれのゲート端子に印加
される電圧をそれぞれのトランジスタの動作点のレベル
まで下げる働きをする。

【０１１５】ＰＭＯＳトランジスタ１７のソース端子
は、バイポーラトランジスタ９２およびレベルシフト回
路９４の間のノードと接続されているため、ＰＭＯＳト
ランジスタ１７においては、ゲート端子に印加される電
圧とソース端子に印加される電圧とが逆方向に変化する
ので、ゲート・ソース間電圧が大きくなる。また、ＰＭ
ＯＳトランジスタ１８のソース端子は、バイポーラトラ
ンジスタ９１およびレベルシフト回路９３の間のノード
と接続されているため、ＰＭＯＳトランジスタ１７の場
合と同様にゲート・ソース間電圧が大きくなる。このよ
うに、ＰＭＯＳトランジスタ１７，１８のそれぞれのゲ
ート・ソース間電圧が大きいため、出力端子６５の出力
電圧はバイポーラトランジスタ９１，９２の入力電圧の
差が比較的小さい場合でも大きく変化する。

【０１１６】また、ＰＭＯＳトランジスタ１７の基板端
子１７Ｂには、ＰＭＯＳトランジスタ１７のゲート端子
に印加される電圧に従って変化する電圧が印加されるた
め、前記ゲート端子に印加される電圧が減少する場合に
その相互コンダクタンスｇｍが増大する。また、ＰＭＯ
Ｓトランジスタ１８の基板端子１８Ｂには、ＰＭＯＳト
ランジスタ１８のゲート端子に印加される電圧に従って
変化する電圧が印加されるため、前記ゲート端子に印加
される電圧が減少する場合にその相互コンダクタンスｇ
ｍが増大する。

【０１１７】このように、図１７の半導体集積回路にお
いては、ＰＭＯＳトランジスタ１７，１８において、そ
れぞれの入力容量を増加させることなく相互コンダクタ
ンスｇｍを増大させることができる。

【０１１８】

【発明の効果】請求項１に記載の本発明によれば、電圧
印加手段により、ＭＯＳトランジスタのゲート端子に印
加される電圧の変化に従って基板端子に印加される電圧
が変化させられるので、ＭＯＳトランジスタに流れる電
流を増加させる場合に、基板端子に印加される電圧の変
化がしきい値電圧の値を小さくするように働く。このた
め、ＭＯＳトランジスタの入力容量を増加させることな
く相互コンダクタンスを増大させることができ、これに
より、回路のゲインを高くし、回路を高速で動作させる
ことができる。

【０１１９】請求項２に記載の本発明によれば、第１の
電圧に従って変化する電圧が、第１の電圧印加手段によ
り、第１の電圧と第２の電圧との差に応じて変化する第
１のＭＯＳトランジスタと第１の負荷との間のノードの
電圧に応答して第１のＭＯＳトランジスタの基板端子に
印加される。また、第２の電圧に従って変化する電圧
が、第２の電圧印加手段により、第１の電圧と第２の電
圧との差に応じて変化する第２のＭＯＳトランジスタと
第２の負荷との間のノードの電圧に応答して第２のＭＯ
Ｓトランジスタの基板端子に印加される。このため、第
１のＭＯＳトランジスタおよび第２のＭＯＳトランジス
タのそれぞれは、ＭＯＳトランジスタに流れる電流を増
加させる場合に、基板端子に印加される電圧の変化がし
きい値電圧を小さくして前記電流の増加を助長するよう
に働くので、その入力容量を増加させることなく相互コ
ンダクタンスを増大させることができ、これにより、回
路のゲインを高くし、回路を高速で動作させることがで
きる。

【０１２０】請求項３に記載の本発明によれば、第１の
電圧に従って変化する電圧が、第１の電圧印加手段によ
り、第１の電圧と第２の電圧との差に応じて変化する第
２のＭＯＳトランジスタと第２の負荷との間のノードの
電圧に応答して第１のＭＯＳトランジスタの基板端子に
印加される。また、第２の電圧に従って変化する電圧
が、第２の電圧印加手段により、第１の電圧と第２の電
圧との差に応じて変化する第１のＭＯＳトランジスタと
第１の負荷との間のノードの電圧に応答して第２のＭＯ
Ｓトランジスタの基板端子に印加される。このため、第
１のＭＯＳトランジスタおよび第２のＭＯＳトランジス
タのそれぞれは、ＭＯＳトランジスタに流れる電流を増
加させる場合に、基板端子に印加される電圧の変化がし
きい値電圧を小さくして前記電流の増加を助長するよう
に働くので、その入力容量を増加させることなく相互コ
ンダクタンスを増大させることができ、これにより、回
路のゲインを高くし、回路を高速で動作させることがで
きる。

【０１２１】請求項４に記載の本発明によれば、並列接
続された２つのＭＯＳトランジスタにおいて、第１のＭ
ＯＳトランジスタのゲート端子に印加される電圧の変化
に従って変化する電圧が、電圧印加手段によって第２の
ＭＯＳトランジスタのゲート端子に印加されるため、並
列接続による相互コンダクタンスは、２つのＭＯＳトラ
ンジスタの相互コンダクタンスの和となるので、ＭＯＳ
トランジスタの入力容量を増加させることなく相互コン
ダクタンスを増大させることができ、これにより、回路
のゲインを高くし、回路を高速で動作させることができ
る。

【０１２２】請求項５に記載の本発明によれば、並列接
続された第１のＭＯＳトランジスタおよび第３のＭＯＳ
トランジスタにおいて、第１のＭＯＳトランジスタのゲ
ート端子に印加される電圧に従って変化する電圧が、第
１の電圧印加手段によって第３のＭＯＳトランジスタの
ゲート端子に印加される。また、並列接続された第２の
ＭＯＳトランジスタおよび第４のＭＯＳトランジスタに
おいて、第２のＭＯＳトランジスタのゲート端子に印加
される電圧に従って変化する電圧が、第２の電圧印加手
段によって第４のＭＯＳトランジスタのゲート端子に印
加される。このため、これらの並列接続されたＭＯＳト
ランジスタのそれぞれの組の並列接続による相互コンダ
クタンスは、２つのＭＯＳトランジスタの相互コンダク
タンスの和となるので、ＭＯＳトランジスタの入力容量
を増加させることなく相互コンダクタンスを増大させる
ことができ、これにより、回路のゲインを高くし、回路
を高速で動作させることができる。

【０１２３】請求項６に記載の本発明によれば、第１の
ＭＯＳトランジスタのゲート端子に印加される電圧の変
化に従って変化する電圧が、第１の電圧印加手段によっ
て第１のＭＯＳトランジスタの基板端子に印加される。
また、第２のＭＯＳトランジスタのゲート端子に印加さ
れる電圧の変化に従って変化する電圧が、第２の電圧印
加手段によって第２のＭＯＳトランジスタの基板端子に
印加される。このため、第１のＭＯＳトランジスタおよ
び第２のＭＯＳトランジスタのそれぞれは、ＭＯＳトラ
ンジスタに流れる電流を増加させる場合に、基板端子に
印加される電圧の変化がしきい値電圧を小さくして前記
電流の増加を助長するように働くので、その入力容量を
増加させることなく相互コンダクタンスを増大させるこ
とができ、これにより、回路のゲインを高くし、回路を
高速で動作させることができる。

【図面の簡単な説明】

【図１】第１実施例による半導体集積回路の概略構成を
示す回路図である。

【図２】第１実施例による半導体集積回路の詳細な構成
を示す回路図である。

【図３】図１および図２に示される半導体集積回路にお
けるゲート・ソース間電圧とソース・基板間電圧との関
係を示すグラフである。

【図４】ＮＭＯＳトランジスタのゲート・ソース間電圧
と相互コンダクタンスの比との関係を示すグラフであ
る。

【図５】第２実施例による半導体集積回路の構成を示す
回路図である。

【図６】第３実施例による半導体集積回路の構成を示す
回路図である。

【図７】第４実施例による半導体集積回路の構成を示す
回路図である。

【図８】第５実施例による半導体集積回路の構成を示す
回路図である。

【図９】図８の差動増幅器の詳細な構成を示す回路図で
ある。

【図１０】図８の半導体集積回路の入力電圧と出力電圧
との関係を示すグラフである。

【図１１】第６実施例による半導体集積回路の構成を示
す回路図である。

【図１２】第７実施例による半導体集積回路の構成を示
す回路図である。

【図１３】並列接続したＮＭＯＳトランジスタの一方の
ゲート端子に印加される電圧と相対的な相互コンダクタ
ンスとの関係を示すグラフである。

【図１４】第８実施例による半導体集積回路の構成を示
す回路図である。

【図１５】第９実施例による半導体集積回路の構成を示
す回路図である。

【図１６】図１５の半導体集積回路における入力電圧と
出力電圧との関係を示すタイミングチャートである。

【図１７】第１０実施例による半導体集積回路の構成を
示す回路図である。

【図１８】従来の差動増幅器の回路図である。

【符号の説明】

１，１１〜１４，１５１，１５２，１６１，１６２ Ｎ
ＭＯＳトランジスタ ３，３１，３２，３３ 定電流源 １０，１５〜１８，１７１，１７２ ＰＭＯＳトランジ
スタ ５１，５２，５３，５４ 負荷 １Ｂ，１０Ｂ〜１２Ｂ，１７Ｂ，１８Ｂ 基板端子 １Ｇ，１０Ｇ〜１６Ｇ，１５１Ｇ，１５２Ｇ ゲート端
子 ２ａ〜２ｆ 電圧印加回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 変化し得る電圧がそのゲート端子に印加
   されるＭＯＳトランジスタと、 前記ゲート端子に印加される電圧の変化に従って変化す
   る電圧を前記ＭＯＳトランジスタの基板端子に印加する
   電圧印加手段とを備えた、半導体集積回路。
2. 【請求項２】 ２つの電圧を差動増幅する半導体集積回
   路であって、 定電流源と、 第１の負荷と、 第２の負荷と、 前記定電流源と前記第１の負荷との間に接続され、その
   ゲート端子に変化し得る第１の電圧が印加される第１の
   ＭＯＳトランジスタと、 前記定電流源と前記第２の負荷との間に接続され、その
   ゲート端子に変化し得る第２の電圧が印加される第２の
   ＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと前記第１の負荷との間
   のノードの電圧に応答して前記第１のＭＯＳトランジス
   タの基板端子に前記第１の電圧の変化に従って変化する
   電圧を印加する第１の電圧印加手段と、 前記第２のＭＯＳトランジスタと前記第２の負荷との間
   のノードの電圧に応答して前記第２のＭＯＳトランジス
   タの基板端子に前記第２の電圧の変化に従って変化する
   電圧を印加する第２の電圧印加手段とを備えた、半導体
   集積回路。
3. 【請求項３】 ２つの電圧を差動増幅する半導体集積回
   路であって、 定電流源と、 第１の負荷と、 第２の負荷と、 前記定電流源と前記第１の負荷との間に接続され、その
   ゲート端子に変化し得る第１の電圧が印加される第１の
   ＭＯＳトランジスタと、 前記定電流源と前記第２の負荷との間に接続され、その
   ゲート端子に変化し得る第２の電圧が印加される第２の
   ＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタと前記第２の負荷との間
   のノードの電圧に応答して前記第１のＭＯＳトランジス
   タの基板端子に前記第１の電圧の変化に従って変化する
   電圧を印加する第１の電圧印加手段と、 前記第１のＭＯＳトランジスタと前記第１の負荷との間
   のノードの電圧に応答して前記第２のＭＯＳトランジス
   タの基板端子に前記第２の電圧の変化に従って変化する
   電圧を印加する第２の電圧印加手段とを備えた、半導体
   集積回路。
4. 【請求項４】 ゲート端子に変化し得る電圧が印加され
   る第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと並列に接続された第２
   のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのゲート端子に印加され
   る電圧の変化に従って変化する電圧を前記第２のＭＯＳ
   トランジスタのゲート端子に印加する電圧印加手段とを
   備えた、半導体集積回路。
5. 【請求項５】 ２つの電圧を差動増幅する半導体集積回
   路であって、 定電流源と、 第１の負荷と、 第２の負荷と、 前記定電流源と前記第１の負荷との間に接続され、その
   ゲート端子に変化し得る第１の電圧が印加される第１の
   ＭＯＳトランジスタと、 前記定電流源と前記第２の負荷との間に接続され、その
   ゲート端子に変化し得る第２の電圧が印加される第２の
   ＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと並列に接続された第３
   のＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタと並列に接続された第４
   のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタおよび前記第３のＭＯＳ
   トランジスタと前記第１の負荷との間のノードの電圧に
   応答して前記第３のＭＯＳトランジスタのゲート端子に
   前記第１の電圧の変化に従って変化する電圧を印加する
   第１の電圧印加手段と、 前記第２のＭＯＳトランジスタおよび前記第４のＭＯＳ
   トランジスタと前記第２の負荷との間のノードの電圧に
   応答して前記第４のＭＯＳトランジスタのゲート端子に
   前記第２の電圧の変化に従って変化する電圧を印加する
   第２の電圧印加手段とを備えた、半導体集積回路。
6. 【請求項６】 ２つの電圧を差動増幅する半導体集積回
   路であって、 電源端子と、 第１の負荷と、 第２の負荷と、 前記電源端子と前記第１の負荷との間に接続され、その
   ベース端子に変化し得る第１の電圧が印加される第１の
   バイポーラトランジスタと、 前記電源端子と前記第２の負荷との間に接続され、その
   ベース端子に前記第１の電圧と逆相に変化し得る第２の
   電圧が印加される第２のバイポーラトランジスタと、 第３の負荷と、 第４の負荷と、 前記第１のバイポーラトランジスタと前記第３の負荷と
   の間に接続され、前記第２のバイポーラトランジスタお
   よび前記第２の負荷の間のノードの電圧がそのゲート端
   子に印加される第１のＭＯＳトランジスタと、 前記第２のバイポーラトランジスタと前記第４の負荷と
   の間に接続され、前記第１のバイポーラトランジスタお
   よび前記第１の負荷の間のノードの電圧がそのゲート端
   子に印加される第２のＭＯＳトランジスタと、 前記第２のバイポーラトランジスタおよび前記第２の負
   荷の間のノードの電圧に応答して前記第１のＭＯＳトラ
   ンジスタの基板端子に前記第２のバイポーラトランジス
   タおよび前記第２の負荷の間のノードの電圧の変化に従
   って変化する電圧を印加する第１の電圧印加手段と、 前記第１のバイポーラトランジスタおよび前記第１の負
   荷の間のノードの電圧に応答して前記第２のＭＯＳトラ
   ンジスタの基板端子に前記第１のバイポーラトランジス
   タおよび前記第１の負荷の間のノードの電圧の変化に従
   って変化する電圧を印加する第２の電圧印加手段とを備
   えた、半導体集積回路。