JPH11317645A - マッチドフィルタ - Google Patents
マッチドフィルタInfo
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- JPH11317645A JPH11317645A JP10137627A JP13762798A JPH11317645A JP H11317645 A JPH11317645 A JP H11317645A JP 10137627 A JP10137627 A JP 10137627A JP 13762798 A JP13762798 A JP 13762798A JP H11317645 A JPH11317645 A JP H11317645A
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Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 マッチドフィルタの小型化、省電力化。
【解決手段】１ビット乗算のためのマルチプレクサの各
出力に第１、第２スイッチを接続し、これらスイッチを
入力キャパシタンスに並列接続し、その後段に線形特性
を補償するための反転増幅回路、この反転増幅回路の出
力をその入力に接続する帰還キャパシタンスを接続す
る。アナログ入力信号のサンプリング周期前半で、帰還
キャパシタンスのリフレッシュスイッチのためのリフレ
ッシュスイッチおよび第１スイッチを閉成しかつ第２ス
イッチを開放し、後半でリフレッシュスイッチおよび第
１スイッチを開放しかつ第２スイッチを閉成し、これに
よってマルチプレクサの一方の出力と他方の出力の差を
時分割的に生成する。
出力に第１、第２スイッチを接続し、これらスイッチを
入力キャパシタンスに並列接続し、その後段に線形特性
を補償するための反転増幅回路、この反転増幅回路の出
力をその入力に接続する帰還キャパシタンスを接続す
る。アナログ入力信号のサンプリング周期前半で、帰還
キャパシタンスのリフレッシュスイッチのためのリフレ
ッシュスイッチおよび第１スイッチを閉成しかつ第２ス
イッチを開放し、後半でリフレッシュスイッチおよび第
１スイッチを開放しかつ第２スイッチを閉成し、これに
よってマルチプレクサの一方の出力と他方の出力の差を
時分割的に生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、マッチドフィルタ
に係り、特にアナログ入力信号を時系列で保持する複数
のサンプルホールド回路と、前記アナログ入力信号に乗
ずるべき１ビットの乗数を格納する乗数レジスタと、前
記サンプルホールド回路に対応して設けられた２入力２
出力のマルチプレクサであって、前記乗数に呼応してア
ナログ入力信号を一方の出力に導き、かつ他方の出力に
は基準電圧を導くマルチプレクサと、各マルチプレクサ
の一方の出力と他方の出力の差を算出する減算回路とを
備えたマッチドフィルタに関する。
に係り、特にアナログ入力信号を時系列で保持する複数
のサンプルホールド回路と、前記アナログ入力信号に乗
ずるべき１ビットの乗数を格納する乗数レジスタと、前
記サンプルホールド回路に対応して設けられた２入力２
出力のマルチプレクサであって、前記乗数に呼応してア
ナログ入力信号を一方の出力に導き、かつ他方の出力に
は基準電圧を導くマルチプレクサと、各マルチプレクサ
の一方の出力と他方の出力の差を算出する減算回路とを
備えたマッチドフィルタに関する。
【０００２】
【従来の技術】近年、移動無線システムや無線ＬＡＮな
どの無線通信システムの分野において、スペクトラム拡
散通信方式、特に、ＤＳ−ＣＤＭＡ通信方式が注目を集
めている。スペクトラム拡散通信方式においては、情報
変調された送信データをさらにＰＮ符号を用いて拡散変
調して送信し、受信側においては該スペクトラム拡散変
調された信号と前記ＰＮ符号との相関をとって逆拡散を
行い、さらに情報復調してもとの送信データを復調する
ように構成されている。この逆拡散を行う手段として
は、スライディング相関器あるいはマッチドフィルタが
用いられている。スライディング相関器は回路規模は小
さいが相関演算を実行するために多くの時間を必要とす
る。一方、マッチドフィルタは回路規模は大きくなる
が、高速に相関処理を実行することができる。
どの無線通信システムの分野において、スペクトラム拡
散通信方式、特に、ＤＳ−ＣＤＭＡ通信方式が注目を集
めている。スペクトラム拡散通信方式においては、情報
変調された送信データをさらにＰＮ符号を用いて拡散変
調して送信し、受信側においては該スペクトラム拡散変
調された信号と前記ＰＮ符号との相関をとって逆拡散を
行い、さらに情報復調してもとの送信データを復調する
ように構成されている。この逆拡散を行う手段として
は、スライディング相関器あるいはマッチドフィルタが
用いられている。スライディング相関器は回路規模は小
さいが相関演算を実行するために多くの時間を必要とす
る。一方、マッチドフィルタは回路規模は大きくなる
が、高速に相関処理を実行することができる。
【０００３】一般に、マッチドフィルタとしては、ＣＣ
Ｄ（Charge Coupled Device）やＳＡＷ（Surface Acous
tic Wave）フィルタを用いたもの、あるいは、デジタル
ＩＣ回路によるものなどが知られている。また、本出願
人は、低消費電力化および高精度演算を可能とするアナ
ログデジタルマッチドフィルタを提案している（特開平
０６−１６４３２０号公報）。このマッチドフィルタ
は、アナログ入力信号を複数個のサンプルホールド回路
に時系列で記憶し、乗数を順次循環シフトするようにし
て、離散化されたサンプル信号とデジタルの係数データ
とをアナログデジタル乗算器により乗算し加算するよう
にしたものであり、低消費電力および高精度の相関演算
を実行することができるようにしたものである。
Ｄ（Charge Coupled Device）やＳＡＷ（Surface Acous
tic Wave）フィルタを用いたもの、あるいは、デジタル
ＩＣ回路によるものなどが知られている。また、本出願
人は、低消費電力化および高精度演算を可能とするアナ
ログデジタルマッチドフィルタを提案している（特開平
０６−１６４３２０号公報）。このマッチドフィルタ
は、アナログ入力信号を複数個のサンプルホールド回路
に時系列で記憶し、乗数を順次循環シフトするようにし
て、離散化されたサンプル信号とデジタルの係数データ
とをアナログデジタル乗算器により乗算し加算するよう
にしたものであり、低消費電力および高精度の相関演算
を実行することができるようにしたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、携帯情
報機器に関しては一層の回路規模縮小、消費電力節減が
望まれており、本発明は、従来よりも回路規模が小さく
かつ消費電力が少ないマッチドフィルタを提供すること
を目的としている。
報機器に関しては一層の回路規模縮小、消費電力節減が
望まれており、本発明は、従来よりも回路規模が小さく
かつ消費電力が少ないマッチドフィルタを提供すること
を目的としている。
【０００５】
【０００６】本発明に係るマッチドフィルタは、マルチ
プレクサの各出力に接続された第１スイッチおよび第２
スイッチと、これら第１、第２スイッチが並列に接続さ
れた入力キャパシタンスと、この入力キャパシタンスの
出力に接続された反転増幅回路と、この反転増幅回路の
出力をその入力に接続する帰還キャパシタンスと、この
帰還キャパシタンスの入出力を短絡させるリフレッシュ
スイッチとによって減算回路を構成し、前記サンプルホ
ールド回路が１個のアナログ入力信号を保持する１周期
の前半で、リフレッシュスイッチおよび第１スイッチを
閉成しかつ第２スイッチを開放し、後半でリフレッシュ
スイッチおよび第１スイッチを開放しかつ第２スイッチ
を閉成し、これによってマルチプレクサの１方の出力と
他方の出力の差を時分割的に生成するものである。
プレクサの各出力に接続された第１スイッチおよび第２
スイッチと、これら第１、第２スイッチが並列に接続さ
れた入力キャパシタンスと、この入力キャパシタンスの
出力に接続された反転増幅回路と、この反転増幅回路の
出力をその入力に接続する帰還キャパシタンスと、この
帰還キャパシタンスの入出力を短絡させるリフレッシュ
スイッチとによって減算回路を構成し、前記サンプルホ
ールド回路が１個のアナログ入力信号を保持する１周期
の前半で、リフレッシュスイッチおよび第１スイッチを
閉成しかつ第２スイッチを開放し、後半でリフレッシュ
スイッチおよび第１スイッチを開放しかつ第２スイッチ
を閉成し、これによってマルチプレクサの１方の出力と
他方の出力の差を時分割的に生成するものである。
【０００７】
【発明の実施の形態】次に本発明に係るマッチドフィル
タの一実施例を図面に基づいて説明する。
タの一実施例を図面に基づいて説明する。
【０００８】図１において、マッチドフィルタは複数の
サンプルホールド回路ＳＨ１〜ＳＨ６を有し、これらサ
ンプルホールド回路にアナログ入力信号Ａｉｎが並列に
入力されている。サンプルホールド回路はコントロール
回路ＣＮＴからのコントロール信号によって制御され、
所定のタイミングで順次Ａｉｎを保持する。このような
構成ではサンプルホールド回路間のデータ転送は不要で
あり転送誤差の発生は防止される。ただしサンプルホー
ルド回路で保持されたアナログ入力信号に対する乗数は
順次循環シフトされる。サンプルホールド回路ＳＨ１〜
ＳＨ６の出力には、対応する２入力２出力のマルチプレ
クサＭＵＸ１〜ＭＵＸ６が接続され、各マルチプレクサ
には乗数レジスタＣＧＥＮから１ビットの乗数が入力さ
れている。さらにマルチプレクサＭＵＸ１〜ＭＵＸ６に
は基準電圧Ｖｒｅｆが入力され、各マルチプレクサは乗
数に呼応して、一方の出力にアナログ入力電圧を出力
し、他方の出力に基準電圧を出力する。乗数はサンプル
ホールド回路のサンプリングタイミングに呼応して循環
シフトされ、所定順序の乗数によって時系列信号が乗算
される。
サンプルホールド回路ＳＨ１〜ＳＨ６を有し、これらサ
ンプルホールド回路にアナログ入力信号Ａｉｎが並列に
入力されている。サンプルホールド回路はコントロール
回路ＣＮＴからのコントロール信号によって制御され、
所定のタイミングで順次Ａｉｎを保持する。このような
構成ではサンプルホールド回路間のデータ転送は不要で
あり転送誤差の発生は防止される。ただしサンプルホー
ルド回路で保持されたアナログ入力信号に対する乗数は
順次循環シフトされる。サンプルホールド回路ＳＨ１〜
ＳＨ６の出力には、対応する２入力２出力のマルチプレ
クサＭＵＸ１〜ＭＵＸ６が接続され、各マルチプレクサ
には乗数レジスタＣＧＥＮから１ビットの乗数が入力さ
れている。さらにマルチプレクサＭＵＸ１〜ＭＵＸ６に
は基準電圧Ｖｒｅｆが入力され、各マルチプレクサは乗
数に呼応して、一方の出力にアナログ入力電圧を出力
し、他方の出力に基準電圧を出力する。乗数はサンプル
ホールド回路のサンプリングタイミングに呼応して循環
シフトされ、所定順序の乗数によって時系列信号が乗算
される。
【０００９】各マルチプレクサＭＵＸ１〜ＭＵＸ６の出
力の対をｄ１ｐとｄ１ｍ、ｄ２ｐとｄ２ｍ、．．．、ｄ
６ｐとｄ６ｍとし、乗数ｍｊ（ｊ＝１〜６）が「１」の
ときアナログ入力電圧がｄｊｐ（ｊ＝１〜６）にまた基
準電圧Ｖｒｅｆがｄｊｍ（ｊ＝１〜６）に導かれ、乗数
ｍｊ（ｊ＝1〜６）が「０」のときアナログ入力電圧が
ｄｊｍ（ｊ＝１〜６）にまた基準電圧Ｖｒｅｆがｄｊｐ
に導かれるとすると、マッチドフィルタの出力Ａｏｕｔ
は式（１）のように表現される。
力の対をｄ１ｐとｄ１ｍ、ｄ２ｐとｄ２ｍ、．．．、ｄ
６ｐとｄ６ｍとし、乗数ｍｊ（ｊ＝１〜６）が「１」の
ときアナログ入力電圧がｄｊｐ（ｊ＝１〜６）にまた基
準電圧Ｖｒｅｆがｄｊｍ（ｊ＝１〜６）に導かれ、乗数
ｍｊ（ｊ＝1〜６）が「０」のときアナログ入力電圧が
ｄｊｍ（ｊ＝１〜６）にまた基準電圧Ｖｒｅｆがｄｊｐ
に導かれるとすると、マッチドフィルタの出力Ａｏｕｔ
は式（１）のように表現される。
【数１】
【００１０】マルチプレクサＭＵＸ１〜ＭＵＸ３の出力
は減算回路ＳＵＢ１１に入力され、マルチプレクサＭＵ
Ｘ４〜ＭＵＸ６の出力は減算回路ＳＵＢ１２に入力され
ており、これら減算回路は演算結果ＳＵＢ２１、ＳＵＢ
２２をそれぞれ出力する。演算結果を式（２）、（３）
に示す。
は減算回路ＳＵＢ１１に入力され、マルチプレクサＭＵ
Ｘ４〜ＭＵＸ６の出力は減算回路ＳＵＢ１２に入力され
ており、これら減算回路は演算結果ＳＵＢ２１、ＳＵＢ
２２をそれぞれ出力する。演算結果を式（２）、（３）
に示す。
【数２】
【００１２】演算結果ＳＵＢ１１、ＳＵＢ１２は加算回
路ＡＤＤ２１において加算され、これらの加算結果は前
記式（１）となる。リフレッシュを必要としない回路構
成をＡＤＤ２１として採用した場合、ＡＤＤ２１の出力
は、前記出力Ａｏｕｔとして選択される。一方ＡＤＤ２
１に対して周期的にリフレッシュを行う必要がある場
合、ＡＤＤ２１と同様の加算回路ＡＤＤ２２を設け、こ
れら２個の加算回路ＡＤＤ２１、ＡＤＤ２２は交互にリ
フレッシュされ、リフレッシュ期間中の加算回路に替っ
て他の加算回路が使用される。これら加算回路のうちの
有効出力を生じている加算回路を選択するために、ＡＤ
Ｄ２１、ＡＤＤ２２の出力はマルチプレクサＭＵＸＯに
接続されている。
路ＡＤＤ２１において加算され、これらの加算結果は前
記式（１）となる。リフレッシュを必要としない回路構
成をＡＤＤ２１として採用した場合、ＡＤＤ２１の出力
は、前記出力Ａｏｕｔとして選択される。一方ＡＤＤ２
１に対して周期的にリフレッシュを行う必要がある場
合、ＡＤＤ２１と同様の加算回路ＡＤＤ２２を設け、こ
れら２個の加算回路ＡＤＤ２１、ＡＤＤ２２は交互にリ
フレッシュされ、リフレッシュ期間中の加算回路に替っ
て他の加算回路が使用される。これら加算回路のうちの
有効出力を生じている加算回路を選択するために、ＡＤ
Ｄ２１、ＡＤＤ２２の出力はマルチプレクサＭＵＸＯに
接続されている。
【００１３】図２は減算回路ＳＵＢ１１を示し、入力数
を一般化してｎ個設けた構成としている。まず、ｎ＝１
の場合の動作について説明すると、前記出力ｄ１ｐ、ｄ
１ｍは一対のスイッチＳＷ１ｐ、ＳＷ１ｍにそれぞれ接
続され、これらスイッチＳＷ１ｐ、ＳＷ１ｍは入力キャ
パシタンスＣｉ１に並列接続されている。キャパシタン
スＣｉ１の出力は反転増幅回路ＩＮＶに接続され、この
反転増幅回路の出力は帰還キャパシタンスＣｆによって
その入力に接続されている。さらに帰還キャパシタンス
Ｃｆの入出力はリフレッシュスイッチＳＷ０によって短
絡可能である。
を一般化してｎ個設けた構成としている。まず、ｎ＝１
の場合の動作について説明すると、前記出力ｄ１ｐ、ｄ
１ｍは一対のスイッチＳＷ１ｐ、ＳＷ１ｍにそれぞれ接
続され、これらスイッチＳＷ１ｐ、ＳＷ１ｍは入力キャ
パシタンスＣｉ１に並列接続されている。キャパシタン
スＣｉ１の出力は反転増幅回路ＩＮＶに接続され、この
反転増幅回路の出力は帰還キャパシタンスＣｆによって
その入力に接続されている。さらに帰還キャパシタンス
Ｃｆの入出力はリフレッシュスイッチＳＷ０によって短
絡可能である。
【００１４】ＳＷ１ｐ、ＳＷ０を閉成し、ＳＷ１ｍを開
放すると、キャパシタンスＣｉ１には式（４）で示す電
荷Ｑ１が充電される。ここに反転増幅回路ＩＮＶの入力
電圧Ｖｘとしている。
放すると、キャパシタンスＣｉ１には式（４）で示す電
荷Ｑ１が充電される。ここに反転増幅回路ＩＮＶの入力
電圧Ｖｘとしている。
【数３】 次に、スイッチＳＷ１ｍを閉成し、ＳＷ１ｐ、ＳＷＯを
開放すると、式（５）で示す電荷Ｑ２が充電される。こ
のときのＩＮＶの出力をＶｏ２とする。
開放すると、式（５）で示す電荷Ｑ２が充電される。こ
のときのＩＮＶの出力をＶｏ２とする。
【数４】 電荷保存則よりＱ１＝Ｑ２であり、またＶｘは通常Ｖｒ
ｅｆに等しいので、以下の式（６）が成立する。
ｅｆに等しいので、以下の式（６）が成立する。
【数５】 これは減算結果を示す。すなわちスイッチＳＷ１ｐ、Ｓ
Ｗ１ｍ、ＳＷ０、入力キャパシタンスＣｉ１、反転増幅
回路ＩＮＶおよび帰還キャパシタンスＣｆによって減算
回路が構成されたことになる。
Ｗ１ｍ、ＳＷ０、入力キャパシタンスＣｉ１、反転増幅
回路ＩＮＶおよび帰還キャパシタンスＣｆによって減算
回路が構成されたことになる。
【００１５】ｎ＝２以上の場合において、反転増幅回路
ＩＮＶには、ｄ２ｐ、ｄ２ｍの対に対するスイッチＳＷ
２ｐ、ＳＷ２ｍおよび入力キャパシタンスＣｉ２の
組、．．．、ｄｎｐ、ｄｎｍの対に対するスイッチＳＷ
ｎｐ、ＳＷｎｍおよび入力キャパシタンスＣｉｎの組が
並列に接続され、スイッチＳＷ２ｐ、ＳＷ２
ｍ、．．．、ＳＷｎｐ、ＳＷｎｍをＳＷ１ｐ、ＳＷ１ｍ
と同様に開閉制御したときに、反転増幅回路ＩＮＶの出
力は式（７）のとおりとなる。
ＩＮＶには、ｄ２ｐ、ｄ２ｍの対に対するスイッチＳＷ
２ｐ、ＳＷ２ｍおよび入力キャパシタンスＣｉ２の
組、．．．、ｄｎｐ、ｄｎｍの対に対するスイッチＳＷ
ｎｐ、ＳＷｎｍおよび入力キャパシタンスＣｉｎの組が
並列に接続され、スイッチＳＷ２ｐ、ＳＷ２
ｍ、．．．、ＳＷｎｐ、ＳＷｎｍをＳＷ１ｐ、ＳＷ１ｍ
と同様に開閉制御したときに、反転増幅回路ＩＮＶの出
力は式（７）のとおりとなる。
【数６】 従って、減算回路ＳＵＢ１１は複数データ対の減算およ
びその減算結果の総和の算出を、データ対の個数に等し
い入力キャパシタンスと、1個の反転増幅回路のみで実
現でき、従来回路よりも著しく回路規模が小さい。また
この減算のためのスイッチＳＷ０の閉成はリフレッシュ
そのものであり、別段のリフレッシュ回路を必要とせ
ず、リフレッシュによる休止期間も不要である。
びその減算結果の総和の算出を、データ対の個数に等し
い入力キャパシタンスと、1個の反転増幅回路のみで実
現でき、従来回路よりも著しく回路規模が小さい。また
この減算のためのスイッチＳＷ０の閉成はリフレッシュ
そのものであり、別段のリフレッシュ回路を必要とせ
ず、リフレッシュによる休止期間も不要である。
【００１６】なお減算回路ＳＵＢ１２はＳＵＢ１１と同
様に構成されているので、説明を省略する。
様に構成されているので、説明を省略する。
【００１７】図３は前記サンプルホールド回路ＳＨ１を
示し、アナログ入力電圧Ｖｉ３（図１のＡｉｎに対応す
る。）はスイッチＳＷ３１、反転増幅回路ＩＮＶ３より
なる直列回路に接続され、ＩＮＶ３の出力は帰還キャパ
シタンスＣｆ３によってその入力に接続されている。ま
たＣｆ３の入出力はリフレッシュスイッチＳＷ３０によ
って短絡可能である。反転増幅回路ＩＮＶ３の入力には
スイッチＳＷ３１と並列にスイッチＳＷ３２が接続さ
れ、リフレッシュに際してＳＷ３２を閉成すると基準電
圧ＶｒｅｆがＩＮＶ３に入力される。ＳＷ３１を一旦閉
成した後に開放すると、Ｖｉ３はサンプルホールド回路
によって保持される。なお出力Ｖｏ３は入力Ｖｉ３に対
して反転することになるので、さらに1段の反転増幅回
路で反転させるか、減算回路における処理を反転させる
等の処理を要する。なお他のサンプルホールド回路は同
様に構成されているので説明を省略する。
示し、アナログ入力電圧Ｖｉ３（図１のＡｉｎに対応す
る。）はスイッチＳＷ３１、反転増幅回路ＩＮＶ３より
なる直列回路に接続され、ＩＮＶ３の出力は帰還キャパ
シタンスＣｆ３によってその入力に接続されている。ま
たＣｆ３の入出力はリフレッシュスイッチＳＷ３０によ
って短絡可能である。反転増幅回路ＩＮＶ３の入力には
スイッチＳＷ３１と並列にスイッチＳＷ３２が接続さ
れ、リフレッシュに際してＳＷ３２を閉成すると基準電
圧ＶｒｅｆがＩＮＶ３に入力される。ＳＷ３１を一旦閉
成した後に開放すると、Ｖｉ３はサンプルホールド回路
によって保持される。なお出力Ｖｏ３は入力Ｖｉ３に対
して反転することになるので、さらに1段の反転増幅回
路で反転させるか、減算回路における処理を反転させる
等の処理を要する。なお他のサンプルホールド回路は同
様に構成されているので説明を省略する。
【００１８】図４は前記加算回路ＡＤＤ２１の構成を示
し、２入力Ｖｉ４１、Ｖｉ４２はスイッチＳＷ４１、Ｓ
Ｗ４２に接続されている。これらスイッチにはキャパシ
タンスＣ４１、Ｃ４２が接続され、キャパシタンスの出
力は反転増幅回路ＩＮＶ４に並列接続されている。ＩＮ
Ｖ４の出力は帰還キャパシタンスＣｆ４によってその入
力に接続され、Ｃｆ４はリフレッシュスイッチＳＷ４０
によって短絡可能である。加算回路の出力電圧をＶｏ
４、ＩＮＶ４の入力電圧をＶｒｅｆとすると式（８）が
成立する。
し、２入力Ｖｉ４１、Ｖｉ４２はスイッチＳＷ４１、Ｓ
Ｗ４２に接続されている。これらスイッチにはキャパシ
タンスＣ４１、Ｃ４２が接続され、キャパシタンスの出
力は反転増幅回路ＩＮＶ４に並列接続されている。ＩＮ
Ｖ４の出力は帰還キャパシタンスＣｆ４によってその入
力に接続され、Ｃｆ４はリフレッシュスイッチＳＷ４０
によって短絡可能である。加算回路の出力電圧をＶｏ
４、ＩＮＶ４の入力電圧をＶｒｅｆとすると式（８）が
成立する。
【数７】 なお加算回路ＡＤＤ２２は同様に構成されているので、
説明を省略する。
説明を省略する。
【００１９】サンプルホールド回路ＳＨ１におけるスイ
ッチＳＷ３１、ＳＷ３２の開閉タイミングを与えるクロ
ックをＣＬＫとし、ｄ１ｐ〜ｄｎｐを代表する入力をＰ
（ｔ）、ｄ１ｍ〜ｄｎｍを代表する入力をｍ（ｔ）とす
るとき、これらＣＬＫ、Ｐ（ｔ）、ｍ（ｔ）、ＳＵＢ１
１出力の関係は図５のとおりとなる。ＣＬＫの周期の前
半ではリフレッシュを行っているためＳＵＢ１１の出力
はＶｒｅｆとなり、Ｐ（ｔ）に対応した電荷が各キャパ
シタンスに充電される。ＣＬＫの周期の後半において、
減算結果はＳ（ｔ）に等しくなる。またスイッチＳＷ
０、ＳＷｊｐの開閉周期ＣＬＫと等しくかつ同相であ
り、ＳＷｊｍは逆位相となる。加算回路のスイッチＳＷ
４１、ＳＷ４２の開閉はＣＬＫと逆位相で行われ、Ｓ
（ｔ）出力を次のＰ（ｔ）出力の期間まで延長して生じ
させる。これによって演算途中の結果（Ｖｒｅｆ）が出
力されることが防止され、減算結果のみが出力される。
マッチドのフィルタの最終出力ＯＵＴをＵ（ｔ）で示す
と、Ｕ（ｔ）はＰ（ｔ）、ｍ（ｔ）に対して半周期ずれ
た位相となる。
ッチＳＷ３１、ＳＷ３２の開閉タイミングを与えるクロ
ックをＣＬＫとし、ｄ１ｐ〜ｄｎｐを代表する入力をＰ
（ｔ）、ｄ１ｍ〜ｄｎｍを代表する入力をｍ（ｔ）とす
るとき、これらＣＬＫ、Ｐ（ｔ）、ｍ（ｔ）、ＳＵＢ１
１出力の関係は図５のとおりとなる。ＣＬＫの周期の前
半ではリフレッシュを行っているためＳＵＢ１１の出力
はＶｒｅｆとなり、Ｐ（ｔ）に対応した電荷が各キャパ
シタンスに充電される。ＣＬＫの周期の後半において、
減算結果はＳ（ｔ）に等しくなる。またスイッチＳＷ
０、ＳＷｊｐの開閉周期ＣＬＫと等しくかつ同相であ
り、ＳＷｊｍは逆位相となる。加算回路のスイッチＳＷ
４１、ＳＷ４２の開閉はＣＬＫと逆位相で行われ、Ｓ
（ｔ）出力を次のＰ（ｔ）出力の期間まで延長して生じ
させる。これによって演算途中の結果（Ｖｒｅｆ）が出
力されることが防止され、減算結果のみが出力される。
マッチドのフィルタの最終出力ＯＵＴをＵ（ｔ）で示す
と、Ｕ（ｔ）はＰ（ｔ）、ｍ（ｔ）に対して半周期ずれ
た位相となる。
【００２０】
【発明の効果】前述のとおり、本発明に係るマッチドフ
ィルタは、マルチプレクサの各出力に接続された第１ス
イッチおよび第２スイッチと、これら第１、第２スイッ
チが並列に接続された入力キャパシタンスと、この入力
キャパシタンスの出力に接続された反転増幅回路と、こ
の反転増幅回路の出力をその入力に接続する帰還キャパ
シタンスと、この帰還キャパシタンスの入出力を短絡さ
せるリフレッシュスイッチとによって減算回路を構成
し、前記サンプルホールド回路が１個のアナログ入力信
号を保持する１周期の前半で、リフレッシュスイッチお
よび第１スイッチを閉成しかつ第２スイッチを開放し、
後半でリフレッシュスイッチおよび第１スイッチを開放
しかつ第２スイッチを閉成し、これによってマルチプレ
クサの１方の出力と他方の出力の差を時分割的に生成す
るので、従来よりも回路規模が小さくかつ消費電力が少
ないという優れた効果を有する。
ィルタは、マルチプレクサの各出力に接続された第１ス
イッチおよび第２スイッチと、これら第１、第２スイッ
チが並列に接続された入力キャパシタンスと、この入力
キャパシタンスの出力に接続された反転増幅回路と、こ
の反転増幅回路の出力をその入力に接続する帰還キャパ
シタンスと、この帰還キャパシタンスの入出力を短絡さ
せるリフレッシュスイッチとによって減算回路を構成
し、前記サンプルホールド回路が１個のアナログ入力信
号を保持する１周期の前半で、リフレッシュスイッチお
よび第１スイッチを閉成しかつ第２スイッチを開放し、
後半でリフレッシュスイッチおよび第１スイッチを開放
しかつ第２スイッチを閉成し、これによってマルチプレ
クサの１方の出力と他方の出力の差を時分割的に生成す
るので、従来よりも回路規模が小さくかつ消費電力が少
ないという優れた効果を有する。
【図１】 本発明に係るマッチドフィルタの一実施例を
示すブロック図である。
示すブロック図である。
【図２】 同実施例の減算回路を示す回路図である。
【図３】 同実施例のサンプルホールド回路を示す回路
図である。
図である。
【図４】 同実施例の加算回路を示す回路図である。
【図５】 同実施例の動作を示すタイミング図である。
ＳＨ１〜ＳＨ６．．．サンプルホールド回路 ＭＵＸ１〜ＭＵＸ６、ＭＵＸＯ．．．マルチプレクサ ＳＵＢ１１、ＳＵＢ１２．．．減算回路 ＡＤＤ２１、ＡＤＤ２２．．．加算回路 ＣＮＴ．．．コントロール回路 ＣＧＥＮ．．．乗数レジスタ ＳＷ１ｐ〜ＳＷｎｐ、ＳＷ０、ＳＷ３１、ＳＷ３０、Ｓ
Ｗ４０〜ＳＷ４２．．．スイッチ ＡＤＤ２１、ＡＤＤ２２．．．加算回路 Ｃｉ１〜Ｃｉｎ、Ｃｆ、Ｃｆ３、Ｃｆ４．．．キャパシ
タンス ＩＮＶ、ＩＮＶ３、ＩＮＶ４．．．反転増幅回路 Ａｉｎ、ｄ１ｐ〜ｄｎｐ、ｄ１ｍ〜ｄｎｍ、Ｖｉ３、Ｖ
ｉ４１、Ｖｉ４２．．．入力電圧 Ａｏｕｔ、Ｖｏ２〜Ｖｏ４．．．出力電圧。
Ｗ４０〜ＳＷ４２．．．スイッチ ＡＤＤ２１、ＡＤＤ２２．．．加算回路 Ｃｉ１〜Ｃｉｎ、Ｃｆ、Ｃｆ３、Ｃｆ４．．．キャパシ
タンス ＩＮＶ、ＩＮＶ３、ＩＮＶ４．．．反転増幅回路 Ａｉｎ、ｄ１ｐ〜ｄｎｐ、ｄ１ｍ〜ｄｎｍ、Ｖｉ３、Ｖ
ｉ４１、Ｖｉ４２．．．入力電圧 Ａｏｕｔ、Ｖｏ２〜Ｖｏ４．．．出力電圧。
Claims (4)
- 【請求項１】 アナログ入力信号を時系列で保持する複
数のサンプルホールド回路と；前記アナログ入力信号に
乗ずるべき１ビットの乗数を格納する乗数レジスタと；
前記サンプルホールド回路に対応して設けられた２入力
２出力のマルチプレクサであって、前記乗数に呼応して
アナログ入力信号を一方の出力に導き、かつ他方の出力
には基準電圧を導くマルチプレクサと；各マルチプレク
サの一方の出力と他方の出力の差を算出する減算回路
と；を備えたマッチドフィルタにおいて、前記減算回路
は、前記マルチプレクサの各出力に接続された第１スイ
ッチおよび第２スイッチと；これら第１、第２スイッチ
が並列に接続された入力キャパシタンスと；この入力キ
ャパシタンスの出力に接続された反転増幅回路と；この
反転増幅回路の出力をその入力に接続する帰還キャパシ
タンスと；この帰還キャパシタンスの入出力を短絡させ
るリフレッシュスイッチと；を備え、前記サンプルホー
ルド回路が１個のアナログ入力信号を保持する１周期の
前半で、リフレッシュスイッチおよび第１スイッチを閉
成しかつ第２スイッチを開放し、後半でリフレッシュス
イッチおよび第１スイッチを開放しかつ第２スイッチを
閉成し、これによってマルチプレクサの１方の出力と他
方の出力の差を時分割的に生成するようになっているこ
とを特徴とするマッチドフィルタ。 - 【請求項２】 減算回路は複数の入力キャパシタンスを
１個の反転増幅回路に並列接続してなり、複数の出力差
の和が生成されるようになっていることを特徴とする請
求項１記載のマッチドフィルタ。 - 【請求項３】 減算回路は複数設けられ、これら減算回
路の出力を加算する加算回路が設けられ、この加算回路
は：前記各減算回路の出力に接続された複数の保持スイ
ッチと；これら保持スイッチが並列に接続された入力キ
ャパシタンスと；この入力キャパシタンスの出力に接続
された反転増幅回路と；この反転増幅回路の出力をその
入力に接続する帰還キャパシタンスと；この帰還キャパ
シタンスの入出力を短絡させるリフレッシュスイッチ
と；を備え、前記サンプルホールド回路が１個のアナロ
グ入力信号を保持する１周期の前半で、保持スイッチを
開放し、後半で保持スイッチを閉成し、これによって減
算回路の有効出力のみによるマッチドフィルタ出力が生
成されるようになっていることを特徴とする請求項２記
載のマッチドフィルタ。 - 【請求項４】 加算回路は一対設けられ、交互に一方の
リフレッシュ時には他方が使用されるようになっている
ことを特徴とする請求項３記載のマッチドフィルタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137627A JPH11317645A (ja) | 1998-05-01 | 1998-05-01 | マッチドフィルタ |
| US09/257,914 US6300823B1 (en) | 1998-03-02 | 1999-02-26 | Filter circuit |
| EP99104188A EP0940916A3 (en) | 1998-03-02 | 1999-03-02 | Filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137627A JPH11317645A (ja) | 1998-05-01 | 1998-05-01 | マッチドフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317645A true JPH11317645A (ja) | 1999-11-16 |
Family
ID=15203090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10137627A Ceased JPH11317645A (ja) | 1998-03-02 | 1998-05-01 | マッチドフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317645A (ja) |
-
1998
- 1998-05-01 JP JP10137627A patent/JPH11317645A/ja not_active Ceased
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040506 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040615 |
|
| A045 | Written measure of dismissal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20041026 |