JPH11317667A - 混合信号回路及び集積回路装置 - Google Patents
混合信号回路及び集積回路装置Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】 ジッタを避けて雑音を低減した混合信号回路
の実現。 【解決手段】 混合信号回路は、デジタル回路(10)を含
むディジタル回路部(DIGITAL) と、アナログ回路(14)を
有するアナログ回路部(ANALOG)とを備える。ディジタル
回路は、複数の第１のディジタル信号(T1-Tn) を生成す
る。アナログ回路は受けた第２のディジタル信号(TCK1-
TCKn) に基づいて１個以上のアナログ信号(OUTA,OUTB)
を生成する。装置は更に第１のディジタル信号(T1-Tn)
から第２のディジタル信号(TCK1-TCKn) を導出し、アナ
ログ回路の入力への第２のディジタル信号の印加のタイ
ミングを制御する信号制御回路(LATCH) を備える。電源
供給ローディングにより発生する第２のディジタル信号
におけるジッタを防止するため、電源は回路部(DIGITA
L,LATCH,ANALOG)のそれぞれに独立に電源が供給され
る。
の実現。 【解決手段】 混合信号回路は、デジタル回路(10)を含
むディジタル回路部(DIGITAL) と、アナログ回路(14)を
有するアナログ回路部(ANALOG)とを備える。ディジタル
回路は、複数の第１のディジタル信号(T1-Tn) を生成す
る。アナログ回路は受けた第２のディジタル信号(TCK1-
TCKn) に基づいて１個以上のアナログ信号(OUTA,OUTB)
を生成する。装置は更に第１のディジタル信号(T1-Tn)
から第２のディジタル信号(TCK1-TCKn) を導出し、アナ
ログ回路の入力への第２のディジタル信号の印加のタイ
ミングを制御する信号制御回路(LATCH) を備える。電源
供給ローディングにより発生する第２のディジタル信号
におけるジッタを防止するため、電源は回路部(DIGITA
L,LATCH,ANALOG)のそれぞれに独立に電源が供給され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、混合信号(mixed-s
ignal)回路及び集積回路装置に関し、例えば、ディジタ
ル−アナログ変換器（ＤＡＣｓ）に関する。このような
回路及び装置は、ディジタル回路とアナログ回路を混合
して含む。
ignal)回路及び集積回路装置に関し、例えば、ディジタ
ル−アナログ変換器（ＤＡＣｓ）に関する。このような
回路及び装置は、ディジタル回路とアナログ回路を混合
して含む。
【０００２】
【従来の技術】添付の図１は、いわゆる「電流ステアリ
ング(current-steering)」型の従来のＤＡＣ集積回路
（ＩＣ）の部分を示す図である。ＤＡＣ１は、ｍビット
のデジタル入力ワード(m-bit digital input word)（Ｄ
１−Ｄｍ）を対応するアナログ出力信号に変換するよう
に設計されている。
ング(current-steering)」型の従来のＤＡＣ集積回路
（ＩＣ）の部分を示す図である。ＤＡＣ１は、ｍビット
のデジタル入力ワード(m-bit digital input word)（Ｄ
１−Ｄｍ）を対応するアナログ出力信号に変換するよう
に設計されている。
【０００３】ＤＡＣ１は、複数（ｎ個）の同一の電流源
２1 〜２n を有するアナログ回路を含む。ここで、ｎは
２m −１である。各電流源２は、実質的に一定の電流Ｉ
を通す。アナログ回路は、更にｎ個の電流源２1 〜２n
にそれぞれ対応する複数の差動スイッチ回路４1 〜４n
を有する。各差動スイッチ回路４は、対応する電流源２
に接続され、電流源により生成された電流Ｉを、変換器
の第１の接続線Ａに接続される第１の端子又は変換器の
第２の接続線Ｂに接続される第２の端子のいずれかに切
り換える。
２1 〜２n を有するアナログ回路を含む。ここで、ｎは
２m −１である。各電流源２は、実質的に一定の電流Ｉ
を通す。アナログ回路は、更にｎ個の電流源２1 〜２n
にそれぞれ対応する複数の差動スイッチ回路４1 〜４n
を有する。各差動スイッチ回路４は、対応する電流源２
に接続され、電流源により生成された電流Ｉを、変換器
の第１の接続線Ａに接続される第１の端子又は変換器の
第２の接続線Ｂに接続される第２の端子のいずれかに切
り換える。
【０００４】各差動スイッチ回路４は、以下に説明され
る理由で「サーモメータ・コード信号(thermometer-cod
ed signals) 」と呼ばれる複数の制御信号Ｔ１〜Ｔｎの
１つを受け、関係する信号の値に従ってその第１の端子
又は第２の端子のいずれかを選択する。ＤＡＣ１の第１
の出力電流ＩA は、差動スイッチ回路の第１の端子に配
給される各電流の和であり、ＤＡＣ１の第２の出力電流
ＩB は、差動スイッチ回路の第２の端子に配給される各
電流の和である。
る理由で「サーモメータ・コード信号(thermometer-cod
ed signals) 」と呼ばれる複数の制御信号Ｔ１〜Ｔｎの
１つを受け、関係する信号の値に従ってその第１の端子
又は第２の端子のいずれかを選択する。ＤＡＣ１の第１
の出力電流ＩA は、差動スイッチ回路の第１の端子に配
給される各電流の和であり、ＤＡＣ１の第２の出力電流
ＩB は、差動スイッチ回路の第２の端子に配給される各
電流の和である。
【０００５】アナログ出力信号は、ＤＡＣ１の第１の出
力電流ＩA を抵抗Ｒで減衰させることにより生成される
電圧ＶA と、変換器の第２の出力電流ＩB を他の抵抗Ｒ
で減衰させることにより生成される電圧ＶB との差電圧
ＶA −ＶB である。図１のＤＡＣにおいて、サーモメー
タ・コード信号Ｔ１〜Ｔｎは、２値サーモメータ・デコ
ーダ６を含むディジタル回路によって２値入力ワードＤ
１−Ｄｍから導出される。デコーダ６は次のように動作
する。
力電流ＩA を抵抗Ｒで減衰させることにより生成される
電圧ＶA と、変換器の第２の出力電流ＩB を他の抵抗Ｒ
で減衰させることにより生成される電圧ＶB との差電圧
ＶA −ＶB である。図１のＤＡＣにおいて、サーモメー
タ・コード信号Ｔ１〜Ｔｎは、２値サーモメータ・デコ
ーダ６を含むディジタル回路によって２値入力ワードＤ
１−Ｄｍから導出される。デコーダ６は次のように動作
する。
【０００６】２値入力ワードＤ１−Ｄｍが最小値を有す
る時、サーモメータ・コード信号Ｔ１〜Ｔｎは、各差動
スイッチ回路４1 〜４n がその第２の端子を選択して、
すべての電流源２1 〜２n が第２の接続線Ｂに接続され
るような信号である。この状態では、ＶA ＝０で、ＶB
＝ｎＩＲである。アナログ出力信号ＶA −ＶB ＝−ｎＩ
Ｒである。
る時、サーモメータ・コード信号Ｔ１〜Ｔｎは、各差動
スイッチ回路４1 〜４n がその第２の端子を選択して、
すべての電流源２1 〜２n が第２の接続線Ｂに接続され
るような信号である。この状態では、ＶA ＝０で、ＶB
＝ｎＩＲである。アナログ出力信号ＶA −ＶB ＝−ｎＩ
Ｒである。
【０００７】２値入力ワードＤ１−Ｄｍの値が漸進的に
増加する時、デコーダ６により生成されるサーモメータ
・コード信号Ｔ１〜Ｔｎは、既に選択されたいかなる差
動スイッチ回路もその第１の端子が第２の端子に戻され
ることなしに、（差動スイッチ回路４1 から始まる）多
くの差動スイッチ回路がそれぞれの第１の端子を選択す
るような信号である。２値入力ワードＤ１−Ｄｍが値ｉ
を有する時、最初のｉ個の差動スイッチ回路４1 〜４i
はそれぞれの第１の端子を選択し、残りのｎ−ｉ個の差
動スイッチ回路４i+1 〜４n はそれぞれの第２の端子を
選択する。アナログ出力信号ＶA −ＶB は（２ｉ−ｎ）
ＩＲに等しい。
増加する時、デコーダ６により生成されるサーモメータ
・コード信号Ｔ１〜Ｔｎは、既に選択されたいかなる差
動スイッチ回路もその第１の端子が第２の端子に戻され
ることなしに、（差動スイッチ回路４1 から始まる）多
くの差動スイッチ回路がそれぞれの第１の端子を選択す
るような信号である。２値入力ワードＤ１−Ｄｍが値ｉ
を有する時、最初のｉ個の差動スイッチ回路４1 〜４i
はそれぞれの第１の端子を選択し、残りのｎ−ｉ個の差
動スイッチ回路４i+1 〜４n はそれぞれの第２の端子を
選択する。アナログ出力信号ＶA −ＶB は（２ｉ−ｎ）
ＩＲに等しい。
【０００８】図２は、３ビットの２値入力ワードＤ１−
Ｄ３（すなわち、この例ではｍ＝３）に対して生成され
るサーモメータ・コード信号の例を示す。この場合、７
個のサーモメータ・コード信号Ｔ１〜Ｔ７が必要である
（ｎ＝２m −１＝７）。図２に示すように、２値サーモ
メータ・デコーダ６によって発生されるサーモメータ・
コード信号Ｔ１〜Ｔｎは、ｒ番目の信号Ｔｒが活性化さ
れる（“１”にセットされる）時にそれより下の順序の
信号Ｔ１〜Ｔｒ−１も活性化されることが知られている
いわゆるサーモメータ・コードに従う。
Ｄ３（すなわち、この例ではｍ＝３）に対して生成され
るサーモメータ・コード信号の例を示す。この場合、７
個のサーモメータ・コード信号Ｔ１〜Ｔ７が必要である
（ｎ＝２m −１＝７）。図２に示すように、２値サーモ
メータ・デコーダ６によって発生されるサーモメータ・
コード信号Ｔ１〜Ｔｎは、ｒ番目の信号Ｔｒが活性化さ
れる（“１”にセットされる）時にそれより下の順序の
信号Ｔ１〜Ｔｒ−１も活性化されることが知られている
いわゆるサーモメータ・コードに従う。
【０００９】サーモメータ・コーディングは電流ステア
リング型のＤＡＣでは一般的であるが、それは２値入力
ワードが増加した時に、既に線Ａに切り換えられている
いかなる電流源も他の線Ｂに切り換えられることなし
に、より多くの電流源が第１の接続線Ａに切り換えられ
るためである。従って、ＤＡＣの入力／出力特性は単調
であり、入力ワードにおける“１”の変化の結果起きる
グリッチインパルス（パルス波形の乱れ）が小さい。
リング型のＤＡＣでは一般的であるが、それは２値入力
ワードが増加した時に、既に線Ａに切り換えられている
いかなる電流源も他の線Ｂに切り換えられることなし
に、より多くの電流源が第１の接続線Ａに切り換えられ
るためである。従って、ＤＡＣの入力／出力特性は単調
であり、入力ワードにおける“１”の変化の結果起きる
グリッチインパルス（パルス波形の乱れ）が小さい。
【００１０】
【発明が解決しようとする課題】しかし、そのようなＤ
ＡＣを非常な高速（例えば、１００ＭＨｚ以上）で動作
させる時には、第１及び第２の接続線ＡとＢの一方又は
両方でグリッチが起き、ＤＡＣのアナログ出力信号ＶA
−ＶB に瞬間的な誤差を発生することが分かる。アナロ
グ出力信号におけるこのようなグリッチはコードに依存
し、出力スペクトルにおける高調波歪又は非調和歪(spu
rs) にさえなる。
ＡＣを非常な高速（例えば、１００ＭＨｚ以上）で動作
させる時には、第１及び第２の接続線ＡとＢの一方又は
両方でグリッチが起き、ＤＡＣのアナログ出力信号ＶA
−ＶB に瞬間的な誤差を発生することが分かる。アナロ
グ出力信号におけるこのようなグリッチはコードに依存
し、出力スペクトルにおける高調波歪又は非調和歪(spu
rs) にさえなる。
【００１１】本願発明者は、これらのグリッチの原因を
調べ、原因のいくつかが次のようであると結論付けた。
第１に、ディジタル回路（２値サーモメータ・デコーダ
６と他のディジタル回路）は非常に高速でスイッチする
ことが必要でそのゲートカウントは非常に高い。従っ
て、ディジタル回路の電流消費は、高動作速度では１０
０ＭＨｚ当り２０ｍＡにもなる。高速のスイッチング及
び高電流消費のこの組合せは、電源供給線に高い割合の
雑音を生じさせるのが不可避である。以前からアナログ
回路（例えば、図１における電流源２1 〜２n 及び差動
スイッチ回路４1 〜４n ）の電源供給をディジタル回路
の電源供給から分離することが考えられているが、この
方法だけでは最高の動作レベル(performance level) が
必要な時には完全には満足できないことが分かってい
る。特に、２値サーモメータ・デコーダ６の動作から発
生する雑音は、ディジタル入力ワードＤ１−Ｄｍにおけ
る異なる変化に応答してサーモメータ・コード信号Ｔ１
〜Ｔｎの変化のタイミングにおけるスキュー(skew)を発
生させる。例えば、スキューは数百ピコ秒であると見積
もられている。スキューのこの量は、ＤＡＣの動作の著
しい劣化の原因となり、更にスキューはデータに依存す
るので、劣化を予想することは困難である。
調べ、原因のいくつかが次のようであると結論付けた。
第１に、ディジタル回路（２値サーモメータ・デコーダ
６と他のディジタル回路）は非常に高速でスイッチする
ことが必要でそのゲートカウントは非常に高い。従っ
て、ディジタル回路の電流消費は、高動作速度では１０
０ＭＨｚ当り２０ｍＡにもなる。高速のスイッチング及
び高電流消費のこの組合せは、電源供給線に高い割合の
雑音を生じさせるのが不可避である。以前からアナログ
回路（例えば、図１における電流源２1 〜２n 及び差動
スイッチ回路４1 〜４n ）の電源供給をディジタル回路
の電源供給から分離することが考えられているが、この
方法だけでは最高の動作レベル(performance level) が
必要な時には完全には満足できないことが分かってい
る。特に、２値サーモメータ・デコーダ６の動作から発
生する雑音は、ディジタル入力ワードＤ１−Ｄｍにおけ
る異なる変化に応答してサーモメータ・コード信号Ｔ１
〜Ｔｎの変化のタイミングにおけるスキュー(skew)を発
生させる。例えば、スキューは数百ピコ秒であると見積
もられている。スキューのこの量は、ＤＡＣの動作の著
しい劣化の原因となり、更にスキューはデータに依存す
るので、劣化を予想することは困難である。
【００１２】第２に、上記のスキュー問題を低減するた
め、ディジタル回路とアナログ回路の間にサーモメータ
・コード信号Ｔ１〜Ｔｎにそれぞれ対応するラッチ回路
の組を設け、このラッチをその出力が同時に変化するよ
うに共通のタイミング信号で活性化することが考えられ
る。しかし、驚くべきことにこの方法だけではサーモメ
ータ・コード信号からスキューを除くのにまったく効果
がないことが分かった。例えば、データに依存するジッ
タが依然ラッチ回路の出力に残り、最悪の場合のジッタ
はサーモメータ・コード信号の個数にほぼ比例して増加
する。このように、例えば６４個のサーモメータ・コー
ド信号では、最悪の場合のジッタは、高い動作レベルが
要求される時には非常に大きいといえる２０ピコ秒の大
きさである。
め、ディジタル回路とアナログ回路の間にサーモメータ
・コード信号Ｔ１〜Ｔｎにそれぞれ対応するラッチ回路
の組を設け、このラッチをその出力が同時に変化するよ
うに共通のタイミング信号で活性化することが考えられ
る。しかし、驚くべきことにこの方法だけではサーモメ
ータ・コード信号からスキューを除くのにまったく効果
がないことが分かった。例えば、データに依存するジッ
タが依然ラッチ回路の出力に残り、最悪の場合のジッタ
はサーモメータ・コード信号の個数にほぼ比例して増加
する。このように、例えば６４個のサーモメータ・コー
ド信号では、最悪の場合のジッタは、高い動作レベルが
要求される時には非常に大きいといえる２０ピコ秒の大
きさである。
【００１３】
【課題を解決するための手段】本発明の第１の態様によ
れば、１個以上の第１のディジタル信号を生成するよう
に動作するディジタル回路を含むディジタル回路部と、
第２のディジタル信号を受ける複数の入力を有し、受け
た第２のディジタル信号に基づいて１個以上のアナログ
信号を生成するように動作するアナログ回路を含むアナ
ログ回路部と、ディジタル回路とアナログ回路部に接続
され、第１のディジタル信号から第２のディジタル信号
を導出し、入力への第２のディジタル信号の印加のタイ
ミングを制御する信号制御回路を含む信号制御回路部
と、回路部のそれぞれに独立に電源を供給する電源供給
手段とを備える混合信号集積回路装置が提供される。
れば、１個以上の第１のディジタル信号を生成するよう
に動作するディジタル回路を含むディジタル回路部と、
第２のディジタル信号を受ける複数の入力を有し、受け
た第２のディジタル信号に基づいて１個以上のアナログ
信号を生成するように動作するアナログ回路を含むアナ
ログ回路部と、ディジタル回路とアナログ回路部に接続
され、第１のディジタル信号から第２のディジタル信号
を導出し、入力への第２のディジタル信号の印加のタイ
ミングを制御する信号制御回路を含む信号制御回路部
と、回路部のそれぞれに独立に電源を供給する電源供給
手段とを備える混合信号集積回路装置が提供される。
【００１４】このような装置では、信号制御回路は、デ
ィジタル回路のスイッチングに起因する電源供給雑音に
よる影響がはるかに少なくなる。例えば、電源供給手段
は、各回路部に少なくとも１つの電源供給接続経路（例
えば、正の供給線ＶＤＤ又はグランドＧＮＤ）を備え、
その経路は当該装置内を当該回路部と当該装置の電源供
給端子の間に伸び、他の回路部のそれぞれの少なくとも
１つのこのような電源供給接続経路と独立であることが
望ましい。各回路部の正の供給線用の各電源供給接続経
路は分離され、逆にグランド用の電源供給接続経路は共
通である。異なる回路部用のすべての電源供給接続経路
（正の供給線とグランドの両方）は、装置内で互いに独
立である。装置の外では、１つの電源供給線を異なる回
路部用の各種の電源供給端子として使用することが可能
である。この配置は、便利であると共に、アナログ回路
部分（もっとも敏感な回路）ともっとも雑音のある回路
（ディジタル回路）の間の距離を最大にするという目的
とも合致する。
ィジタル回路のスイッチングに起因する電源供給雑音に
よる影響がはるかに少なくなる。例えば、電源供給手段
は、各回路部に少なくとも１つの電源供給接続経路（例
えば、正の供給線ＶＤＤ又はグランドＧＮＤ）を備え、
その経路は当該装置内を当該回路部と当該装置の電源供
給端子の間に伸び、他の回路部のそれぞれの少なくとも
１つのこのような電源供給接続経路と独立であることが
望ましい。各回路部の正の供給線用の各電源供給接続経
路は分離され、逆にグランド用の電源供給接続経路は共
通である。異なる回路部用のすべての電源供給接続経路
（正の供給線とグランドの両方）は、装置内で互いに独
立である。装置の外では、１つの電源供給線を異なる回
路部用の各種の電源供給端子として使用することが可能
である。この配置は、便利であると共に、アナログ回路
部分（もっとも敏感な回路）ともっとも雑音のある回路
（ディジタル回路）の間の距離を最大にするという目的
とも合致する。
【００１５】１つの実施例では、ディジタル回路部、信
号制御回路部及びアナログ回路部は、それぞれ装置の第
１、第２及び第３の領域に形成され、第２の領域の少な
くとも一部は第１及び第３の領域の間に位置している。
第２の領域は、前記第３の領域の２つ以上のエッジの回
りに、例えば帯状に伸びている。例えば、第３の領域が
内側で一般的には正方形又は長方形の領域で、第２の領
域は第３の領域の３つのエッジの回りに伸びるＵ字形の
領域である。
号制御回路部及びアナログ回路部は、それぞれ装置の第
１、第２及び第３の領域に形成され、第２の領域の少な
くとも一部は第１及び第３の領域の間に位置している。
第２の領域は、前記第３の領域の２つ以上のエッジの回
りに、例えば帯状に伸びている。例えば、第３の領域が
内側で一般的には正方形又は長方形の領域で、第２の領
域は第３の領域の３つのエッジの回りに伸びるＵ字形の
領域である。
【００１６】第２の領域は、第１の領域に比べて小さい
ことが望ましい。このような小さな第２の領域は小さな
回路量しか有さないので、その電力消費は小さくでき
る。その結果、信号制御回路からアナログ回路に結合さ
れる雑音の量は望ましいほど小さくできる。第２及び第
３の領域は、互いに近接していることが望ましい。
ことが望ましい。このような小さな第２の領域は小さな
回路量しか有さないので、その電力消費は小さくでき
る。その結果、信号制御回路からアナログ回路に結合さ
れる雑音の量は望ましいほど小さくできる。第２及び第
３の領域は、互いに近接していることが望ましい。
【００１７】理想的には、第２の領域は、前記第３の領
域からよりも第１の領域から更に離れている。この方法
では、より敏感な第２及び第３の領域が雑音の多い第１
の領域から分離できる。物理的な分離が大きくなるほ
ど、異なる領域の間の基板を介した抵抗結合が小さくな
る。
域からよりも第１の領域から更に離れている。この方法
では、より敏感な第２及び第３の領域が雑音の多い第１
の領域から分離できる。物理的な分離が大きくなるほ
ど、異なる領域の間の基板を介した抵抗結合が小さくな
る。
【００１８】１つの実施例では、装置は、一方の導電型
（例えば、Ｐ型）の半導体基板を有する。各回路部は基
板に形成された第１及び第２のウェルをそれぞれ有し、
第１のウェルは一方の導電型（Ｐ）であり、第２のウェ
ルは他の導電型（Ｎ）である。ディジタル回路部の第１
及び第２のウェルは基板に並行して位置し、ディジタル
回路部の第１の電源供給線は基板に接続される。信号制
御回路部とアナログ回路部ではそれぞれ、第１のウェル
が第２のウェル内にすべて含まれ、関係する回路部の第
１の電源供給線（ＧＮＤ）に接続される。各回路部では
それぞれ、第２のウェルが関係する回路部の第２の電源
供給線（ＶＤＤ）に接続される。このような装置は、い
わゆる「三重ウェル」プロセスを使用することで実現で
き、異なる回路部の間で良好な分離が行える。このよう
な装置のコストは非常に小さい。
（例えば、Ｐ型）の半導体基板を有する。各回路部は基
板に形成された第１及び第２のウェルをそれぞれ有し、
第１のウェルは一方の導電型（Ｐ）であり、第２のウェ
ルは他の導電型（Ｎ）である。ディジタル回路部の第１
及び第２のウェルは基板に並行して位置し、ディジタル
回路部の第１の電源供給線は基板に接続される。信号制
御回路部とアナログ回路部ではそれぞれ、第１のウェル
が第２のウェル内にすべて含まれ、関係する回路部の第
１の電源供給線（ＧＮＤ）に接続される。各回路部では
それぞれ、第２のウェルが関係する回路部の第２の電源
供給線（ＶＤＤ）に接続される。このような装置は、い
わゆる「三重ウェル」プロセスを使用することで実現で
き、異なる回路部の間で良好な分離が行える。このよう
な装置のコストは非常に小さい。
【００１９】他の実施例では、装置は下側の表面に絶縁
材料の層を有する一方の導電型（例えばＰ型）の半導体
基板を有する。基板は、分離手段により、ディジタル回
路部、信号制御回路部及びアナログ回路部にそれぞれ対
応する第１、第２及び第３の領域に分割される。基板の
各領域は、並行に形成された第１及び第２のウェルを有
し、各部の第１のウェルは一方の導電型（Ｐ）であり、
第２のウェルは他の導電型（Ｎ）であり、関係する回路
部の第１の電源供給線（例えばＧＮＤ）が回路部に対応
する基板の領域に接続され、関係する回路部の第２の電
源供給線（ＶＤＤ）が回路部に対応する基板の領域の第
２のウェルに接続されている。このような絶縁体上シリ
コン（ＳＯＩ）構造も、異なる回路部間を良好に分離す
る。
材料の層を有する一方の導電型（例えばＰ型）の半導体
基板を有する。基板は、分離手段により、ディジタル回
路部、信号制御回路部及びアナログ回路部にそれぞれ対
応する第１、第２及び第３の領域に分割される。基板の
各領域は、並行に形成された第１及び第２のウェルを有
し、各部の第１のウェルは一方の導電型（Ｐ）であり、
第２のウェルは他の導電型（Ｎ）であり、関係する回路
部の第１の電源供給線（例えばＧＮＤ）が回路部に対応
する基板の領域に接続され、関係する回路部の第２の電
源供給線（ＶＤＤ）が回路部に対応する基板の領域の第
２のウェルに接続されている。このような絶縁体上シリ
コン（ＳＯＩ）構造も、異なる回路部間を良好に分離す
る。
【００２０】絶縁材料の層は、例えば、酸素打ち込みさ
れた層である。このような酸素打ち込みによる基板への
ダメージに関係する問題を避けるため、絶縁材料の層は
装置のウエハの１つの主面に形成され、ウエハが絶縁材
料の層をサンドイッチするように背面ウエハと貼り合わ
されるいわゆる「貼り合わせウエハ」を使用することも
可能である。この形成方法は、絶縁材料が打ち込み以外
の熱酸化によって形成できるので、ダメージを避けられ
る。分離手段は、２つの相互に隣接する基板の領域の間
に、その表面から基板に伸びる絶縁材料のトレンチを有
する。好ましくは、トレンチは、絶縁材料相が異なる基
板の領域間の分離を最大にするように、基板まで伸びて
いる。
れた層である。このような酸素打ち込みによる基板への
ダメージに関係する問題を避けるため、絶縁材料の層は
装置のウエハの１つの主面に形成され、ウエハが絶縁材
料の層をサンドイッチするように背面ウエハと貼り合わ
されるいわゆる「貼り合わせウエハ」を使用することも
可能である。この形成方法は、絶縁材料が打ち込み以外
の熱酸化によって形成できるので、ダメージを避けられ
る。分離手段は、２つの相互に隣接する基板の領域の間
に、その表面から基板に伸びる絶縁材料のトレンチを有
する。好ましくは、トレンチは、絶縁材料相が異なる基
板の領域間の分離を最大にするように、基板まで伸びて
いる。
【００２１】いずれにしろ、分離手段は、２つの相互に
隣接する基板の領域の間を絶縁層まで伸びる一方の導電
型のウェルを有する。このようなウェルは、酸化物トレ
ンチより更に簡単に（ドーピングで）形成できる。第１
及び第２の電源供給線が正の電位とグランドであること
は本質的なことではない。供給電位は負の電位とグラン
ドでもよく、１個以上の回路部に正の電位、負の電位及
びグランド又は３個以上の電源供給電位の他の組合せを
供給することも可能である。
隣接する基板の領域の間を絶縁層まで伸びる一方の導電
型のウェルを有する。このようなウェルは、酸化物トレ
ンチより更に簡単に（ドーピングで）形成できる。第１
及び第２の電源供給線が正の電位とグランドであること
は本質的なことではない。供給電位は負の電位とグラン
ドでもよく、１個以上の回路部に正の電位、負の電位及
びグランド又は３個以上の電源供給電位の他の組合せを
供給することも可能である。
【００２２】ディジタル回路は、そこに印加されたディ
ジタルコードのワードから第１のディジタル信号を導出
するように動作するデコーダ回路と、他のディジタル信
号処理を実行する別の回路を有してもよい。この場合、
電源供給手段は別の回路及びデコーダ回路から独立に電
源を供給するように配置され、例えば、デコーダ回路と
別の回路用に装置内の分離電源供給線を使用する。上記
の三重ウェル構造の場合には、デコーダ回路は別の回路
と信号制御回路の間の三重ウェル内に配置され、デコー
ダ回路の第１及び第２の電源供給線はデコーダ回路部の
第１及び第２のウェルにそれぞれ接続される。ＳＯＩと
貼り合わせウエハ構造の場合には、デコーダ回路は別の
回路用の基板の領域と信号制御回路用の基板の領域の間
に専用の基板の領域を有する。
ジタルコードのワードから第１のディジタル信号を導出
するように動作するデコーダ回路と、他のディジタル信
号処理を実行する別の回路を有してもよい。この場合、
電源供給手段は別の回路及びデコーダ回路から独立に電
源を供給するように配置され、例えば、デコーダ回路と
別の回路用に装置内の分離電源供給線を使用する。上記
の三重ウェル構造の場合には、デコーダ回路は別の回路
と信号制御回路の間の三重ウェル内に配置され、デコー
ダ回路の第１及び第２の電源供給線はデコーダ回路部の
第１及び第２のウェルにそれぞれ接続される。ＳＯＩと
貼り合わせウエハ構造の場合には、デコーダ回路は別の
回路用の基板の領域と信号制御回路用の基板の領域の間
に専用の基板の領域を有する。
【００２３】信号制御回路は、第２のディジタル信号を
その各入力にそれぞれ同時に印加するように動作するこ
とが望ましい。しかし、他の場合には、第２のディジタ
ル信号のその各入力への交互にずれた印加が必要であ
る。第１のディジタル信号と第２のディジタル信号の少
なくとも一方は、サーモメータ・コード信号を有し、関
係するディジタル信号における変化数をできるだけ低く
することが望ましい。例えば、ディジタルコードのワー
ドが１つの値で変化する時、コードワードの最初の値に
かかわらず、デコーダ回路により生成される第１のディ
ジタル信号の１つの値だけが変化する。一方、２値コー
ド信号の場合には、１つのあるコードワードの変化はデ
ィジタル信号の多く又はすべてを変化させることにな
る。
その各入力にそれぞれ同時に印加するように動作するこ
とが望ましい。しかし、他の場合には、第２のディジタ
ル信号のその各入力への交互にずれた印加が必要であ
る。第１のディジタル信号と第２のディジタル信号の少
なくとも一方は、サーモメータ・コード信号を有し、関
係するディジタル信号における変化数をできるだけ低く
することが望ましい。例えば、ディジタルコードのワー
ドが１つの値で変化する時、コードワードの最初の値に
かかわらず、デコーダ回路により生成される第１のディ
ジタル信号の１つの値だけが変化する。一方、２値コー
ド信号の場合には、１つのあるコードワードの変化はデ
ィジタル信号の多く又はすべてを変化させることにな
る。
【００２４】第１のディジタル信号と前記第２のディジ
タル信号の少なくとも一方は、相補信号の組を有する。
この場合、関係するいずれのディジタル信号が変化する
時にも、その相補信号は相補な変化を行い、相補信号の
組の２つの信号による基板に結合される電荷の量は、相
互に相殺して雑音を低減する。本発明の第２の態様によ
れば、１個以上の第１のディジタル信号を生成するよう
に動作するディジタル回路と、第２のディジタル信号を
受ける複数の入力を有し、受けた第２のディジタル信号
に基づいて１個以上のアナログ信号を生成するように動
作するアナログ回路と、ディジタル回路とアナログ回路
部の間に介在する信号制御回路とを有する混合信号回路
であって、１つ以上の第１のディジタル信号とクロック
信号を受けるように接続され、受けた第１のディジタル
信号から少なくとも１つの第２のディジタル信号を導出
して、受けたクロック信号により規定される時間に導出
した第２のディジタル信号をアナログ回路の入力に印加
するように動作する複数の個別のクロック化回路と、基
本タイミング信号を受けるために共通に接続され、基本
タイミング信号から、１つ以上の対応するクロック化回
路に印加するクロック信号を導出するように動作する複
数の個別のクロックバッファ回路を有するクロック分配
回路とを備える混合信号回路が提供される。
タル信号の少なくとも一方は、相補信号の組を有する。
この場合、関係するいずれのディジタル信号が変化する
時にも、その相補信号は相補な変化を行い、相補信号の
組の２つの信号による基板に結合される電荷の量は、相
互に相殺して雑音を低減する。本発明の第２の態様によ
れば、１個以上の第１のディジタル信号を生成するよう
に動作するディジタル回路と、第２のディジタル信号を
受ける複数の入力を有し、受けた第２のディジタル信号
に基づいて１個以上のアナログ信号を生成するように動
作するアナログ回路と、ディジタル回路とアナログ回路
部の間に介在する信号制御回路とを有する混合信号回路
であって、１つ以上の第１のディジタル信号とクロック
信号を受けるように接続され、受けた第１のディジタル
信号から少なくとも１つの第２のディジタル信号を導出
して、受けたクロック信号により規定される時間に導出
した第２のディジタル信号をアナログ回路の入力に印加
するように動作する複数の個別のクロック化回路と、基
本タイミング信号を受けるために共通に接続され、基本
タイミング信号から、１つ以上の対応するクロック化回
路に印加するクロック信号を導出するように動作する複
数の個別のクロックバッファ回路を有するクロック分配
回路とを備える混合信号回路が提供される。
【００２５】このような混合信号回路は、クロック信号
のローディングがあるサイクルから次のサイクルでその
状態を変化させるクロック回路の個数に依存していると
いう事実から生じる第２のディジタル信号におけるジッ
タの問題を解決するのに効果的である。各クロック化回
路は、そのクロック化回路にだけ印加する専用のクロッ
ク信号を導出するためのそれぞれに個別に対応する専用
のクロックバッファ回路を有することが望ましい。この
ようなクロック化回路とクロックバッファ回路の間の１
対１の対応は、第２のディジタル信号におけるジッタを
著しく低減する。
のローディングがあるサイクルから次のサイクルでその
状態を変化させるクロック回路の個数に依存していると
いう事実から生じる第２のディジタル信号におけるジッ
タの問題を解決するのに効果的である。各クロック化回
路は、そのクロック化回路にだけ印加する専用のクロッ
ク信号を導出するためのそれぞれに個別に対応する専用
のクロックバッファ回路を有することが望ましい。この
ようなクロック化回路とクロックバッファ回路の間の１
対１の対応は、第２のディジタル信号におけるジッタを
著しく低減する。
【００２６】各クロックバッファ回路は、相互に相補の
クロック信号を対応するクロック化回路に印加する非反
転及び反転出力をそれぞれ有する。信号制御回路は、例
えば、第２のディジタル信号をその入力にそれぞれ同時
に印加するように動作する。例えば、クロック化回路は
それぞれラッチ回路である。
クロック信号を対応するクロック化回路に印加する非反
転及び反転出力をそれぞれ有する。信号制御回路は、例
えば、第２のディジタル信号をその入力にそれぞれ同時
に印加するように動作する。例えば、クロック化回路は
それぞれラッチ回路である。
【００２７】第１のディジタル信号と第２のディジタル
信号の少なくとも一方は、サーモメータ・コード信号又
は相補信号の組を有する。本発明の第３の態様によれ
ば、１個以上の第１のディジタル信号を生成するように
動作するディジタル回路と、第２のディジタル信号を受
ける複数の入力を有し、受けた第２のディジタル信号に
基づいて１個以上のアナログ信号を生成するように動作
するアナログ回路と、ディジタル回路とアナログ回路部
の間に介在する信号制御回路とを有する混合信号回路で
あって、１つ以上の第１のディジタル信号とクロック信
号を受けるように接続され、受けた第１のディジタル信
号から少なくとも１つの第２のディジタル信号を導出し
て、受けたクロック信号により規定される時間に導出し
た第２のディジタル信号をアナログ回路の入力に印加す
るように動作する複数の個別のクロック化回路と、複数
のクロック化回路を、それぞれが少なくとも１つのクロ
ック化回路を有する複数のユニットに分割し、異なるユ
ニットの各電源供給線を相互に分離する電源供給分離手
段とを備える混合信号回路が提供される。
信号の少なくとも一方は、サーモメータ・コード信号又
は相補信号の組を有する。本発明の第３の態様によれ
ば、１個以上の第１のディジタル信号を生成するように
動作するディジタル回路と、第２のディジタル信号を受
ける複数の入力を有し、受けた第２のディジタル信号に
基づいて１個以上のアナログ信号を生成するように動作
するアナログ回路と、ディジタル回路とアナログ回路部
の間に介在する信号制御回路とを有する混合信号回路で
あって、１つ以上の第１のディジタル信号とクロック信
号を受けるように接続され、受けた第１のディジタル信
号から少なくとも１つの第２のディジタル信号を導出し
て、受けたクロック信号により規定される時間に導出し
た第２のディジタル信号をアナログ回路の入力に印加す
るように動作する複数の個別のクロック化回路と、複数
のクロック化回路を、それぞれが少なくとも１つのクロ
ック化回路を有する複数のユニットに分割し、異なるユ
ニットの各電源供給線を相互に分離する電源供給分離手
段とを備える混合信号回路が提供される。
【００２８】このような回路においては、電源供給切離
し手段が信号制御回路の電源供給のステップの大きさに
依存するローディングが第２のディジタル信号にジッタ
を生じるのを防止する。本発明の第１の態様を実現した
混合信号集積回路装置又は本発明の第１及び第２の態様
を実現した混合信号回路は、ディジタル−アナログ変換
器である。例えば、この場合には、アナログ回路は複数
の電流源又は電流シンクと、電流源又は電流シンクに接
続され、第２のディジタル信号に基づいて所定のスイッ
チング動作を行って１つ以上のアナログ信号を生成する
複数のスイッチ回路とを備える。
し手段が信号制御回路の電源供給のステップの大きさに
依存するローディングが第２のディジタル信号にジッタ
を生じるのを防止する。本発明の第１の態様を実現した
混合信号集積回路装置又は本発明の第１及び第２の態様
を実現した混合信号回路は、ディジタル−アナログ変換
器である。例えば、この場合には、アナログ回路は複数
の電流源又は電流シンクと、電流源又は電流シンクに接
続され、第２のディジタル信号に基づいて所定のスイッ
チング動作を行って１つ以上のアナログ信号を生成する
複数のスイッチ回路とを備える。
【００２９】
【発明の実施の形態】図３は、本発明を実現したディジ
タル−アナログ変換器（ＤＡＣ）ＩＣの部分を示す図で
ある。第３図の回路は、ディジタル部、ラッチ部及びア
ナログ部の３つの部分に分けられる。ラッチ部はディジ
タル部とアナログ部の間に配置される。
タル−アナログ変換器（ＤＡＣ）ＩＣの部分を示す図で
ある。第３図の回路は、ディジタル部、ラッチ部及びア
ナログ部の３つの部分に分けられる。ラッチ部はディジ
タル部とアナログ部の間に配置される。
【００３０】ディジタル部は、（図示していない）他の
ディジタルに接続され、ｍビットのディジタル入力ワー
ドＤ１〜Ｄｍを受けるデコーダ回路１０を備える。デコ
ーダ回路１０は、ディジタル入力ワードに基づいて、例
えばこれまで議論した図２の表に従ってそれぞれサーモ
メータ・コード信号Ｔ１〜Ｔｎを生成するｎ個のディジ
タル回路ＤＣ１〜ＤＣｎで作られた出力ステージを有す
る。
ディジタルに接続され、ｍビットのディジタル入力ワー
ドＤ１〜Ｄｍを受けるデコーダ回路１０を備える。デコ
ーダ回路１０は、ディジタル入力ワードに基づいて、例
えばこれまで議論した図２の表に従ってそれぞれサーモ
メータ・コード信号Ｔ１〜Ｔｎを生成するｎ個のディジ
タル回路ＤＣ１〜ＤＣｎで作られた出力ステージを有す
る。
【００３１】ラッチ部は、ｎ個のラッチ回路Ｌ１〜Ｌｎ
の組１２を備える。各ラッチ回路は、デコーダ回路１０
により生成されるサーモメータ・コード信号Ｔ１〜Ｔｎ
の個々に対応する１つを受けるように接続される。各ラ
ッチ回路Ｌ１〜Ｌｎは、更にクロック信号ＣＬＫを受け
る。ラッチ回路Ｌ１〜Ｌｎは、その出力に、デコーダ回
路１０により生成されたサーモメータ・コード信号Ｔ１
〜Ｔｎにそれぞれ対応する各クロック化されたサーモメ
ータ信号ＴＣＫ１〜ＴＣＫｎを生成する。
の組１２を備える。各ラッチ回路は、デコーダ回路１０
により生成されるサーモメータ・コード信号Ｔ１〜Ｔｎ
の個々に対応する１つを受けるように接続される。各ラ
ッチ回路Ｌ１〜Ｌｎは、更にクロック信号ＣＬＫを受け
る。ラッチ回路Ｌ１〜Ｌｎは、その出力に、デコーダ回
路１０により生成されたサーモメータ・コード信号Ｔ１
〜Ｔｎにそれぞれ対応する各クロック化されたサーモメ
ータ信号ＴＣＫ１〜ＴＣＫｎを生成する。
【００３２】ＤＡＣのＩＣの各サイクルでは、ディジタ
ル入力ワードＤ１−Ｄｍの新たな標本化（サンプル）が
行われ、サーモメータ・コード信号Ｔ１〜Ｔｎは通常次
の１サイクルから次まで変化する。各サイクルでは、新
しいサンプルが行われた瞬間からこれらの信号が意図す
る最終値に安定するまで有限の時間を要するのが不可避
である。更に、いくつかのディジタル回路ＤＣ１〜ＤＣ
ｎは、他の回路より速くそれぞれのサーモメータ・コー
ド信号を発生する。ラッチ回路Ｌ１〜Ｌｎのクロック化
された動作により、クロック化されたサーモメータ・コ
ード信号ＴＣＫ１〜ＴＣＫｎはすべてのサーモメータ・
コード信号ＴＣＫ１〜ＴＣＫｎがＤＡＣのあるサイクル
で意図した値に安定するまで変化しないようにできる。
ル入力ワードＤ１−Ｄｍの新たな標本化（サンプル）が
行われ、サーモメータ・コード信号Ｔ１〜Ｔｎは通常次
の１サイクルから次まで変化する。各サイクルでは、新
しいサンプルが行われた瞬間からこれらの信号が意図す
る最終値に安定するまで有限の時間を要するのが不可避
である。更に、いくつかのディジタル回路ＤＣ１〜ＤＣ
ｎは、他の回路より速くそれぞれのサーモメータ・コー
ド信号を発生する。ラッチ回路Ｌ１〜Ｌｎのクロック化
された動作により、クロック化されたサーモメータ・コ
ード信号ＴＣＫ１〜ＴＣＫｎはすべてのサーモメータ・
コード信号ＴＣＫ１〜ＴＣＫｎがＤＡＣのあるサイクル
で意図した値に安定するまで変化しないようにできる。
【００３３】アナログ部は、ｎ個のアナログ回路ＡＣ１
〜ＡＣｎの組１４を備える。アナログ回路ＡＣ１〜ＡＣ
ｎのそれぞれは、クロック化されたサーモメータ・コー
ド信号ＴＣＫ１〜ＴＣＫｎの個々に対応する１つを受け
る。アナログ回路ＡＣ１〜ＡＣｎはそれぞれ１個以上の
アナログ出力端子を有し、アナログ出力端子に生成され
た信号は適当に組み合わされて１個以上のアナログ出力
信号を生成する。例えば、電流は図１のように加算接続
線によって加算される。図３では、例として２つのアナ
ログ出力信号ＯＵＴＡとＯＵＴＢが示されている。
〜ＡＣｎの組１４を備える。アナログ回路ＡＣ１〜ＡＣ
ｎのそれぞれは、クロック化されたサーモメータ・コー
ド信号ＴＣＫ１〜ＴＣＫｎの個々に対応する１つを受け
る。アナログ回路ＡＣ１〜ＡＣｎはそれぞれ１個以上の
アナログ出力端子を有し、アナログ出力端子に生成され
た信号は適当に組み合わされて１個以上のアナログ出力
信号を生成する。例えば、電流は図１のように加算接続
線によって加算される。図３では、例として２つのアナ
ログ出力信号ＯＵＴＡとＯＵＴＢが示されている。
【００３４】図３の回路では、各ディジタル回路ＤＣ１
〜ＤＣｎは、対応するラッチ回路Ｌ１〜Ｌｎ及び対応す
るアナログ回路ＡＣ１〜ＡＣｎと一緒に、ＤＡＣのいわ
ゆる「セル」を構成する。このように、各セルは、ディ
ジタル回路ＤＣ、ラッチ回路Ｌ及びアナログ回路ＡＣを
含む。ディジタル回路ＤＣは、そのセル用の第１のディ
ジタル信号（サーモメータ・コード信号）Ｔを生成す
る。各セルのラッチ回路は、第１のディジタル信号Ｔを
受け、そのセルのアナログ回路ＡＣに、すべてのセルの
第１のディジタル信号がその最終的に意図する値に安定
した時に、第１のディジタル信号Ｔに対応する第２のデ
ィジタル信号（クロック化されたサーモメータ信号）Ｔ
ＣＫを伝達する。このように、ラッチ回路は、第１のデ
ィジタル信号から第２のディジタル信号を導出してアナ
ログ回路への印加のタイミングを制御する信号制御回路
として機能する。第２のディジタル信号ＴＣＫは、セル
のアナログ回路ＡＣの所定の動作を制御するのに使用さ
れる制御信号として働く。この所定の動作は、セルのい
かなる態様の動作であってもよい。例えば、それは、セ
ルのアナログ出力信号のオン・オフを切り換える、又は
出力経路を制御するスイッチング又は選択動作である。
セルのアナログ回路ＡＣの例は、図８の（Ｂ）を参照し
て後で説明される。
〜ＤＣｎは、対応するラッチ回路Ｌ１〜Ｌｎ及び対応す
るアナログ回路ＡＣ１〜ＡＣｎと一緒に、ＤＡＣのいわ
ゆる「セル」を構成する。このように、各セルは、ディ
ジタル回路ＤＣ、ラッチ回路Ｌ及びアナログ回路ＡＣを
含む。ディジタル回路ＤＣは、そのセル用の第１のディ
ジタル信号（サーモメータ・コード信号）Ｔを生成す
る。各セルのラッチ回路は、第１のディジタル信号Ｔを
受け、そのセルのアナログ回路ＡＣに、すべてのセルの
第１のディジタル信号がその最終的に意図する値に安定
した時に、第１のディジタル信号Ｔに対応する第２のデ
ィジタル信号（クロック化されたサーモメータ信号）Ｔ
ＣＫを伝達する。このように、ラッチ回路は、第１のデ
ィジタル信号から第２のディジタル信号を導出してアナ
ログ回路への印加のタイミングを制御する信号制御回路
として機能する。第２のディジタル信号ＴＣＫは、セル
のアナログ回路ＡＣの所定の動作を制御するのに使用さ
れる制御信号として働く。この所定の動作は、セルのい
かなる態様の動作であってもよい。例えば、それは、セ
ルのアナログ出力信号のオン・オフを切り換える、又は
出力経路を制御するスイッチング又は選択動作である。
セルのアナログ回路ＡＣの例は、図８の（Ｂ）を参照し
て後で説明される。
【００３５】図３に示すように、回路の各部（ディジタ
ル、ラッチ及びアナログ）は、それ独自の独立した電源
供給接続、例えば正の電源供給電位ＶＤＤ及び負の電源
供給電位又は電気的グランドＧＮＤを有する。このよう
に、ディジタル部はDIGITAL-VDD とDIGITAL-GND とを有
し、ラッチ部はLATCH-VDD とLATCH-GND とを有し、アナ
ログ部はANALOG-VDDとANALOG-GNDとを有する。これらの
異なるＶＤＤとＧＮＤの供給は、ＤＡＣのＩＣの異なる
それぞれの電源供給ピンで受けられる。このように、も
し望むなら、各部への供給の電位は互いに異ならせるこ
とができる。しかしながら典型的には、便宜上チップ外
では異なる各部に電源を供給するのに単一の電源供給が
使用され、チップが取り付けられる回路基板に、チップ
の適当な電源供給ピンに異なる電源供給を行うための適
当な回路を設け、公知の方法でインダクタンス及び容量
の要素を使用して異なる供給を相互に分離するようにす
る。
ル、ラッチ及びアナログ）は、それ独自の独立した電源
供給接続、例えば正の電源供給電位ＶＤＤ及び負の電源
供給電位又は電気的グランドＧＮＤを有する。このよう
に、ディジタル部はDIGITAL-VDD とDIGITAL-GND とを有
し、ラッチ部はLATCH-VDD とLATCH-GND とを有し、アナ
ログ部はANALOG-VDDとANALOG-GNDとを有する。これらの
異なるＶＤＤとＧＮＤの供給は、ＤＡＣのＩＣの異なる
それぞれの電源供給ピンで受けられる。このように、も
し望むなら、各部への供給の電位は互いに異ならせるこ
とができる。しかしながら典型的には、便宜上チップ外
では異なる各部に電源を供給するのに単一の電源供給が
使用され、チップが取り付けられる回路基板に、チップ
の適当な電源供給ピンに異なる電源供給を行うための適
当な回路を設け、公知の方法でインダクタンス及び容量
の要素を使用して異なる供給を相互に分離するようにす
る。
【００３６】集積回路自体の内部では、３つの異なる部
分の電源供給の間で接続しないように複数の経路があ
る。図４のように、本発明の第１の実施例では、図３の
回路は、Ｐ型導電性の半導体基板１８上に作られる。こ
のＰ基板１８は、DIGITAL-GND に接続される。回路のデ
ィジタル部は、Ｐウェル(P-well)２０及びＮ(N-well)ウ
ェル２２の内部又は上に含まれ、ＮウェルはDIGITAL-VD
D に等しくされる。
分の電源供給の間で接続しないように複数の経路があ
る。図４のように、本発明の第１の実施例では、図３の
回路は、Ｐ型導電性の半導体基板１８上に作られる。こ
のＰ基板１８は、DIGITAL-GND に接続される。回路のデ
ィジタル部は、Ｐウェル(P-well)２０及びＮ(N-well)ウ
ェル２２の内部又は上に含まれ、ＮウェルはDIGITAL-VD
D に等しくされる。
【００３７】ラッチ部もＮウェル２４とＰウェル２６を
有するが、この場合Ｐウェル２６はすべてＮウェル２４
内に形成される。Ｎウェル２４は、Ｎウェル２４とＰ基
板１８の間の逆バイアスの作用によりチップの他の部分
からその内部の回路を分離する。Ｎウェル２４の電位
は、ラッチ部の正の供給線LATCH-VDD に設定されるが、
Ｐウェル２６の電位はLATCH-GND に等しくされる。逆バ
イアスのＮウェル２４は、ラッチ部のグランドであるLA
TCH-GND をディジタル部のグランドであるDIGITAL-GND
から分離し、基板１８を介した抵抗結合はない。ラッチ
部の正の供給線LATCH-VDD とディジタル部のグランドDI
GITAL-GND の間の容量結合があるだけで、この結合は６
０ｐＦ／ｍｍ2 の範囲である。
有するが、この場合Ｐウェル２６はすべてＮウェル２４
内に形成される。Ｎウェル２４は、Ｎウェル２４とＰ基
板１８の間の逆バイアスの作用によりチップの他の部分
からその内部の回路を分離する。Ｎウェル２４の電位
は、ラッチ部の正の供給線LATCH-VDD に設定されるが、
Ｐウェル２６の電位はLATCH-GND に等しくされる。逆バ
イアスのＮウェル２４は、ラッチ部のグランドであるLA
TCH-GND をディジタル部のグランドであるDIGITAL-GND
から分離し、基板１８を介した抵抗結合はない。ラッチ
部の正の供給線LATCH-VDD とディジタル部のグランドDI
GITAL-GND の間の容量結合があるだけで、この結合は６
０ｐＦ／ｍｍ2 の範囲である。
【００３８】同様に、アナログ部は、Ｎ及びＰウェル２
８と３０を有し、Ｐウェル３０はＮウェル２８内にすべ
て含まれる。Ｐウェルの電位はアナログ部のグランドで
あるANALOG-GNDに設定され、Ｎウェル２８の電位はアナ
ログ部の正の供給線ANALOG-VDDに等しくされる。同様
に、ANALOG-GNDは逆バイアスＮウェル２８によってDIGI
TAL-GND から分離されているので基板を介した抵抗結合
はない。
８と３０を有し、Ｐウェル３０はＮウェル２８内にすべ
て含まれる。Ｐウェルの電位はアナログ部のグランドで
あるANALOG-GNDに設定され、Ｎウェル２８の電位はアナ
ログ部の正の供給線ANALOG-VDDに等しくされる。同様
に、ANALOG-GNDは逆バイアスＮウェル２８によってDIGI
TAL-GND から分離されているので基板を介した抵抗結合
はない。
【００３９】フィールド酸化膜３６は、従来の方法で基
板表面の活性エリアの境界を定めるのに使用される。図
４のレイアウトは、いわゆる「三重ウェル(triple-wel
l) ＣＭＯＳプロセス」を使用することにより実現さ
れ、更にその詳細は、例えば富士通（株）の^Advanced
Mixed Signal ASIC Product Review"(1997,pp 5 and 6)
に示されている。
板表面の活性エリアの境界を定めるのに使用される。図
４のレイアウトは、いわゆる「三重ウェル(triple-wel
l) ＣＭＯＳプロセス」を使用することにより実現さ
れ、更にその詳細は、例えば富士通（株）の^Advanced
Mixed Signal ASIC Product Review"(1997,pp 5 and 6)
に示されている。
【００４０】図５は、図４に対応する概略の断面図であ
る。図５に示すように、ラッチ部の正の供給線LATCH-VD
D とディジタル部のグランドDIGITAL-GND の間の容量結
合Ｃ LATCH は、ラッチ部のＮウェル２４により占められ
るエリアの面積に比例する。このように、Ｎウェル２４
により占められるエリアは、最小化することが望まし
く、従ってラッチ部の回路をできるだけ簡単にすること
が望ましい。
る。図５に示すように、ラッチ部の正の供給線LATCH-VD
D とディジタル部のグランドDIGITAL-GND の間の容量結
合Ｃ LATCH は、ラッチ部のＮウェル２４により占められ
るエリアの面積に比例する。このように、Ｎウェル２４
により占められるエリアは、最小化することが望まし
く、従ってラッチ部の回路をできるだけ簡単にすること
が望ましい。
【００４１】更に、ラッチ部の正の供給線LATCH-VDD と
ディジタル部のグランドDIGITAL-GND の間の結合量は、
ラッチ部のＮウェル２４とディジタル部のウェル２０、
２２との間の側方分離により影響されることも分かる。
分離が大きいほど結合は小さくなる。しかし、より大き
な分離はチップ内の集積度を低下させることを意味し、
なんらかの設計上の妥協が不可避的に必要になることが
分かる。
ディジタル部のグランドDIGITAL-GND の間の結合量は、
ラッチ部のＮウェル２４とディジタル部のウェル２０、
２２との間の側方分離により影響されることも分かる。
分離が大きいほど結合は小さくなる。しかし、より大き
な分離はチップ内の集積度を低下させることを意味し、
なんらかの設計上の妥協が不可避的に必要になることが
分かる。
【００４２】ラッチ部のＮウェル２４と一緒に、アナロ
グ部のＮウェル２８により占められるエリアの面積が、
アナログ部の正の供給線ANALOG-VDDとディジタル部のグ
ランドDIGITAL-GND の間の容量結合ＣANALOGの程度に影
響する。面積が小さくなるほど容量結合が小さくなる。
更に、Ｎウェル２８とディジタル部の２つのウェル２
０、２２の間の分離が大きいほどよい。
グ部のＮウェル２８により占められるエリアの面積が、
アナログ部の正の供給線ANALOG-VDDとディジタル部のグ
ランドDIGITAL-GND の間の容量結合ＣANALOGの程度に影
響する。面積が小さくなるほど容量結合が小さくなる。
更に、Ｎウェル２８とディジタル部の２つのウェル２
０、２２の間の分離が大きいほどよい。
【００４３】供給線上で許容できる雑音の量の点では、
許容量を減少させるため、供給線はDIGITAL-VDD 、DIGI
TAL-GND 、LATCH-VDD 、LATCH-GND 、ANALOG-VDD及びAN
ALOG-GNDである。図４のレイアウトは、これらの雑音の
許容量の要求に適合し、もっとも敏感である供給線ANAL
OG-VDD及びANALOG-GNDがもっとも雑音を発生するディジ
タル部からもっとも遠くになっている。
許容量を減少させるため、供給線はDIGITAL-VDD 、DIGI
TAL-GND 、LATCH-VDD 、LATCH-GND 、ANALOG-VDD及びAN
ALOG-GNDである。図４のレイアウトは、これらの雑音の
許容量の要求に適合し、もっとも敏感である供給線ANAL
OG-VDD及びANALOG-GNDがもっとも雑音を発生するディジ
タル部からもっとも遠くになっている。
【００４４】図４では、（LATCH-GND とANALOG-GNDにそ
れぞれ接続される）Ｐウェル２６と３０は、それぞれの
Ｎウェル２４と２８のディジタル部により近い側に位置
している。LATCH-GND とANALOG-GNDのDIGITAL-GND とDI
GITAL-VDD からの分離を更に改善するため、替わりにそ
れらをそれぞれのＮウェル２４と２８の他方の側に位置
させ、これらのＰウェルのディジタル部からの距離を最
大にしてもよい。
れぞれ接続される）Ｐウェル２６と３０は、それぞれの
Ｎウェル２４と２８のディジタル部により近い側に位置
している。LATCH-GND とANALOG-GNDのDIGITAL-GND とDI
GITAL-VDD からの分離を更に改善するため、替わりにそ
れらをそれぞれのＮウェル２４と２８の他方の側に位置
させ、これらのＰウェルのディジタル部からの距離を最
大にしてもよい。
【００４５】図６は、本発明の第２実施例による図３の
回路のレイアウトを示す。図６の実施例は、いわゆる絶
縁体上シリコン（ＳＯＩ）を有し、そこではシリコン材
料（ここではＰ型）の基板４０が高エネルギ酸化粒子の
形で打ち込まれ、二酸化けい素ＳｉＯ2 の打ち込まれた
層４２を、基板表面から小さな厚さ形成する。打ち込ま
れた二酸化けい素層４２の形成の後、酸化物トレンチ４
４と４６が基板４０に形成され、このトレンチは下側に
伸びて堆積された二酸化けい素層４２にまで達する。従
って、酸化トレンチ４４と４６は、図３の回路のディジ
タル部、ラッチ部及びアナログ部にそれぞれ対応する３
つの領域４０Ａ、４０Ｂ及び４０Ｃに基板を分割するよ
うに機能する。
回路のレイアウトを示す。図６の実施例は、いわゆる絶
縁体上シリコン（ＳＯＩ）を有し、そこではシリコン材
料（ここではＰ型）の基板４０が高エネルギ酸化粒子の
形で打ち込まれ、二酸化けい素ＳｉＯ2 の打ち込まれた
層４２を、基板表面から小さな厚さ形成する。打ち込ま
れた二酸化けい素層４２の形成の後、酸化物トレンチ４
４と４６が基板４０に形成され、このトレンチは下側に
伸びて堆積された二酸化けい素層４２にまで達する。従
って、酸化トレンチ４４と４６は、図３の回路のディジ
タル部、ラッチ部及びアナログ部にそれぞれ対応する３
つの領域４０Ａ、４０Ｂ及び４０Ｃに基板を分割するよ
うに機能する。
【００４６】各基板領域４０Ａ、４０Ｂ及び４０Ｃ内で
は、Ｐウェル４８Ａ〜４８Ｃ及びＮウェル５０Ａ〜５０
Ｃが従来の方法で形成される。ディジタル部に対応する
領域４０Ａ内では、基板はディジタル部のグランドDIGI
TAL-GND に接続され、Ｎウェル５０Ａはディジタル部の
正の供給線DIGITAL-VDD に接続される。ラッチ部に対応
する領域４０Ｂでは、基板はラッチ部のグランドLATCH-
GND に接続され、Ｎウェル５０Ｂはラッチ部の正の供給
線LATCH-VDD に接続される。アナログ部に対応する領域
４０Ｃでは、基板はアナログ部のグランドANALOG-GNDに
接続され、Ｎウェル５０Ｃはアナログ部の正の供給線ア
ナログＶＤＤに接続される。
は、Ｐウェル４８Ａ〜４８Ｃ及びＮウェル５０Ａ〜５０
Ｃが従来の方法で形成される。ディジタル部に対応する
領域４０Ａ内では、基板はディジタル部のグランドDIGI
TAL-GND に接続され、Ｎウェル５０Ａはディジタル部の
正の供給線DIGITAL-VDD に接続される。ラッチ部に対応
する領域４０Ｂでは、基板はラッチ部のグランドLATCH-
GND に接続され、Ｎウェル５０Ｂはラッチ部の正の供給
線LATCH-VDD に接続される。アナログ部に対応する領域
４０Ｃでは、基板はアナログ部のグランドANALOG-GNDに
接続され、Ｎウェル５０Ｃはアナログ部の正の供給線ア
ナログＶＤＤに接続される。
【００４７】いずれにしろ、酸化物トレンチ４４と４６
の替わりに、基板と反対の導電性のウェルを使用して異
なる部分を分離することが可能である。これらのウェル
は絶縁層４２まで伸びる必要がある。分離ウェルは、も
しそれらが絶縁層４２まで伸びるなら、ウェル５０Ａ〜
５０Ｃと同じものである。図７は、いわゆる貼り合わせ
ウエハ構造上の図３の回路の他のレイアウトを示す図で
ある。図６の実施例のＳＯＩ構造で生じる問題の１つ
は、基板表面の下の二酸化ケイ素層を形成するのに必要
な高エネルギ酸素打ち込みによる基板へのダメージに関
係する。図７の貼り合わせウエハ構造は、典型的には最
初の厚さが３００μｍのデバイスウエハを使用してその
露出表面を酸化して酸化層５２を形成することにより、
この問題を解決する。デバイスウエハは、典型的には厚
さが３００μｍの背面ウエハ５４が貼り付けられ、デバ
イスウエハと背面ウエハの間に酸化層５２が位置するウ
エハのサンドイッチが形成される。この後、デバイスウ
エハは厚さが約５μｍまで低減され、その結果得られた
構造に酸化物トレンチ４４と４６、Ｐウェル４８Ａ〜４
８Ｃ及びＮウェル５０Ａ〜５０Ｃを従来の方法で形成す
るように処理される。貼り合わせウエハ構造は、図６の
ＳＯＩ構造で必要な酸素打ち込み工程がないので、張り
合わされたウエハ構造の基板は一般にＳＯＩ構造に比べ
て高品質である。
の替わりに、基板と反対の導電性のウェルを使用して異
なる部分を分離することが可能である。これらのウェル
は絶縁層４２まで伸びる必要がある。分離ウェルは、も
しそれらが絶縁層４２まで伸びるなら、ウェル５０Ａ〜
５０Ｃと同じものである。図７は、いわゆる貼り合わせ
ウエハ構造上の図３の回路の他のレイアウトを示す図で
ある。図６の実施例のＳＯＩ構造で生じる問題の１つ
は、基板表面の下の二酸化ケイ素層を形成するのに必要
な高エネルギ酸素打ち込みによる基板へのダメージに関
係する。図７の貼り合わせウエハ構造は、典型的には最
初の厚さが３００μｍのデバイスウエハを使用してその
露出表面を酸化して酸化層５２を形成することにより、
この問題を解決する。デバイスウエハは、典型的には厚
さが３００μｍの背面ウエハ５４が貼り付けられ、デバ
イスウエハと背面ウエハの間に酸化層５２が位置するウ
エハのサンドイッチが形成される。この後、デバイスウ
エハは厚さが約５μｍまで低減され、その結果得られた
構造に酸化物トレンチ４４と４６、Ｐウェル４８Ａ〜４
８Ｃ及びＮウェル５０Ａ〜５０Ｃを従来の方法で形成す
るように処理される。貼り合わせウエハ構造は、図６の
ＳＯＩ構造で必要な酸素打ち込み工程がないので、張り
合わされたウエハ構造の基板は一般にＳＯＩ構造に比べ
て高品質である。
【００４８】図４から図６では、Ｐ型基板が使用され
た。しかし、替わりにＮ型の基板を使用してこれまで説
明したのと逆の導電性のウェルを使用することもでき
る。この場合、Ｎ基板とＮウェルは関係するグランドＧ
ＮＤに、Ｐウェルは関係する正の供給線ＶＤＤに接続さ
れる。図８の（Ａ）と（Ｂ）は、図３の回路のセルのラ
ッチ回路Ｌとアナログ回路ＡＣの構造の例をそれぞれ示
す。
た。しかし、替わりにＮ型の基板を使用してこれまで説
明したのと逆の導電性のウェルを使用することもでき
る。この場合、Ｎ基板とＮウェルは関係するグランドＧ
ＮＤに、Ｐウェルは関係する正の供給線ＶＤＤに接続さ
れる。図８の（Ａ）と（Ｂ）は、図３の回路のセルのラ
ッチ回路Ｌとアナログ回路ＡＣの構造の例をそれぞれ示
す。
【００４９】図８の（Ａ）のラッチ回路Ｌは、（この場
合は）マスタ−スレーブ構成を有する差動Ｄ型である。
図８の（Ａ）のラッチ回路は、ＮＡＮＤゲート６２と６
４で構成されるマスタフリップフロップ６０と、ＮＡＮ
Ｄゲート６８と７０で構成されるスレーブフリップフロ
ップ６６とを有する。ＮＡＮＤゲート７２と７４はそれ
ぞれ（図３の）クロック信号ＣＬＫをその入力の１つで
受ける。ゲート７２と７４の他の入力は、回路のＴと／
Ｔの入力にそれぞれ接続されている。Ｔ入力は、関係す
るセルのディジタル回路ＤＣにより生成されるサーモメ
ータ・コード信号Ｔを受ける。／Ｔ入力は、サーモメー
タ・コード信号の相補信号／Ｔを受けるように接続され
ている。相補信号Ｔと／Ｔは、この実施例では、信号Ｔ
におけるいかなる変化も信号／Ｔにおける相補の変化を
伴うから、入力ワードが変化した時に電源供給線上に現
れる雑音を低減するのに使用される。しかし、図８の
（Ａ）の回路は、（図示していない）付加したインバー
タを単一入力とゲート７４の関係する入力の間に設け
て、単一の信号Ｔの入力を有するように変形してもよ
い。
合は）マスタ−スレーブ構成を有する差動Ｄ型である。
図８の（Ａ）のラッチ回路は、ＮＡＮＤゲート６２と６
４で構成されるマスタフリップフロップ６０と、ＮＡＮ
Ｄゲート６８と７０で構成されるスレーブフリップフロ
ップ６６とを有する。ＮＡＮＤゲート７２と７４はそれ
ぞれ（図３の）クロック信号ＣＬＫをその入力の１つで
受ける。ゲート７２と７４の他の入力は、回路のＴと／
Ｔの入力にそれぞれ接続されている。Ｔ入力は、関係す
るセルのディジタル回路ＤＣにより生成されるサーモメ
ータ・コード信号Ｔを受ける。／Ｔ入力は、サーモメー
タ・コード信号の相補信号／Ｔを受けるように接続され
ている。相補信号Ｔと／Ｔは、この実施例では、信号Ｔ
におけるいかなる変化も信号／Ｔにおける相補の変化を
伴うから、入力ワードが変化した時に電源供給線上に現
れる雑音を低減するのに使用される。しかし、図８の
（Ａ）の回路は、（図示していない）付加したインバー
タを単一入力とゲート７４の関係する入力の間に設け
て、単一の信号Ｔの入力を有するように変形してもよ
い。
【００５０】図８の（Ａ）の回路も、マスタフリップフ
ロップ６０の出力Ｍ、／Ｍとスレーブフリップフロップ
６６の入力との間に接続されるＮＡＮＤゲート７６と７
８を含む。これらのゲート７６と７８は、インバータ８
０によって生成されたクロック信号ＣＬＫの反転された
信号／ＣＬＫを受ける。スレーブフリップフロップの出
力は、それぞれ相互に相補である出力信号ＴＣＫと／Ｔ
ＣＫを生成する。
ロップ６０の出力Ｍ、／Ｍとスレーブフリップフロップ
６６の入力との間に接続されるＮＡＮＤゲート７６と７
８を含む。これらのゲート７６と７８は、インバータ８
０によって生成されたクロック信号ＣＬＫの反転された
信号／ＣＬＫを受ける。スレーブフリップフロップの出
力は、それぞれ相互に相補である出力信号ＴＣＫと／Ｔ
ＣＫを生成する。
【００５１】図８の（Ａ）の回路を使用することによ
り、クロック信号ＣＬＫが「高」の時には、ゲート７２
と７４はイネーブルであり、マスタフリップフロップ６
０の出力Ｍと／Ｍをそれぞれ入力Ｔと／Ｔと同じ論理
値、すなわちＭ＝Ｔ、／Ｍ＝／Ｔにする。ゲート７６と
７８は、ディスエーブルであり、従ってスレーブフロッ
プ６６は前の状態を維持する。クロック信号ＣＬＫが
「高」から「低」に変化する時、マスタフリップフロッ
プ６０への入力はＴと／Ｔから切り離され、スレーブフ
ロップ６６の入力は同時にマスタフリップフロップ６０
の出力Ｍと／Ｍに結合される。従って、マスタフリップ
フロップ６０はその状態をスレーブフロップ６６に伝達
する。マスタフリップフロップ６０はその時には実効的
にディスエーブルなので、出力信号ＴＣＫと／ＴＣＫに
はこれ以上の変化は生じない。クロック信号ＣＬＫの次
の立ち上がりエッジで、スレーブフロップ６６はマスタ
フリップフロップ６０から切り離されてその状態を維持
し、マスタフリップフロップ６０は再び入力信号Ｔと／
Ｔに従う。
り、クロック信号ＣＬＫが「高」の時には、ゲート７２
と７４はイネーブルであり、マスタフリップフロップ６
０の出力Ｍと／Ｍをそれぞれ入力Ｔと／Ｔと同じ論理
値、すなわちＭ＝Ｔ、／Ｍ＝／Ｔにする。ゲート７６と
７８は、ディスエーブルであり、従ってスレーブフロッ
プ６６は前の状態を維持する。クロック信号ＣＬＫが
「高」から「低」に変化する時、マスタフリップフロッ
プ６０への入力はＴと／Ｔから切り離され、スレーブフ
ロップ６６の入力は同時にマスタフリップフロップ６０
の出力Ｍと／Ｍに結合される。従って、マスタフリップ
フロップ６０はその状態をスレーブフロップ６６に伝達
する。マスタフリップフロップ６０はその時には実効的
にディスエーブルなので、出力信号ＴＣＫと／ＴＣＫに
はこれ以上の変化は生じない。クロック信号ＣＬＫの次
の立ち上がりエッジで、スレーブフロップ６６はマスタ
フリップフロップ６０から切り離されてその状態を維持
し、マスタフリップフロップ６０は再び入力信号Ｔと／
Ｔに従う。
【００５２】図３はディジタル回路をアナログ回路に接
続するラッチ回路を示すが、これは本質的なことではな
い。少なくとも１つの第１のディジタル信号を受けて、
この第１のディジタル信号から導出した複数の第２のデ
ィジタル信号を、各第２のディジタル信号の次のアナロ
グ回路への印加のタイミングをうまく制御するように出
力する限り、いかなる信号制御回路でも使用できる。第
１及び第２のディジタル信号は個数が等しい必要はな
い。例えば、信号制御回路は、２個以上の第１のディジ
タル信号を合わせて１つの第２のディジタル信号を生成
する組合せ論理機能を有することができる。更に、第２
のディジタル信号を異なるアナログ回路の入力に同時に
印加する場合である必要はかならずしもない。第２のデ
ィジタル信号の交互の印加が必要である場合には、異な
る第２のディジタル信号を各入力に印加するそれぞれの
時にも注意深い制御が必要である。
続するラッチ回路を示すが、これは本質的なことではな
い。少なくとも１つの第１のディジタル信号を受けて、
この第１のディジタル信号から導出した複数の第２のデ
ィジタル信号を、各第２のディジタル信号の次のアナロ
グ回路への印加のタイミングをうまく制御するように出
力する限り、いかなる信号制御回路でも使用できる。第
１及び第２のディジタル信号は個数が等しい必要はな
い。例えば、信号制御回路は、２個以上の第１のディジ
タル信号を合わせて１つの第２のディジタル信号を生成
する組合せ論理機能を有することができる。更に、第２
のディジタル信号を異なるアナログ回路の入力に同時に
印加する場合である必要はかならずしもない。第２のデ
ィジタル信号の交互の印加が必要である場合には、異な
る第２のディジタル信号を各入力に印加するそれぞれの
時にも注意深い制御が必要である。
【００５３】図８の（Ｂ）は、図３の回路の１個のセル
の例示的なアナログ回路ＡＣの部分を一部を示す図であ
る。アナログ回路ＡＣは、定電流源９０と差動スイッチ
回路１００とを備える。差動スイッチ回路１００は、第
１及び第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ
ｓ）Ｓ１、Ｓ２を備える。トランジスタＳ１、Ｓ２の各
電源は、電流源９０も接続されている共通ノードＣＮに
接続されている。トランジスタＳ１、Ｓ２の各ドレイン
は、回路のそれぞれの第１及び第２の加算出力端子ＯＵ
ＴＡとＯＵＴＢに接続されている。この実施例では、す
べてのセルの各出力端子ＯＵＴＡは共通に接続され、す
べてのセルの各出力端子ＯＵＴＢは共通に接続されてい
る。
の例示的なアナログ回路ＡＣの部分を一部を示す図であ
る。アナログ回路ＡＣは、定電流源９０と差動スイッチ
回路１００とを備える。差動スイッチ回路１００は、第
１及び第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ
ｓ）Ｓ１、Ｓ２を備える。トランジスタＳ１、Ｓ２の各
電源は、電流源９０も接続されている共通ノードＣＮに
接続されている。トランジスタＳ１、Ｓ２の各ドレイン
は、回路のそれぞれの第１及び第２の加算出力端子ＯＵ
ＴＡとＯＵＴＢに接続されている。この実施例では、す
べてのセルの各出力端子ＯＵＴＡは共通に接続され、す
べてのセルの各出力端子ＯＵＴＢは共通に接続されてい
る。
【００５４】各トランジスタＳ１、Ｓ２は、そのゲート
に接続される対応するドライバ回路１０６1 、１０６2
を有する。セルのラッチ回路Ｌ（例えば、図８の
（Ａ））により生成されるクロック化されたサーモメー
タ信号ＴＣＫと／ＴＣＫは、それぞれドライバ回路１０
６1 と１０６2 の入力に印加される。各ドライバ回路
は、受け取った入力信号ＴＣＫ又は／ＴＣＫをバッファ
リング及び反転して、その関係するトランジスタＳ１又
はＳ２用のスイッチング信号ＳＷ１又はＳＷ２を生成
し、安定状態では、トランジスタＳ１とＳ２の一方がオ
ンで、他方がオフである。例えば、図２自体に示される
ように、入力信号ＴＣＫは「高レベル（Ｈ）」を有し、
入力信号／ＴＣＫは「低レベル（Ｌ）」を有し、トラン
ジスタＳ１用のスイッチング信号ＳＷ１（ゲート駆動電
圧）はトランジスタをオンにするように低レベルＬであ
り、トランジスタＳ２用のスイッチング信号ＳＷ１（ゲ
ート駆動電圧）はトランジスタをオフにするように高レ
ベルＨである。このように、この状態では、共通ノード
ＣＮに流れ込む電流Ｉはすべて第１の出力端子ＯＵＴＡ
を通過し、第２の出力端子ＯＵＴＢは通過しない。
に接続される対応するドライバ回路１０６1 、１０６2
を有する。セルのラッチ回路Ｌ（例えば、図８の
（Ａ））により生成されるクロック化されたサーモメー
タ信号ＴＣＫと／ＴＣＫは、それぞれドライバ回路１０
６1 と１０６2 の入力に印加される。各ドライバ回路
は、受け取った入力信号ＴＣＫ又は／ＴＣＫをバッファ
リング及び反転して、その関係するトランジスタＳ１又
はＳ２用のスイッチング信号ＳＷ１又はＳＷ２を生成
し、安定状態では、トランジスタＳ１とＳ２の一方がオ
ンで、他方がオフである。例えば、図２自体に示される
ように、入力信号ＴＣＫは「高レベル（Ｈ）」を有し、
入力信号／ＴＣＫは「低レベル（Ｌ）」を有し、トラン
ジスタＳ１用のスイッチング信号ＳＷ１（ゲート駆動電
圧）はトランジスタをオンにするように低レベルＬであ
り、トランジスタＳ２用のスイッチング信号ＳＷ１（ゲ
ート駆動電圧）はトランジスタをオフにするように高レ
ベルＨである。このように、この状態では、共通ノード
ＣＮに流れ込む電流Ｉはすべて第１の出力端子ＯＵＴＡ
を通過し、第２の出力端子ＯＵＴＢは通過しない。
【００５５】入力信号ＴＣＫ、／ＴＣＫが図８の（Ｂ）
に示す状態から相補的な変化を行う時、トランジスタＳ
１はトランジスタＳ２がオンになるのと同時にオフす
る。多くの他の設計のアナログ回路を使用することがで
きる。例えば、他の差動スイッチ回路は、英国特許出願
第９８００３８７．４号に説明されており、ＤＡＣのＩ
Ｃで使用される他のセルアレイ及び他の混合信号ＩＣは
英国特許出願第９８００３６７．６号に説明されてい
る。
に示す状態から相補的な変化を行う時、トランジスタＳ
１はトランジスタＳ２がオンになるのと同時にオフす
る。多くの他の設計のアナログ回路を使用することがで
きる。例えば、他の差動スイッチ回路は、英国特許出願
第９８００３８７．４号に説明されており、ＤＡＣのＩ
Ｃで使用される他のセルアレイ及び他の混合信号ＩＣは
英国特許出願第９８００３６７．６号に説明されてい
る。
【００５６】ディジタル回路が関係する限り、いかなる
適当な２値サーモメータ・コーディング回路も使用でき
る。２段階のデコード方法が、２個以上のグローバルデ
コーダが入力ワードを（行及び列の信号又は行、列及び
深さの信号として参照される）サーモメータ・コード信
号の２個以上の組（又はディメンジョン）にデコードす
るのに使用できる。信号のこれらの２個以上の組は、そ
れぞれセルに対応する複数のローカルデコーダに伝達さ
れる。各ローカルデコーダは、グローバルデコーダによ
り生成された組内の少ない個数（例えば２又は３）を受
けてデコードする。これらのローカルデコーダは、サー
モメータ・コード信号の組にそれぞれ対応する２個以上
のディメンジョンにおいて、論理的に（かならずしも物
理的にではない）配置されていると見なせる。ローカル
デコーダは、サーモメータ・コード信号の組によってア
ドレスされ、簡単な組合せ論理を使用してそれぞれのセ
ル用の各「ローカル」サーモメータ・コード信号を導出
する。図３のディジタル回路ＤＣ１〜ＤＣｎは、例え
ば、それぞれこのようなローカルデコーダだけから構成
され、グローバルデコーダはこれらのディジタル回路Ｄ
Ｃ１〜ＤＣｎの外にある。更に、２段のサーモメータ・
コーディングの詳細は、出願中の英国特許出願第９８０
０３８４．１号に示されている。
適当な２値サーモメータ・コーディング回路も使用でき
る。２段階のデコード方法が、２個以上のグローバルデ
コーダが入力ワードを（行及び列の信号又は行、列及び
深さの信号として参照される）サーモメータ・コード信
号の２個以上の組（又はディメンジョン）にデコードす
るのに使用できる。信号のこれらの２個以上の組は、そ
れぞれセルに対応する複数のローカルデコーダに伝達さ
れる。各ローカルデコーダは、グローバルデコーダによ
り生成された組内の少ない個数（例えば２又は３）を受
けてデコードする。これらのローカルデコーダは、サー
モメータ・コード信号の組にそれぞれ対応する２個以上
のディメンジョンにおいて、論理的に（かならずしも物
理的にではない）配置されていると見なせる。ローカル
デコーダは、サーモメータ・コード信号の組によってア
ドレスされ、簡単な組合せ論理を使用してそれぞれのセ
ル用の各「ローカル」サーモメータ・コード信号を導出
する。図３のディジタル回路ＤＣ１〜ＤＣｎは、例え
ば、それぞれこのようなローカルデコーダだけから構成
され、グローバルデコーダはこれらのディジタル回路Ｄ
Ｃ１〜ＤＣｎの外にある。更に、２段のサーモメータ・
コーディングの詳細は、出願中の英国特許出願第９８０
０３８４．１号に示されている。
【００５７】図９は、ＤＡＣのＩＣの異なる部分間の電
源供給の分離を更に改善することを目的とした図３の回
路の変形例を示す。図９の変形例では、回路は４つの異
なる部分、すなわち、アナログ、ラッチ、デコーダ及び
「他のディジタル」部に分けられている。各部分は、そ
れ専用の独立したＶＤＤとＧＮＤの供給線を有する。こ
の方法で、デコーダ回路はＤＡＣのチップ上に含まれる
ディジタル回路の残りの部分１１０の電源供給線から分
離されたそれ専用の電源供給線を有する。これにより、
デコーダ部における複数ゲートの急速な同時スイッチン
グによるデコーダ部電源供給線における変化は、基板か
ら分離される。すなわち、「それを清潔にする(cleanin
g it up)」。更に、デコーダ部は雑音の多い「他のディ
ジタル」部をより敏感なアナログ及びラッチ部から物理
的に分離するように機能する。
源供給の分離を更に改善することを目的とした図３の回
路の変形例を示す。図９の変形例では、回路は４つの異
なる部分、すなわち、アナログ、ラッチ、デコーダ及び
「他のディジタル」部に分けられている。各部分は、そ
れ専用の独立したＶＤＤとＧＮＤの供給線を有する。こ
の方法で、デコーダ回路はＤＡＣのチップ上に含まれる
ディジタル回路の残りの部分１１０の電源供給線から分
離されたそれ専用の電源供給線を有する。これにより、
デコーダ部における複数ゲートの急速な同時スイッチン
グによるデコーダ部電源供給線における変化は、基板か
ら分離される。すなわち、「それを清潔にする(cleanin
g it up)」。更に、デコーダ部は雑音の多い「他のディ
ジタル」部をより敏感なアナログ及びラッチ部から物理
的に分離するように機能する。
【００５８】図９の変形例は、これまでに図４から図６
を参照して説明したいかなるレイアウトにも容易に適用
できる。例えば、図４の実施例の場合、ディジタル部と
ラッチ部の間に更に「三重ウェル」を加えることだけが
必要であり、他の部分は図４のラッチ部に等価な構造を
有するが、Ｐウェルがデコーダ部のグランドデコーダＧ
ＮＤに接続され、Ｎウェルがデコーダ部の正の供給線デ
コーダＶＤＤに接続される。対応する変形例は、基板４
０を最初の３つの替わりに４つの領域に単に分けるだけ
で図６及び図７の実施例で可能である。
を参照して説明したいかなるレイアウトにも容易に適用
できる。例えば、図４の実施例の場合、ディジタル部と
ラッチ部の間に更に「三重ウェル」を加えることだけが
必要であり、他の部分は図４のラッチ部に等価な構造を
有するが、Ｐウェルがデコーダ部のグランドデコーダＧ
ＮＤに接続され、Ｎウェルがデコーダ部の正の供給線デ
コーダＶＤＤに接続される。対応する変形例は、基板４
０を最初の３つの替わりに４つの領域に単に分けるだけ
で図６及び図７の実施例で可能である。
【００５９】図１０は、図９のＤＡＣのＩＣの部分の１
つのレイアウトの例を示すＤＡＣチップの一部の概略平
面図を示す。図１０に示すように、アナログ回路ＡＣは
正方形又は長方形の領域１１２に配置される。領域１１
２の３方の回りには、ラッチ回路ＬがＵ字形の領域１１
４に配置されている。これまで述べたように、ラッチ回
路は（数個のゲートを有するだけの）簡単な構成である
ことが望ましく、それにより占められる領域１１４は小
さいことが望ましい。
つのレイアウトの例を示すＤＡＣチップの一部の概略平
面図を示す。図１０に示すように、アナログ回路ＡＣは
正方形又は長方形の領域１１２に配置される。領域１１
２の３方の回りには、ラッチ回路ＬがＵ字形の領域１１
４に配置されている。これまで述べたように、ラッチ回
路は（数個のゲートを有するだけの）簡単な構成である
ことが望ましく、それにより占められる領域１１４は小
さいことが望ましい。
【００６０】Ｕ字形の領域１１４の外側では、ディジタ
ル回路ＤＣが別のＵ字形の領域１１６内に配置される。
この領域１１６の外側では、ＤＡＣチップの残りのディ
ジタル回路（「他のディジタル」）が領域１１８内に配
置される。接点１２０は、回路の部分をチップの（図示
していない）外部ピンに接続するのに使用される。図１
１は、図３の回路のラッチ部を実現する１つの例を示す
ブロック回路図である。この例では、クロック発生器２
１０は単一のクロックバッファ回路２２０に接続され、
そこに基本クロック信号ＢＣＬＫを印加する。クロック
バッファ２２０は、回路が使用されている時に相補のク
ロック信号ＣＬＫと／ＣＬＫが発生される非反転及び反
転出力を有する。
ル回路ＤＣが別のＵ字形の領域１１６内に配置される。
この領域１１６の外側では、ＤＡＣチップの残りのディ
ジタル回路（「他のディジタル」）が領域１１８内に配
置される。接点１２０は、回路の部分をチップの（図示
していない）外部ピンに接続するのに使用される。図１
１は、図３の回路のラッチ部を実現する１つの例を示す
ブロック回路図である。この例では、クロック発生器２
１０は単一のクロックバッファ回路２２０に接続され、
そこに基本クロック信号ＢＣＬＫを印加する。クロック
バッファ２２０は、回路が使用されている時に相補のク
ロック信号ＣＬＫと／ＣＬＫが発生される非反転及び反
転出力を有する。
【００６１】非反転クロック信号ＣＬＫは単に基本クロ
ック信号ＣＬＫをバッファリングするだけで生成され、
反転クロック信号／ＣＬＫは基本クロック信号ＣＬＫを
反転してバッファリングすることにより生成される。ク
ロックバッファ２２０が周波数分割機能を有し、例え
ば、相補クロック信号ＣＬＫと／ＣＬＫを基本クロック
信号ＢＣＬＫの半分の周波数にすることも可能である。
この場合、クロックバッファ２２０は、その反転出力が
そのデータ入力に戻されるように接続されるＤ型フリッ
プフロップによって実現でき、基本クロック信号ＢＣＬ
Ｋはフリップフロップのクロック入力に印加され、反転
クロック信号ＣＬＫと／ＣＬＫはそれぞれフリップフロ
ップの非反転及び反転出力に生成される。
ック信号ＣＬＫをバッファリングするだけで生成され、
反転クロック信号／ＣＬＫは基本クロック信号ＣＬＫを
反転してバッファリングすることにより生成される。ク
ロックバッファ２２０が周波数分割機能を有し、例え
ば、相補クロック信号ＣＬＫと／ＣＬＫを基本クロック
信号ＢＣＬＫの半分の周波数にすることも可能である。
この場合、クロックバッファ２２０は、その反転出力が
そのデータ入力に戻されるように接続されるＤ型フリッ
プフロップによって実現でき、基本クロック信号ＢＣＬ
Ｋはフリップフロップのクロック入力に印加され、反転
クロック信号ＣＬＫと／ＣＬＫはそれぞれフリップフロ
ップの非反転及び反転出力に生成される。
【００６２】相補クロック信号ＣＬＫと／ＣＬＫは、分
配線２３０と２４０を介してそれぞれラッチ回路Ｌ１〜
Ｌｎのクロック入力に分配される。これらのラッチ回路
Ｌ１〜Ｌｎは、この例では反転されたクロック信号／Ｃ
ＬＫがクロックバッファ２２０により発生されるので図
８の（Ａ）に示したインバータ８０が必要ない以外は、
それぞれ図８の（Ａ）に示した構成を有する。
配線２３０と２４０を介してそれぞれラッチ回路Ｌ１〜
Ｌｎのクロック入力に分配される。これらのラッチ回路
Ｌ１〜Ｌｎは、この例では反転されたクロック信号／Ｃ
ＬＫがクロックバッファ２２０により発生されるので図
８の（Ａ）に示したインバータ８０が必要ない以外は、
それぞれ図８の（Ａ）に示した構成を有する。
【００６３】図１１に示したクロック分配の配置は、デ
ータに依存するジッタが出力サーモメータ信号ＴＣＫ１
〜／ＴＣＫｎに存在するアプリケーションを要求される
場合にはかならず満足のいくように動作するとは限らな
いということを本願発明者が分かった。図１２は、図３
のデコーダ１０に印加される入力コードＤ1 〜Ｄｍにお
ける異なるサンプル−サンプルの変化に対するジッタに
おける変動を示す。入力コードがあるサンプルから次の
サンプルで変化しない時（すなわち、入力ワードＤ１〜
Ｄｍが基本クロック信号ＢＣＬＫの１サイクルの前後で
同じ時）、出力サーモメータ信号ＴＣＫ、／ＴＣＫにお
けるジッタは無視できるほど小さい。しかし、入力ワー
ドがあるサイクルから次のサイクルで変化する時、ジッ
タの量がサンプル−サンプルの変化の大きさに比例して
増加することが観察される。このようなサンプル−サン
プルの最大の変化は、入力ワードがその負のフルスケー
ル値−ＦＳからその正のフルスケール値＋ＦＳに変化す
る時又はその逆の時のいずれかで起きる。この場合、ジ
ッタは２０ｐｓ位である。入力ワードのより小さい変化
に対しては、ジッタは比例して低減される。例えば、入
力ワードがフルスケール値ＦＳの１／４に等しい量（例
えば、入力ワードが+1/2ＦＳから+3/4ＦＳ）だけ増加す
る時、観察されるジッタはほぼ５ｐｓである。
ータに依存するジッタが出力サーモメータ信号ＴＣＫ１
〜／ＴＣＫｎに存在するアプリケーションを要求される
場合にはかならず満足のいくように動作するとは限らな
いということを本願発明者が分かった。図１２は、図３
のデコーダ１０に印加される入力コードＤ1 〜Ｄｍにお
ける異なるサンプル−サンプルの変化に対するジッタに
おける変動を示す。入力コードがあるサンプルから次の
サンプルで変化しない時（すなわち、入力ワードＤ１〜
Ｄｍが基本クロック信号ＢＣＬＫの１サイクルの前後で
同じ時）、出力サーモメータ信号ＴＣＫ、／ＴＣＫにお
けるジッタは無視できるほど小さい。しかし、入力ワー
ドがあるサイクルから次のサイクルで変化する時、ジッ
タの量がサンプル−サンプルの変化の大きさに比例して
増加することが観察される。このようなサンプル−サン
プルの最大の変化は、入力ワードがその負のフルスケー
ル値−ＦＳからその正のフルスケール値＋ＦＳに変化す
る時又はその逆の時のいずれかで起きる。この場合、ジ
ッタは２０ｐｓ位である。入力ワードのより小さい変化
に対しては、ジッタは比例して低減される。例えば、入
力ワードがフルスケール値ＦＳの１／４に等しい量（例
えば、入力ワードが+1/2ＦＳから+3/4ＦＳ）だけ増加す
る時、観察されるジッタはほぼ５ｐｓである。
【００６４】ジッタがサンプル−サンプルの変化の大き
さに比例して変化する理由は、クロックバッファ２２０
によって生成されるクロック信号ＣＬＫと／ＣＬＫのロ
ーディングがラッチ回路Ｌ１〜Ｌｎがあるサイクルから
次のサイクルでその状態を変化させる個数に依存してい
ることによる。入力ワードがあるサイクルから次のサイ
クルで同じ時には、その状態を変化させるラッチ回路は
ないので、クロック信号ＣＬＫと／ＣＬＫのローディン
グは最小である。一方、入力ワードが変化する時、ラッ
チ回路Ｌ１〜Ｌｎのいくつかは、あるサイクルから次の
サイクルでその状態を変化させ、状態を変化させるラッ
チ回路の個数が大きくなるに従ってクロック信号ＣＬＫ
と／ＣＬＫで行われるローディングが大きくなる。
さに比例して変化する理由は、クロックバッファ２２０
によって生成されるクロック信号ＣＬＫと／ＣＬＫのロ
ーディングがラッチ回路Ｌ１〜Ｌｎがあるサイクルから
次のサイクルでその状態を変化させる個数に依存してい
ることによる。入力ワードがあるサイクルから次のサイ
クルで同じ時には、その状態を変化させるラッチ回路は
ないので、クロック信号ＣＬＫと／ＣＬＫのローディン
グは最小である。一方、入力ワードが変化する時、ラッ
チ回路Ｌ１〜Ｌｎのいくつかは、あるサイクルから次の
サイクルでその状態を変化させ、状態を変化させるラッ
チ回路の個数が大きくなるに従ってクロック信号ＣＬＫ
と／ＣＬＫで行われるローディングが大きくなる。
【００６５】この問題に対する適当な解決策は、クロッ
クバッファ２２０における出力トランジスタのサイズを
単に増加させてロード駆動能力をより大きくすることが
考えられるが、そのような解決策は実際には不満足であ
る。１つの理由は、クロックバッファ２２０の電流消費
が増加し、その結果敏感なアナログ電源供給線ANALOG-V
DDとANALOG-GNDに相互結合せざるをえないラッチ回路電
源線LATCH-VDD とLATCH-GND に付加的な雑音を結合する
ことになるということである。また、重い負荷の分配線
２３０と２４０は相対的に長く、その結果相対的に高い
寄生容量を有し、クロックバッファ２２０から異なるラ
ッチ回路に分配されるクロック信号に不可避的にスキュ
ーを生じる。
クバッファ２２０における出力トランジスタのサイズを
単に増加させてロード駆動能力をより大きくすることが
考えられるが、そのような解決策は実際には不満足であ
る。１つの理由は、クロックバッファ２２０の電流消費
が増加し、その結果敏感なアナログ電源供給線ANALOG-V
DDとANALOG-GNDに相互結合せざるをえないラッチ回路電
源線LATCH-VDD とLATCH-GND に付加的な雑音を結合する
ことになるということである。また、重い負荷の分配線
２３０と２４０は相対的に長く、その結果相対的に高い
寄生容量を有し、クロックバッファ２２０から異なるラ
ッチ回路に分配されるクロック信号に不可避的にスキュ
ーを生じる。
【００６６】図１１及び図１２を参照して説明したジッ
タの問題に対する好適な解決策を図１３に示す。図１３
では、クロックバッファ２２０はラッチ回路Ｌ１〜Ｌｎ
にそれぞれ対応するクロックバッファＢ１〜Ｂｎのアレ
イに置き換えられる。各クロックバッファＢ１〜Ｂｎ
は、その入力でクロック発生回路２１０により生成され
た基本クロック信号ＢＣＬＫを受け、その非反転及び反
転出力に対応するラッチ回路に専用の相補のクロック信
号ＣＬＫと／ＣＬＫを生成する。従って、各バッファ回
路は図１１のクロックバッファ２２０と同じ基本構成を
有するが、各バッファ回路Ｂ１〜Ｂｎは１つのラッチ回
路だけを駆動するので、その出力トランジスタのサイズ
を図１１のクロックバッファ２２０よりはるかに小さく
できる。
タの問題に対する好適な解決策を図１３に示す。図１３
では、クロックバッファ２２０はラッチ回路Ｌ１〜Ｌｎ
にそれぞれ対応するクロックバッファＢ１〜Ｂｎのアレ
イに置き換えられる。各クロックバッファＢ１〜Ｂｎ
は、その入力でクロック発生回路２１０により生成され
た基本クロック信号ＢＣＬＫを受け、その非反転及び反
転出力に対応するラッチ回路に専用の相補のクロック信
号ＣＬＫと／ＣＬＫを生成する。従って、各バッファ回
路は図１１のクロックバッファ２２０と同じ基本構成を
有するが、各バッファ回路Ｂ１〜Ｂｎは１つのラッチ回
路だけを駆動するので、その出力トランジスタのサイズ
を図１１のクロックバッファ２２０よりはるかに小さく
できる。
【００６７】各ラッチ回路Ｌ１〜Ｌｎは、それとクロッ
ク発生回路２１０の間に配置される専用のバッファ回路
Ｂ１〜Ｂｎを有するので、クロック発生回路２１０をバ
ッファ回路Ｂ１〜Ｂｎにリンクさせるクロック分配線２
５０は、図１１の対応するクロック分配線２３０と２４
０より、ラッチ回路の状態の変化による影響がはるかに
少なくなる。従って、ジッタの量は著しく低減され、例
えば、入力ワードのいかなるサンプル−サンプル変化に
対しても２ｐｓ以下になる。
ク発生回路２１０の間に配置される専用のバッファ回路
Ｂ１〜Ｂｎを有するので、クロック発生回路２１０をバ
ッファ回路Ｂ１〜Ｂｎにリンクさせるクロック分配線２
５０は、図１１の対応するクロック分配線２３０と２４
０より、ラッチ回路の状態の変化による影響がはるかに
少なくなる。従って、ジッタの量は著しく低減され、例
えば、入力ワードのいかなるサンプル−サンプル変化に
対しても２ｐｓ以下になる。
【００６８】２つのクロック分配線を使用して相互に相
補の基本クロック信号ＢＣＬＫと／ＢＣＬＫをバッファ
回路に分配することも可能であり、その場合には各バッ
ファ回路は基本クロック信号から必要な相補の「ローカ
ル」クロック信号ＣＬＫと／ＣＬＫを導出するためのイ
ンバータを単に有するだけである。これは、クロック分
配線が相補の変化を行い、（２つのクロック分配線が容
量的に結合される）基板へのクロック信号の変化の影響
を低減するという利点を有する。
補の基本クロック信号ＢＣＬＫと／ＢＣＬＫをバッファ
回路に分配することも可能であり、その場合には各バッ
ファ回路は基本クロック信号から必要な相補の「ローカ
ル」クロック信号ＣＬＫと／ＣＬＫを導出するためのイ
ンバータを単に有するだけである。これは、クロック分
配線が相補の変化を行い、（２つのクロック分配線が容
量的に結合される）基板へのクロック信号の変化の影響
を低減するという利点を有する。
【００６９】この分野の技術者には、図１２に示したジ
ッタのパフォーマンスを改善するため、各ラッチ回路に
図１３に示したようなそれ専用のバッファ回路を設ける
ことは必要でないことが理解されるであろう。例えば、
２個以上のラッチ回路（例えば隣接するラッチ回路Ｌ１
とＬ２）が同一のバッファ回路Ｂを共有し、バッファ回
路の全体個数を低減することが可能である。しかし、こ
の場合いくつかのデータ依存ジッタが残るのが避けられ
ない。例えば、いくつかの入力ワードの変化はラッチ回
路Ｌ１とＬ２の両方の状態を変化（高ローディング）さ
せ、他の入力ワードの変化は１つだけの状態を変化させ
るか又は両方の状態を変化させない（中間又は低ローデ
ィング）ことがある。共通のバッファ回路を共有するラ
ッチ回路内のこれらの異なるローディングの可能性のた
め、ジッタは（図１２の場合より低レベルではあるが）
存在する。
ッタのパフォーマンスを改善するため、各ラッチ回路に
図１３に示したようなそれ専用のバッファ回路を設ける
ことは必要でないことが理解されるであろう。例えば、
２個以上のラッチ回路（例えば隣接するラッチ回路Ｌ１
とＬ２）が同一のバッファ回路Ｂを共有し、バッファ回
路の全体個数を低減することが可能である。しかし、こ
の場合いくつかのデータ依存ジッタが残るのが避けられ
ない。例えば、いくつかの入力ワードの変化はラッチ回
路Ｌ１とＬ２の両方の状態を変化（高ローディング）さ
せ、他の入力ワードの変化は１つだけの状態を変化させ
るか又は両方の状態を変化させない（中間又は低ローデ
ィング）ことがある。共通のバッファ回路を共有するラ
ッチ回路内のこれらの異なるローディングの可能性のた
め、ジッタは（図１２の場合より低レベルではあるが）
存在する。
【００７０】本願発明者は、図１３の信号制御回路はク
ロック分配線又は複数の線のローディングから生じるジ
ッタを低減するのに効果があるが、信号制御回路の電源
供給線へのロードはあるクロックサイクルから次のクロ
ックサイクルへの変化の大きさに依存する、すなわちラ
ッチ回路Ｌ１〜Ｌｎのあるクロックサイクルから次のク
ロックサイクルで状態を変化させる個数に依存するとい
う事実から別のジッタが生じることが分かった。この問
題を解決するため、図１４に示すように、信号制御回路
は電源供給の目的でｎ個の個別のユニットＰＳＵ１〜Ｐ
ＳＵｎに分割される。各ユニットＰＳＵはクロックバッ
ファ回路Ｂ’とラッチ回路Ｌで作られる。
ロック分配線又は複数の線のローディングから生じるジ
ッタを低減するのに効果があるが、信号制御回路の電源
供給線へのロードはあるクロックサイクルから次のクロ
ックサイクルへの変化の大きさに依存する、すなわちラ
ッチ回路Ｌ１〜Ｌｎのあるクロックサイクルから次のク
ロックサイクルで状態を変化させる個数に依存するとい
う事実から別のジッタが生じることが分かった。この問
題を解決するため、図１４に示すように、信号制御回路
は電源供給の目的でｎ個の個別のユニットＰＳＵ１〜Ｐ
ＳＵｎに分割される。各ユニットＰＳＵはクロックバッ
ファ回路Ｂ’とラッチ回路Ｌで作られる。
【００７１】この実施例では、クロック発生回路３１０
は、異なる各クロック分配線３２０から３３０によって
各異なるクロックバッファ回路Ｂ１’〜Ｂｎ’に分配さ
れる相互に相補の基本クロック信号ＢＣＬＫと／ＢＣＬ
Ｋを発生するように動作する。従って、各クロックバッ
ファ回路Ｂ’は関係するラッチ回路Ｌに印加するための
必要な「ローカル」な相互に相補なクロック信号を生成
する２個のインバータを備える。
は、異なる各クロック分配線３２０から３３０によって
各異なるクロックバッファ回路Ｂ１’〜Ｂｎ’に分配さ
れる相互に相補の基本クロック信号ＢＣＬＫと／ＢＣＬ
Ｋを発生するように動作する。従って、各クロックバッ
ファ回路Ｂ’は関係するラッチ回路Ｌに印加するための
必要な「ローカル」な相互に相補なクロック信号を生成
する２個のインバータを備える。
【００７２】図１４の実施例では、異なるユニットＰＳ
Ｕ１〜ＰＳＵｎ用のＶＤＤとＧＮＤの供給線は、第１及
び第２の抵抗ＲＡとＲＢ及び容量Ｃを使用して相互に切
り離される。抵抗ＲＡはそのユニットＰＳＵの第１の電
源供給ノードＮＡを信号制御回路の正の主供給線LATCH-
VDD に接続する。この第１の電源供給ノードＮＡは、ユ
ニットＰＳＵ内でそのユニットのクロックバッファ回路
Ｂ’とラッチ回路ＬのＶＤＤ接続端子に接続される。同
様に、抵抗ＲＢはそのユニットＰＳＵの第２の電源供給
ノードＮＢを信号制御回路の主たる電気的なグランド線
LATCH-GND に接続する。この第２の電源供給ノードＮＢ
は、ユニットＰＳＵ内で関係するユニットのバッファ回
路Ｂ’とラッチ回路ＬのＧＮＤ接続端子に接続される。
容量Ｃは、２個のノードＮＡとＮＢの間に接続される。
Ｕ１〜ＰＳＵｎ用のＶＤＤとＧＮＤの供給線は、第１及
び第２の抵抗ＲＡとＲＢ及び容量Ｃを使用して相互に切
り離される。抵抗ＲＡはそのユニットＰＳＵの第１の電
源供給ノードＮＡを信号制御回路の正の主供給線LATCH-
VDD に接続する。この第１の電源供給ノードＮＡは、ユ
ニットＰＳＵ内でそのユニットのクロックバッファ回路
Ｂ’とラッチ回路ＬのＶＤＤ接続端子に接続される。同
様に、抵抗ＲＢはそのユニットＰＳＵの第２の電源供給
ノードＮＢを信号制御回路の主たる電気的なグランド線
LATCH-GND に接続する。この第２の電源供給ノードＮＢ
は、ユニットＰＳＵ内で関係するユニットのバッファ回
路Ｂ’とラッチ回路ＬのＧＮＤ接続端子に接続される。
容量Ｃは、２個のノードＮＡとＮＢの間に接続される。
【００７３】この実施例では、図１４自体に示すよう
に、抵抗ＲＡは、ソースが正の主供給線LATCH-VDD に接
続され、ドレインがノードＮＡに接続されたＰＭＯＳト
ランジスタにより構成されている。ＰＭＯＳトランジス
タのゲートは、LATCH-GND に接続されている。抵抗ＲＢ
は、ソースが主たる電気的なグランド線LATCH-GND に接
続され、ドレインがノードＮＢに接続されたＮＭＯＳト
ランジスタにより構成されている。ＮＭＯＳトランジス
タのゲートは、LATCH-VDD に接続されている。トランジ
スタのゲートをLATCH-GND とLATCH-VDD にそれぞれ接続
する理由は、トランジスタの抵抗が電源供給電圧LATCH-
VDD とLATCH-GND における変化をトラック（追跡）し、
これらの２つの供給線の間の電位差が増加した時には、
トランジスタはより強力にオン状態になり、その各抵抗
値を減少させる。
に、抵抗ＲＡは、ソースが正の主供給線LATCH-VDD に接
続され、ドレインがノードＮＡに接続されたＰＭＯＳト
ランジスタにより構成されている。ＰＭＯＳトランジス
タのゲートは、LATCH-GND に接続されている。抵抗ＲＢ
は、ソースが主たる電気的なグランド線LATCH-GND に接
続され、ドレインがノードＮＢに接続されたＮＭＯＳト
ランジスタにより構成されている。ＮＭＯＳトランジス
タのゲートは、LATCH-VDD に接続されている。トランジ
スタのゲートをLATCH-GND とLATCH-VDD にそれぞれ接続
する理由は、トランジスタの抵抗が電源供給電圧LATCH-
VDD とLATCH-GND における変化をトラック（追跡）し、
これらの２つの供給線の間の電位差が増加した時には、
トランジスタはより強力にオン状態になり、その各抵抗
値を減少させる。
【００７４】抵抗ＲＡとＲＢを生じるように使用される
トランジスタのサイズを、ユニットＰＳＵの個別の１つ
の回路（すなわち、バッファ回路Ｂ’とラッチ回路Ｌ）
に含まれるトランジスタのサイズに一致させることが望
ましい。例えば、ＲＡとＲＢを生じるように使用される
各トランジスタのサイズは、個別のユニットＰＳＵのバ
ッファ回路とラッチ回路におけるトランジスタの全体サ
イズに等しくする。
トランジスタのサイズを、ユニットＰＳＵの個別の１つ
の回路（すなわち、バッファ回路Ｂ’とラッチ回路Ｌ）
に含まれるトランジスタのサイズに一致させることが望
ましい。例えば、ＲＡとＲＢを生じるように使用される
各トランジスタのサイズは、個別のユニットＰＳＵのバ
ッファ回路とラッチ回路におけるトランジスタの全体サ
イズに等しくする。
【００７５】図１４を参照して説明した電源供給分離の
考えは、図１１の実施例に適用しても効果がある。この
場合、異なるラッチ回路は各クロックバッファ回路を持
たないので、電源供給の目的の個別のユニットＰＳＵ
は、それぞれラッチ回路Ｌ１〜Ｌｎの１つだけに単に接
続することで構成される。同様に、（更なる可能性につ
いて前述した）２個以上のラッチ回路が同一のクロック
バッファ回路を共有する時には、電源供給のためのユニ
ットＰＳＵは、それらの２個以上のラッチ回路とそれら
のラッチ回路にクロック信号を印加する共通のバッファ
回路で形成される。
考えは、図１１の実施例に適用しても効果がある。この
場合、異なるラッチ回路は各クロックバッファ回路を持
たないので、電源供給の目的の個別のユニットＰＳＵ
は、それぞれラッチ回路Ｌ１〜Ｌｎの１つだけに単に接
続することで構成される。同様に、（更なる可能性につ
いて前述した）２個以上のラッチ回路が同一のクロック
バッファ回路を共有する時には、電源供給のためのユニ
ットＰＳＵは、それらの２個以上のラッチ回路とそれら
のラッチ回路にクロック信号を印加する共通のバッファ
回路で形成される。
【００７６】これまで説明した実施例の（図３の参照番
号１０の）ディジタル回路がサーモメータ・コード信号
を生成するということは本質的なことではない。例え
ば、アナログ回路は、サーモメータ・コード信号が使用
される場合のように組み合わされるより、ディジタル回
路によって生成されるディジタル信号に従って個別に選
択されるべきである。これにより、ディジタル回路によ
って生成されるディジタル信号は、相互に排他的な選択
信号になる。
号１０の）ディジタル回路がサーモメータ・コード信号
を生成するということは本質的なことではない。例え
ば、アナログ回路は、サーモメータ・コード信号が使用
される場合のように組み合わされるより、ディジタル回
路によって生成されるディジタル信号に従って個別に選
択されるべきである。これにより、ディジタル回路によ
って生成されるディジタル信号は、相互に排他的な選択
信号になる。
【００７７】これまでの実施例との関係で説明された方
法は、敏感なアナログ回路が時間的に単一の良好に規定
された瞬間又はそれぞれずれた（しかし良好に規定され
た）瞬間にそれぞれ所定の動作を実行できなければなら
ないいかなる状況にも適用可能である。
法は、敏感なアナログ回路が時間的に単一の良好に規定
された瞬間又はそれぞれずれた（しかし良好に規定され
た）瞬間にそれぞれ所定の動作を実行できなければなら
ないいかなる状況にも適用可能である。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
雑音を低減したディジタル回路とアナログ回路の混合回
路が実現できる。
雑音を低減したディジタル回路とアナログ回路の混合回
路が実現できる。
【図１】従来のＤＡＣのＩＣの一部を示す図である。
【図２】２値入力ワードから導出されるサーモメータ・
コード信号を示す図表である。
コード信号を示す図表である。
【図３】本発明を実現したＤＡＣのＩＣの一部を示す図
である。
である。
【図４】本発明の第１実施例のＩＣ基板上の回路のレイ
アウトの概略断面図を示す図である。
アウトの概略断面図を示す図である。
【図５】第１実施例の動作を示す図４に対応する概略図
である。
である。
【図６】本発明の第２実施例のＩＣ基板上の他の回路の
レイアウトの概略断面図である。
レイアウトの概略断面図である。
【図７】本発明の第３実施例のＩＣ基板上の他の回路の
レイアウトの概略断面図である。
レイアウトの概略断面図である。
【図８】本発明を実現するＤＡＣのＩＣで使用するのに
適したラッチ回路とアナログ回路の回路図である。
適したラッチ回路とアナログ回路の回路図である。
【図９】本発明を実現する他のＤＡＣのＩＣの一部を示
す図である。
す図である。
【図１０】図９のＤＡＣのＩＣの回路レイアウトを示す
概略的な平面図である。
概略的な平面図である。
【図１１】本発明の実施例で使用するための信号制御回
路の第１の例のブロック回路図である。
路の第１の例のブロック回路図である。
【図１２】図１１の信号制御回路におけるジッタを示す
グラフを示す図である。
グラフを示す図である。
【図１３】本発明の実施例で使用するための信号制御回
路の第２の例のブロック回路図である。
路の第２の例のブロック回路図である。
【図１４】本発明の他の実施例で使用する信号制御回路
の一部のブロック回路図である。
の一部のブロック回路図である。
１０…デコーダ回路 １２…ラッチ回路の組 １４…アナログ回路の組 ＤＣ１〜ＤＣｎ…ディジタル回路 Ｌ１〜Ｌｎ…ラッチ回路 ＡＣ１〜ＡＣｎ…アナログ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム ジョージ ジョン スコフィ ールド イギリス国，バークシャー アールジー42 ４アールエー，ビンフィールド，パーク ファーム，ウッドハウス ストリート 24
Claims (14)
- 【請求項１】 １個以上の第１のディジタル信号を生成
するように動作するディジタル回路を含むディジタル回
路部と、 第２のディジタル信号を受ける複数の入力を有し、受け
た前記第２のディジタル信号に基づいて１個以上のアナ
ログ信号を生成するように動作するアナログ回路を含む
アナログ回路部と、 前記ディジタル回路と前記アナログ回路部に接続され、
前記第１のディジタル信号から前記第２のディジタル信
号を導出し、前記入力への前記第２のディジタル信号の
印加のタイミングを制御する信号制御回路を含む信号制
御回路部と、 前記回路部のそれぞれに独立に電源を供給する電源供給
手段とを備えることを特徴とする混合信号集積回路装
置。 - 【請求項２】 前記電源供給手段は、各回路部に少なく
とも１つの電源供給接続経路を備え、該経路は当該装置
内を当該回路部と当該装置の電源供給端子の間に伸び、
他の前記回路部のそれぞれの少なくとも１つのこのよう
な電源供給接続経路と独立であることを特徴とする請求
項１記載の混合信号集積回路装置。 - 【請求項３】 前記ディジタル回路は、そこに印加され
たディジタルコードのワードから前記第１のディジタル
信号を導出するように動作するデコーダ回路と、他のデ
ィジタル処理を実行する別の回路を有し、前記電源供給
手段は前記別の回路及び前記デコーダ回路へ独立に電源
を供給するように動作することを特徴とする請求項１記
載の混合信号集積回路装置。 - 【請求項４】 前記信号制御回路は、前記第２のディジ
タル信号を前記入力にそれぞれ同時に印加するように動
作することを特徴とする請求項１記載の混合信号集積回
路装置。 - 【請求項５】 前記第１のディジタル信号と前記第２の
ディジタル信号の少なくとも一方は、サーモメータ・コ
ード信号を有することを特徴とする請求項１記載の混合
信号集積回路装置。 - 【請求項６】 前記第１のディジタル信号と前記第２の
ディジタル信号の少なくとも一方は、相補信号の組を有
することを特徴とする請求項１記載の混合信号集積回路
装置。 - 【請求項７】 前記信号制御回路は複数の個別のクロッ
ク化回路を備え、各クロック化回路は１つ以上の前記第
１のディジタル信号と前記クロック信号を受けるように
接続され、受けた前記第１のディジタル信号から少なく
とも１つの前記第２のディジタル信号を導出して、受け
た前記クロック信号により規定される時間に導出した前
記第２のディジタル信号を前記アナログ回路の入力に印
加するように動作することを特徴とする請求項１記載の
混合信号集積回路装置。 - 【請求項８】 各クロック化回路はラッチ回路を有する
ことを特徴とする請求項７記載の混合信号集積回路装
置。 - 【請求項９】 前記信号制御回路は、基本タイミング信
号を受けるために共通に接続された複数の個別のクロッ
クバッファ回路を有するクロック分配回路を更に備え、
各クロックバッファ回路は、前記基本タイミング信号か
ら、１つ以上の対応する前記クロック化回路に印加する
クロック信号を導出するように動作することを特徴とす
る請求項７記載の混合信号集積回路装置。 - 【請求項１０】 各クロック化回路は、そのラッチ回路
にだけ印加する専用のクロック信号を導出するためのそ
れぞれに個別に対応するクロックバッファ回路を有する
ことを特徴とする請求項９記載の混合信号集積回路装
置。 - 【請求項１１】 各クロックバッファ回路は、相互に相
補のクロック信号を前記対応するクロック化回路に印加
する非反転及び反転出力をそれぞれ有することを特徴と
する請求項９記載の混合信号集積回路装置。 - 【請求項１２】 各クロックバッファ回路は、相互に相
補である前記基本タイミング信号を受ける第１及び第２
の入力を有し、それから前記クロック信号または前記相
互に相補であるクロック信号を導出することを特徴とす
る請求項９記載の混合信号集積回路装置。 - 【請求項１３】 １個以上の第１のディジタル信号を生
成するように動作するディジタル回路と、 第２のディジタル信号を受ける複数の入力を有し、受け
た前記第２のディジタル信号に基づいて１個以上のアナ
ログ信号を生成するように動作するアナログ回路と、 前記ディジタル回路と前記アナログ回路部の間に介在す
る信号制御回路とを有する混合信号回路であって、 １つ以上の前記第１のディジタル信号と前記クロック信
号を受けるように接続され、受けた前記第１のディジタ
ル信号から少なくとも１つの前記第２のディジタル信号
を導出して、受けた前記クロック信号により規定される
時間に導出した前記第２のディジタル信号を前記アナロ
グ回路の入力に印加するように動作する複数の個別のク
ロック化回路と、 前記複数のクロック化回路を、それぞれが少なくとも１
つの前記クロック化回路を有する複数のユニットに分割
し、異なるユニットの各電源供給線を相互に分離する電
源供給分離手段とを備えることを特徴とする混合信号回
路。 - 【請求項１４】 各ユニットの前記電源供給分離手段
は、 前記信号制御回路の正の主電源供給線を、当該ユニット
の回路の各電源供給接続端子が接続される第１のノード
に接続する第１の抵抗要素と、 前記信号制御回路の負の主電源供給線を、当該ユニット
の回路の負の電源供給接続端子が接続される第２のノー
ドに接続する第２の抵抗要素と、 前記第１及び第２のノードの間に接続される容量素子と
を備えることを特徴とする請求項１３記載の混合信号回
路。
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-
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-
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