JPH1131819A - 静電破壊保護トランジスタ - Google Patents
静電破壊保護トランジスタInfo
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- JPH1131819A JPH1131819A JP9188348A JP18834897A JPH1131819A JP H1131819 A JPH1131819 A JP H1131819A JP 9188348 A JP9188348 A JP 9188348A JP 18834897 A JP18834897 A JP 18834897A JP H1131819 A JPH1131819 A JP H1131819A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 工程数の増加がなく、製造コストの上昇を抑
えられる高性能な静電破壊保護トランジスタを実現す
る。 【解決手段】 ゲート電極８に、ゲート電極本体部８ａ
からソース領域６側およびドレイン領域５側へ櫛の歯状
に延伸形成した複数のゲート電極延伸部８ｂを設け、ゲ
ート側壁絶縁膜１０をゲート電極延伸部８ｂの櫛の歯状
の間を埋めるように形成し、シリサイド層９を、ゲート
電極８上と、ゲート側壁絶縁膜１０の形成領域を除くソ
ース領域６上およびドレイン領域５上とに形成してい
る。ゲート電極延伸部８ｂの櫛の歯状の間のゲート側壁
絶縁膜１０の下のドレイン領域５およびソース領域６は
高抵抗となり、この高抵抗と、シリサイド層９とソース
／ドレイン拡散層との界面の抵抗とが直列に接続され、
この界面での電界集中およびそれによる発熱を抑え、破
壊耐圧を向上できる。シリサイド層９はゲート側壁絶縁
膜１０をマスクとして自己整合的に形成できる。
えられる高性能な静電破壊保護トランジスタを実現す
る。 【解決手段】 ゲート電極８に、ゲート電極本体部８ａ
からソース領域６側およびドレイン領域５側へ櫛の歯状
に延伸形成した複数のゲート電極延伸部８ｂを設け、ゲ
ート側壁絶縁膜１０をゲート電極延伸部８ｂの櫛の歯状
の間を埋めるように形成し、シリサイド層９を、ゲート
電極８上と、ゲート側壁絶縁膜１０の形成領域を除くソ
ース領域６上およびドレイン領域５上とに形成してい
る。ゲート電極延伸部８ｂの櫛の歯状の間のゲート側壁
絶縁膜１０の下のドレイン領域５およびソース領域６は
高抵抗となり、この高抵抗と、シリサイド層９とソース
／ドレイン拡散層との界面の抵抗とが直列に接続され、
この界面での電界集中およびそれによる発熱を抑え、破
壊耐圧を向上できる。シリサイド層９はゲート側壁絶縁
膜１０をマスクとして自己整合的に形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、内部回路を保護す
るための静電破壊保護トランジスタに関するものであ
る。
るための静電破壊保護トランジスタに関するものであ
る。
【０００２】
【従来の技術】ＭＯＳデバイスにおいて微細化は、拡散
層の薄膜化による寄生抵抗の増大をもたらし、そのため
拡散抵抗を低減させるシリサイド構造が多く採用されて
いる。しかしながら、シリサイド構造は、シリサイド層
と拡散層界面に高抵抗層が形成され、静電破壊保護トラ
ンジスタに使用した場合、拡散層抵抗が低下すること
で、印加された電位がほとんどシリサイド層と拡散層の
界面にかかり、この界面での発熱を激しいものとしてい
る。そこで、例えば、米国特許５，０２１，８５３（１
９９１．６．４）によれば、ゲート側壁絶縁膜を形成す
るための垂直方向に選択的にエッチングする際に、保護
トランジスタ部をマスクし、選択的に非サリサイド領域
を形成するようにしている。
層の薄膜化による寄生抵抗の増大をもたらし、そのため
拡散抵抗を低減させるシリサイド構造が多く採用されて
いる。しかしながら、シリサイド構造は、シリサイド層
と拡散層界面に高抵抗層が形成され、静電破壊保護トラ
ンジスタに使用した場合、拡散層抵抗が低下すること
で、印加された電位がほとんどシリサイド層と拡散層の
界面にかかり、この界面での発熱を激しいものとしてい
る。そこで、例えば、米国特許５，０２１，８５３（１
９９１．６．４）によれば、ゲート側壁絶縁膜を形成す
るための垂直方向に選択的にエッチングする際に、保護
トランジスタ部をマスクし、選択的に非サリサイド領域
を形成するようにしている。
【０００３】以下、図面を参照しながら、従来の静電破
壊保護トランジスタについて説明する。図５は従来の静
電破壊保護回路の回路図であり、１は外部回路と接続す
るためのパッド、３は保護抵抗、４は内部回路、１１は
静電破壊保護トランジスタである。図６は図５の静電破
壊保護トランジスタ１１（以下「保護トランジスタ１
１」という）の断面図であり、５はドレイン領域、６は
ソース領域、８はゲート電極、９はシリサイド層、１３
は半導体基板、１４は素子分離用絶縁膜、１６はゲート
酸化膜である。
壊保護トランジスタについて説明する。図５は従来の静
電破壊保護回路の回路図であり、１は外部回路と接続す
るためのパッド、３は保護抵抗、４は内部回路、１１は
静電破壊保護トランジスタである。図６は図５の静電破
壊保護トランジスタ１１（以下「保護トランジスタ１
１」という）の断面図であり、５はドレイン領域、６は
ソース領域、８はゲート電極、９はシリサイド層、１３
は半導体基板、１４は素子分離用絶縁膜、１６はゲート
酸化膜である。
【０００４】図５において、外部からパッド１に印加さ
れた静電荷は、保護トランジスタ１１がスナップバック
特性を示した後、バイポーラ動作することで、基板に流
され、一方、保護抵抗３により内部回路４へは電荷が流
れず、内部回路４が保護される。また、保護トランジス
タ１１は、通常はオフであり動作せず、回路動作には影
響を与えない。この保護トランジスタ１１は、図６の断
面構造を有し、ドレイン領域５側に印加された静電荷を
寄生バイポーラ動作によりソース領域６側に流す。
れた静電荷は、保護トランジスタ１１がスナップバック
特性を示した後、バイポーラ動作することで、基板に流
され、一方、保護抵抗３により内部回路４へは電荷が流
れず、内部回路４が保護される。また、保護トランジス
タ１１は、通常はオフであり動作せず、回路動作には影
響を与えない。この保護トランジスタ１１は、図６の断
面構造を有し、ドレイン領域５側に印加された静電荷を
寄生バイポーラ動作によりソース領域６側に流す。
【０００５】保護トランジスタ１１は、マスクによって
選択的に形成された絶縁膜１２で覆われていないドレイ
ン領域５およびソース領域６上にシリサイド層９が形成
され、ドレイン領域５およびソース領域６の拡散層とシ
リサイド層９との界面は高抵抗となっている。一方、絶
縁膜１２で覆われた部分のドレイン領域５およびソース
領域６では、シリサイド層９は形成されず、高抵抗領域
となっている。したがって、絶縁膜１２直下のドレイン
領域５およびソース領域６の高抵抗と、拡散層とシリサ
イド層９の界面抵抗とが直列に接続された構成であり、
絶縁膜１２直下の高抵抗のドレイン領域５およびソース
領域６により、拡散層とシリサイド層９の界面抵抗に電
界が集中せず、保護回路の破壊耐圧を向上させている。
選択的に形成された絶縁膜１２で覆われていないドレイ
ン領域５およびソース領域６上にシリサイド層９が形成
され、ドレイン領域５およびソース領域６の拡散層とシ
リサイド層９との界面は高抵抗となっている。一方、絶
縁膜１２で覆われた部分のドレイン領域５およびソース
領域６では、シリサイド層９は形成されず、高抵抗領域
となっている。したがって、絶縁膜１２直下のドレイン
領域５およびソース領域６の高抵抗と、拡散層とシリサ
イド層９の界面抵抗とが直列に接続された構成であり、
絶縁膜１２直下の高抵抗のドレイン領域５およびソース
領域６により、拡散層とシリサイド層９の界面抵抗に電
界が集中せず、保護回路の破壊耐圧を向上させている。
【０００６】この保護トランジスタ１１の製造工程断面
図を図７に示す。この保護トランジスタ１１は、図７
（ａ）に示すように、半導体基板１３に、素子分離用絶
縁膜１４，ゲート酸化膜１６，ゲート電極８，ドレイン
領域５およびソース領域６を形成した後、図７（ｂ）に
示すように、全面に絶縁膜１２を形成する。つぎに、図
７（ｃ）に示すように、絶縁膜１２上にレジスト等から
なるマスク１５を形成し、このマスク１５を用いて絶縁
膜１２の所定の領域をエッチング開口する。その後、図
７（ｄ）に示すように、絶縁膜１２を開口した領域に自
己整合的にシリサイド層９を形成する。
図を図７に示す。この保護トランジスタ１１は、図７
（ａ）に示すように、半導体基板１３に、素子分離用絶
縁膜１４，ゲート酸化膜１６，ゲート電極８，ドレイン
領域５およびソース領域６を形成した後、図７（ｂ）に
示すように、全面に絶縁膜１２を形成する。つぎに、図
７（ｃ）に示すように、絶縁膜１２上にレジスト等から
なるマスク１５を形成し、このマスク１５を用いて絶縁
膜１２の所定の領域をエッチング開口する。その後、図
７（ｄ）に示すように、絶縁膜１２を開口した領域に自
己整合的にシリサイド層９を形成する。
【０００７】
【発明が解決しようとする課題】上記のような保護トラ
ンジスタ１１を製造するためには、シリサイド層９を形
成しない非サリサイド化領域を規定する絶縁膜１２を選
択的に残すため、マスク１５が必要であった。このこと
は工程数が増え製造コストの上昇をもたらすこととな
る。
ンジスタ１１を製造するためには、シリサイド層９を形
成しない非サリサイド化領域を規定する絶縁膜１２を選
択的に残すため、マスク１５が必要であった。このこと
は工程数が増え製造コストの上昇をもたらすこととな
る。
【０００８】本発明の目的は、上記問題点に鑑み、工程
数の増加がなく、製造コストの上昇を抑えられる高性能
な静電破壊保護トランジスタを提供することである。
数の増加がなく、製造コストの上昇を抑えられる高性能
な静電破壊保護トランジスタを提供することである。
【０００９】
【課題を解決するための手段】請求項１記載の静電破壊
保護トランジスタは、第１導電型の半導体基板の表面に
対向配置され第２導電型の拡散層からなるソース領域お
よびドレイン領域と、ソース領域とドレイン領域との間
の上にゲート絶縁膜を介して設けたゲート電極本体部
と、このゲート電極本体部からソース領域側およびドレ
イン領域側のうち少なくともドレイン領域側に櫛の歯状
に延伸形成した複数のゲート電極延伸部とからなるゲー
ト電極と、半導体基板上でかつゲート電極の側壁に形成
され、ゲート電極延伸部の櫛の歯状の間を埋めるゲート
側壁絶縁膜と、ソース領域およびドレイン領域上でゲー
ト側壁絶縁膜の形成領域を除く領域に形成したシリサイ
ド層とを備えている。
保護トランジスタは、第１導電型の半導体基板の表面に
対向配置され第２導電型の拡散層からなるソース領域お
よびドレイン領域と、ソース領域とドレイン領域との間
の上にゲート絶縁膜を介して設けたゲート電極本体部
と、このゲート電極本体部からソース領域側およびドレ
イン領域側のうち少なくともドレイン領域側に櫛の歯状
に延伸形成した複数のゲート電極延伸部とからなるゲー
ト電極と、半導体基板上でかつゲート電極の側壁に形成
され、ゲート電極延伸部の櫛の歯状の間を埋めるゲート
側壁絶縁膜と、ソース領域およびドレイン領域上でゲー
ト側壁絶縁膜の形成領域を除く領域に形成したシリサイ
ド層とを備えている。
【００１０】この構成によれば、シリサイド層を、ゲー
ト側壁絶縁膜の形成領域を除くソース領域およびドレイ
ン領域上に形成しているため、ゲート電極およびゲート
側壁絶縁膜をマスクとして自己整合的にソース領域およ
びドレイン領域上にシリサイド層を形成することがで
き、またゲート側壁絶縁膜はマスク工程を必要とせず垂
直方向に強い異方性のあるエッチングによりパターン形
成できるため、シリサイド層を形成するためのマスク工
程等は不要で、工程数を増加させることなく、製造コス
トを抑えることができる。
ト側壁絶縁膜の形成領域を除くソース領域およびドレイ
ン領域上に形成しているため、ゲート電極およびゲート
側壁絶縁膜をマスクとして自己整合的にソース領域およ
びドレイン領域上にシリサイド層を形成することがで
き、またゲート側壁絶縁膜はマスク工程を必要とせず垂
直方向に強い異方性のあるエッチングによりパターン形
成できるため、シリサイド層を形成するためのマスク工
程等は不要で、工程数を増加させることなく、製造コス
トを抑えることができる。
【００１１】また、ゲート電極にゲート電極本体部から
ドレイン領域側に櫛の歯状に延伸形成した複数のゲート
電極延伸部を設け、ゲート側壁絶縁膜をゲート電極延伸
部の櫛の歯状の間を埋めるように形成し、シリサイド層
を、ゲート側壁絶縁膜の形成領域を除くソース領域およ
びドレイン領域上に形成しているため、ゲート電極延伸
部の櫛の歯状の間のゲート側壁絶縁膜の下のドレイン領
域はシリサイド層がなく高抵抗領域となり、この高抵抗
と、シリサイド層とソース領域，ドレイン領域との界面
（以下「シリサイド・拡散層界面」という）の抵抗とが
直列に接続され、シリサイド・拡散層界面での電界集中
およびそれによる発熱を抑え、破壊耐圧を向上させるこ
とができる。なお、特に破壊は静電荷が印加されるドレ
イン側で起こるため、ドレイン領域側にのみゲート電極
延伸部を設けることで、静電破壊耐圧を向上することが
でき、また、ソース領域を小さくしてトランジスタの小
型化を図ることができる。
ドレイン領域側に櫛の歯状に延伸形成した複数のゲート
電極延伸部を設け、ゲート側壁絶縁膜をゲート電極延伸
部の櫛の歯状の間を埋めるように形成し、シリサイド層
を、ゲート側壁絶縁膜の形成領域を除くソース領域およ
びドレイン領域上に形成しているため、ゲート電極延伸
部の櫛の歯状の間のゲート側壁絶縁膜の下のドレイン領
域はシリサイド層がなく高抵抗領域となり、この高抵抗
と、シリサイド層とソース領域，ドレイン領域との界面
（以下「シリサイド・拡散層界面」という）の抵抗とが
直列に接続され、シリサイド・拡散層界面での電界集中
およびそれによる発熱を抑え、破壊耐圧を向上させるこ
とができる。なお、特に破壊は静電荷が印加されるドレ
イン側で起こるため、ドレイン領域側にのみゲート電極
延伸部を設けることで、静電破壊耐圧を向上することが
でき、また、ソース領域を小さくしてトランジスタの小
型化を図ることができる。
【００１２】請求項２記載の静電破壊保護トランジスタ
は、請求項１記載の静電破壊保護トランジスタにおい
て、複数のゲート電極延伸部をソース領域側にも設けた
ことを特徴とする。このように、複数のゲート電極延伸
部をソース領域側にも設けることにより、ソース領域側
のゲート電極延伸部の櫛の歯状の間のゲート側壁絶縁膜
の下のソース領域もシリサイド層がなく高抵抗領域とな
り、破壊耐圧をより向上させることができる。
は、請求項１記載の静電破壊保護トランジスタにおい
て、複数のゲート電極延伸部をソース領域側にも設けた
ことを特徴とする。このように、複数のゲート電極延伸
部をソース領域側にも設けることにより、ソース領域側
のゲート電極延伸部の櫛の歯状の間のゲート側壁絶縁膜
の下のソース領域もシリサイド層がなく高抵抗領域とな
り、破壊耐圧をより向上させることができる。
【００１３】請求項３記載の静電破壊保護トランジスタ
は、請求項１または２記載の静電破壊保護トランジスタ
において、各ゲート電極延伸部の幅を、ゲート電極最小
デザインルール幅以上にしている。これにより、デザイ
ンルールに適合した寸法管理が容易で安定したゲート電
極延伸部の形状を形成することができる。
は、請求項１または２記載の静電破壊保護トランジスタ
において、各ゲート電極延伸部の幅を、ゲート電極最小
デザインルール幅以上にしている。これにより、デザイ
ンルールに適合した寸法管理が容易で安定したゲート電
極延伸部の形状を形成することができる。
【００１４】請求項４記載の静電破壊保護トランジスタ
は、請求項１または２記載の静電破壊保護トランジスタ
において、ゲート電極延伸部の間隔を、ゲート側壁絶縁
膜の幅の２倍に０．３μｍ加えた値以下にしている。こ
れにより、破壊耐圧の向上を確実に図ることができる。
は、請求項１または２記載の静電破壊保護トランジスタ
において、ゲート電極延伸部の間隔を、ゲート側壁絶縁
膜の幅の２倍に０．３μｍ加えた値以下にしている。こ
れにより、破壊耐圧の向上を確実に図ることができる。
【００１５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。図１は本発明の実施
の形態における静電破壊保護回路の回路図であり、１は
外部回路と接続するためのパッド、２は外部からの静電
ノイズから内部回路４を保護する本実施の形態の静電破
壊保護トランジスタ、３は外部からの静電ノイズから内
部回路４を保護する保護抵抗である。
明の実施の形態について説明する。図１は本発明の実施
の形態における静電破壊保護回路の回路図であり、１は
外部回路と接続するためのパッド、２は外部からの静電
ノイズから内部回路４を保護する本実施の形態の静電破
壊保護トランジスタ、３は外部からの静電ノイズから内
部回路４を保護する保護抵抗である。
【００１６】図２（ａ）は図１の静電破壊保護トランジ
スタ２（以下「保護トランジスタ２」という）の平面
図、図２（ｂ）はそのＡ−Ａ断面図であり、５は図１の
パッド１にコンタクト７ａを通じて接続されるドレイン
領域、６はコンタクト７ｂを通じて接地されるソース領
域、８はゲート電極本体部８ａと複数のゲート電極延伸
部８ｂとからなり接地されるゲート電極、９はゲート電
極８上とドレイン領域５およびソース領域６上に形成さ
れたシリサイド層、１０はゲート電極８の側壁に形成さ
れたゲート側壁絶縁膜、１３は半導体基板、１４は素子
分離用絶縁膜、１６はゲート酸化膜である。
スタ２（以下「保護トランジスタ２」という）の平面
図、図２（ｂ）はそのＡ−Ａ断面図であり、５は図１の
パッド１にコンタクト７ａを通じて接続されるドレイン
領域、６はコンタクト７ｂを通じて接地されるソース領
域、８はゲート電極本体部８ａと複数のゲート電極延伸
部８ｂとからなり接地されるゲート電極、９はゲート電
極８上とドレイン領域５およびソース領域６上に形成さ
れたシリサイド層、１０はゲート電極８の側壁に形成さ
れたゲート側壁絶縁膜、１３は半導体基板、１４は素子
分離用絶縁膜、１６はゲート酸化膜である。
【００１７】この保護トランジスタ２は、例えばｐ型の
半導体基板１３表面にｎ型の拡散層からなるドレイン領
域５およびソース領域６を形成し、半導体基板１３上に
はゲート酸化膜１６を介してゲート電極８を設けてい
る。ゲート電極８には、ゲート電極本体部８ａからソー
ス領域６側およびドレイン領域５側へ櫛の歯状に延伸形
成した複数のゲート電極延伸部８ｂを設け、ゲート側壁
絶縁膜１０をゲート電極延伸部８ｂの櫛の歯状の間を埋
めるように形成している。そして、シリサイド層９を、
ゲート電極８上と、ゲート側壁絶縁膜１０の形成領域を
除くソース領域６上およびドレイン領域５上とに形成し
ている。なお、ソース領域６およびドレイン領域５の拡
散層は、ゲート電極本体部８ａおよびゲート電極延伸部
８ｂを有したゲート電極８をマスクに形成し、ゲート電
極８の下への拡散層の回り込みは有るが、それ以外はゲ
ート電極８の下にソース領域６およびドレイン領域５は
形成されていない。
半導体基板１３表面にｎ型の拡散層からなるドレイン領
域５およびソース領域６を形成し、半導体基板１３上に
はゲート酸化膜１６を介してゲート電極８を設けてい
る。ゲート電極８には、ゲート電極本体部８ａからソー
ス領域６側およびドレイン領域５側へ櫛の歯状に延伸形
成した複数のゲート電極延伸部８ｂを設け、ゲート側壁
絶縁膜１０をゲート電極延伸部８ｂの櫛の歯状の間を埋
めるように形成している。そして、シリサイド層９を、
ゲート電極８上と、ゲート側壁絶縁膜１０の形成領域を
除くソース領域６上およびドレイン領域５上とに形成し
ている。なお、ソース領域６およびドレイン領域５の拡
散層は、ゲート電極本体部８ａおよびゲート電極延伸部
８ｂを有したゲート電極８をマスクに形成し、ゲート電
極８の下への拡散層の回り込みは有るが、それ以外はゲ
ート電極８の下にソース領域６およびドレイン領域５は
形成されていない。
【００１８】図１において、外部からパッド１に印加さ
れた静電荷は、保護トランジスタ２がスナップバック特
性を示した後、バイポーラ動作することで、基板に流さ
れ、一方、保護抵抗３により内部回路４へは電荷が流れ
ず、内部回路４が保護される。なお、保護トランジスタ
２は、通常はオフであり動作せず、回路動作には影響を
与えない。この保護トランジスタ２は、ドレイン側に印
加された静電荷を寄生バイポーラ動作によりソース側に
流す。
れた静電荷は、保護トランジスタ２がスナップバック特
性を示した後、バイポーラ動作することで、基板に流さ
れ、一方、保護抵抗３により内部回路４へは電荷が流れ
ず、内部回路４が保護される。なお、保護トランジスタ
２は、通常はオフであり動作せず、回路動作には影響を
与えない。この保護トランジスタ２は、ドレイン側に印
加された静電荷を寄生バイポーラ動作によりソース側に
流す。
【００１９】図２において、保護トランジスタ２内部で
は、図１のパッド１に外部から印加された静電荷は、コ
ンタクト７ａを通じてドレイン領域５に流れる。静電荷
は、シリサイド層９から、シリサイド層９と拡散層であ
るドレイン領域５との界面（以下「シリサイド・ドレイ
ン拡散層界面」という），ゲート側壁絶縁膜１０の下の
ドレイン領域５，寄生バイポーラ動作しているゲート電
極８の下を流れ、ソース領域６からシリサイド層９と拡
散層であるソース領域６との界面（以下「シリサイド・
ソース拡散層界面」という），コンタクト７ｂを通じ
て、接地された半導体基板１３へ流される。
は、図１のパッド１に外部から印加された静電荷は、コ
ンタクト７ａを通じてドレイン領域５に流れる。静電荷
は、シリサイド層９から、シリサイド層９と拡散層であ
るドレイン領域５との界面（以下「シリサイド・ドレイ
ン拡散層界面」という），ゲート側壁絶縁膜１０の下の
ドレイン領域５，寄生バイポーラ動作しているゲート電
極８の下を流れ、ソース領域６からシリサイド層９と拡
散層であるソース領域６との界面（以下「シリサイド・
ソース拡散層界面」という），コンタクト７ｂを通じ
て、接地された半導体基板１３へ流される。
【００２０】シリサイド・ドレイン拡散層界面およびシ
リサイド・ソース拡散層界面は、非常に薄く、サージの
ような短時間に高電位がかかると発熱し、熱が拡散せず
に場合によっては融解に至り、トランジスタの接合破壊
を引き起こす。そこで、この実施の形態では、ゲート電
極８に、ゲート電極本体部８ａから櫛の歯状に延伸形成
した複数のゲート電極延伸部８ｂを設け、ゲート側壁絶
縁膜１０をゲート電極延伸部８ｂの櫛の歯状の間を埋め
るように形成し、シリサイド層９を、ゲート側壁絶縁膜
１０の形成領域を除くソース領域６上およびドレイン領
域５上に形成しているため、ゲート電極延伸部８ｂの櫛
の歯状の間のゲート側壁絶縁膜１０の下のドレイン領域
５およびソース領域６は高抵抗となり、この高抵抗と、
シリサイド・ドレイン拡散層界面の抵抗およびシリサイ
ド・ソース拡散層界面の抵抗とが直列に接続され、シリ
サイド・ドレイン拡散層界面およびシリサイド・ソース
拡散層界面での電界集中およびそれによる発熱を抑え、
破壊耐圧を向上させることができる。
リサイド・ソース拡散層界面は、非常に薄く、サージの
ような短時間に高電位がかかると発熱し、熱が拡散せず
に場合によっては融解に至り、トランジスタの接合破壊
を引き起こす。そこで、この実施の形態では、ゲート電
極８に、ゲート電極本体部８ａから櫛の歯状に延伸形成
した複数のゲート電極延伸部８ｂを設け、ゲート側壁絶
縁膜１０をゲート電極延伸部８ｂの櫛の歯状の間を埋め
るように形成し、シリサイド層９を、ゲート側壁絶縁膜
１０の形成領域を除くソース領域６上およびドレイン領
域５上に形成しているため、ゲート電極延伸部８ｂの櫛
の歯状の間のゲート側壁絶縁膜１０の下のドレイン領域
５およびソース領域６は高抵抗となり、この高抵抗と、
シリサイド・ドレイン拡散層界面の抵抗およびシリサイ
ド・ソース拡散層界面の抵抗とが直列に接続され、シリ
サイド・ドレイン拡散層界面およびシリサイド・ソース
拡散層界面での電界集中およびそれによる発熱を抑え、
破壊耐圧を向上させることができる。
【００２１】また、保護トランジスタ２の製造方法は、
図３の工程断面図に示すように、半導体基板１３に、素
子分離用絶縁膜１４，ゲート酸化膜１６，ゲート電極
８，ドレイン領域５およびソース領域６を形成（図３
（ａ））した後、全面に絶縁膜１０ａを形成する（図３
（ｂ））。この絶縁膜１０ａを垂直方向に強い異方性の
あるドライエッチングを行うことにより、マスク工程な
しにゲート側壁絶縁膜１０を形成できる（図３
（ｃ））。つぎに、絶縁膜（１０，１４）で覆われてい
ない領域に自己整合的にシリサイド層９を形成する（図
３（ｄ））。その結果、シリサイド層９は、ゲート電極
８上と、ゲート側壁絶縁膜１０の形成領域を除くソース
領域６およびドレイン領域５上に形成される。
図３の工程断面図に示すように、半導体基板１３に、素
子分離用絶縁膜１４，ゲート酸化膜１６，ゲート電極
８，ドレイン領域５およびソース領域６を形成（図３
（ａ））した後、全面に絶縁膜１０ａを形成する（図３
（ｂ））。この絶縁膜１０ａを垂直方向に強い異方性の
あるドライエッチングを行うことにより、マスク工程な
しにゲート側壁絶縁膜１０を形成できる（図３
（ｃ））。つぎに、絶縁膜（１０，１４）で覆われてい
ない領域に自己整合的にシリサイド層９を形成する（図
３（ｄ））。その結果、シリサイド層９は、ゲート電極
８上と、ゲート側壁絶縁膜１０の形成領域を除くソース
領域６およびドレイン領域５上に形成される。
【００２２】このように、ゲート側壁絶縁膜１０をマス
クとして自己整合的にシリサイド層９を形成することが
でき、また、ゲート側壁絶縁膜１０のパターン形成にも
前述のようにマスク工程を必要とせず、図７の従来例の
ように、シリサイド層９形成のためのマスクとなる絶縁
膜１２のパターン形成のためのマスク１５の形成工程等
は不要で、工程数を増加させることなく、ゲート電極形
成用マスクのみ変更することで実現できるため、製造コ
ストを抑えることができる。
クとして自己整合的にシリサイド層９を形成することが
でき、また、ゲート側壁絶縁膜１０のパターン形成にも
前述のようにマスク工程を必要とせず、図７の従来例の
ように、シリサイド層９形成のためのマスクとなる絶縁
膜１２のパターン形成のためのマスク１５の形成工程等
は不要で、工程数を増加させることなく、ゲート電極形
成用マスクのみ変更することで実現できるため、製造コ
ストを抑えることができる。
【００２３】なお、図２では、ゲート電極延伸部８ｂを
ゲート電極本体部８ａからソース領域６およびドレイン
領域５の両側へ延伸形成しているが、特に破壊は静電荷
が印加されるドレイン側で起こるため、図４に示すよう
に、ゲート電極延伸部８ｂをゲート電極本体部８ａから
ドレイン領域５側へのみ延伸形成することにより、静電
破壊耐圧を向上することができるとともに、ゲート電極
８とソース側のコンタクト７ｂとの距離を短くし、さら
にソース領域６を小さくしてトランジスタの小型化を図
ることができる。図４（ａ）はゲート電極延伸部８ｂを
ドレイン領域５側にのみ設けた保護トランジスタの平面
図であり、図４（ｂ）はそのＢ−Ｂ断面図である。ただ
し、図４の構成よりも図２の構成の方が破壊耐圧を向上
させる効果は大きい。
ゲート電極本体部８ａからソース領域６およびドレイン
領域５の両側へ延伸形成しているが、特に破壊は静電荷
が印加されるドレイン側で起こるため、図４に示すよう
に、ゲート電極延伸部８ｂをゲート電極本体部８ａから
ドレイン領域５側へのみ延伸形成することにより、静電
破壊耐圧を向上することができるとともに、ゲート電極
８とソース側のコンタクト７ｂとの距離を短くし、さら
にソース領域６を小さくしてトランジスタの小型化を図
ることができる。図４（ａ）はゲート電極延伸部８ｂを
ドレイン領域５側にのみ設けた保護トランジスタの平面
図であり、図４（ｂ）はそのＢ−Ｂ断面図である。ただ
し、図４の構成よりも図２の構成の方が破壊耐圧を向上
させる効果は大きい。
【００２４】また、各ゲート電極延伸部８ｂの幅Ｗ
8bを、ゲート電極最小デザインルール幅以上にすること
により、デザインルールに適合した寸法管理が容易で安
定したゲート電極延伸部８ｂの形状を形成することがで
きる。なお、シリサイド層９は細線幅が０．３μｍ以下
になるとシート抵抗が上昇することが知られており、こ
の場合、シリサイド層９は低抵抗層として働かなくなる
ため、ゲート電極延伸部８ｂの間隔Ｌを、ゲート側壁絶
縁膜１０の幅Ｗ10の２倍に０．３μｍ加えた値以下にし
ておけば、静電破壊耐圧を向上することができる。ここ
で、ゲート側壁絶縁膜１０の幅Ｗ10とは、ゲート電極８
の周囲の端部から計ったゲート側壁絶縁膜１０を形成す
る予定の距離のことである。
8bを、ゲート電極最小デザインルール幅以上にすること
により、デザインルールに適合した寸法管理が容易で安
定したゲート電極延伸部８ｂの形状を形成することがで
きる。なお、シリサイド層９は細線幅が０．３μｍ以下
になるとシート抵抗が上昇することが知られており、こ
の場合、シリサイド層９は低抵抗層として働かなくなる
ため、ゲート電極延伸部８ｂの間隔Ｌを、ゲート側壁絶
縁膜１０の幅Ｗ10の２倍に０．３μｍ加えた値以下にし
ておけば、静電破壊耐圧を向上することができる。ここ
で、ゲート側壁絶縁膜１０の幅Ｗ10とは、ゲート電極８
の周囲の端部から計ったゲート側壁絶縁膜１０を形成す
る予定の距離のことである。
【００２５】なお、ゲート電極本体部８ａからシリサイ
ド層９までの距離ＬR は、ゲート電極延伸部８ｂの延伸
方向の長さと、ゲート側壁絶縁膜１０の幅Ｗ10とで、規
定することができるため、デバイスによって変化させる
ことが容易に行える。
ド層９までの距離ＬR は、ゲート電極延伸部８ｂの延伸
方向の長さと、ゲート側壁絶縁膜１０の幅Ｗ10とで、規
定することができるため、デバイスによって変化させる
ことが容易に行える。
【００２６】
【発明の効果】以上のように本発明によれば、シリサイ
ド層を、ゲート側壁絶縁膜の形成領域を除くソース領域
およびドレイン領域上に形成しているため、ゲート電極
およびゲート側壁絶縁膜をマスクとして自己整合的にソ
ース領域およびドレイン領域上にシリサイド層を形成す
ることができ、シリサイド層を形成するためのマスク工
程等は不要で、工程数を増加させることなく、製造コス
トを抑えることができる。また、ゲート電極にゲート電
極本体部からドレイン領域側に櫛の歯状に延伸形成した
複数のゲート電極延伸部を設け、ゲート側壁絶縁膜をゲ
ート電極延伸部の櫛の歯状の間を埋めるように形成し、
シリサイド層を、ゲート側壁絶縁膜の形成領域を除くソ
ース領域およびドレイン領域上に形成しているため、ゲ
ート電極延伸部の櫛の歯状の間のゲート側壁絶縁膜の下
のドレイン領域はシリサイド層がなく高抵抗領域とな
り、この高抵抗と、シリサイド層とソース領域，ドレイ
ン領域との界面（シリサイド・拡散層界面）の抵抗とが
直列に接続され、シリサイド・拡散層界面での電界集中
およびそれによる発熱を抑え、破壊耐圧を向上させるこ
とができる。
ド層を、ゲート側壁絶縁膜の形成領域を除くソース領域
およびドレイン領域上に形成しているため、ゲート電極
およびゲート側壁絶縁膜をマスクとして自己整合的にソ
ース領域およびドレイン領域上にシリサイド層を形成す
ることができ、シリサイド層を形成するためのマスク工
程等は不要で、工程数を増加させることなく、製造コス
トを抑えることができる。また、ゲート電極にゲート電
極本体部からドレイン領域側に櫛の歯状に延伸形成した
複数のゲート電極延伸部を設け、ゲート側壁絶縁膜をゲ
ート電極延伸部の櫛の歯状の間を埋めるように形成し、
シリサイド層を、ゲート側壁絶縁膜の形成領域を除くソ
ース領域およびドレイン領域上に形成しているため、ゲ
ート電極延伸部の櫛の歯状の間のゲート側壁絶縁膜の下
のドレイン領域はシリサイド層がなく高抵抗領域とな
り、この高抵抗と、シリサイド層とソース領域，ドレイ
ン領域との界面（シリサイド・拡散層界面）の抵抗とが
直列に接続され、シリサイド・拡散層界面での電界集中
およびそれによる発熱を抑え、破壊耐圧を向上させるこ
とができる。
【００２７】また、複数のゲート電極延伸部をソース領
域側にも設けることにより、ソース領域側のゲート電極
延伸部の櫛の歯状の間のゲート側壁絶縁膜の下のソース
領域もシリサイド層がなく高抵抗領域となり、破壊耐圧
をより向上させることができる。
域側にも設けることにより、ソース領域側のゲート電極
延伸部の櫛の歯状の間のゲート側壁絶縁膜の下のソース
領域もシリサイド層がなく高抵抗領域となり、破壊耐圧
をより向上させることができる。
【図１】本発明の実施の形態における静電破壊保護回路
の回路図である。
の回路図である。
【図２】本発明の実施の形態の静電破壊保護トランジス
タの構成を示す平面図および断面図である。
タの構成を示す平面図および断面図である。
【図３】本発明の実施の形態の静電破壊保護トランジス
タの製造方法を示す工程断面図である。
タの製造方法を示す工程断面図である。
【図４】本発明の実施の形態の静電破壊保護トランジス
タの構成を示す平面図および断面図である。
タの構成を示す平面図および断面図である。
【図５】従来の静電破壊保護回路の回路図である。
【図６】従来の静電破壊保護トランジスタの構成を示す
断面図である。
断面図である。
【図７】従来の静電破壊保護トランジスタの製造方法を
示す工程断面図である。
示す工程断面図である。
１ パッド ２ 静電破壊保護トランジスタ ３ 保護抵抗 ４ 内部回路 ５ ドレイン領域 ６ ソース領域 ７ａ，７ｂ コンタクト ８ ゲート電極 ８ａ ゲート電極本体部 ８ｂ ゲート電極延伸部 ９ シリサイド層 １０ ゲート側壁絶縁膜 １３ 半導体基板
Claims (4)
- 【請求項１】 第１導電型の半導体基板の表面に対向配
置され第２導電型の拡散層からなるソース領域およびド
レイン領域と、 前記ソース領域と前記ドレイン領域との間の上にゲート
絶縁膜を介して設けたゲート電極本体部と、このゲート
電極本体部から前記ドレイン領域側に櫛の歯状に延伸形
成した複数のゲート電極延伸部とからなるゲート電極
と、 前記半導体基板上でかつ前記ゲート電極の側壁に形成さ
れ、前記ゲート電極延伸部の櫛の歯状の間を埋めるゲー
ト側壁絶縁膜と、 前記ソース領域および前記ドレイン領域上で前記ゲート
側壁絶縁膜の形成領域を除く領域に形成したシリサイド
層とを備えた静電破壊保護トランジスタ。 - 【請求項２】 複数のゲート電極延伸部をソース領域側
にも設けたことを特徴とする請求項１記載の静電破壊保
護トランジスタ。 - 【請求項３】 各ゲート電極延伸部の幅を、ゲート電極
最小デザインルール幅以上にした請求項１または２記載
の静電破壊保護トランジスタ。 - 【請求項４】 ゲート電極延伸部の間隔を、ゲート側壁
絶縁膜の幅の２倍に０．３μｍ加えた値以下にした請求
項１または２記載の静電破壊保護トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188348A JPH1131819A (ja) | 1997-07-14 | 1997-07-14 | 静電破壊保護トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188348A JPH1131819A (ja) | 1997-07-14 | 1997-07-14 | 静電破壊保護トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131819A true JPH1131819A (ja) | 1999-02-02 |
Family
ID=16222058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188348A Pending JPH1131819A (ja) | 1997-07-14 | 1997-07-14 | 静電破壊保護トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131819A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044854A1 (en) * | 2001-11-21 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method for generating semiconductor device pattern, method for semiconductor device, and pattern generator for semiconductor device |
| JP2007059565A (ja) * | 2005-08-24 | 2007-03-08 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US8008721B2 (en) | 2006-09-29 | 2011-08-30 | Oki Semiconductor Co., Ltd. | High-voltage-resistant MOS transistor and method for manufacturing the same |
| WO2015033733A1 (ja) * | 2013-09-06 | 2015-03-12 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1997
- 1997-07-14 JP JP9188348A patent/JPH1131819A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044854A1 (en) * | 2001-11-21 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method for generating semiconductor device pattern, method for semiconductor device, and pattern generator for semiconductor device |
| US7307333B2 (en) | 2001-11-21 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device method of generating semiconductor device pattern method of semiconductor device and pattern generator for semiconductor device |
| CN100355059C (zh) * | 2001-11-21 | 2007-12-12 | 松下电器产业株式会社 | 半导体器件及制造方法、生成器件用图形的方法和装置 |
| US7911027B2 (en) | 2001-11-21 | 2011-03-22 | Panasonic Corporation | Semiconductor device, method of generating pattern for semiconductor device, method of manufacturing semiconductor device, and apparatus for generating pattern for semiconductor device |
| JP2007059565A (ja) * | 2005-08-24 | 2007-03-08 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US8008721B2 (en) | 2006-09-29 | 2011-08-30 | Oki Semiconductor Co., Ltd. | High-voltage-resistant MOS transistor and method for manufacturing the same |
| WO2015033733A1 (ja) * | 2013-09-06 | 2015-03-12 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP2015053367A (ja) * | 2013-09-06 | 2015-03-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
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