JPH1132043A - フレームリレー交換機の試験方式 - Google Patents
フレームリレー交換機の試験方式Info
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- JPH1132043A JPH1132043A JP9188468A JP18846897A JPH1132043A JP H1132043 A JPH1132043 A JP H1132043A JP 9188468 A JP9188468 A JP 9188468A JP 18846897 A JP18846897 A JP 18846897A JP H1132043 A JPH1132043 A JP H1132043A
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Abstract
(57)【要約】
【課題】本発明はフレームリレー交換機の試験方式に関
し、フレームリレー交換機において、精度が高く、効率
の良い試験を行なうことができるフレームリレー交換機
の試験方式を実現することを目的とする。 【解決手段】試験の実行を管理する第１のプロセッサ
と、試験プログラムにしたがって試験を実行する第２の
プロセッサと、試験情報を格納しておくハードレジスタ
と、第１および第２のプロセッサからアクセス可能なデ
ュアルポートメモリに、試験実行中にリセットが発生し
てもクリアされない障害情報格納領域を設け、試験を実
行中にリセットが発生した場合、障害情報格納領域にリ
セット要因を書き込み、第１のプロセッサは、発生した
リセット要因を判定し、該リセット要因が割込み試験に
よるリセットの場合は試験を続行し、該リセット要因が
割込み試験によるリセット以外の場合は、障害情報を出
力するように構成する。
し、フレームリレー交換機において、精度が高く、効率
の良い試験を行なうことができるフレームリレー交換機
の試験方式を実現することを目的とする。 【解決手段】試験の実行を管理する第１のプロセッサ
と、試験プログラムにしたがって試験を実行する第２の
プロセッサと、試験情報を格納しておくハードレジスタ
と、第１および第２のプロセッサからアクセス可能なデ
ュアルポートメモリに、試験実行中にリセットが発生し
てもクリアされない障害情報格納領域を設け、試験を実
行中にリセットが発生した場合、障害情報格納領域にリ
セット要因を書き込み、第１のプロセッサは、発生した
リセット要因を判定し、該リセット要因が割込み試験に
よるリセットの場合は試験を続行し、該リセット要因が
割込み試験によるリセット以外の場合は、障害情報を出
力するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フレームリレー交
換機の信頼度を、効率よく保証するための試験方式に関
する。
換機の信頼度を、効率よく保証するための試験方式に関
する。
【０００２】フレームリレー通信は、パケット交換シス
テムで使用されるＸ．２５プロトコルをベースにし、デ
ータ伝送手順を大幅に簡略化することにより、高速のデ
ータ通信を可能とするものである。このような、フレー
ムリレー通信による高速、大量データの通信が基幹通信
システムとして導入されるようになってきている。かか
るフレームリレー通信に使用されるフレームリレー交換
機に障害が発生した場合には、大量データの転送が途絶
することになり、その社会的影響は甚大なものとなるの
で、フレームリレー交換機には高い信頼度が必要とな
る。
テムで使用されるＸ．２５プロトコルをベースにし、デ
ータ伝送手順を大幅に簡略化することにより、高速のデ
ータ通信を可能とするものである。このような、フレー
ムリレー通信による高速、大量データの通信が基幹通信
システムとして導入されるようになってきている。かか
るフレームリレー通信に使用されるフレームリレー交換
機に障害が発生した場合には、大量データの転送が途絶
することになり、その社会的影響は甚大なものとなるの
で、フレームリレー交換機には高い信頼度が必要とな
る。
【０００３】図１１はフレームリレー交換機の構成を説
明する図である。図はフレームリレー交換機の構成を示
し、中央制御装置２０、２１、メモリ２０Ａ、２１Ａ、
通信処理部５０、５１、回線切替装置６０を備えてお
り、さらに、通信処理部５０、５１はそれぞれ管理装置
３０Ａ、３０Ｂ、フレームリレー処理部１０を備えるフ
レームリレー交換機処理部１０Ａ、１０Ｂから構成され
ている。また、Ｂ３は通信バス、Ｂ４は共通バスであ
る。
明する図である。図はフレームリレー交換機の構成を示
し、中央制御装置２０、２１、メモリ２０Ａ、２１Ａ、
通信処理部５０、５１、回線切替装置６０を備えてお
り、さらに、通信処理部５０、５１はそれぞれ管理装置
３０Ａ、３０Ｂ、フレームリレー処理部１０を備えるフ
レームリレー交換機処理部１０Ａ、１０Ｂから構成され
ている。また、Ｂ３は通信バス、Ｂ４は共通バスであ
る。
【０００４】このような構成をとる、フレームリレー交
換機において、フレームリレー処理部１０は、入力され
たフレームのヘッダから、それぞれのフレームの送出先
を判定して、指定の回線へ、回線切替装置６０を経由し
てフレームを送出することにより、フレームリレー交換
を行なっている。
換機において、フレームリレー処理部１０は、入力され
たフレームのヘッダから、それぞれのフレームの送出先
を判定して、指定の回線へ、回線切替装置６０を経由し
てフレームを送出することにより、フレームリレー交換
を行なっている。
【０００５】このようなフレームリレー交換機内の各装
置、各処理部はプリント板パッケージを単位として構成
されており、フレームリレー交換機は複数のプリント板
パッケージを収容するシェルフを、指定の数、指定位置
に搭載することにより構成している。また、近年のマイ
クロプロセッサ技術の進展により、小型、高性能のマイ
クロプロセッサが安価に得られるようになってきてお
り、フレームリレー交換機内の各装置、各処理部もマル
チプロセッサ制御を採用している。
置、各処理部はプリント板パッケージを単位として構成
されており、フレームリレー交換機は複数のプリント板
パッケージを収容するシェルフを、指定の数、指定位置
に搭載することにより構成している。また、近年のマイ
クロプロセッサ技術の進展により、小型、高性能のマイ
クロプロセッサが安価に得られるようになってきてお
り、フレームリレー交換機内の各装置、各処理部もマル
チプロセッサ制御を採用している。
【０００６】かかるフレームリレー交換機の試験を高い
確度で、かつ、効率良く試験する試験方式が要求されて
いる。
確度で、かつ、効率良く試験する試験方式が要求されて
いる。
【０００７】
【従来の技術】図１２は従来例を説明する図を示す。図
は、フレームリレー交換機を構成するフレーム処理部１
０の構成を示す。図中の１００Ａは制御プロセッサを示
し、処理装置（以下ＣＰＵと称する）１１０、メモリ１
１１、データ入出力部１２０、試験指示部１４０から構
成され、２００Ａは回線制御プロセッサを示し、２１０
はＣＰＵ、２１１はメモリ、２２０はデータ入出力部、
２３０は内部制御レジスタ、２４０は試験実行部であ
り、３００は制御プロセッサ１００Ａ、回線制御プロセ
ッサ２００Ａからアクセス可能なデュアルポートメモリ
である。
は、フレームリレー交換機を構成するフレーム処理部１
０の構成を示す。図中の１００Ａは制御プロセッサを示
し、処理装置（以下ＣＰＵと称する）１１０、メモリ１
１１、データ入出力部１２０、試験指示部１４０から構
成され、２００Ａは回線制御プロセッサを示し、２１０
はＣＰＵ、２１１はメモリ、２２０はデータ入出力部、
２３０は内部制御レジスタ、２４０は試験実行部であ
り、３００は制御プロセッサ１００Ａ、回線制御プロセ
ッサ２００Ａからアクセス可能なデュアルポートメモリ
である。
【０００８】フレームリレー交換機において、フレーム
リレー処理部１０は、複数の収容されているので、複数
のフレーム処理部１０の試験を行なう場合は、例えば、
図１１のメモリ２０Ａ、２０Ｂに格納されている試験プ
ログラムを、複数のフレーム処理部１０にダウンロード
し、メモリ１１１に格納した後、さらに必要な試験プロ
グラムを回線制御プロセッサ２００Ａのメモリ２１１に
転送し、この試験プログラムにしたがって、試験実行部
２４０が自分自身のプリント板パッケージの各機能の試
験を行なう。
リレー処理部１０は、複数の収容されているので、複数
のフレーム処理部１０の試験を行なう場合は、例えば、
図１１のメモリ２０Ａ、２０Ｂに格納されている試験プ
ログラムを、複数のフレーム処理部１０にダウンロード
し、メモリ１１１に格納した後、さらに必要な試験プロ
グラムを回線制御プロセッサ２００Ａのメモリ２１１に
転送し、この試験プログラムにしたがって、試験実行部
２４０が自分自身のプリント板パッケージの各機能の試
験を行なう。
【０００９】また、競合試験においては、制御プロセッ
サ１００ＡのＣＰＵ１１０と回線制御プロセッサ２００
ＡのＣＰＵ２１０が、共有装置としての、デュアルポー
トメモリ３００へ、同時にアクセスして競合状態を発生
させ、その競合状態のもとで、デュアルポートメモリ３
００へのリード／ライトを行なうことにより競合時の試
験を行なっている。
サ１００ＡのＣＰＵ１１０と回線制御プロセッサ２００
ＡのＣＰＵ２１０が、共有装置としての、デュアルポー
トメモリ３００へ、同時にアクセスして競合状態を発生
させ、その競合状態のもとで、デュアルポートメモリ３
００へのリード／ライトを行なうことにより競合時の試
験を行なっている。
【００１０】
【発明が解決しようとする課題】上述の従来例におい
て、回線制御プロセッサ２００Ａが試験を実行し、異常
を検出したときに発生するバスエラー割込み、外部ハー
ドウェアリセット、パワーオンリセット、ウォッチドッ
グタイマ等の要因でリセットが発生したとき、何れの要
因によりリセットが発生したか判別できず、障害原因の
探索も困難である。
て、回線制御プロセッサ２００Ａが試験を実行し、異常
を検出したときに発生するバスエラー割込み、外部ハー
ドウェアリセット、パワーオンリセット、ウォッチドッ
グタイマ等の要因でリセットが発生したとき、何れの要
因によりリセットが発生したか判別できず、障害原因の
探索も困難である。
【００１１】また、回線制御プロセッサ２００Ａと制御
プロセッサ１００Ａの間にデュアルポートメモリ３００
が設けられたフレームリレー処理部１０において、制御
プロセッサ１００Ａのライト命令と回線制御プロセッサ
２００Ａのリード命令が連続した命令にはなっておら
ず、相互にリード／ライトが行なわれていることを知る
ことができないので、競合を発生させるための処理が複
雑になる。
プロセッサ１００Ａの間にデュアルポートメモリ３００
が設けられたフレームリレー処理部１０において、制御
プロセッサ１００Ａのライト命令と回線制御プロセッサ
２００Ａのリード命令が連続した命令にはなっておら
ず、相互にリード／ライトが行なわれていることを知る
ことができないので、競合を発生させるための処理が複
雑になる。
【００１２】さらに、スタックポインタ、プログラムカ
ウンタを使用する回線制御プロセッサ２００Ａにおい
て、起動時に、フレームリレー処理部１０が起動しない
場合があり、このような場合に、スタックポインタ、プ
ログラムカウンタ値をリードできないので障害原因の特
定が困難である。
ウンタを使用する回線制御プロセッサ２００Ａにおい
て、起動時に、フレームリレー処理部１０が起動しない
場合があり、このような場合に、スタックポインタ、プ
ログラムカウンタ値をリードできないので障害原因の特
定が困難である。
【００１３】そして、複数のプロセッサから共有装置へ
アクセスを調停する調停装置を備えている場合、複数の
プロセッサからの競合を起こす処理が複雑であり、か
つ、競合が発生したことをハードウェア的に検出するこ
とも必要であり、競合試験に長時間を要していた。
アクセスを調停する調停装置を備えている場合、複数の
プロセッサからの競合を起こす処理が複雑であり、か
つ、競合が発生したことをハードウェア的に検出するこ
とも必要であり、競合試験に長時間を要していた。
【００１４】かかる試験に使用する試験データは固定の
パターンを使用しているので、特定データによる試験の
みとなり、試験の精度が低い。本発明は、フレームリレ
ー交換機において、精度が高く、効率の良い試験を行な
うことができるフレームリレー交換機の試験方式を実現
しようとする。
パターンを使用しているので、特定データによる試験の
みとなり、試験の精度が低い。本発明は、フレームリレ
ー交換機において、精度が高く、効率の良い試験を行な
うことができるフレームリレー交換機の試験方式を実現
しようとする。
【００１５】
【課題を解決するための手段】図１は本発明の第１の原
理を説明する図である。図はフレームリレー交換機を構
成するプリント板パッケージ１０００を示す。図中の１
００は試験の実行を管理する第１のプロセッサであり、
２００は試験プログラムにしたがって、プリント板パッ
ケージ１０００の試験を実行する第２のプロセッサであ
り、４００は第１のプロセッサからリード／ライトを行
ない、試験情報を格納しておくハードレジスタであり、
３００は第１および第２のプロセッサ１００、２００か
らアクセス可能なデュアルポートメモリである。
理を説明する図である。図はフレームリレー交換機を構
成するプリント板パッケージ１０００を示す。図中の１
００は試験の実行を管理する第１のプロセッサであり、
２００は試験プログラムにしたがって、プリント板パッ
ケージ１０００の試験を実行する第２のプロセッサであ
り、４００は第１のプロセッサからリード／ライトを行
ない、試験情報を格納しておくハードレジスタであり、
３００は第１および第２のプロセッサ１００、２００か
らアクセス可能なデュアルポートメモリである。
【００１６】本発明では、デュアルポートメモリ３００
に、試験実行中にリセットが発生したとき、該リセット
が発生してもクリアされない障害情報格納領域３１０を
設けて構成している。
に、試験実行中にリセットが発生したとき、該リセット
が発生してもクリアされない障害情報格納領域３１０を
設けて構成している。
【００１７】第１のプロセッサ１００は第２のプロセッ
サ２００に対して、プリント板パッケージ１０００の試
験の実行を指示し、第２のプロセッサ２００が試験を実
行中にリセットが発生した場合、デュアルポートメモリ
３００の障害情報格納領域３１０にリセット要因を書き
込む。第１のプロセッサ１００は、障害情報格納領域３
１０に書き込まれたリセット要因と、ハードレジスタ４
００に書き込まれた情報から、発生したリセット要因を
判定し、該リセット要因が割込み試験によるリセットの
場合は試験を続行し、該リセット要因が割込み試験によ
るリセット以外の場合は、障害情報を出力する。
サ２００に対して、プリント板パッケージ１０００の試
験の実行を指示し、第２のプロセッサ２００が試験を実
行中にリセットが発生した場合、デュアルポートメモリ
３００の障害情報格納領域３１０にリセット要因を書き
込む。第１のプロセッサ１００は、障害情報格納領域３
１０に書き込まれたリセット要因と、ハードレジスタ４
００に書き込まれた情報から、発生したリセット要因を
判定し、該リセット要因が割込み試験によるリセットの
場合は試験を続行し、該リセット要因が割込み試験によ
るリセット以外の場合は、障害情報を出力する。
【００１８】このように構成することにより、デュアル
ポートメモリ３００の障害情報格納領域３１０に書き込
まれたリセット要因は、リセットが発生してもクリアさ
れることがないので、リセット要因の判別が容易とな
り、障害原因の探索を効率的に行なうことができる。
ポートメモリ３００の障害情報格納領域３１０に書き込
まれたリセット要因は、リセットが発生してもクリアさ
れることがないので、リセット要因の判別が容易とな
り、障害原因の探索を効率的に行なうことができる。
【００１９】図２は本発明の第２の原理を説明する図で
ある。図は、第１および第２のプロセッサ１００、２０
０よりアクセス可能な共有装置３００Ａと、共有装置３
００Ａへのアクセスの競合を調停する調停装置７００を
備えるフレームリレー交換機において、第１のプロセッ
サ１００から、調停装置７００にアクセスし、擬似的に
競合を起こす擬似競合部７１０を設けて構成している。
ある。図は、第１および第２のプロセッサ１００、２０
０よりアクセス可能な共有装置３００Ａと、共有装置３
００Ａへのアクセスの競合を調停する調停装置７００を
備えるフレームリレー交換機において、第１のプロセッ
サ１００から、調停装置７００にアクセスし、擬似的に
競合を起こす擬似競合部７１０を設けて構成している。
【００２０】図の構成において、第１のプロセッサ１０
０からの指示により、擬似競合部７１０は、第１のプロ
セッサ１００としての要求と、第２のプロセッサとして
の擬似的な要求を発行させることより擬似的な競合状態
を発生させ、競合発生時の調停装置７００の試験を行な
う。
０からの指示により、擬似競合部７１０は、第１のプロ
セッサ１００としての要求と、第２のプロセッサとして
の擬似的な要求を発行させることより擬似的な競合状態
を発生させ、競合発生時の調停装置７００の試験を行な
う。
【００２１】かかる構成により、１台のプロセッサから
のみの指示により、擬似的に競合状態を設定するので、
確実に競合状態の設定が可能となり、確度の高い競合試
験を行なうことができる。
のみの指示により、擬似的に競合状態を設定するので、
確実に競合状態の設定が可能となり、確度の高い競合試
験を行なうことができる。
【００２２】
【発明の実施の形態】図３は本発明の実施の形態（１）
を説明する図である。図は、図１で説明したプリント板
パッケージ１０００として、フレームリレー処理部１０
の例で説明する。図中の１０はフレームリレー処理部で
あり、１００Ａ、２００Ａは原理図で説明した第１およ
び第２のプロセッサ１００、２００に対応するものであ
り、制御プロセッサ、回線制御プロセッサである。
を説明する図である。図は、図１で説明したプリント板
パッケージ１０００として、フレームリレー処理部１０
の例で説明する。図中の１０はフレームリレー処理部で
あり、１００Ａ、２００Ａは原理図で説明した第１およ
び第２のプロセッサ１００、２００に対応するものであ
り、制御プロセッサ、回線制御プロセッサである。
【００２３】図において、制御プロセッサ１００ＡはＣ
ＰＵ１１０、メモリ１１１、データ入出力部１２０、リ
セット要因判定部１３０、試験指示部１４０を備えてお
り、フレームリレー処理部１０全体の制御と試験の制御
を行ない、回線制御プロセッサ２００ＡはＣＰＵ２１
０、メモリ２１１、データ入出力部２２０、内部制御レ
ジスタ２３０、試験実行部２４０を備えており、回線制
御を行なうとともに自分自身のパッケージの試験を行な
う。
ＰＵ１１０、メモリ１１１、データ入出力部１２０、リ
セット要因判定部１３０、試験指示部１４０を備えてお
り、フレームリレー処理部１０全体の制御と試験の制御
を行ない、回線制御プロセッサ２００ＡはＣＰＵ２１
０、メモリ２１１、データ入出力部２２０、内部制御レ
ジスタ２３０、試験実行部２４０を備えており、回線制
御を行なうとともに自分自身のパッケージの試験を行な
う。
【００２４】さらに、フレームリレー処理部１０には、
制御プロセッサ１００Ａからリード／ライトを行なうハ
ードレジスタ４００と、制御プロセッサ１００Ａ、回線
制御プロセッサ２００Ａからアクセス可能なデュアルポ
ートメモリ３００を備えており、本発明では、デュアル
ポートメモリ３００の中に、リセットがかかってもクリ
アされない障害情報格納領域３１０を設けて構成してい
る。
制御プロセッサ１００Ａからリード／ライトを行なうハ
ードレジスタ４００と、制御プロセッサ１００Ａ、回線
制御プロセッサ２００Ａからアクセス可能なデュアルポ
ートメモリ３００を備えており、本発明では、デュアル
ポートメモリ３００の中に、リセットがかかってもクリ
アされない障害情報格納領域３１０を設けて構成してい
る。
【００２５】図において、制御プロセッサ１００Ａの試
験指示部１４０からの試験指示により、回線制御プロセ
ッサ２００Ａの試験実行部２４０が試験を実行し、その
試験中にリセットが発生した場合は、データ入出力部２
２０は、リセット要因（図中ＲＦと示す）をデュアルポ
ートメモリ３００の中の障害情報格納領域３１０に書き
込む。
験指示部１４０からの試験指示により、回線制御プロセ
ッサ２００Ａの試験実行部２４０が試験を実行し、その
試験中にリセットが発生した場合は、データ入出力部２
２０は、リセット要因（図中ＲＦと示す）をデュアルポ
ートメモリ３００の中の障害情報格納領域３１０に書き
込む。
【００２６】制御プロセッサ１００Ａのリセット要因判
定部１３０は、ハードレジスタ４００上の障害情報と、
障害情報格納領域３１０に書き込まれたリセット要因か
ら、割込み試験によるリセットか、他の要因によるリセ
ットかを判定して、割込み要因によるリセットの場合
は、試験指示部１４０が試験の続行を指示し、他の要因
によるリセットの場合には、障害情報を出力し試験を停
止させる。
定部１３０は、ハードレジスタ４００上の障害情報と、
障害情報格納領域３１０に書き込まれたリセット要因か
ら、割込み試験によるリセットか、他の要因によるリセ
ットかを判定して、割込み要因によるリセットの場合
は、試験指示部１４０が試験の続行を指示し、他の要因
によるリセットの場合には、障害情報を出力し試験を停
止させる。
【００２７】かかる構成により、複数回のリセットを必
要とする試験を一連の試験として実行することが可能と
なる。図４は本発明の実施の形態（２）を説明する図で
ある。図４の構成は、図３の構成に加えて、制御プロセ
ッサ１００Ａに連続ライト制御部１２１を設け、回線制
御プロセッサ２００Ａに連続リード制御部２２１を設
け、デュアルポートメモリ３００には、競合試験用の競
合試験領域３２０を設けたものである。
要とする試験を一連の試験として実行することが可能と
なる。図４は本発明の実施の形態（２）を説明する図で
ある。図４の構成は、図３の構成に加えて、制御プロセ
ッサ１００Ａに連続ライト制御部１２１を設け、回線制
御プロセッサ２００Ａに連続リード制御部２２１を設
け、デュアルポートメモリ３００には、競合試験用の競
合試験領域３２０を設けたものである。
【００２８】図の構成において、制御プロセッサ１００
Ａの連続ライト制御部１２１の制御により、例えば、１
６進数の「Ａ５」を連続して、デュアルポートメモリ３
００の競合試験領域３２０に書き込む。回線制御プロセ
ッサ２００Ａは連続リード制御部２２１の制御により、
競合試験領域３２０に連続して書き込まれた、「Ａ５」
を連続して読み出す。指定の回数、例えば、８回の読出
しが終了したとき、回線制御プロセッサ２００Ａから、
制御プロセッサ１００Ａに試験終了を通知し、試験終了
を受信した制御プロセッサ１００Ａは書込みを終了す
る。そして、制御プロセッサ１００Ａからライトした試
験データと回線制御プロセッサ２００Ａからリードした
試験データを比較する。ここで、連続リード回数の８回
は、制御プロセッサ１００Ａの書き込み速度、回線制御
プロセッサ２００Ａのリード速度から、十分競合が起こ
る回数を設定したものであり、８回に限定されるもので
はない。
Ａの連続ライト制御部１２１の制御により、例えば、１
６進数の「Ａ５」を連続して、デュアルポートメモリ３
００の競合試験領域３２０に書き込む。回線制御プロセ
ッサ２００Ａは連続リード制御部２２１の制御により、
競合試験領域３２０に連続して書き込まれた、「Ａ５」
を連続して読み出す。指定の回数、例えば、８回の読出
しが終了したとき、回線制御プロセッサ２００Ａから、
制御プロセッサ１００Ａに試験終了を通知し、試験終了
を受信した制御プロセッサ１００Ａは書込みを終了す
る。そして、制御プロセッサ１００Ａからライトした試
験データと回線制御プロセッサ２００Ａからリードした
試験データを比較する。ここで、連続リード回数の８回
は、制御プロセッサ１００Ａの書き込み速度、回線制御
プロセッサ２００Ａのリード速度から、十分競合が起こ
る回数を設定したものであり、８回に限定されるもので
はない。
【００２９】かかる構成により、デュアルポートメモリ
３００における競合発生時の試験を確実に行なうことが
できる。図５は本発明の実施の形態（２）のフローチャ
ートを示す。図は上述の動作をフローチャートとして、
記述したものであり、フローチャートのステップ（以下
Ｓと称する）にしたがって、その動作を説明する。
３００における競合発生時の試験を確実に行なうことが
できる。図５は本発明の実施の形態（２）のフローチャ
ートを示す。図は上述の動作をフローチャートとして、
記述したものであり、フローチャートのステップ（以下
Ｓと称する）にしたがって、その動作を説明する。
【００３０】Ｓ１；制御プロセッサ１００Ａからデュア
ルポートメモリ（図中ＤＰＭと示す）にＡ５（１６進
数）の連続書き込みを指示する。 Ｓ２；回線制御プロセッサ２００Ａを起動する。
ルポートメモリ（図中ＤＰＭと示す）にＡ５（１６進
数）の連続書き込みを指示する。 Ｓ２；回線制御プロセッサ２００Ａを起動する。
【００３１】Ｓ３；回線制御プロセッサ２００Ａはデュ
アルポートメモリからデータをリードし、データレジス
タＤ０〜Ｄ７に書き込む。 Ｓ４；回線制御プロセッサ２００Ａから制御プロセッサ
１００Ａへ終了を通知する。
アルポートメモリからデータをリードし、データレジス
タＤ０〜Ｄ７に書き込む。 Ｓ４；回線制御プロセッサ２００Ａから制御プロセッサ
１００Ａへ終了を通知する。
【００３２】Ｓ５；制御プロセッサ１００Ａからのデー
タライトを終了する。 Ｓ６；ライトしたデータとリードしたデータの比較を行
なう。 図６は本発明の実施の形態（３）を説明する図である。
図６の構成は、図２のデュアルポートメモリ３００に、
回線制御プロセッサ２００Ａの制御を行なうためのプロ
グラムカウンタＰＣ、スタックポインタＳＰを格納する
プログラム制御領域３３０を設け、さらに、プログラム
カウンタＰＣ、スタックポインタＳＰの設定情報を格納
するアドレス外部記憶部５１０、データ外部記憶部５２
０を設けて構成したものである。（図中、リセット要因
判定部１３０、内部制御レジスタ２３０は省略してい
る） まず、制御プロセッサ１００Ａからプログラムカウンタ
ＰＣ、スタックポインタＳＰを指定の値に設定する。次
いで、回線制御プロセッサ２００Ａを起動し、プログラ
ムカウンタＰＣ、スタックポインタＳＰが設定されてい
るアドレスを読みに行き、プログラムカウンタＰＣ、ス
タックポインタＳＰのアドレス情報が回線制御プロセッ
サ２００Ａに入力される。このとき、プログラムカウン
タＰＣ、スタックポインタＳＰが設定されているアドレ
スにアクセスしていると判定された場合は、プログラム
カウンタＰＣ、スタックポインタＳＰのアドレス情報を
アドレス外部記憶部５１０に書き込む。制御プロセッサ
１００Ａはアドレス外部記憶部５１０に格納されたプロ
グラムカウンタＰＣ、スタックポインタＳＰのアドレス
情報が正しく設定されたか否かを判定することにより、
アドレスバスＢ１の正常性を確認する。
タライトを終了する。 Ｓ６；ライトしたデータとリードしたデータの比較を行
なう。 図６は本発明の実施の形態（３）を説明する図である。
図６の構成は、図２のデュアルポートメモリ３００に、
回線制御プロセッサ２００Ａの制御を行なうためのプロ
グラムカウンタＰＣ、スタックポインタＳＰを格納する
プログラム制御領域３３０を設け、さらに、プログラム
カウンタＰＣ、スタックポインタＳＰの設定情報を格納
するアドレス外部記憶部５１０、データ外部記憶部５２
０を設けて構成したものである。（図中、リセット要因
判定部１３０、内部制御レジスタ２３０は省略してい
る） まず、制御プロセッサ１００Ａからプログラムカウンタ
ＰＣ、スタックポインタＳＰを指定の値に設定する。次
いで、回線制御プロセッサ２００Ａを起動し、プログラ
ムカウンタＰＣ、スタックポインタＳＰが設定されてい
るアドレスを読みに行き、プログラムカウンタＰＣ、ス
タックポインタＳＰのアドレス情報が回線制御プロセッ
サ２００Ａに入力される。このとき、プログラムカウン
タＰＣ、スタックポインタＳＰが設定されているアドレ
スにアクセスしていると判定された場合は、プログラム
カウンタＰＣ、スタックポインタＳＰのアドレス情報を
アドレス外部記憶部５１０に書き込む。制御プロセッサ
１００Ａはアドレス外部記憶部５１０に格納されたプロ
グラムカウンタＰＣ、スタックポインタＳＰのアドレス
情報が正しく設定されたか否かを判定することにより、
アドレスバスＢ１の正常性を確認する。
【００３３】次に、アドレスバスＢ１がプログラムカウ
ンタＰＣ、スタックポインタＳＰの設定されているアド
レスにアクセスしていると判断すると、プログラムカウ
ンタＰＣ、スタックポインタＳＰの設定値情報、（ここ
では、プログラムカウンタＰＣの設定値は００８０００
００であり、スタックポインタＳＰの設定値は１ＦＦＦ
ＦＦＦＦである。）をデータ外部記憶部５２０に書き込
む。制御プロセッサ１００Ａはデータ外部記憶部５２０
に格納されたプログラムカウンタＰＣ、スタックポイン
タＳＰの設定値情報が正しく設定されたか否かを判定す
ることにより、データバスＢ２の正常性を確認する。
ンタＰＣ、スタックポインタＳＰの設定されているアド
レスにアクセスしていると判断すると、プログラムカウ
ンタＰＣ、スタックポインタＳＰの設定値情報、（ここ
では、プログラムカウンタＰＣの設定値は００８０００
００であり、スタックポインタＳＰの設定値は１ＦＦＦ
ＦＦＦＦである。）をデータ外部記憶部５２０に書き込
む。制御プロセッサ１００Ａはデータ外部記憶部５２０
に格納されたプログラムカウンタＰＣ、スタックポイン
タＳＰの設定値情報が正しく設定されたか否かを判定す
ることにより、データバスＢ２の正常性を確認する。
【００３４】図７は本発明の実施の形態（４）を説明す
る図である。図の（Ａ）は通信バスＢ３に複数のフレー
ムリレー処理部１１〜１４と、中間データバッファ６１
０を内蔵するバス拡張装置６００が接続された構成を示
す。バス拡張装置６００は、拡張バスＢ５に接続されて
おり、通信バスＢ３と拡張バスＢ５の間で通信を行なう
ものである。
る図である。図の（Ａ）は通信バスＢ３に複数のフレー
ムリレー処理部１１〜１４と、中間データバッファ６１
０を内蔵するバス拡張装置６００が接続された構成を示
す。バス拡張装置６００は、拡張バスＢ５に接続されて
おり、通信バスＢ３と拡張バスＢ５の間で通信を行なう
ものである。
【００３５】（Ｂ）はフレームリレー処理部１１〜１４
（図中フレームリレー処理部１１〜１４から送出される
データを＃１〜＃４と示す）から、それぞれ異なるパタ
ーンの異なるデータ長のデータを通信バスＢ３に送出
し、中間データバッファ６１０で折り返す。フレームリ
レー処理部１１〜１４は送出した試験データと折り返さ
れた試験データを比較し、通信バスＢ３の正常性を試験
する。
（図中フレームリレー処理部１１〜１４から送出される
データを＃１〜＃４と示す）から、それぞれ異なるパタ
ーンの異なるデータ長のデータを通信バスＢ３に送出
し、中間データバッファ６１０で折り返す。フレームリ
レー処理部１１〜１４は送出した試験データと折り返さ
れた試験データを比較し、通信バスＢ３の正常性を試験
する。
【００３６】かかる構成により、異なるデータパター
ン、異なるデータ長により通信バスＢ３の試験を行なう
ので、試験の信頼度を高めることができる。図８は本発
明の実施の形態（５）を説明する図である。図は、図２
で説明した第２の原理図の第１および第２のプロセッサ
１００、２００をＣＰＵ１１０、ＣＰＵ２１０で構成
し、競合指示の送受信を行なう競合指示部７２０を設け
ており、さらに共有装置３００ＡをＲＡＭ３４０構成し
ている。
ン、異なるデータ長により通信バスＢ３の試験を行なう
ので、試験の信頼度を高めることができる。図８は本発
明の実施の形態（５）を説明する図である。図は、図２
で説明した第２の原理図の第１および第２のプロセッサ
１００、２００をＣＰＵ１１０、ＣＰＵ２１０で構成
し、競合指示の送受信を行なう競合指示部７２０を設け
ており、さらに共有装置３００ＡをＲＡＭ３４０構成し
ている。
【００３７】図はＣＰＵ１１０、ＣＰＵ２１０からの共
有装置としてのＲＡＭ３４０へのアクセスの競合調停を
行なう調停装置７００の競合試験を行なうものである。
本発明では、調停装置７００に対する競合試験を単一の
プロセッサ、ここでは、ＣＰＵ１１０のみで実行するの
で、競合状態の試験を確実に、効率的に試験を行なうこ
とができる。
有装置としてのＲＡＭ３４０へのアクセスの競合調停を
行なう調停装置７００の競合試験を行なうものである。
本発明では、調停装置７００に対する競合試験を単一の
プロセッサ、ここでは、ＣＰＵ１１０のみで実行するの
で、競合状態の試験を確実に、効率的に試験を行なうこ
とができる。
【００３８】図９は本発明の実施の形態（５）のフロー
チャートである。以下、フローチャートにしたがって動
作を説明する。 Ｓ１；ＣＰＵ１１０は競合指示部７２０に競合試験の実
行を指示する。
チャートである。以下、フローチャートにしたがって動
作を説明する。 Ｓ１；ＣＰＵ１１０は競合指示部７２０に競合試験の実
行を指示する。
【００３９】Ｓ２；ＲＡＭ３４０にデータを書き込む。 Ｓ３；競合状態を解除する。 Ｓ４；ＲＡＭ３４０のＣＰＵ１１０対応のアドレスから
データを読み出す。
データを読み出す。
【００４０】Ｓ５；読み出したデータの内容をチェック
する。 Ｓ６；ＲＡＭ３４０のＣＰＵ２１０対応のアドレスから
データを読み出す。 Ｓ７；読み出したデータの内容をチェックする。
する。 Ｓ６；ＲＡＭ３４０のＣＰＵ２１０対応のアドレスから
データを読み出す。 Ｓ７；読み出したデータの内容をチェックする。
【００４１】さらに、図８における競合試験を詳細に説
明する。本発明では、ＣＰＵ１１０が競合指示部７２０
に競合試験指示を行ない、ＣＰＵ２１０は本試験には使
用しない。
明する。本発明では、ＣＰＵ１１０が競合指示部７２０
に競合試験指示を行ない、ＣＰＵ２１０は本試験には使
用しない。
【００４２】競合試験指示を受け取った競合指示部７２
０は擬似競合部７１０に競合試験指示を送出する。この
競合試験指示により擬似競合部７１０は、データ／アド
レスラインＬ１ａ、ＣＰＵ要求／ＡＣＫラインＬ２ｂを
有効に設定する。また、競合指示部７２０はＣＰＵ要求
／ＡＣＫのゲートＧ２を閉じる。次に、ＣＰＵ１１０か
ら共有装置としてのＲＡＭ３４０に指定のデータを書き
込む。
０は擬似競合部７１０に競合試験指示を送出する。この
競合試験指示により擬似競合部７１０は、データ／アド
レスラインＬ１ａ、ＣＰＵ要求／ＡＣＫラインＬ２ｂを
有効に設定する。また、競合指示部７２０はＣＰＵ要求
／ＡＣＫのゲートＧ２を閉じる。次に、ＣＰＵ１１０か
ら共有装置としてのＲＡＭ３４０に指定のデータを書き
込む。
【００４３】擬似競合部７１０はＣＰＵ１１０からの書
き込み要求に対して、調停装置７００に対し、ＣＰＵ１
１０としての要求を出し、データ／アドレスラインＬ１
ｃにアドレスとデータを送出するとともに、ＣＰＵ要求
／ＡＣＫラインＬ２ｂにより、ＣＰＵ２１０としての要
求も調停装置７００に対して発行する。
き込み要求に対して、調停装置７００に対し、ＣＰＵ１
１０としての要求を出し、データ／アドレスラインＬ１
ｃにアドレスとデータを送出するとともに、ＣＰＵ要求
／ＡＣＫラインＬ２ｂにより、ＣＰＵ２１０としての要
求も調停装置７００に対して発行する。
【００４４】さらに、データ／アドレスラインＬ１ａに
対して、データ／アドレスラインＬ１ｃに送出したデー
タの中の１ビットをスタックしたアドレスとデータを送
出する。調停装置７００は、ＣＰＵ１１０とＣＰＵ２１
０の要求を同時に受け、調停処理を行なう。このとき、
ＣＰＵ１１０からの要求が優先順位が高いと仮定する
と、ＣＰＵ１１０側のゲートＧ１を開いて、ＣＰＵ２１
０側のゲートＧ３を閉じる。ＲＡＭ３４０への書き込み
が終了すると、調停装置７００はＣＰＵ１１０に対して
ＡＣＫを返す。
対して、データ／アドレスラインＬ１ｃに送出したデー
タの中の１ビットをスタックしたアドレスとデータを送
出する。調停装置７００は、ＣＰＵ１１０とＣＰＵ２１
０の要求を同時に受け、調停処理を行なう。このとき、
ＣＰＵ１１０からの要求が優先順位が高いと仮定する
と、ＣＰＵ１１０側のゲートＧ１を開いて、ＣＰＵ２１
０側のゲートＧ３を閉じる。ＲＡＭ３４０への書き込み
が終了すると、調停装置７００はＣＰＵ１１０に対して
ＡＣＫを返す。
【００４５】このとき、通常の動作では、ＣＰＵ１１０
はＡＣＫを受信して、書き込み処理を終了するが、本発
明では擬似競合部７１０を介してＡＣＫが返送される。
この場合は、擬似競合部７１０は、この状態ではＡＣＫ
をＣＰＵ１１０に返送しないので、書き込みは終了しな
い。調停装置７００は、次に、ＣＰＵ２１０の書き込み
要求に対してＣＰＵ２１０側のゲートＧ３を開く。ＲＡ
Ｍ３４０に対して、先に書き込んだデータ／アドレスに
１ビットスタックさせたデータを書き込み、データの書
き込みが終了すると、ＡＣＫを返す。
はＡＣＫを受信して、書き込み処理を終了するが、本発
明では擬似競合部７１０を介してＡＣＫが返送される。
この場合は、擬似競合部７１０は、この状態ではＡＣＫ
をＣＰＵ１１０に返送しないので、書き込みは終了しな
い。調停装置７００は、次に、ＣＰＵ２１０の書き込み
要求に対してＣＰＵ２１０側のゲートＧ３を開く。ＲＡ
Ｍ３４０に対して、先に書き込んだデータ／アドレスに
１ビットスタックさせたデータを書き込み、データの書
き込みが終了すると、ＡＣＫを返す。
【００４６】このＡＣＫは擬似競合部７１０に転送さ
れ、ＡＣＫを受信した擬似競合部７１０はＣＰＵ１１０
にＡＣＫを送出する。このＡＣＫの受信によりＣＰＵ１
１０の書き込みが終了する。次いで、ＣＰＵ１１０から
競合指示部７２０へ競合の解除を指示する。競合指示部
７２０は擬似競合部７１０に競合解除を指示し、ＣＰＵ
要求／ＡＣＫのゲートＧ２を開く。擬似競合部７１０は
データ／アドレスラインＬ１ａ、ＣＰＵ要求／ＡＣＫラ
インＬ２ｂを無効とする。そして、ＣＰＵ１１０からデ
ータ／アドレスラインＬ１ｃのルートにより書き込んだ
データを読み出しチェックを行ない、次にデータ／アド
レスラインＬ１ａのルートにより書き込んだデータを読
み出しチェックを行なう。
れ、ＡＣＫを受信した擬似競合部７１０はＣＰＵ１１０
にＡＣＫを送出する。このＡＣＫの受信によりＣＰＵ１
１０の書き込みが終了する。次いで、ＣＰＵ１１０から
競合指示部７２０へ競合の解除を指示する。競合指示部
７２０は擬似競合部７１０に競合解除を指示し、ＣＰＵ
要求／ＡＣＫのゲートＧ２を開く。擬似競合部７１０は
データ／アドレスラインＬ１ａ、ＣＰＵ要求／ＡＣＫラ
インＬ２ｂを無効とする。そして、ＣＰＵ１１０からデ
ータ／アドレスラインＬ１ｃのルートにより書き込んだ
データを読み出しチェックを行ない、次にデータ／アド
レスラインＬ１ａのルートにより書き込んだデータを読
み出しチェックを行なう。
【００４７】このように、１台のプロセッサから、擬似
競合部７１０を制御して、競合状態を設定するので、確
実に競合状態を設定することができ、競合状態での試験
を精度良く、且つ、効率的に実行することが可能とな
る。
競合部７１０を制御して、競合状態を設定するので、確
実に競合状態を設定することができ、競合状態での試験
を精度良く、且つ、効率的に実行することが可能とな
る。
【００４８】図１０は本発明の実施の形態（６）を説明
する図である。図の構成は図８における共有装置として
のＲＡＭ３４０をデュアルポートメモリ３００で構成し
た例である。
する図である。図の構成は図８における共有装置として
のＲＡＭ３４０をデュアルポートメモリ３００で構成し
た例である。
【００４９】実施の形態（６）においても、競合試験に
使用するのはＣＰＵ１１０のみであり、ＣＰＵ２１０は
使用しない。ＣＰＵ１１０は競合指示部７２０に対し
て、競合試験の指示を行なう。競合試験の指示を受け取
った競合指示部７２０は擬似競合部７１０に競合試験の
指示を行なう。この指示により擬似競合部７１０はデー
タ／アドレスラインＬ１ｅと、ＣＰＵ要求／ＢＳＹライ
ンＬ３ｆを有効とする。また、競合指示部７２０はゲー
トＧ２、Ｇ３を閉じる。
使用するのはＣＰＵ１１０のみであり、ＣＰＵ２１０は
使用しない。ＣＰＵ１１０は競合指示部７２０に対し
て、競合試験の指示を行なう。競合試験の指示を受け取
った競合指示部７２０は擬似競合部７１０に競合試験の
指示を行なう。この指示により擬似競合部７１０はデー
タ／アドレスラインＬ１ｅと、ＣＰＵ要求／ＢＳＹライ
ンＬ３ｆを有効とする。また、競合指示部７２０はゲー
トＧ２、Ｇ３を閉じる。
【００５０】次いで、ＣＰＵ１１０から、デュアルポー
トメモリ３００に指定のデータを書き込む。擬似競合部
７１０は、ＣＰＵ１１０からの書き込み要求に対し、デ
ータ／アドレスラインＬ１ｇに対してアドレス、データ
を送出するとともに、データ／アドレスラインＬ１ｅに
対して、データ／アドレスラインＬ１ｇに送出したアド
レス、データの内容を１ビットスタックした形で送出す
る。
トメモリ３００に指定のデータを書き込む。擬似競合部
７１０は、ＣＰＵ１１０からの書き込み要求に対し、デ
ータ／アドレスラインＬ１ｇに対してアドレス、データ
を送出するとともに、データ／アドレスラインＬ１ｅに
対して、データ／アドレスラインＬ１ｇに送出したアド
レス、データの内容を１ビットスタックした形で送出す
る。
【００５１】デュアルポートメモリ３００へのＣＰＵ１
１０からの書き込み中は、ＣＰＵ１１０に対してＢＳＹ
を返送する。書き込み終了した場合ＢＳＹを終了させ
る。このとき、通常の書き込み処理であれば、ＣＰＵ１
１０はＢＳＹの終了を受けて、書き込み処理を終了する
が、本発明においては、擬似競合部７１０を介してＢＳ
Ｙの終了が返送される。このとき、擬似競合部７１０
は、この状態で終了をＣＰＵ１１０に返送しないので、
書き込みは終了しない。次に、ＣＰＵ２１０の書き込み
要求に対して、ＲＡＭ３４０に先に書き込んだデータ／
アドレスに１ビットスタックさせたデータを書き込み、
データの書き込みが終了すると、終了を通知する。
１０からの書き込み中は、ＣＰＵ１１０に対してＢＳＹ
を返送する。書き込み終了した場合ＢＳＹを終了させ
る。このとき、通常の書き込み処理であれば、ＣＰＵ１
１０はＢＳＹの終了を受けて、書き込み処理を終了する
が、本発明においては、擬似競合部７１０を介してＢＳ
Ｙの終了が返送される。このとき、擬似競合部７１０
は、この状態で終了をＣＰＵ１１０に返送しないので、
書き込みは終了しない。次に、ＣＰＵ２１０の書き込み
要求に対して、ＲＡＭ３４０に先に書き込んだデータ／
アドレスに１ビットスタックさせたデータを書き込み、
データの書き込みが終了すると、終了を通知する。
【００５２】この終了は擬似競合部７１０に転送され、
擬似競合部７１０はＣＰＵ１１０に終了を送出する。こ
の終了の受信によりＣＰＵ１１０の書き込みが終了す
る。かかる処理により、デュアルポートメモリ３００に
おいて競合が発生した状態となる。次いで、ＣＰＵ１１
０から競合指示部７２０へ競合の解除を指示する。競合
指示部７２０は擬似競合部７１０に競合解除を指示し、
Ｇ２を開く。擬似競合部７１０はデータ／アドレスライ
ンＬ１ｅ、ＣＰＵ要求／ＢＳＹラインＬ３ｆを無効とす
る。そして、ＣＰＵ１１０からデータ／アドレスライン
Ｌ１ｇにより書き込んだデータを読み出しチェックを行
ない、次にデータ／アドレスラインＬ１ｅにより書き込
んだデータを読み出しチェックを行なう。
擬似競合部７１０はＣＰＵ１１０に終了を送出する。こ
の終了の受信によりＣＰＵ１１０の書き込みが終了す
る。かかる処理により、デュアルポートメモリ３００に
おいて競合が発生した状態となる。次いで、ＣＰＵ１１
０から競合指示部７２０へ競合の解除を指示する。競合
指示部７２０は擬似競合部７１０に競合解除を指示し、
Ｇ２を開く。擬似競合部７１０はデータ／アドレスライ
ンＬ１ｅ、ＣＰＵ要求／ＢＳＹラインＬ３ｆを無効とす
る。そして、ＣＰＵ１１０からデータ／アドレスライン
Ｌ１ｇにより書き込んだデータを読み出しチェックを行
ない、次にデータ／アドレスラインＬ１ｅにより書き込
んだデータを読み出しチェックを行なう。
【００５３】さらに、図示省略のデータ反転部を設け、
データの全てのビットを反転したデータを使用して試験
を行なうことにより、全てのビットについて試験を行な
うことができる。
データの全てのビットを反転したデータを使用して試験
を行なうことにより、全てのビットについて試験を行な
うことができる。
【００５４】また、図６で説明した実施の形態（３）に
おいても、データ反転部を使用することにより、プログ
ラムカウンタＰＣ、スタックポインタＳＰに設定したデ
ータを反転して、繰り返し試験を行なうことにより、全
ビットの試験を確実に行なうことができる。
おいても、データ反転部を使用することにより、プログ
ラムカウンタＰＣ、スタックポインタＳＰに設定したデ
ータを反転して、繰り返し試験を行なうことにより、全
ビットの試験を確実に行なうことができる。
【００５５】
【発明の効果】本発明によれば、第１および第２のプロ
セッサからアクセス可能なデュアルポートメモリに、リ
セットが発生してもクリアされることのない、障害情報
格納領域を設け、第２のプロセッサで試験を実行し、リ
セットが発生した場合、リセット要因を障害情報格納領
域に格納することにより、リセットが発生した場合で
も、第１のプロセッサから、リセット要因の認識が可能
となり、割込み試験によるリセットの場合は、試験を継
続することから、割込み試験を確実に、効率よく実行す
ることが可能となる。
セッサからアクセス可能なデュアルポートメモリに、リ
セットが発生してもクリアされることのない、障害情報
格納領域を設け、第２のプロセッサで試験を実行し、リ
セットが発生した場合、リセット要因を障害情報格納領
域に格納することにより、リセットが発生した場合で
も、第１のプロセッサから、リセット要因の認識が可能
となり、割込み試験によるリセットの場合は、試験を継
続することから、割込み試験を確実に、効率よく実行す
ることが可能となる。
【００５６】さらに、擬似競合部を設けることにより、
競合状態の試験を１台のプロセッサで行なうことが可能
となり、確実に、競合状態を設定でき、競合試験を確実
に実行できる。
競合状態の試験を１台のプロセッサで行なうことが可能
となり、確実に、競合状態を設定でき、競合試験を確実
に実行できる。
【００５７】そして、プログラムカウンタ、スタックポ
インタの設定値を外部記憶部に格納して、チェックする
ことにより、アドレスバス、データバスの試験を確実に
行なうことができる。
インタの設定値を外部記憶部に格納して、チェックする
ことにより、アドレスバス、データバスの試験を確実に
行なうことができる。
【００５８】かかるフレームリレー交換機の試験方式に
より、確実な試験を、効率良く実行することが可能とな
り、フレームリレー交換機の信頼度の向上に効果があ
る。
より、確実な試験を、効率良く実行することが可能とな
り、フレームリレー交換機の信頼度の向上に効果があ
る。
【図１】 本発明の第１の原理を説明する図
【図２】 本発明の第２の原理を説明する図
【図３】 本発明の実施の形態（１）を説明する図
【図４】 本発明の実施の形態（２）を説明する図
【図５】 本発明の実施の形態（２）のフローチャート
【図６】 本発明の実施の形態（３）を説明する図
【図７】 本発明の実施の形態（４）を説明する図
【図８】 本発明の実施の形態（５）を説明する図
【図９】 本発明の実施の形態（５）のフローチャート
【図１０】 本発明の実施の形態（６）を説明する図
【図１１】 フレームリレー交換機の構成を説明する図
【図１２】 従来例を説明する図
１０００ プリント板パッケージ １０、１１〜１４ フレームリレー処理部 １０Ａ、１０Ｂ フレームリレー交換処理部 ２０、２１ 中央制御装置 ２０Ａ、２１Ａ、 １１１、２１１ メモリ ３０、３０Ａ、３０Ｂ 管理装置 ５０、５１ フレームリレー通信処理部 ６０ 回線切替装置 １００ 第１のプロセッサ １００Ａ 制御プロセッサ １１０、２１０ ＣＰＵ １２０、２２０ データ入出力部 １２１ 連続ライト制御部 １３０ リセット要因判定部 １４０ 試験指示部 ２００ 第２のプロセッサ ２００Ａ 回線制御プロセッサ ２２１ 連続リード制御部 ２３０ 内部制御レジスタ ２４０ 試験実行部 ３００ デュアルポートメモリ ３００Ａ 共有装置 ３１０ 障害情報格納領域 ３２０ 競合試験領域 ３３０ プログラム制御領域 ３４０ ＲＡＭ ４００ ハードレジスタ ５１０ アドレス外部記憶部 ５２０ データ外部記憶部 ６００ バス拡張装置 ６１０ 中間データバッファ ７００ 調停装置 ７１０ 擬似競合部 ７２０ 競合指示部 Ｇ１〜Ｇ３ ゲート Ｌ１ｉ データ／アドレスライン Ｌ２ｊ ＣＰＵ要求／ＡＣＫライン Ｌ３ｋ ＣＰＵ要求／ＢＳＹライン Ｂ１ アドレスバス Ｂ２ データバス Ｂ３ 通信バス Ｂ４ 共通バス Ｂ５ 拡張バス
フロントページの続き (72)発明者 上本 和夫 大阪府大阪市中央区城見二丁目２番53号 富士通関西通信システム株式会社内 (72)発明者 大崎 康雄 大阪府大阪市中央区城見二丁目２番53号 富士通関西通信システム株式会社内 (72)発明者 小口 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (7)
- 【請求項１】 複数のプリント板パッケージからなるフ
レームリレー交換機の試験方式であって、 試験の実行を管理する第１のプロセッサと、 試験プログラムにしたがって試験を実行する第２のプロ
セッサと、 前記第１のプロセッサからリード／ライトを行ない、試
験情報を格納しておくハードレジスタと、 前記第１および第２のプロセッサからアクセス可能なデ
ュアルポートメモリに、試験実行中にリセットが発生し
たとき、該リセットが発生してもクリアされない障害情
報格納領域を設け、 前記第２のプロセッサで試験を実行中にリセットが発生
した場合、前記デュアルポートメモリの障害情報格納領
域にリセット要因を書き込み、前記第１のプロセッサ
は、前記障害情報格納領域に書き込まれたリセット要因
と、前記ハードレジスタに書き込まれた情報から、発生
したリセット要因を判定し、該リセット要因が割込み試
験によるリセットの場合は試験を続行し、該リセット要
因が割込み試験によるリセット以外の場合は、障害情報
を出力することを特徴とするフレームリレー交換機の試
験方式。 - 【請求項２】 請求項１に記載のフレームリレー交換機
の試験方式において、 前記第１のプロセッサに、連続して所定のデータを、前
記デュアルポートメモリに書き込み、前記第２のプロセ
ッサからの終了通知により書込みを停止する連続ライト
制御部と、 前記第２のプロセッサに、前記デュアルポートメモリか
ら所定の回数連続してデータを読出し、読出し終了後に
前記第１のプロセッサに終了通知を送出する連続リード
制御部を設け、 前記第１のプロセッサからライトしたデータと、前記第
２のプロセッサからリードしたデータを比較して、競合
試験を行なうことを特徴とするフレームリレー交換機の
試験方式。 - 【請求項３】 請求項１に記載のフレームリレー交換機
の試験方式において、 前記第２のプロセッサの起動時に、前記スタックポイン
タ、プログラムカウンタが設定しているアドレス情報を
格納するアドレス外部記憶部を設け、 前記第２のプロセッサの起動時に、前記アドレス外部記
憶部に格納されたアドレス情報をチェックすることによ
り、アドレスバスの試験を行なうことを特徴とするフレ
ームリレー交換機の試験方式。 - 【請求項４】 請求項３に記載のフレームリレー交換機
の試験方式において、 前記第２のプロセッサの起動時に、前記スタックポイン
タ、プログラムカウンタが設定しているアドレスのデー
タ設定値情報を格納するデータ外部記憶部を設け、 前記第２のプロセッサの起動時に、前記データ外部格納
部に格納された設定値情報のチェックすることにより、
データバスの試験を行なうことを特徴とするフレームリ
レー交換機の試験方式。 - 【請求項５】 通信バスに複数のフレームリレー処理部
が接続され、該通信バスと拡張バスの間でフレーム転送
を行なうバス拡張装置を備えたフレームリレー交換機に
おいて、 前記複数のフレームリレー処理部は、それぞれ異なるデ
ータ長、データパターンの試験データを送出し、該試験
データをバス拡張装置で折り返し、折り返された試験デ
ータと送出した試験データを比較することにより、バス
拡張装置の試験を行なうことを特徴とするフレームリレ
ー交換機の試験方式。 - 【請求項６】 前記第１および第２のプロセッサよりア
クセス可能な共有装置と、前記共有装置へのアクセスの
競合を調停する調停装置を備えるフレームリレー交換機
において、 前記第１のプロセッサから、前記調停装置にアクセス
し、擬似的に競合を起こす擬似競合部を設け、 第１のプロセッサからの指示により、前記擬似競合部に
より擬似的な競合状態を発生させ、競合発生時の調停装
置の試験を行なうことを特徴とするフレームリレー交換
機の試験方式。 - 【請求項７】 請求項４、６に記載のフレームリレー交
換機の試験方式において、 前記第２のプロセッサの起動時に、前記スタックポイン
タ、プログラムカウンタが設定しているアドレスのデー
タ設定値情報、および共有装置に書き込むデータを反転
するデータ反転部を設け、 反転前のデータ、および前記データ反転部により反転し
たデータにより試験を実行して、全ビットの正常性の試
験を行なうことを特徴とするフレームリレー交換機の試
験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188468A JPH1132043A (ja) | 1997-07-14 | 1997-07-14 | フレームリレー交換機の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188468A JPH1132043A (ja) | 1997-07-14 | 1997-07-14 | フレームリレー交換機の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1132043A true JPH1132043A (ja) | 1999-02-02 |
Family
ID=16224258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188468A Withdrawn JPH1132043A (ja) | 1997-07-14 | 1997-07-14 | フレームリレー交換機の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1132043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225379B2 (en) * | 2004-04-23 | 2007-05-29 | Oki Electric Industry Co., Ltd. | Circuit and method for testing semiconductor device |
| JP2009171117A (ja) * | 2008-01-15 | 2009-07-30 | Fujitsu Ltd | 通信装置試験制御方法、装置及びプログラム |
-
1997
- 1997-07-14 JP JP9188468A patent/JPH1132043A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225379B2 (en) * | 2004-04-23 | 2007-05-29 | Oki Electric Industry Co., Ltd. | Circuit and method for testing semiconductor device |
| JP2009171117A (ja) * | 2008-01-15 | 2009-07-30 | Fujitsu Ltd | 通信装置試験制御方法、装置及びプログラム |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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